JP4393106B2 - 表示用駆動装置及び表示装置、並びに携帯電子機器 - Google Patents
表示用駆動装置及び表示装置、並びに携帯電子機器 Download PDFInfo
- Publication number
- JP4393106B2 JP4393106B2 JP2003136343A JP2003136343A JP4393106B2 JP 4393106 B2 JP4393106 B2 JP 4393106B2 JP 2003136343 A JP2003136343 A JP 2003136343A JP 2003136343 A JP2003136343 A JP 2003136343A JP 4393106 B2 JP4393106 B2 JP 4393106B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- display
- film
- driving device
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000006386 memory function Effects 0.000 claims description 179
- 238000009792 diffusion process Methods 0.000 claims description 105
- 239000004065 semiconductor Substances 0.000 claims description 88
- 230000006870 function Effects 0.000 claims description 54
- 239000000758 substrate Substances 0.000 claims description 50
- 230000003068 static effect Effects 0.000 claims description 14
- 230000008859 change Effects 0.000 claims description 9
- 239000012212 insulator Substances 0.000 claims description 7
- 238000005516 engineering process Methods 0.000 claims description 4
- 238000012795 verification Methods 0.000 claims description 4
- 239000010408 film Substances 0.000 description 356
- 229910052581 Si3N4 Inorganic materials 0.000 description 68
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 68
- 239000010410 layer Substances 0.000 description 45
- 238000000034 method Methods 0.000 description 45
- 230000014759 maintenance of location Effects 0.000 description 43
- 230000000694 effects Effects 0.000 description 26
- 230000008569 process Effects 0.000 description 23
- 238000004519 manufacturing process Methods 0.000 description 20
- 230000005684 electric field Effects 0.000 description 18
- 230000003446 memory effect Effects 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 238000007667 floating Methods 0.000 description 15
- 239000012535 impurity Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 239000004020 conductor Substances 0.000 description 11
- 238000003860 storage Methods 0.000 description 11
- 238000013461 design Methods 0.000 description 9
- 230000006866 deterioration Effects 0.000 description 9
- 239000004973 liquid crystal related substance Substances 0.000 description 9
- 239000002356 single layer Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000007423 decrease Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 210000000746 body region Anatomy 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 230000010287 polarization Effects 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 230000002542 deteriorative effect Effects 0.000 description 4
- 239000010419 fine particle Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000012937 correction Methods 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 239000004988 Nematic liquid crystal Substances 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000003915 cell function Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000002772 conduction electron Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 239000010421 standard material Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、表示用駆動装置及びこの表示用駆動装置を備えた表示装置、並びにこの表示装置を備えた携帯電子機器に関する。より具体的には、電荷もしくは分極を保持する機能を有するメモリ機能体を備えた電界効果トランジスタよりなるメモリ素子を備えた表示用駆動装置、及びこの表示用駆動装置を備えた表示装置、並びにこの表示装置を備えた携帯電子機器に関する。
【０００２】
【従来の技術】
液晶や有機ＥＬなどを利用する表示装置においては、様々な設定値が設定されている。例えば、設定値の一例であるガンマ値は、入力された階調信号と表示装置上での輝度との関係を補正する。従来の表示装置においては、これらの設定値は、表示装置を駆動するための表示用駆動装置に付随するＥＥＰＲＯＭなどの不揮発性メモリに記憶させていた。具体的には、表示装置を駆動するための表示用駆動装置に、ＥＥＰＲＯＭが搭載されたチップを外付けしていた。
【０００３】
ＥＥＰＲＯＭの一形態であるフラッシュメモリを例として以下に説明する。図２４は、フラッシュメモリセルの一例の、概略の断面図である。図２４中、９０１は半導体基板、９０２はフローティングゲート、９０３はワード線（コントロールゲート）、９０４は拡散層ソース線、９０５は拡散層ビット線、９０６は素子分離領域、９０７は絶縁膜を、それぞれ示している。
【０００４】
フラッシュメモリセルはフローティングゲートを備え、フローティングゲート中の電荷量の多寡として記憶を保持する。メモリセルを配列して構成したメモリセルアレイにおいては、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
【０００５】
図２５は、フラッシュメモリのフローティングゲート中の電荷量が変化したときの、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）の特性を模式的に示す図である。フローティングゲート中の負電荷の量が増加すると閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向にほぼ平行移動する（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開平５−３０４２７７号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、ＥＥＰＲＯＭはフローティングゲートを備えるため、フローティングゲートとコントロールゲートとを形成するため２層のポリシリコンをパターニングする必要があり、工程が複雑であった。そのため、ＥＥＰＲＯＭを備えた表示用駆動装置のコスト削減を妨げていた。表示用駆動装置は更なるコスト削減が望まれており、ＥＥＰＲＯＭにかわる低コストで製造可能な不揮発性メモリを搭載することが望まれている。本発明は、前記課題に鑑みなされたものであり、表示装置の設定値を記憶する機能を有する表示用駆動装置を低コストで提供することである。
【０００８】
【課題を解決するための手段】
この発明は、画像データをうけて表示パネルへ駆動信号を出力する表示用駆動部と、表示用駆動部の出力を制御するための制御情報を格納する不揮発性メモリ部と、前記制御情報に基づいて表示用駆動部の出力を制御する制御部とを備え、不揮発性メモリ部は不揮発性メモリ素子を有し、不揮発性メモリ素子は、半導体層上にゲート絶縁膜を介して形成された単一のゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側でかつゲート電極とオフセットする位置に形成された２つの拡散領域と、該ゲート電極の両側であって前記拡散領域にオーバーラップして形成されかつ電荷を保持する機能を有する絶縁体膜を含む２つのメモリ機能体とを備え、メモリ機能体が、ゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなるメモリセルを一つ以上有してなることを特徴とする表示用駆動装置を提供するものである。
【０００９】
この発明によれば、表示用駆動装置は前記構成を有する不揮発性メモリ素子を備えている。前記不揮発性メモリ素子は、微細化が容易であり、フローティングゲートを持つＥＥＰＲＯＭに比べて製造プロセスが簡易であるから、製造コストが低い。したがって、不揮発性メモリを有する表示用駆動装置が低コストで提供される。また、前記不揮発性メモリ素子は、書込み時と消去時における電流差を大きくすることが容易なので、不揮発性メモリ素子に記憶された情報の読出し速度を向上し、又は不揮発性メモリ素子に付随する読出し回路の構成を単純にすることができる。
【００１０】
この発明の一実施の形態では、前記の表示用駆動装置において、表示用駆動部は不揮発性メモリ部および制御部と共に１つのチップ上に形成されていることを特徴とする。
この実施の形態によれば、表示用駆動装置を１つのチップ上に形成してチップ数を減らすことができるので、コストを低減することができる。
【００１１】
更にまた、上記不揮発性メモリ素子は、通常の標準トランジスタと非常に親和性が高い工程で形成することができるため、不揮発性メモリ素子と標準トランジスタとを容易に混載することができる。それゆえ、混載によるプロセス工程数の増加を最小限に抑えることができる。
【００１２】
また、他の実施の形態では、表示用駆動装置はスタティックランダムアクセスメモリをさらに備えることを特徴としている。
【００１３】
この実施の形態によれば、不揮発性メモリ素子に記憶させた情報をスタティックランダムアクセスメモリに転送し、該スタティックランダムアクセスメモリに対して読出し動作を行なうことにより、より高速に記憶情報を読み出すことが可能となる。更には、不揮発性メモリ素子に対する読出し回数を大幅に少なくすることができるので、読出し時の電圧印加による記憶情報の劣化を防止し、不揮発性メモリ素子の記憶保持に対する信頼性を向上することができる。また、スタティックランダムアクセスメモリは通常のＭＯＳＦＥＴより構成することができるので、混載するためにプロセスが複雑となることはない。
【００１４】
また、他の実施の形態では、前記の表示用駆動装置において、電源供給停止手段をさらに備え、電源供給停止手段は、表示用駆動部への電源の供給と停止を行い、不揮発性メモリ部は、格納している制御情報を、電源供給停止手段が表示用駆動部へ電源の供給を開始する毎にスタティックランダムアクセスメモリに転送することを特徴としている。
【００１５】
この実施の形態によれば、表示用駆動装置の電源オン時に、不揮発性メモリ素子からスタティックランダムアクセスメモリに制御情報が転送される。したがって、表示用駆動装置の動作が転送動作により干渉を受けることを防ぐことができる。
【００１６】
また、他の実施の形態では、不揮発性メモリ素子に記憶された情報を外部から書換える手段をさらに備えること特徴としている。
【００１７】
この実施の形態によれば、不揮発性メモリ素子に記憶された情報を外部から書き換えることができるので、表示用駆動装置が表示パネルに取り付けられて表示装置が完成し、又は更に該表示装置を備えた機器が完成した後であっても、不揮発性メモリ素子に記憶された情報を変更することが可能となる。これにより、例えば、完成した表示装置を試験した後に画像調整のための情報を書き換えることができるので、表示装置ごとのばらつきを抑えることができる。また、表示装置を備えた機器において表示装置が経年劣化した場合において、画像調整のための情報を書き換えて劣化を補正することができる。
【００１８】
また、この発明では、表示用駆動装置は、不揮発性メモリ部は表示用駆動部から出力される駆動信号を制御するための情報を格納することを特徴としている。上記実施の形態によれば、画像を再現性良く表示させ、表示装置間での画質のばらつきを抑えることができる。
【００１９】
また、他の実施の形態では、前記の表示用駆動装置において、照合手段をさらに備え、不揮発性メモリに第１の符号を含む制御情報が格納され、表示パネル駆動部に第２の符号を含む画像データが入力されるとき、照合手段が第１及び第２の符号を照合し両者が一致するか否かを判定し、表示用駆動部は、照合手段の一致・不一致の判定に応じて異なる駆動信号を表示パネルへ出力することを特徴としている。
【００２０】
なお、この実施の形態において、画像データとは静止画像及び動画のいずれをも含んでいる。この実施の形態によれば、例えば、照合手段が第１の符号と第２の符号とを比較し、一致判定を下した場合のみに正規の画像を表示させることが可能になる。これにより、特定の表示装置のみに正規の画像を表示させることができるため、セキュリティの強化や、有料画像の配信に応用することができる。
【００２１】
また、他の実施の形態では、前記の表示用駆動装置において、照合手段をさらに備え、不揮発性メモリに第１の符号を含む制御情報が格納され、表示パネル駆動部に第２の符号を含む画像データが入力されるとき、照合手段が第１及び第２の符号を照合し両者が一致するか否かを判定し、表示用駆動部は、照合手段の一致・不一致の判定に応じて異なる駆動信号を表示パネルへ出力することを特徴としている。
【００２２】
この実施の形態によってもまた、特定の表示装置のみに正規の画像を表示させることができるため、セキュリティの強化や、有料画像の配信に応用することができる。
【００２３】
また、他の実施の形態では、メモリ機能体は、少なくともその一部が拡散領域の一部にオーバーラップするように形成されてなることを特徴としている。
この実施の形態によれば、不揮発性メモリ素子の読出し速度を十分に高速にすることができる。したがって、表示用駆動装置の高速動作化が可能となる。
【００２４】
また、他の実施の形態では、メモリ機能体が、電荷を保持する機能を有する膜を備え、該電荷を保持する機能を有する膜の表面が、ゲート絶縁膜の表面と略平行に配置してなることを特徴としている。
この実施の形態によれば、不揮発性メモリ素子のメモリ効果のばらつきを小さくすることができるので、不揮発性メモリ素子の読出し電流ばらつきを抑えることができる。さらに、記憶保持中の不揮発性メモリ素子の特性変化を小さくすることができるので、不揮発性メモリ素子の記憶保持特性が向上する。したがって、表示用駆動装置の信頼性が向上する。
【００２５】
また、他の実施の形態では、電荷を保持する機能を有する膜が、ゲート電極側面と略平行に配置してなることを特徴としている。
この実施の形態によれば、不揮発性メモリ素子の書換え速度が増大するので、不揮発性メモリ素子の書換え動作を高速にすることができる。したがって、表示用駆動装置の不揮発性メモリ素子に記憶された情報を書き換える際の時間が短縮され、書き換えのためのコストが削減される。
【００２６】
また、他の実施の形態では、メモリ機能体が、電荷を保持する機能を有する膜と、その膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、絶縁膜が、ゲート絶縁膜よりも薄く、かつ０．８ｎｍ以上の膜厚を有することを特徴としている。
この実施の形態によれば、不揮発性メモリ素子の書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、不揮発性メモリ素子のメモリ効果が増大するので、不揮発性メモリ部の読出し速度を高速にすることが可能となる。したがって、表示用駆動装置の低消費電力化及び高速動作化が可能となる。
【００２７】
また、他の実施の形態では、メモリ機能体が、電荷を保持する機能を有する膜と、その膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、絶縁膜が、ゲート絶縁膜よりも厚く、かつ２０ｎｍ以下の膜厚を有することを特徴としている。
この実施の形態によれば、不揮発性メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができるから、不揮発性メモリ素子を高集積化しても十分な記憶保持性能を得ることができる。したがって、表示用駆動装置を高機能化することができる。
【００２８】
また、この発明の表示装置は、上記表示用駆動装置と表示パネルとを備えたことを特徴とする。
この発明の表示装置は、不揮発性メモリを有する表示用駆動装置を備えているので、製造コストを低減することができる。
【００２９】
他の実施の形態では、表示用駆動装置を構成する素子は前記表示パネルを構成するパネル基板上に形成されている。
この実施の形態によれば、表示パネルに表示用駆動装置を外付けする必要が無く、一体として形成できるため、表示装置の製造コストを削減することができる。
【００３０】
また、この発明の携帯電子機器は、上記表示装置を備えたことを特徴とする。この発明の携帯電子機器によれば、上記表示装置を備えているので、低コストで製造し、若しくは高機能とすることができる。したがって、安価若しくは高性能の携帯電子機器を得ることができる。
【００３１】
【発明の実施の形態】
本発明の表示用駆動装置は、主として、表示駆動部と不揮発性メモリ部とから構成される。
不揮発性メモリ部を構成するメモリ素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域と意味する。
【００３２】
具体的には、本発明のメモリ素子は、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。
【００３３】
本発明の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。
【００３４】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Silicon on Insulator）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００３５】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００３６】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００３７】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００３８】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００３９】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００４０】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００４１】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００４２】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００４３】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。
さらに、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【００４４】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができ、好ましい。
【００４５】
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００４６】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００４７】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００４８】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００４９】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００５０】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。このように、本発明のメモリ素子は、フローティングゲートを持つＥＥＰＲＯＭなどに比べて、格段に簡易なプロセスで形成することができる。また、本発明のメモリ素子を形成するプロセスは通常のＭＯＳＦＥＴ形成プロセスと親和性が高いので、メモリ素子とＭＯＳＦＥＴとの混載が容易である。
【００５１】
本発明のメモリ素子を配列してメモリセルアレイを構成した場合、メモリ素子の最良の形態は、例えば、(1)複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、(2)前記ワード線の両側にはメモリ機能体が形成されている、(3)メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、(4)メモリ機能体はＯＮＯ（Oxide Nitride Oxide）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、(5)メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、(6)メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、(7)ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、(8)１個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、(9)メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、(10)メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導
電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。
【００５２】
上述した要件の特に好ましい組み合わせは、例えば、(3)メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、(6)メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、(9)メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
要件(3)及び要件(9)を満たす場合には、以下のように、非常に有用である。
【００５３】
まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００５４】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００５５】
さらに、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
また、要件(3)及び(9)を満たす場合であって、さらに要件(6)を満たす場合には、より有用である。
【００５６】
つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００５７】
一方、要件(3)を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件(6)を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書込み補助を行なうからである。
【００５８】
また、要件(9)を満たさない場合、つまり、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件(6)を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
【００５９】
本発明の半導体記憶装置においては、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本発明の半導体装置、特にメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、メモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【００６０】
本発明の半導体記憶装置は、メモリ素子が、１つのメモリ機能体に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、メモリ素子は、２値の情報を記憶させるのみでもよい。また、メモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能させることができる。
【００６１】
本発明の半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、表示装置及び電子機器に広く適用することができる。電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
以下に、本発明に係る半導体記憶装置、表示用駆動装置、表示装置および携帯電子機器の実施の形態を、図面に基づいて詳細に説明する。
【００６２】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、メモリ素子１を備える。
【００６３】
メモリ素子１は、半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置しており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部１０５ａ、１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１０７ａ、１０７ｂが形成されている。拡散領域１０７ａ、１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ、１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。
【００６４】
なお、実質的に電荷を保持するメモリ機能部１０５ａ、１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい。また、メモリ機能部１０５ａ、１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子が絶縁膜中に散点状に分布する構造を有していてもよい。このとき、微粒子が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００６５】
メモリ素子の書込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ、１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書込みとは、メモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
【００６６】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【００６７】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書込みを行なうことができる。
【００６８】
次に、メモリ素子の消去動作原理を図５及び図６を用いて説明する。
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００６９】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、前記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。
【００７０】
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００７１】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００７２】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【００７３】
また、いずれの消去方法によっても、メモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
さらに、メモリ素子の読み出し動作原理を、図７を用いて説明する。
【００７４】
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。このとき、第２のメモリ機能体１３１ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【００７５】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。
【００７６】
なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ、１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【００７７】
拡散領域１０７ａ、１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【００７８】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、メモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【００７９】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
【００８０】
以上の説明から明らかなように、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【００８１】
（実施の形態２）
この実施の形態の半導体記憶装置におけるメモリ素子は、図８に示すように、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のメモリ素子１と実質的に同様の構成である。
【００８２】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１、２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【００８３】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２、２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。
【００８４】
メモリ機能体２６１、２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。
【００８５】
図９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００８６】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。
【００８７】
なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【００８８】
図１１は、図９のメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【００８９】
図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【００９０】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２、２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【００９１】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【００９２】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【００９３】
なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００９４】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【００９５】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００９６】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【００９７】
なお、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【００９８】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、さらに、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【００９９】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。したがって、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【０１００】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【０１０１】
なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【０１０２】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０１０３】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
【０１０４】
さらに、実施の形態２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【０１０５】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【０１０６】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０１０７】
このようなメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２、２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１０８】
また、ゲート電極２１７と拡散領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【０１０９】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１１０】
（実施の形態５）
この実施の形態における半導体記憶装置のメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０１１１】
このメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【０１１２】
このメモリ素子によっても、実施の形態２のメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１１３】
（実施の形態６）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１６に示すように、Ｎ型の拡散領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施の形態２のメモリ素子と実質的に同様の構成を有する。
【０１１４】
すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０17〜１×１０19ｃｍ-3程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０16〜１×１０18ｃｍ-3とすることができる。
【０１１５】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【０１１６】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０１１７】
（実施の形態７）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１１８】
ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
【０１１９】
つまり、このメモリ素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。
【０１２０】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１２１】
ところで、メモリ機能体中での電気力線は、図２３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１２２】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害される。
【０１２３】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１２４】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１２５】
（実施の形態８）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１２６】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１２７】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。
【０１２８】
Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１２９】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、前記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（International Technology Roadmap for Semiconductors）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１３０】
例えば、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。
また、このメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【０１３１】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
【０１３２】
（実施の形態９）
この実施の形態は、半導体記憶装置のメモリ素子の書換えを行ったときの電気特性の変化に関する。
Ｎチャネル型メモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１３３】
図１９から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図２３）と大きく異なる。
【０１３４】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１３５】
一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１３６】
以上のことから明らかなように、本発明の半導体記憶素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
以上、本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子について説明した。
以下に、前記メモリ素子を備えた表示用駆動装置を用いた表示装置について説明する。
【０１３７】
（実施の形態１０）
この実施の形態は、実施の形態１〜８に記載のメモリ素子を複数配列した不揮発性メモリ部を有する表示用駆動装置を用いた表示装置に関する。
【０１３８】
この実施の形態では、表示パネルがアクティブマトリクス液晶パネルである場合で説明するが、無論この限りではなく、ネマティック液晶パネル、ＥＬ（Electroluminescence）パネル、有機ＥＬパネル、プラズマディスプレイパネル等であってもよい。
この表示装置は、図２０のブロック図に示したように、表示パネル３０２と点線で示された表示用駆動装置３０１とからなる。
【０１３９】
表示用駆動装置３０１は、前記実施の形態１〜８のメモリ素子を備えた不揮発性メモリ部３１１と、ＳＲＡＭ（スタティックランダムアクセスメモリ）部３１２と、コントロール回路（制御部）３２１と、電源回路３２２と、信号側駆動回路３２３と、走査側駆動回路３２４とからなる。信号側駆動回路３２３と走査側駆動回路３２４が表示用駆動部を構成する。
【０１４０】
コントロール回路３２１には、外部から入力データ信号ＤＩＮが入力される。コントロール回路３２１は、入力データ信号ＤＩＮを処理し若しくは通過させて出力データ信号ＤＯＵＴを生成し、信号側駆動回路３２３へ出力する。コントロール回路はまた、データシフトクロックＣＫを信号側駆動回路３２３に、走査クロックＬＰ及び交流化信号ＦＲを信号側駆動回路３２３及び走査側駆動回路３２４に、走査開始信号ＦＬＭを走査側駆動回路３２４に、夫々出力する。
【０１４１】
電源回路３２２は、信号側駆動回路３２３に供給する電圧ＶＳ及び走査側駆動回路３２４に供給する電圧ＶＧを発生する。なお、通常電源回路３２２は、信号側駆動回路３２３及び走査側駆動回路３２４に、夫々複数の電圧を供給するが、ここではそれらをまとめてＶＳ又はＶＧと表記している。
【０１４２】
表示パネル３０２には、画素電極３３２が配列されており、各画素電極３３２には、夫々ＴＦＴ（Thin Film Transistor）３３１が接続されている。図示はしないが、画素電極３３２及びＴＦＴ３３１はガラス基板上に形成されており、対向基板上には略全面に共通電極が形成されている。前記ガラス基板と対向基板間には液晶が封入されている。
【０１４３】
表示パネル３０２のガラス基板上に形成されたＴＦＴ３３１のソース電極は、ＴＦＴの列毎に夫々信号線３３３に接続されている。また、ＴＦＴ３３１のゲート電極は、ＴＦＴの行毎に夫々走査線３３４に接続されている。信号線３３３は信号側駆動回路３２３に、走査線３３４は捜査側駆動回路３２４に夫々接続されている。
【０１４４】
不揮発性メモリ部３１１の主要部の回路図を図２１に示す。メモリ素子配列領域４２１、各メモリ素子に所定の書換え電圧又は読出し電圧を与えるための回路部分、センスアンプ及びセンスアンプとメモリ素子とを接続する回路部分とを含む。なお、その他の周辺回路は省略している。
【０１４５】
メモリ素子を配列した部分４２１におけるメモリ素子４０１ａＡ〜４０１ａＤ、・・・、４０１ｎＡ〜４０１ｎＤは、実施の形態１〜８に記載したメモリ素子である。このメモリ素子はメモリ機能体を２つ有するが、それらを区別するために、図２１中では、メモリ素子４０１ａＡのみに矢印Ａ及び矢印Ｂを付し、その他のメモリ素子については省略している。
【０１４６】
各メモリ素子は、その両側に１個ずつ計２個の選択トランジスタが接続されている。例えば、メモリ素子４０１ａＡには、選択トランジスタ４０２ａＡ及び４０３ａＡが直列に接続されている。
メモリ素子４０１ａＡ〜４０１ａＤのゲート電極はワード線４０８ａにより接続されている。他のメモリ素子のゲート電極も同様にワード線で接続されている。また、選択トランジスタ４０２ａＡ〜４０２ａＤは選択トランジスタワード線４０９ａで接続されており、選択トランジスタ４０３ａＡ〜４０３ａＤは選択トランジスタワード線４１０ａで接続されている。他の選択トランジスタのゲート電極も同様に選択トランジスタワード線で接続されている。
【０１４７】
選択トランジスタ４０２ａＡ〜４０２ｎＡは、夫々第１のビット線４１６Ａ１に接続されており、選択トランジスタ４０３ａＡ〜４０３ｎＡは、夫々第２のビット線４１６Ａ２に接続されている。他の選択トランジスタも同様に第１又は第２のビット線に接続されている。
【０１４８】
各ビット線には、夫々１対の動作選択トランジスタ４０４、４０５が接続されている。動作選択トランジスタ４０４、４０５は夫々第１の電圧入力端子４１７Ａ１〜４１７Ｄ１又は第２の電圧入力端子４１７Ａ２〜４１７Ｄ２に接続されている。動作選択トランジスタ４０４、４０５のゲート電極は、夫々動作選択線４１２及び４１３に接続されている。このような配線により、動作選択線４１２を選択した場合は、例えば、第１のビット線４１６Ａ１は第１の電圧入力端子４１７Ａ１と接続され、第２のビット線４１６Ａ２は第２の電圧入力端子４１７Ａ２と接続される。動作選択線４１３を選択した場合は、例えば、第１のビット線４１６Ａ１は第２の電圧入力端子４１７Ａ２と接続され、第２のビット線４１６Ａ２は第１の電圧入力端子４１７Ａ１と接続される。すなわち、一対のビット線４１６Ａ１、４１６Ａ２は夫々異なる電圧入力端子に接続され、動作選択線の選択を変えることにより、接続される電圧入力端子を入れ替えることができる。
【０１４９】
２対のビット線対（例えば、ビット線対４１６Ａ１、４１６Ａ２及び４１６Ｂ１、４１６Ｂ２）は、切換えトランジスタを介して夫々２つの入力を有するセンスアンプの一方の入力と他方の入力とに接続されている。より具体的には、以下のように接続されている。
【０１５０】
第１のビット線４１６Ａ１〜４１６Ｄ１は、夫々第１の切替えトランジスタ４０６に接続されている。第２のビット線４１６Ａ２〜４１６Ｄ２は、夫々第２の切換えトランジスタ４０７に接続されている。切換えトランジスタ４０６、４０７のゲート電極は、夫々切換えトランジスタ選択線４１４及び４１５に接続されている。このような配線により、切換えトランジスタ選択線４１４を選択した場合は、例えば、センスアンプ４１８ＡＢの一方の入力と第１のビット線４１６Ａ１が接続され、センスアンプ４１８ＡＢの他方の入力と第１のビット線４１６Ｂ１が接続される。切換えトランジスタ選択線４１５を選択した場合は、例えば、センスアンプ４１８ＡＢの一方の入力と第２のビット線４１６Ａ２が接続され、センスアンプ４１８ＡＢの他方の入力と第２のビット線４１６Ｂ２が接続される。なお、センスアンプとしては、メモリ素子からの出力電流を検知しうる増幅器であればよく、例えば、差動増幅器を用いることができる。
【０１５１】
図２１では、４対のビット線を配列しているが、任意の対数のビット線を配列することができる。また、図２１においては、２対のビット線対が１個のセンスアンプと接続されている。これは、後述するように、選択された２個のメモリ素子が対をなし、１個のセンスアンプの一方及び他方の入力と接続されるためである。
【０１５２】
しかし、メモリ素子を配列して不揮発性メモリ部を構成する他の例としては、１個のメモリ素子がセンスアンプの一方の入力に接続され、外部リファレンスセルがセンスアンプの他方の入力に接続されてもよい。
この不揮発性メモリ部の動作方法を説明する。この不揮発性メモリ部の動作は、書換え動作と読出し動作とがあり、さらに、書換え動作には書込み動作と読出し動作とがある。
【０１５３】
まず、書込み動作の方法を示す。ここでは、書込み動作の一例として、メモリ素子４０１ａＡに書込みを行なう場合を説明する。
動作選択線４１２を選択し、動作選択トランジスタ４０４をオン状態にする。それにより、例えば、第１のビット線４１６Ａ１は第１の電圧入力端子４１７Ａ１と接続され、第２のビット線４１６Ａ２は第２の電圧入力端子４１７Ａ２と接続される。他のビット線についても同様である。
【０１５４】
さらに、選択トランジスタワード線４０９ａ、４１０ａを選択する。これにより、メモリ素子４０１ａＡの拡散領域（ソース／ドレイン）の一方（メモリ機能体Ａの側）は第１の電圧入力端子４１７Ａ１と接続され、他方（メモリ機能体Ｂの側）は第２の電圧入力端子４１７Ａ２と接続される。ワード線４０８ａと接続されたメモリ素子４０１ａＢ〜４０１ａＤについても同様である。
【０１５５】
ここで、ワード線４０８ａと第１及び第２の電圧入力端子４１７Ａ１、４１７Ａ２の夫々に書込みのための所定の電圧を印加する。まず、ワード線４０８ａに、例えば、＋５Ｖを印加する。さらに、第１の電圧入力端子４１７Ａ１に＋５Ｖを、第２の電圧入力端子４１７Ａ２に０Ｖを夫々印加する。これにより、メモリ素子４０１ａＡのメモリ機能体Ａの側に選択的に書込みが行われる。
なお、このとき他の電圧入力端子に所定の電圧を印加すれば、メモリ素子４０１ａＢ〜４０１ａＤにも書込みを行なうことができる。また、書込みを行なわないメモリ素子に対しては、電圧入力端子に０Ｖを入力するかオープン状態にすればよい。
【０１５６】
メモリ素子４０１ａＡのメモリ機能体Ｂの側に書込みを行なう場合は、動作選択線４１２を選択するかわりに選択線４１３を選択し、その他の選択動作及び電圧印加条件は同様にすればよい。第１の電圧入力端子４１７Ａ１に印加する電圧と、第２の電圧入力端子４１７Ａ２に印加する電圧とを入れ替えてもよい。
【０１５７】
次に、消去動作の方法を示す。ここでは、消去動作の一例として、メモリ素子４０１ａＡに消去を行なう場合を説明する。
書込み動作の場合と同様に、動作選択線４１２を選択し、動作選択トランジスタ４０４をオン状態にするとともに、選択トランジスタワード線４０９ａ、４１０ａを選択する。
【０１５８】
ここで、ワード線４０８ａと第１及び第２の電圧入力端子４１７Ａ１、４１７Ａ２の夫々に消去のための所定の電圧を印加する。まず、ワード線４０８ａに、例えば、−５Ｖを印加する。さらに、第１の電圧入力端子４１７Ａ１に＋５Ｖを、第２の電圧入力端子４１７Ａ２に０Ｖを夫々印加する。これにより、メモリ素子４０１ａＡのメモリ機能体Ａの側に選択的に消去が行われる。
【０１５９】
なお、このとき他の電圧入力端子に所定の電圧を印加すれば、メモリ素子４０１ａＢ〜４０１ａＤにも消去を行なうことができる。また、消去を行なわないメモリ素子に対しては、電圧入力端子に０Ｖを入力するかオープン状態にすればよい。
メモリ素子４０１ａＡのメモリ機能体Ｂの側に消去を行なう場合は、動作選択線４１２を選択するかわりに選択線４１３を選択し、その他の選択動作及び電圧印加条件は同様にすればよい。第１の電圧入力端子４１７Ａ１に印加する電圧と、第２の電圧入力端子４１７Ａ２に印加する電圧とを入れ替えてもよい。
次に、読出し動作の方法を示す。ここでは、読出し動作の一例として、メモリ素子４０１ａＡに記憶された情報を読み出す場合を説明する。
【０１６０】
メモリ素子４０１ａＡのメモリ機能体Ａ側の記憶情報を読み出す場合は、動作選択線４１３を選択して動作選択トランジスタ４０５をオン状態にし、切換えトランジスタ選択線４１４を選択して第１の切替えトランジスタ４０６をオン状態にする。さらにワード線４０８ａに読出し動作に適当な電圧、例えば、＋２Ｖを印加する。続いて、第１の電圧入力端子４１７Ａ１に、例えば、＋１．８Ｖを印加する。第２の電圧入力端子４１７Ａ２はオープン状態とする。
【０１６１】
上述した選択動作及び電圧印加条件によれば、第１の電圧入力端子４１７Ａ１からメモリ素子４０１ａＡを介してセンスアンプ４１８ＡＢの一方の入力へと電流が流れる。この電流値を検出することにより、メモリ素子４０１ａＡに記憶された情報を判別することができる。このとき、メモリ素子４０１ａＡのメモリ機能体Ａ側がソースとなるので、主としてメモリ機能体Ａに蓄積された電荷の多寡がメモリ素子４０１ａＡを流れる電流値に影響を与える。それゆえ、メモリ機能体Ａ側の記憶情報のみを選択的に読出すことができる。
【０１６２】
実施の形態９で述べたように、前記メモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができるから、書込み状態と消去状態との判別が容易となる。したがって、本発明の表示用駆動装置の不揮発性メモリ部に前記メモリ素子を用いた場合、不揮発性メモリ部に記憶された情報の読出し速度が向上し、又は不揮発性メモリ部の読出し回路の構成を単純にすることができる。
【０１６３】
一方、メモリ素子４０１ａＡのメモリ機能体Ｂ側の記憶情報を読み出す場合は、前記動作選択線４１３を選択するかわりに動作選択線４１２を選択し、切換えトランジスタ選択線４１４を選択するかわりに切換えトランジスタ選択線４１５を選択し、その他の選択動作及び電圧印加条件は同様にすればよい。
【０１６４】
前記読出し動作時に、第１の電圧入力端子４１７Ｂ１に読出しのための電圧、例えば、＋１．８Ｖをさらに印加しておけば、センスアンプ３１８ＡＢの他方の入力には、メモリ素子４０１ａＢの記憶情報に応じた電流が入力される。それゆえ、本実施の形態では、センスアンプ４１８ＡＢには２つのメモリ素子４０１ａＡ、４０１ａＢの夫々に流れる電流の差を検知することができる。この場合、２個のメモリ素子で１ビット又は２ビットの情報を記憶する。前記読み出し動作の説明で示したように、読出し動作時にメモリ素子を流れる電流の向きを反転し、メモリ機能体Ａとメモリ機能体Ｂとに記憶する情報を独立して読出せば、２個のメモリ素子で２ビット動作を行なうことができる。一方、読出し動作時にメモリ素子を流れる電流の向きを専ら一方向に限定すれば、２個のメモリ素子で１ビット動作を行なうことになる。
【０１６５】
表示用駆動装置３０１の不揮発性メモリ部４１１には、例えば、表示装置のための設定値が記憶される。不揮発性メモリ部４１１は実施の形態１〜８に記載のメモリ素子を備えている。実施の形態１〜８に記載のメモリ素子は、既に述べたように微細化が容易であり、フローティングゲートを持つＥＥＰＲＯＭに比べて製造プロセスが簡易であるから、製造コストが低い。したがって、表示装置の設定値を記憶する機能を有する表示用駆動装置が低コストで提供される。また、前記メモリ素子は、書込み時と消去時における電流差を大きくすることが容易なので、本発明の表示用駆動装置の不揮発性メモリ部に前記メモリ素子を用いた場合、不揮発性メモリ部に記憶された情報の読出し速度が向上し、又は不揮発性メモリ部の読出し回路の構成を単純にすることができる。
【０１６６】
本発明の表示用駆動装置と表示パネルとを備えた表示装置もまた、製造コストを低減することができる。
表示用駆動装置３０１の不揮発性メモリ部３１１には、例えば、前記表示用駆動装置３０１から出力される表示パネル駆動信号を制御するための情報を記憶することができる。より具体的には、例えば、表示装置のガンマ補正のための情報（ガンマ値）を記憶することができる。ガンマ補正とは、各階調に対応する各画素電極３３２に入力される電圧を補正するものである。ガンマ値とは、階調と各画素電極３３２に入力される電圧との関係を表すパラメータである。ガンマ補正を行なうことにより、信号側駆動回路３２３から出力される電圧と階調との関係を適切にして表示装置に映される画像の再現性を良くすることができる。また、不揮発性メモリ部３１１にＲＧＢ（赤緑青）の色度や白色色度点を記憶し、これらの値を前記表示用駆動装置３０１から出力される表示パネル駆動信号に反映させることにより、再現性よく画像を表示させることができる。更には、ガンマ値、ＲＧＢ（赤緑青）の色度及び白色色度点の３つはＩＣＣ（International Color Consortium）プロファイルを規定するので、これら３つの情報を記憶すれば、ＩＣＣプロファイルに基づいて画像調整を行なうことができる。表示用駆動装置３０１の不揮発性メモリ部３１１にはまた、電源回路３２２から信号側駆動回路３２３に供給する電圧ＶＳ及び走査側駆動回路３２４に供給する電圧ＶＧを規定するための情報を記憶することができる。例えば、信号側駆動回路３２３に供給する電圧ＶＳを変えることにより、各画素電極３３２に入力される電圧も変化するから、画質を調節することができる。
【０１６７】
このように、不揮発性メモリ部３１１に、表示用駆動装置３０１から出力される表示パネル駆動信号を制御するための情報を記憶することにより、画像を再現性良く表示させ、表示装置間での画質のばらつきを抑えることができる。
【０１６８】
表示用駆動装置３０１は、不揮発性メモリ部３１１を他の部分とは独立したチップ上に形成してもよいが、不揮発性メモリ部３１１を含めて１つのチップ上に形成されることが好ましい。実施の形態１〜８に記載のメモリ素子は、既に述べたように通常の標準トランジスタと非常に親和性が高い工程で形成することができるため、メモリ素子と標準トランジスタとを容易に混載することができる。表示用駆動装置３０１を１つのチップ上に形成すれば、チップ数を減らすことができ、しかもメモリ素子と標準トランジスタとの混載プロセスが簡易であるため表示用駆動装置のコストを更に低減することができる。
【０１６９】
表示用駆動装置３０１は、メモリとして不揮発性メモリ部３１１のみを備えていてもよい。その場合、不揮発性メモリ部３１１に記憶された情報は、必要な時に随時読み出せばよい。しかしながら、表示用駆動装置３０１は、本実施の形態のように、ＳＲＡＭ部３１２を更に備えるのが好ましい。この場合、不揮発性メモリ部３１１に記憶させた情報をＳＲＡＭ部３１２に転送し、ＳＲＡＭ部３１２に対して読出し動作を行なうことにより、より高速に記憶情報を読み出すことが可能となる。更には、不揮発性メモリ部３１１を構成するメモリ素子に対する読出し回数を大幅に少なくすることができるので、読出し時の電圧印加による記憶情報の劣化を防止し、メモリ素子の記憶保持に対する信頼性を向上することができる。また、ＳＲＡＭは通常のＭＯＳＦＥＴより構成されるので、混載するためにプロセスが複雑となることはない。
【０１７０】
また、表示用駆動装置が、それ自身の内部あるいは外部に設けられた電源供給停止手段（図示せず）により、電源を供給又は停止され、該電源供給手段が表示用駆動装置に電源供給を開始する毎に、前記不揮発性メモリ部３１１に記憶させた情報をＳＲＡＭ部３１２に転送するのが好ましい。すなわち、表示用駆動装置の電源オン時に、不揮発性メモリ部３１１からＳＲＡＭ部３１２に記憶情報を転送するのが好ましい。このようにすれば、表示用駆動装置の動作が記憶転送動作により干渉を受けることを防ぐことができる。具体的には、例えば、表示用駆動装置が表示パネルを駆動する動作が阻害されて映像が中断されることを防ぐことができる。表示用駆動装置の電源オン時に記憶情報を転送させ、その後に表示パネルの駆動を開始すれば映像の中断などを防ぐことができるのである。
【０１７１】
表示用駆動装置は、不揮発性メモリ部３１１に記憶された情報を外部から書き換える手段を更に備えることが好ましい。不揮発性メモリ部３１１に記憶された情報を外部から書き換えることができれば、表示パネルと表示用駆動装置とが組み立てられて一体となって表示装置が完成し、又は更に該表示装置を備えた機器が完成した後であっても、不揮発性メモリ部３１１に記憶された情報を変更することが可能となる。これにより、例えば、完成した表示装置を試験した後に画像調整のための情報を書き換えることができる。この場合、表示装置の製造ばらつきを補正した後に出荷することにより、表示装置ごとのばらつきを抑えることができる。また、表示装置を備えた機器において表示装置が経年劣化した場合において、画像調整のための情報を書き換えて劣化を補正することができる。
【０１７２】
なお、表示パネルとして有機ＥＬパネル又はプラズマディスプレイパネルを用いる場合は、表示用駆動装置が不揮発性メモリ部３１１に記憶された情報を外部から書き換える手段を備えることが特に好ましい。なぜならば、有機ＥＬパネル及びプラズマディスプレイパネルは画質の経年劣化が液晶パネルに比べて顕著であるため、製品の完成後に劣化を補正することが特に効果的であるためである。また、有機ＥＬパネルにおける製造ばらつきは液晶パネルより大きいため、表示用駆動装置が不揮発性メモリ部に記憶された情報を外部から書き換える手段を備えることにより表示装置間の画質ばらつきを抑える効果が特に大きい。
【０１７３】
本実施の形態に用いるメモリ素子は、実施の形態７のメモリ素子を用いることが好ましい。すなわち、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄く、０．８ｎｍ以上であることが好ましい。このようなメモリ素子を不揮発性メモリ部に用いれば、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、メモリ素子のメモリ効果が増大するので、不揮発性メモリ部の読出し速度を高速にすることが可能となる。したがって、表示用駆動装置の低消費電力化及び高速動作化が可能となる。
【０１７４】
本実施の形態に用いるメモリ素子は、実施の形態８のメモリ素子を用いることが好ましい。すなわち、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚く、２０ｎｍ以下であることが好ましい。このようなメモリ素子を不揮発性メモリ部に用いれば、メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができるから、不揮発性メモリ部を高集積化しても十分な記憶保持性能を得ることができる。したがって、表示用駆動装置を高機能化することができる。
【０１７５】
本実施の形態に用いるメモリ素子は、実施の形態２に記載するように、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップするのが好ましい。このようなメモリ素子を不揮発性メモリ部に用いれば、不揮発性メモリ部の読出し速度を十分に高速にすることができる。したがって、表示用駆動装置の高速動作化が可能となる。
【０１７６】
本実施の形態に用いるメモリ素子は、実施の形態２に記載するように、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるな電荷保持膜を含むことが好ましい。このようなメモリ素子を不揮発性メモリ部に用いれば、メモリ素子のメモリ効果のばらつきを小さくすることができるので、不揮発性メモリ部の読出し電流ばらつきを抑えることができる。さらに、記憶保持中のメモリ素子の特性変化を小さくすることができるので、不揮発性メモリ部の記憶保持特性が向上する。したがって、表示用駆動装置の信頼性が向上する。
【０１７７】
本実施の形態に用いるメモリ素子は、実施の形態３に記載するように、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるな電荷保持膜を含み、かつ、ゲート電極側面と略並行に延びた部分を含むことが好ましい。このようなメモリ素子を不揮発性メモリ部に用いれば、メモリ素子の書換え速度が増大するので、不揮発性メモリ部の書換え動作を高速にすることができる。したがって、表示用駆動装置の不揮発性メモリ部に記憶された情報を書き換える際の時間が短縮され、書き換えのためのコストが削減される。
【０１７８】
本実施の形態に用いるメモリ素子は、既に述べた最良の形態のメモリ素子を用いるのが、最も好ましい。それにより、表示用駆動装置の不揮発性メモリ部の性能を最良のものにすることができる。
【０１７９】
（実施の形態１１）
この実施の形態は、実施の形態１０の表示装置において、前記表示用駆動装置を構成する素子が表示パネルを構成するパネル基板上に形成されているものである。図２２は、表示パネルの構成を説明するものである。
【０１８０】
パネル基板（アクティブマトリクス基板）５０１上には、表示用駆動装置部５０２及び画像表示部５０３がＴＦＴ技術により形成されている。表示用駆動装置部５０２は、不揮発性メモリ部、ＳＲＡＭ部、コントロール回路、電源回路、信号側駆動回路及び走査側駆動回路を含んでいる。対向基板５０４には、図示しないが、共通電極やカラーフィルタ層等が形成されている。パネル基板５０１と対向基板５０４との間には、図示しないが、液晶が封入されている。不揮発性メモリ部を構成するメモリ素子は、既に述べたように通常の標準トランジスタと非常に親和性が高い工程で形成することができるため、容易にＴＦＴ技術を用いて形成することができる。
【０１８１】
このように、表示用駆動装置を表示パネル上に形成することにより、表示パネルに表示用駆動装置を外付けする必要が無く、一体として形成できるため、表示装置の製造コストを削減することができる。
【０１８２】
（実施の形態１２）
この実施の形態は、実施の形態１０の表示装置において、不揮発性メモリ部３１１に記憶させる情報の他の例を示すものである。
不揮発性メモリ部３１１に記憶させる情報としては、例えば、夫々の表示装置の固有情報を記憶させることができる。固有情報とは、例えば、製造番号、製品識別番号、修理履歴などが挙げられる。これらの固有情報を記憶させることにより、例えば、製品のメンテナンスや顧客に対するサービスを迅速に行なうことが可能となる。
【０１８３】
また、不揮発性メモリ部３１１に第１の符号を記憶させ、第２の符号を含んだ画像データを表示用駆動装置に入力し、表示用駆動装置に備えられた照合手段が一致判定若しくは不一致判定を下し、不一致判定が下された場合は、表示用駆動装置は表示用駆動装置に入力された画像データの少なくとも一部を遮断することができる。この場合、例えば、照合手段が第１の符号と第２の符号とを比較し、一致判定を下した場合のみに正規の画像を表示させることが可能になる。これにより、特定の表示装置のみに正規の画像を表示させることができるため、セキュリティの強化や、有料画像の配信に応用することができる。なお、照合手段は第１の符号と第２の符号とが必ずしも同じ場合のみに一致判定を下す必要はなく、例えば照合手段に第２の符号を変換する機能が備わり、変換後の第２の符号と第１の符号とが一致した場合に一致判定を下しても良い。
【０１８４】
更に、照合手段が不一致判定を下した場合、表示用駆動装置は入力された画像データに対して、照合手段が一致判定を下した場合とは異なる処理をすることによってもまた、セキュリティの強化や、有料画像の配信に応用することができる。具体的には、例えば、表示用駆動装置に入力されるエンコードされた画像データに対して、照合手段が一致判定を下したときのみにデコード処理を施せばよい。その他の例としては、照合手段が不一致判定を下したときのみに、画像データに対して特定の処理（スクランブル処理、モザイク処理等）を行なってもよい。
【０１８５】
（実施の形態１３）
上述した表示装置が組み込まれた携帯電子機器である携帯電話を、図２３に示す。
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示装置８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されている。表示装置８１４は上述した表示用駆動装置が組み込まれているので、低コスト若しくは高機能とすることができる。したがって、安価で高性能の携帯電子機器を得ることができる。
【０１８６】
【発明の効果】
この発明の表示用駆動装置は、不揮発性メモリ素子を備えている。不揮発性メモリ素子は、微細化が容易であり、フローティングゲートを持つＥＥＰＲＯＭに比べて製造プロセスが簡易であるから、製造コストが低い。したがって、不揮発性メモリを有する表示用駆動装置が低コストで提供される。また、前記不揮発性メモリ素子は、書込み時と消去時における電流差を大きくすることが容易なので、不揮発性メモリ素子に記憶された情報の読出し速度を向上し、又は不揮発性メモリ素子に付随する読出し回路の構成を単純にすることができる。
表示用駆動装置を１つのチップ上に形成すれば、チップ数を減らすことができるので、コストを低減することができる。
【０１８７】
更にまた、不揮発性メモリ素子は、通常の標準トランジスタと非常に親和性が高い工程で形成することができるため、不揮発性メモリ素子と標準トランジスタとを容易に混載することができる。それゆえ、混載によるプロセス工程数の増加を最小限に抑えることができる。
【０１８８】
また、不揮発性メモリ素子に記憶させた情報をスタティックランダムアクセスメモリに転送し、スタティックランダムアクセスメモリに対して読出し動作を行なうことにより、より高速に記憶情報を読み出すことが可能となる。更には、不揮発性メモリ素子に対する読出し回数を大幅に少なくすることができるので、読出し時の電圧印加による記憶情報の劣化を防止し、不揮発性メモリ素子の記憶保持に対する信頼性を向上することができる。また、スタティックランダムアクセスメモリは通常のＭＯＳＦＥＴにより構成することができるので、混載するためにプロセスが複雑となることはない。
【０１８９】
また、表示用駆動装置の電源オン時に、不揮発性メモリ素子からスタティックランダムアクセスメモリに記憶情報が転送されるようにすれば、表示用駆動装置の動作が記憶転送動作により干渉を受けることを防ぐことができる。
【０１９０】
また、不揮発性メモリ素子に記憶された情報を外部から書き換えることができるようにすることにより、表示用駆動装置が表示パネルに取り付けられて表示装置が完成し、又は更に該表示装置を備えた機器が完成した後であっても、不揮発性メモリ素子に記憶された情報を変更することが可能となる。これにより、例えば、完成した表示装置を試験した後に画像調整のための情報を書き換えることができるので、表示装置ごとのばらつきを抑えることができる。また、表示装置を備えた機器において表示装置が経年劣化した場合において、画像調整のための情報を書き換えて劣化を補正することができる。
また、不揮発性メモリに表示パネル駆動信号を制御するための情報を記憶させると、画像を再現性良く表示させ、表示装置間での画質のばらつきを抑えることができる。
【０１９１】
また、照合手段により第１の符号と第２の符号とを比較し、一致判定を下した場合のみに正規の画像を表示させることにより、特定の表示装置のみに正規の画像を表示させることができるため、セキュリティの強化や、有料画像の配信に応用することができる。
【０１９２】
また、メモリ機能体は、少なくともその一部が拡散領域の一部にオーバーラップするように形成されることにより、不揮発性メモリ素子の読出し速度を十分に高速にすることができる。したがって、表示用駆動装置の高速動作化が可能となる。
【０１９３】
また、メモリ機能体が、電荷を保持する機能を有する膜を備え、該電荷を保持する機能を有する膜の表面が、ゲート絶縁膜の表面と略平行に配置されることにより、不揮発性メモリ素子のメモリ効果のばらつきを小さくすることができる。それゆえ、不揮発性メモリ素子の読出し電流ばらつきを抑えることができる。さらに、記憶保持中の不揮発性メモリ素子の特性変化を小さくすることができるので、不揮発性メモリ素子の記憶保持特性が向上する。したがって、表示用駆動装置の信頼性が向上する。
【０１９４】
また、電荷を保持する機能を有する膜が、ゲート電極側面と略平行に配置されることにより、不揮発性メモリ素子の書換え速度が増大する。それゆえ、不揮発性メモリ素子の書換え動作を高速にすることができる。したがって、表示用駆動装置の不揮発性メモリ素子に記憶された情報を書き換える際の時間が短縮され、書き換えのためのコストが削減される。
【０１９５】
また、メモリ機能体が、電荷を保持する機能を有する膜と、その膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、該絶縁膜が、ゲート絶縁膜よりも薄く、かつ０．８ｎｍ以上の膜厚を有することにより、不揮発性メモリ素子の書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、不揮発性メモリ素子のメモリ効果が増大するので、不揮発性メモリ部の読出し速度を高速にすることが可能となる。したがって、表示用駆動装置の低消費電力化及び高速動作化が可能となる。
【０１９６】
また、メモリ機能体が、電荷を保持する機能を有する膜と、その膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、該絶縁膜が、ゲート絶縁膜よりも厚く、かつ２０ｎｍ以下の膜厚を有することにより、不揮発性メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができる。それゆえ、不揮発性メモリ素子を高集積化しても十分な記憶保持性能を得ることができる。したがって、表示用駆動装置を高機能化することができる。
また、この発明の表示装置は、この発明の表示用駆動装置を備えているので、不揮発性メモリを備えたことによる機能を維持したまま製造コストを低減することができる。
【０１９７】
表示用駆動装置を構成する素子が表示パネルを構成するパネル基板上に形成されることにより、表示パネルに表示用駆動装置を外付けする必要が無く、一体として形成できる。したがって、表示装置の製造コストを削減することができる。
また、この発明の携帯電子機器によれば、この発明の表示装置を備えているので、低コストで製造し、若しくは高機能とすることができる。したがって、安価若しくは高性能の携帯電子機器を得ることができる。
【図面の簡単な説明】
【図１】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の要部の概略断面図である。
【図２】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の変形の要部の概略断面図である。
【図３】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図４】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図５】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の消去動作を説明する図である。
【図６】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の消去動作を説明する図である。
【図７】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の読出し動作を説明する図である。
【図８】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態２）の要部の概略断面図である。
【図９】図８の要部の拡大概略断面図である。
【図１０】図８の変形の要部の拡大概略断面図である。
【図１１】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態２）の電気特性を示すグラフである。
【図１２】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態２）の変形の要部の概略断面図である。
【図１３】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態３）の要部の概略断面図である。
【図１４】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態４）の要部の概略断面図である。
【図１５】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態５）の要部の概略断面図である。
【図１６】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態６）の要部の概略断面図である。
【図１７】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態７）の要部の概略断面図である。
【図１８】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態８）の要部の概略断面図である。
【図１９】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態９）の電気特性を示すグラフである。
【図２０】本発明の表示装置（実施の形態１０）の概略のブロック図である。
【図２１】本発明の表示装置（実施の形態１０）の不揮発性メモリ部の主要部の回路図である。
【図２２】本発明の表示装置（実施の形態１１）の構成を説明する図である。
【図２３】本発明の携帯電子機器（実施の形態１３）の概略のブロック図である。
【図２４】従来のフラッシュメモリの要部の概略断面図である。
【図２５】従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
１ メモリ素子
１０１、２１１、２８６、７１１ 半導体基板
１０２ Ｐ型ウェル領域
１０３、２１４、７１２ ゲート絶縁膜
１０４、２１７、７１３ ゲート電極
１０５ａ、１０５ｂ メモリ機能部
１０７ａ、１０７ｂ、２１２、２１３ 拡散領域
１０９、１４２、１４２ａ、２４２、２４２ａ シリコン窒化膜
１２０、２７１ オフセット領域
１２１ ゲート電極下の領域
１１１ 微粒子
１１２ 絶縁膜
１３１ａ、１３１ｂ、２６１、２６２、２６２ａ メモリ機能体
２２６ 反転層
２４１、２４３、２４４ シリコン酸化膜
２８１、２８２、２９２、４２１ 領域
２８３、２８４ 電気力線
２８７ ボディ領域
２８８ 埋め込み酸化膜
２９１ 高濃度領域
３０１ 表示用駆動装置
３０２ 表示パネル
３１１ 不揮発性メモリ部
３１２ ＳＲＡＭ部
３２１ コントロール部
３２２ 電源回路
３２３ 信号側駆動回路
３２４ 走査側駆動回路
３３１ ＴＦＴ
３３２ 画素電極
３３３ 信号線
３３４ 走査線
４０１ａＡ〜４０１ａＤ メモリ素子
４０１ｎＡ〜４０１ｎＤ メモリ素子
４０２ａＡ〜４０２ａＤ 選択トランジスタ
４０３ａＡ〜４０３ａＤ 選択トランジスタ
４０４ 動作選択トランジスタ
４０５ 動作選択トランジスタ
４０６ 第１の切替えトランジスタ
４０７ 第２の切替えトランジスタ
４０８ａ、４０８ｎ ワード線
４１２ 動作選択線
４１３ 動作選択線
４１６Ａ１〜４１６Ｄ１ 第１のビット線
４１６Ａ２〜４１６Ｄ２ 第２のビット線
４１７Ａ１〜４１７Ｄ１ 第１の電圧入力端子
４１７Ａ２〜４１７Ｄ２ 第２の電圧入力端子
４１８ＡＢ、４１８ＣＤ センスアンプ
５０１ パネル基板
５０２ 駆動装置部
５０３ 画像表示部
５０４ 対向基板
８１１ 制御回路
８１２ 電池
８１３ ＲＦ回路
８１４ 表示装置
８１５ アンテナ
８１６ 信号線
８１７ 電源線
【発明の属する技術分野】
本発明は、表示用駆動装置及びこの表示用駆動装置を備えた表示装置、並びにこの表示装置を備えた携帯電子機器に関する。より具体的には、電荷もしくは分極を保持する機能を有するメモリ機能体を備えた電界効果トランジスタよりなるメモリ素子を備えた表示用駆動装置、及びこの表示用駆動装置を備えた表示装置、並びにこの表示装置を備えた携帯電子機器に関する。
【０００２】
【従来の技術】
液晶や有機ＥＬなどを利用する表示装置においては、様々な設定値が設定されている。例えば、設定値の一例であるガンマ値は、入力された階調信号と表示装置上での輝度との関係を補正する。従来の表示装置においては、これらの設定値は、表示装置を駆動するための表示用駆動装置に付随するＥＥＰＲＯＭなどの不揮発性メモリに記憶させていた。具体的には、表示装置を駆動するための表示用駆動装置に、ＥＥＰＲＯＭが搭載されたチップを外付けしていた。
【０００３】
ＥＥＰＲＯＭの一形態であるフラッシュメモリを例として以下に説明する。図２４は、フラッシュメモリセルの一例の、概略の断面図である。図２４中、９０１は半導体基板、９０２はフローティングゲート、９０３はワード線（コントロールゲート）、９０４は拡散層ソース線、９０５は拡散層ビット線、９０６は素子分離領域、９０７は絶縁膜を、それぞれ示している。
【０００４】
フラッシュメモリセルはフローティングゲートを備え、フローティングゲート中の電荷量の多寡として記憶を保持する。メモリセルを配列して構成したメモリセルアレイにおいては、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
【０００５】
図２５は、フラッシュメモリのフローティングゲート中の電荷量が変化したときの、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）の特性を模式的に示す図である。フローティングゲート中の負電荷の量が増加すると閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向にほぼ平行移動する（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開平５−３０４２７７号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、ＥＥＰＲＯＭはフローティングゲートを備えるため、フローティングゲートとコントロールゲートとを形成するため２層のポリシリコンをパターニングする必要があり、工程が複雑であった。そのため、ＥＥＰＲＯＭを備えた表示用駆動装置のコスト削減を妨げていた。表示用駆動装置は更なるコスト削減が望まれており、ＥＥＰＲＯＭにかわる低コストで製造可能な不揮発性メモリを搭載することが望まれている。本発明は、前記課題に鑑みなされたものであり、表示装置の設定値を記憶する機能を有する表示用駆動装置を低コストで提供することである。
【０００８】
【課題を解決するための手段】
この発明は、画像データをうけて表示パネルへ駆動信号を出力する表示用駆動部と、表示用駆動部の出力を制御するための制御情報を格納する不揮発性メモリ部と、前記制御情報に基づいて表示用駆動部の出力を制御する制御部とを備え、不揮発性メモリ部は不揮発性メモリ素子を有し、不揮発性メモリ素子は、半導体層上にゲート絶縁膜を介して形成された単一のゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側でかつゲート電極とオフセットする位置に形成された２つの拡散領域と、該ゲート電極の両側であって前記拡散領域にオーバーラップして形成されかつ電荷を保持する機能を有する絶縁体膜を含む２つのメモリ機能体とを備え、メモリ機能体が、ゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなるメモリセルを一つ以上有してなることを特徴とする表示用駆動装置を提供するものである。
【０００９】
この発明によれば、表示用駆動装置は前記構成を有する不揮発性メモリ素子を備えている。前記不揮発性メモリ素子は、微細化が容易であり、フローティングゲートを持つＥＥＰＲＯＭに比べて製造プロセスが簡易であるから、製造コストが低い。したがって、不揮発性メモリを有する表示用駆動装置が低コストで提供される。また、前記不揮発性メモリ素子は、書込み時と消去時における電流差を大きくすることが容易なので、不揮発性メモリ素子に記憶された情報の読出し速度を向上し、又は不揮発性メモリ素子に付随する読出し回路の構成を単純にすることができる。
【００１０】
この発明の一実施の形態では、前記の表示用駆動装置において、表示用駆動部は不揮発性メモリ部および制御部と共に１つのチップ上に形成されていることを特徴とする。
この実施の形態によれば、表示用駆動装置を１つのチップ上に形成してチップ数を減らすことができるので、コストを低減することができる。
【００１１】
更にまた、上記不揮発性メモリ素子は、通常の標準トランジスタと非常に親和性が高い工程で形成することができるため、不揮発性メモリ素子と標準トランジスタとを容易に混載することができる。それゆえ、混載によるプロセス工程数の増加を最小限に抑えることができる。
【００１２】
また、他の実施の形態では、表示用駆動装置はスタティックランダムアクセスメモリをさらに備えることを特徴としている。
【００１３】
この実施の形態によれば、不揮発性メモリ素子に記憶させた情報をスタティックランダムアクセスメモリに転送し、該スタティックランダムアクセスメモリに対して読出し動作を行なうことにより、より高速に記憶情報を読み出すことが可能となる。更には、不揮発性メモリ素子に対する読出し回数を大幅に少なくすることができるので、読出し時の電圧印加による記憶情報の劣化を防止し、不揮発性メモリ素子の記憶保持に対する信頼性を向上することができる。また、スタティックランダムアクセスメモリは通常のＭＯＳＦＥＴより構成することができるので、混載するためにプロセスが複雑となることはない。
【００１４】
また、他の実施の形態では、前記の表示用駆動装置において、電源供給停止手段をさらに備え、電源供給停止手段は、表示用駆動部への電源の供給と停止を行い、不揮発性メモリ部は、格納している制御情報を、電源供給停止手段が表示用駆動部へ電源の供給を開始する毎にスタティックランダムアクセスメモリに転送することを特徴としている。
【００１５】
この実施の形態によれば、表示用駆動装置の電源オン時に、不揮発性メモリ素子からスタティックランダムアクセスメモリに制御情報が転送される。したがって、表示用駆動装置の動作が転送動作により干渉を受けることを防ぐことができる。
【００１６】
また、他の実施の形態では、不揮発性メモリ素子に記憶された情報を外部から書換える手段をさらに備えること特徴としている。
【００１７】
この実施の形態によれば、不揮発性メモリ素子に記憶された情報を外部から書き換えることができるので、表示用駆動装置が表示パネルに取り付けられて表示装置が完成し、又は更に該表示装置を備えた機器が完成した後であっても、不揮発性メモリ素子に記憶された情報を変更することが可能となる。これにより、例えば、完成した表示装置を試験した後に画像調整のための情報を書き換えることができるので、表示装置ごとのばらつきを抑えることができる。また、表示装置を備えた機器において表示装置が経年劣化した場合において、画像調整のための情報を書き換えて劣化を補正することができる。
【００１８】
また、この発明では、表示用駆動装置は、不揮発性メモリ部は表示用駆動部から出力される駆動信号を制御するための情報を格納することを特徴としている。上記実施の形態によれば、画像を再現性良く表示させ、表示装置間での画質のばらつきを抑えることができる。
【００１９】
また、他の実施の形態では、前記の表示用駆動装置において、照合手段をさらに備え、不揮発性メモリに第１の符号を含む制御情報が格納され、表示パネル駆動部に第２の符号を含む画像データが入力されるとき、照合手段が第１及び第２の符号を照合し両者が一致するか否かを判定し、表示用駆動部は、照合手段の一致・不一致の判定に応じて異なる駆動信号を表示パネルへ出力することを特徴としている。
【００２０】
なお、この実施の形態において、画像データとは静止画像及び動画のいずれをも含んでいる。この実施の形態によれば、例えば、照合手段が第１の符号と第２の符号とを比較し、一致判定を下した場合のみに正規の画像を表示させることが可能になる。これにより、特定の表示装置のみに正規の画像を表示させることができるため、セキュリティの強化や、有料画像の配信に応用することができる。
【００２１】
また、他の実施の形態では、前記の表示用駆動装置において、照合手段をさらに備え、不揮発性メモリに第１の符号を含む制御情報が格納され、表示パネル駆動部に第２の符号を含む画像データが入力されるとき、照合手段が第１及び第２の符号を照合し両者が一致するか否かを判定し、表示用駆動部は、照合手段の一致・不一致の判定に応じて異なる駆動信号を表示パネルへ出力することを特徴としている。
【００２２】
この実施の形態によってもまた、特定の表示装置のみに正規の画像を表示させることができるため、セキュリティの強化や、有料画像の配信に応用することができる。
【００２３】
また、他の実施の形態では、メモリ機能体は、少なくともその一部が拡散領域の一部にオーバーラップするように形成されてなることを特徴としている。
この実施の形態によれば、不揮発性メモリ素子の読出し速度を十分に高速にすることができる。したがって、表示用駆動装置の高速動作化が可能となる。
【００２４】
また、他の実施の形態では、メモリ機能体が、電荷を保持する機能を有する膜を備え、該電荷を保持する機能を有する膜の表面が、ゲート絶縁膜の表面と略平行に配置してなることを特徴としている。
この実施の形態によれば、不揮発性メモリ素子のメモリ効果のばらつきを小さくすることができるので、不揮発性メモリ素子の読出し電流ばらつきを抑えることができる。さらに、記憶保持中の不揮発性メモリ素子の特性変化を小さくすることができるので、不揮発性メモリ素子の記憶保持特性が向上する。したがって、表示用駆動装置の信頼性が向上する。
【００２５】
また、他の実施の形態では、電荷を保持する機能を有する膜が、ゲート電極側面と略平行に配置してなることを特徴としている。
この実施の形態によれば、不揮発性メモリ素子の書換え速度が増大するので、不揮発性メモリ素子の書換え動作を高速にすることができる。したがって、表示用駆動装置の不揮発性メモリ素子に記憶された情報を書き換える際の時間が短縮され、書き換えのためのコストが削減される。
【００２６】
また、他の実施の形態では、メモリ機能体が、電荷を保持する機能を有する膜と、その膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、絶縁膜が、ゲート絶縁膜よりも薄く、かつ０．８ｎｍ以上の膜厚を有することを特徴としている。
この実施の形態によれば、不揮発性メモリ素子の書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、不揮発性メモリ素子のメモリ効果が増大するので、不揮発性メモリ部の読出し速度を高速にすることが可能となる。したがって、表示用駆動装置の低消費電力化及び高速動作化が可能となる。
【００２７】
また、他の実施の形態では、メモリ機能体が、電荷を保持する機能を有する膜と、その膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、絶縁膜が、ゲート絶縁膜よりも厚く、かつ２０ｎｍ以下の膜厚を有することを特徴としている。
この実施の形態によれば、不揮発性メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができるから、不揮発性メモリ素子を高集積化しても十分な記憶保持性能を得ることができる。したがって、表示用駆動装置を高機能化することができる。
【００２８】
また、この発明の表示装置は、上記表示用駆動装置と表示パネルとを備えたことを特徴とする。
この発明の表示装置は、不揮発性メモリを有する表示用駆動装置を備えているので、製造コストを低減することができる。
【００２９】
他の実施の形態では、表示用駆動装置を構成する素子は前記表示パネルを構成するパネル基板上に形成されている。
この実施の形態によれば、表示パネルに表示用駆動装置を外付けする必要が無く、一体として形成できるため、表示装置の製造コストを削減することができる。
【００３０】
また、この発明の携帯電子機器は、上記表示装置を備えたことを特徴とする。この発明の携帯電子機器によれば、上記表示装置を備えているので、低コストで製造し、若しくは高機能とすることができる。したがって、安価若しくは高性能の携帯電子機器を得ることができる。
【００３１】
【発明の実施の形態】
本発明の表示用駆動装置は、主として、表示駆動部と不揮発性メモリ部とから構成される。
不揮発性メモリ部を構成するメモリ素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域と意味する。
【００３２】
具体的には、本発明のメモリ素子は、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。
【００３３】
本発明の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。
【００３４】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Silicon on Insulator）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００３５】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００３６】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００３７】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００３８】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００３９】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００４０】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００４１】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００４２】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００４３】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。
さらに、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【００４４】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができ、好ましい。
【００４５】
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００４６】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００４７】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００４８】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００４９】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００５０】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。このように、本発明のメモリ素子は、フローティングゲートを持つＥＥＰＲＯＭなどに比べて、格段に簡易なプロセスで形成することができる。また、本発明のメモリ素子を形成するプロセスは通常のＭＯＳＦＥＴ形成プロセスと親和性が高いので、メモリ素子とＭＯＳＦＥＴとの混載が容易である。
【００５１】
本発明のメモリ素子を配列してメモリセルアレイを構成した場合、メモリ素子の最良の形態は、例えば、(1)複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、(2)前記ワード線の両側にはメモリ機能体が形成されている、(3)メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、(4)メモリ機能体はＯＮＯ（Oxide Nitride Oxide）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、(5)メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、(6)メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、(7)ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、(8)１個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、(9)メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、(10)メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導
電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。
【００５２】
上述した要件の特に好ましい組み合わせは、例えば、(3)メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、(6)メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、(9)メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
要件(3)及び要件(9)を満たす場合には、以下のように、非常に有用である。
【００５３】
まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００５４】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００５５】
さらに、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
また、要件(3)及び(9)を満たす場合であって、さらに要件(6)を満たす場合には、より有用である。
【００５６】
つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００５７】
一方、要件(3)を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件(6)を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書込み補助を行なうからである。
【００５８】
また、要件(9)を満たさない場合、つまり、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件(6)を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
【００５９】
本発明の半導体記憶装置においては、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本発明の半導体装置、特にメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、メモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【００６０】
本発明の半導体記憶装置は、メモリ素子が、１つのメモリ機能体に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、メモリ素子は、２値の情報を記憶させるのみでもよい。また、メモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能させることができる。
【００６１】
本発明の半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、表示装置及び電子機器に広く適用することができる。電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
以下に、本発明に係る半導体記憶装置、表示用駆動装置、表示装置および携帯電子機器の実施の形態を、図面に基づいて詳細に説明する。
【００６２】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、メモリ素子１を備える。
【００６３】
メモリ素子１は、半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置しており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部１０５ａ、１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１０７ａ、１０７ｂが形成されている。拡散領域１０７ａ、１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ、１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。
【００６４】
なお、実質的に電荷を保持するメモリ機能部１０５ａ、１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい。また、メモリ機能部１０５ａ、１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子が絶縁膜中に散点状に分布する構造を有していてもよい。このとき、微粒子が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００６５】
メモリ素子の書込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ、１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書込みとは、メモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
【００６６】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【００６７】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書込みを行なうことができる。
【００６８】
次に、メモリ素子の消去動作原理を図５及び図６を用いて説明する。
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００６９】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、前記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。
【００７０】
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００７１】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００７２】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【００７３】
また、いずれの消去方法によっても、メモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
さらに、メモリ素子の読み出し動作原理を、図７を用いて説明する。
【００７４】
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。このとき、第２のメモリ機能体１３１ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【００７５】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。
【００７６】
なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ、１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【００７７】
拡散領域１０７ａ、１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【００７８】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、メモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【００７９】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
【００８０】
以上の説明から明らかなように、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【００８１】
（実施の形態２）
この実施の形態の半導体記憶装置におけるメモリ素子は、図８に示すように、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のメモリ素子１と実質的に同様の構成である。
【００８２】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１、２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【００８３】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２、２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。
【００８４】
メモリ機能体２６１、２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。
【００８５】
図９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００８６】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。
【００８７】
なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【００８８】
図１１は、図９のメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【００８９】
図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【００９０】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２、２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【００９１】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【００９２】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【００９３】
なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００９４】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【００９５】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００９６】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【００９７】
なお、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【００９８】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、さらに、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【００９９】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。したがって、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【０１００】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【０１０１】
なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【０１０２】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０１０３】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
【０１０４】
さらに、実施の形態２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【０１０５】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【０１０６】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０１０７】
このようなメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２、２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１０８】
また、ゲート電極２１７と拡散領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【０１０９】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１１０】
（実施の形態５）
この実施の形態における半導体記憶装置のメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０１１１】
このメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【０１１２】
このメモリ素子によっても、実施の形態２のメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１１３】
（実施の形態６）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１６に示すように、Ｎ型の拡散領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施の形態２のメモリ素子と実質的に同様の構成を有する。
【０１１４】
すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０17〜１×１０19ｃｍ-3程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０16〜１×１０18ｃｍ-3とすることができる。
【０１１５】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【０１１６】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０１１７】
（実施の形態７）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１１８】
ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
【０１１９】
つまり、このメモリ素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。
【０１２０】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１２１】
ところで、メモリ機能体中での電気力線は、図２３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１２２】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害される。
【０１２３】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１２４】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１２５】
（実施の形態８）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１２６】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１２７】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。
【０１２８】
Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１２９】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、前記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（International Technology Roadmap for Semiconductors）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１３０】
例えば、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。
また、このメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【０１３１】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
【０１３２】
（実施の形態９）
この実施の形態は、半導体記憶装置のメモリ素子の書換えを行ったときの電気特性の変化に関する。
Ｎチャネル型メモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１３３】
図１９から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図２３）と大きく異なる。
【０１３４】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１３５】
一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１３６】
以上のことから明らかなように、本発明の半導体記憶素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
以上、本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子について説明した。
以下に、前記メモリ素子を備えた表示用駆動装置を用いた表示装置について説明する。
【０１３７】
（実施の形態１０）
この実施の形態は、実施の形態１〜８に記載のメモリ素子を複数配列した不揮発性メモリ部を有する表示用駆動装置を用いた表示装置に関する。
【０１３８】
この実施の形態では、表示パネルがアクティブマトリクス液晶パネルである場合で説明するが、無論この限りではなく、ネマティック液晶パネル、ＥＬ（Electroluminescence）パネル、有機ＥＬパネル、プラズマディスプレイパネル等であってもよい。
この表示装置は、図２０のブロック図に示したように、表示パネル３０２と点線で示された表示用駆動装置３０１とからなる。
【０１３９】
表示用駆動装置３０１は、前記実施の形態１〜８のメモリ素子を備えた不揮発性メモリ部３１１と、ＳＲＡＭ（スタティックランダムアクセスメモリ）部３１２と、コントロール回路（制御部）３２１と、電源回路３２２と、信号側駆動回路３２３と、走査側駆動回路３２４とからなる。信号側駆動回路３２３と走査側駆動回路３２４が表示用駆動部を構成する。
【０１４０】
コントロール回路３２１には、外部から入力データ信号ＤＩＮが入力される。コントロール回路３２１は、入力データ信号ＤＩＮを処理し若しくは通過させて出力データ信号ＤＯＵＴを生成し、信号側駆動回路３２３へ出力する。コントロール回路はまた、データシフトクロックＣＫを信号側駆動回路３２３に、走査クロックＬＰ及び交流化信号ＦＲを信号側駆動回路３２３及び走査側駆動回路３２４に、走査開始信号ＦＬＭを走査側駆動回路３２４に、夫々出力する。
【０１４１】
電源回路３２２は、信号側駆動回路３２３に供給する電圧ＶＳ及び走査側駆動回路３２４に供給する電圧ＶＧを発生する。なお、通常電源回路３２２は、信号側駆動回路３２３及び走査側駆動回路３２４に、夫々複数の電圧を供給するが、ここではそれらをまとめてＶＳ又はＶＧと表記している。
【０１４２】
表示パネル３０２には、画素電極３３２が配列されており、各画素電極３３２には、夫々ＴＦＴ（Thin Film Transistor）３３１が接続されている。図示はしないが、画素電極３３２及びＴＦＴ３３１はガラス基板上に形成されており、対向基板上には略全面に共通電極が形成されている。前記ガラス基板と対向基板間には液晶が封入されている。
【０１４３】
表示パネル３０２のガラス基板上に形成されたＴＦＴ３３１のソース電極は、ＴＦＴの列毎に夫々信号線３３３に接続されている。また、ＴＦＴ３３１のゲート電極は、ＴＦＴの行毎に夫々走査線３３４に接続されている。信号線３３３は信号側駆動回路３２３に、走査線３３４は捜査側駆動回路３２４に夫々接続されている。
【０１４４】
不揮発性メモリ部３１１の主要部の回路図を図２１に示す。メモリ素子配列領域４２１、各メモリ素子に所定の書換え電圧又は読出し電圧を与えるための回路部分、センスアンプ及びセンスアンプとメモリ素子とを接続する回路部分とを含む。なお、その他の周辺回路は省略している。
【０１４５】
メモリ素子を配列した部分４２１におけるメモリ素子４０１ａＡ〜４０１ａＤ、・・・、４０１ｎＡ〜４０１ｎＤは、実施の形態１〜８に記載したメモリ素子である。このメモリ素子はメモリ機能体を２つ有するが、それらを区別するために、図２１中では、メモリ素子４０１ａＡのみに矢印Ａ及び矢印Ｂを付し、その他のメモリ素子については省略している。
【０１４６】
各メモリ素子は、その両側に１個ずつ計２個の選択トランジスタが接続されている。例えば、メモリ素子４０１ａＡには、選択トランジスタ４０２ａＡ及び４０３ａＡが直列に接続されている。
メモリ素子４０１ａＡ〜４０１ａＤのゲート電極はワード線４０８ａにより接続されている。他のメモリ素子のゲート電極も同様にワード線で接続されている。また、選択トランジスタ４０２ａＡ〜４０２ａＤは選択トランジスタワード線４０９ａで接続されており、選択トランジスタ４０３ａＡ〜４０３ａＤは選択トランジスタワード線４１０ａで接続されている。他の選択トランジスタのゲート電極も同様に選択トランジスタワード線で接続されている。
【０１４７】
選択トランジスタ４０２ａＡ〜４０２ｎＡは、夫々第１のビット線４１６Ａ１に接続されており、選択トランジスタ４０３ａＡ〜４０３ｎＡは、夫々第２のビット線４１６Ａ２に接続されている。他の選択トランジスタも同様に第１又は第２のビット線に接続されている。
【０１４８】
各ビット線には、夫々１対の動作選択トランジスタ４０４、４０５が接続されている。動作選択トランジスタ４０４、４０５は夫々第１の電圧入力端子４１７Ａ１〜４１７Ｄ１又は第２の電圧入力端子４１７Ａ２〜４１７Ｄ２に接続されている。動作選択トランジスタ４０４、４０５のゲート電極は、夫々動作選択線４１２及び４１３に接続されている。このような配線により、動作選択線４１２を選択した場合は、例えば、第１のビット線４１６Ａ１は第１の電圧入力端子４１７Ａ１と接続され、第２のビット線４１６Ａ２は第２の電圧入力端子４１７Ａ２と接続される。動作選択線４１３を選択した場合は、例えば、第１のビット線４１６Ａ１は第２の電圧入力端子４１７Ａ２と接続され、第２のビット線４１６Ａ２は第１の電圧入力端子４１７Ａ１と接続される。すなわち、一対のビット線４１６Ａ１、４１６Ａ２は夫々異なる電圧入力端子に接続され、動作選択線の選択を変えることにより、接続される電圧入力端子を入れ替えることができる。
【０１４９】
２対のビット線対（例えば、ビット線対４１６Ａ１、４１６Ａ２及び４１６Ｂ１、４１６Ｂ２）は、切換えトランジスタを介して夫々２つの入力を有するセンスアンプの一方の入力と他方の入力とに接続されている。より具体的には、以下のように接続されている。
【０１５０】
第１のビット線４１６Ａ１〜４１６Ｄ１は、夫々第１の切替えトランジスタ４０６に接続されている。第２のビット線４１６Ａ２〜４１６Ｄ２は、夫々第２の切換えトランジスタ４０７に接続されている。切換えトランジスタ４０６、４０７のゲート電極は、夫々切換えトランジスタ選択線４１４及び４１５に接続されている。このような配線により、切換えトランジスタ選択線４１４を選択した場合は、例えば、センスアンプ４１８ＡＢの一方の入力と第１のビット線４１６Ａ１が接続され、センスアンプ４１８ＡＢの他方の入力と第１のビット線４１６Ｂ１が接続される。切換えトランジスタ選択線４１５を選択した場合は、例えば、センスアンプ４１８ＡＢの一方の入力と第２のビット線４１６Ａ２が接続され、センスアンプ４１８ＡＢの他方の入力と第２のビット線４１６Ｂ２が接続される。なお、センスアンプとしては、メモリ素子からの出力電流を検知しうる増幅器であればよく、例えば、差動増幅器を用いることができる。
【０１５１】
図２１では、４対のビット線を配列しているが、任意の対数のビット線を配列することができる。また、図２１においては、２対のビット線対が１個のセンスアンプと接続されている。これは、後述するように、選択された２個のメモリ素子が対をなし、１個のセンスアンプの一方及び他方の入力と接続されるためである。
【０１５２】
しかし、メモリ素子を配列して不揮発性メモリ部を構成する他の例としては、１個のメモリ素子がセンスアンプの一方の入力に接続され、外部リファレンスセルがセンスアンプの他方の入力に接続されてもよい。
この不揮発性メモリ部の動作方法を説明する。この不揮発性メモリ部の動作は、書換え動作と読出し動作とがあり、さらに、書換え動作には書込み動作と読出し動作とがある。
【０１５３】
まず、書込み動作の方法を示す。ここでは、書込み動作の一例として、メモリ素子４０１ａＡに書込みを行なう場合を説明する。
動作選択線４１２を選択し、動作選択トランジスタ４０４をオン状態にする。それにより、例えば、第１のビット線４１６Ａ１は第１の電圧入力端子４１７Ａ１と接続され、第２のビット線４１６Ａ２は第２の電圧入力端子４１７Ａ２と接続される。他のビット線についても同様である。
【０１５４】
さらに、選択トランジスタワード線４０９ａ、４１０ａを選択する。これにより、メモリ素子４０１ａＡの拡散領域（ソース／ドレイン）の一方（メモリ機能体Ａの側）は第１の電圧入力端子４１７Ａ１と接続され、他方（メモリ機能体Ｂの側）は第２の電圧入力端子４１７Ａ２と接続される。ワード線４０８ａと接続されたメモリ素子４０１ａＢ〜４０１ａＤについても同様である。
【０１５５】
ここで、ワード線４０８ａと第１及び第２の電圧入力端子４１７Ａ１、４１７Ａ２の夫々に書込みのための所定の電圧を印加する。まず、ワード線４０８ａに、例えば、＋５Ｖを印加する。さらに、第１の電圧入力端子４１７Ａ１に＋５Ｖを、第２の電圧入力端子４１７Ａ２に０Ｖを夫々印加する。これにより、メモリ素子４０１ａＡのメモリ機能体Ａの側に選択的に書込みが行われる。
なお、このとき他の電圧入力端子に所定の電圧を印加すれば、メモリ素子４０１ａＢ〜４０１ａＤにも書込みを行なうことができる。また、書込みを行なわないメモリ素子に対しては、電圧入力端子に０Ｖを入力するかオープン状態にすればよい。
【０１５６】
メモリ素子４０１ａＡのメモリ機能体Ｂの側に書込みを行なう場合は、動作選択線４１２を選択するかわりに選択線４１３を選択し、その他の選択動作及び電圧印加条件は同様にすればよい。第１の電圧入力端子４１７Ａ１に印加する電圧と、第２の電圧入力端子４１７Ａ２に印加する電圧とを入れ替えてもよい。
【０１５７】
次に、消去動作の方法を示す。ここでは、消去動作の一例として、メモリ素子４０１ａＡに消去を行なう場合を説明する。
書込み動作の場合と同様に、動作選択線４１２を選択し、動作選択トランジスタ４０４をオン状態にするとともに、選択トランジスタワード線４０９ａ、４１０ａを選択する。
【０１５８】
ここで、ワード線４０８ａと第１及び第２の電圧入力端子４１７Ａ１、４１７Ａ２の夫々に消去のための所定の電圧を印加する。まず、ワード線４０８ａに、例えば、−５Ｖを印加する。さらに、第１の電圧入力端子４１７Ａ１に＋５Ｖを、第２の電圧入力端子４１７Ａ２に０Ｖを夫々印加する。これにより、メモリ素子４０１ａＡのメモリ機能体Ａの側に選択的に消去が行われる。
【０１５９】
なお、このとき他の電圧入力端子に所定の電圧を印加すれば、メモリ素子４０１ａＢ〜４０１ａＤにも消去を行なうことができる。また、消去を行なわないメモリ素子に対しては、電圧入力端子に０Ｖを入力するかオープン状態にすればよい。
メモリ素子４０１ａＡのメモリ機能体Ｂの側に消去を行なう場合は、動作選択線４１２を選択するかわりに選択線４１３を選択し、その他の選択動作及び電圧印加条件は同様にすればよい。第１の電圧入力端子４１７Ａ１に印加する電圧と、第２の電圧入力端子４１７Ａ２に印加する電圧とを入れ替えてもよい。
次に、読出し動作の方法を示す。ここでは、読出し動作の一例として、メモリ素子４０１ａＡに記憶された情報を読み出す場合を説明する。
【０１６０】
メモリ素子４０１ａＡのメモリ機能体Ａ側の記憶情報を読み出す場合は、動作選択線４１３を選択して動作選択トランジスタ４０５をオン状態にし、切換えトランジスタ選択線４１４を選択して第１の切替えトランジスタ４０６をオン状態にする。さらにワード線４０８ａに読出し動作に適当な電圧、例えば、＋２Ｖを印加する。続いて、第１の電圧入力端子４１７Ａ１に、例えば、＋１．８Ｖを印加する。第２の電圧入力端子４１７Ａ２はオープン状態とする。
【０１６１】
上述した選択動作及び電圧印加条件によれば、第１の電圧入力端子４１７Ａ１からメモリ素子４０１ａＡを介してセンスアンプ４１８ＡＢの一方の入力へと電流が流れる。この電流値を検出することにより、メモリ素子４０１ａＡに記憶された情報を判別することができる。このとき、メモリ素子４０１ａＡのメモリ機能体Ａ側がソースとなるので、主としてメモリ機能体Ａに蓄積された電荷の多寡がメモリ素子４０１ａＡを流れる電流値に影響を与える。それゆえ、メモリ機能体Ａ側の記憶情報のみを選択的に読出すことができる。
【０１６２】
実施の形態９で述べたように、前記メモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができるから、書込み状態と消去状態との判別が容易となる。したがって、本発明の表示用駆動装置の不揮発性メモリ部に前記メモリ素子を用いた場合、不揮発性メモリ部に記憶された情報の読出し速度が向上し、又は不揮発性メモリ部の読出し回路の構成を単純にすることができる。
【０１６３】
一方、メモリ素子４０１ａＡのメモリ機能体Ｂ側の記憶情報を読み出す場合は、前記動作選択線４１３を選択するかわりに動作選択線４１２を選択し、切換えトランジスタ選択線４１４を選択するかわりに切換えトランジスタ選択線４１５を選択し、その他の選択動作及び電圧印加条件は同様にすればよい。
【０１６４】
前記読出し動作時に、第１の電圧入力端子４１７Ｂ１に読出しのための電圧、例えば、＋１．８Ｖをさらに印加しておけば、センスアンプ３１８ＡＢの他方の入力には、メモリ素子４０１ａＢの記憶情報に応じた電流が入力される。それゆえ、本実施の形態では、センスアンプ４１８ＡＢには２つのメモリ素子４０１ａＡ、４０１ａＢの夫々に流れる電流の差を検知することができる。この場合、２個のメモリ素子で１ビット又は２ビットの情報を記憶する。前記読み出し動作の説明で示したように、読出し動作時にメモリ素子を流れる電流の向きを反転し、メモリ機能体Ａとメモリ機能体Ｂとに記憶する情報を独立して読出せば、２個のメモリ素子で２ビット動作を行なうことができる。一方、読出し動作時にメモリ素子を流れる電流の向きを専ら一方向に限定すれば、２個のメモリ素子で１ビット動作を行なうことになる。
【０１６５】
表示用駆動装置３０１の不揮発性メモリ部４１１には、例えば、表示装置のための設定値が記憶される。不揮発性メモリ部４１１は実施の形態１〜８に記載のメモリ素子を備えている。実施の形態１〜８に記載のメモリ素子は、既に述べたように微細化が容易であり、フローティングゲートを持つＥＥＰＲＯＭに比べて製造プロセスが簡易であるから、製造コストが低い。したがって、表示装置の設定値を記憶する機能を有する表示用駆動装置が低コストで提供される。また、前記メモリ素子は、書込み時と消去時における電流差を大きくすることが容易なので、本発明の表示用駆動装置の不揮発性メモリ部に前記メモリ素子を用いた場合、不揮発性メモリ部に記憶された情報の読出し速度が向上し、又は不揮発性メモリ部の読出し回路の構成を単純にすることができる。
【０１６６】
本発明の表示用駆動装置と表示パネルとを備えた表示装置もまた、製造コストを低減することができる。
表示用駆動装置３０１の不揮発性メモリ部３１１には、例えば、前記表示用駆動装置３０１から出力される表示パネル駆動信号を制御するための情報を記憶することができる。より具体的には、例えば、表示装置のガンマ補正のための情報（ガンマ値）を記憶することができる。ガンマ補正とは、各階調に対応する各画素電極３３２に入力される電圧を補正するものである。ガンマ値とは、階調と各画素電極３３２に入力される電圧との関係を表すパラメータである。ガンマ補正を行なうことにより、信号側駆動回路３２３から出力される電圧と階調との関係を適切にして表示装置に映される画像の再現性を良くすることができる。また、不揮発性メモリ部３１１にＲＧＢ（赤緑青）の色度や白色色度点を記憶し、これらの値を前記表示用駆動装置３０１から出力される表示パネル駆動信号に反映させることにより、再現性よく画像を表示させることができる。更には、ガンマ値、ＲＧＢ（赤緑青）の色度及び白色色度点の３つはＩＣＣ（International Color Consortium）プロファイルを規定するので、これら３つの情報を記憶すれば、ＩＣＣプロファイルに基づいて画像調整を行なうことができる。表示用駆動装置３０１の不揮発性メモリ部３１１にはまた、電源回路３２２から信号側駆動回路３２３に供給する電圧ＶＳ及び走査側駆動回路３２４に供給する電圧ＶＧを規定するための情報を記憶することができる。例えば、信号側駆動回路３２３に供給する電圧ＶＳを変えることにより、各画素電極３３２に入力される電圧も変化するから、画質を調節することができる。
【０１６７】
このように、不揮発性メモリ部３１１に、表示用駆動装置３０１から出力される表示パネル駆動信号を制御するための情報を記憶することにより、画像を再現性良く表示させ、表示装置間での画質のばらつきを抑えることができる。
【０１６８】
表示用駆動装置３０１は、不揮発性メモリ部３１１を他の部分とは独立したチップ上に形成してもよいが、不揮発性メモリ部３１１を含めて１つのチップ上に形成されることが好ましい。実施の形態１〜８に記載のメモリ素子は、既に述べたように通常の標準トランジスタと非常に親和性が高い工程で形成することができるため、メモリ素子と標準トランジスタとを容易に混載することができる。表示用駆動装置３０１を１つのチップ上に形成すれば、チップ数を減らすことができ、しかもメモリ素子と標準トランジスタとの混載プロセスが簡易であるため表示用駆動装置のコストを更に低減することができる。
【０１６９】
表示用駆動装置３０１は、メモリとして不揮発性メモリ部３１１のみを備えていてもよい。その場合、不揮発性メモリ部３１１に記憶された情報は、必要な時に随時読み出せばよい。しかしながら、表示用駆動装置３０１は、本実施の形態のように、ＳＲＡＭ部３１２を更に備えるのが好ましい。この場合、不揮発性メモリ部３１１に記憶させた情報をＳＲＡＭ部３１２に転送し、ＳＲＡＭ部３１２に対して読出し動作を行なうことにより、より高速に記憶情報を読み出すことが可能となる。更には、不揮発性メモリ部３１１を構成するメモリ素子に対する読出し回数を大幅に少なくすることができるので、読出し時の電圧印加による記憶情報の劣化を防止し、メモリ素子の記憶保持に対する信頼性を向上することができる。また、ＳＲＡＭは通常のＭＯＳＦＥＴより構成されるので、混載するためにプロセスが複雑となることはない。
【０１７０】
また、表示用駆動装置が、それ自身の内部あるいは外部に設けられた電源供給停止手段（図示せず）により、電源を供給又は停止され、該電源供給手段が表示用駆動装置に電源供給を開始する毎に、前記不揮発性メモリ部３１１に記憶させた情報をＳＲＡＭ部３１２に転送するのが好ましい。すなわち、表示用駆動装置の電源オン時に、不揮発性メモリ部３１１からＳＲＡＭ部３１２に記憶情報を転送するのが好ましい。このようにすれば、表示用駆動装置の動作が記憶転送動作により干渉を受けることを防ぐことができる。具体的には、例えば、表示用駆動装置が表示パネルを駆動する動作が阻害されて映像が中断されることを防ぐことができる。表示用駆動装置の電源オン時に記憶情報を転送させ、その後に表示パネルの駆動を開始すれば映像の中断などを防ぐことができるのである。
【０１７１】
表示用駆動装置は、不揮発性メモリ部３１１に記憶された情報を外部から書き換える手段を更に備えることが好ましい。不揮発性メモリ部３１１に記憶された情報を外部から書き換えることができれば、表示パネルと表示用駆動装置とが組み立てられて一体となって表示装置が完成し、又は更に該表示装置を備えた機器が完成した後であっても、不揮発性メモリ部３１１に記憶された情報を変更することが可能となる。これにより、例えば、完成した表示装置を試験した後に画像調整のための情報を書き換えることができる。この場合、表示装置の製造ばらつきを補正した後に出荷することにより、表示装置ごとのばらつきを抑えることができる。また、表示装置を備えた機器において表示装置が経年劣化した場合において、画像調整のための情報を書き換えて劣化を補正することができる。
【０１７２】
なお、表示パネルとして有機ＥＬパネル又はプラズマディスプレイパネルを用いる場合は、表示用駆動装置が不揮発性メモリ部３１１に記憶された情報を外部から書き換える手段を備えることが特に好ましい。なぜならば、有機ＥＬパネル及びプラズマディスプレイパネルは画質の経年劣化が液晶パネルに比べて顕著であるため、製品の完成後に劣化を補正することが特に効果的であるためである。また、有機ＥＬパネルにおける製造ばらつきは液晶パネルより大きいため、表示用駆動装置が不揮発性メモリ部に記憶された情報を外部から書き換える手段を備えることにより表示装置間の画質ばらつきを抑える効果が特に大きい。
【０１７３】
本実施の形態に用いるメモリ素子は、実施の形態７のメモリ素子を用いることが好ましい。すなわち、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄く、０．８ｎｍ以上であることが好ましい。このようなメモリ素子を不揮発性メモリ部に用いれば、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、メモリ素子のメモリ効果が増大するので、不揮発性メモリ部の読出し速度を高速にすることが可能となる。したがって、表示用駆動装置の低消費電力化及び高速動作化が可能となる。
【０１７４】
本実施の形態に用いるメモリ素子は、実施の形態８のメモリ素子を用いることが好ましい。すなわち、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚く、２０ｎｍ以下であることが好ましい。このようなメモリ素子を不揮発性メモリ部に用いれば、メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができるから、不揮発性メモリ部を高集積化しても十分な記憶保持性能を得ることができる。したがって、表示用駆動装置を高機能化することができる。
【０１７５】
本実施の形態に用いるメモリ素子は、実施の形態２に記載するように、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップするのが好ましい。このようなメモリ素子を不揮発性メモリ部に用いれば、不揮発性メモリ部の読出し速度を十分に高速にすることができる。したがって、表示用駆動装置の高速動作化が可能となる。
【０１７６】
本実施の形態に用いるメモリ素子は、実施の形態２に記載するように、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるな電荷保持膜を含むことが好ましい。このようなメモリ素子を不揮発性メモリ部に用いれば、メモリ素子のメモリ効果のばらつきを小さくすることができるので、不揮発性メモリ部の読出し電流ばらつきを抑えることができる。さらに、記憶保持中のメモリ素子の特性変化を小さくすることができるので、不揮発性メモリ部の記憶保持特性が向上する。したがって、表示用駆動装置の信頼性が向上する。
【０１７７】
本実施の形態に用いるメモリ素子は、実施の形態３に記載するように、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるな電荷保持膜を含み、かつ、ゲート電極側面と略並行に延びた部分を含むことが好ましい。このようなメモリ素子を不揮発性メモリ部に用いれば、メモリ素子の書換え速度が増大するので、不揮発性メモリ部の書換え動作を高速にすることができる。したがって、表示用駆動装置の不揮発性メモリ部に記憶された情報を書き換える際の時間が短縮され、書き換えのためのコストが削減される。
【０１７８】
本実施の形態に用いるメモリ素子は、既に述べた最良の形態のメモリ素子を用いるのが、最も好ましい。それにより、表示用駆動装置の不揮発性メモリ部の性能を最良のものにすることができる。
【０１７９】
（実施の形態１１）
この実施の形態は、実施の形態１０の表示装置において、前記表示用駆動装置を構成する素子が表示パネルを構成するパネル基板上に形成されているものである。図２２は、表示パネルの構成を説明するものである。
【０１８０】
パネル基板（アクティブマトリクス基板）５０１上には、表示用駆動装置部５０２及び画像表示部５０３がＴＦＴ技術により形成されている。表示用駆動装置部５０２は、不揮発性メモリ部、ＳＲＡＭ部、コントロール回路、電源回路、信号側駆動回路及び走査側駆動回路を含んでいる。対向基板５０４には、図示しないが、共通電極やカラーフィルタ層等が形成されている。パネル基板５０１と対向基板５０４との間には、図示しないが、液晶が封入されている。不揮発性メモリ部を構成するメモリ素子は、既に述べたように通常の標準トランジスタと非常に親和性が高い工程で形成することができるため、容易にＴＦＴ技術を用いて形成することができる。
【０１８１】
このように、表示用駆動装置を表示パネル上に形成することにより、表示パネルに表示用駆動装置を外付けする必要が無く、一体として形成できるため、表示装置の製造コストを削減することができる。
【０１８２】
（実施の形態１２）
この実施の形態は、実施の形態１０の表示装置において、不揮発性メモリ部３１１に記憶させる情報の他の例を示すものである。
不揮発性メモリ部３１１に記憶させる情報としては、例えば、夫々の表示装置の固有情報を記憶させることができる。固有情報とは、例えば、製造番号、製品識別番号、修理履歴などが挙げられる。これらの固有情報を記憶させることにより、例えば、製品のメンテナンスや顧客に対するサービスを迅速に行なうことが可能となる。
【０１８３】
また、不揮発性メモリ部３１１に第１の符号を記憶させ、第２の符号を含んだ画像データを表示用駆動装置に入力し、表示用駆動装置に備えられた照合手段が一致判定若しくは不一致判定を下し、不一致判定が下された場合は、表示用駆動装置は表示用駆動装置に入力された画像データの少なくとも一部を遮断することができる。この場合、例えば、照合手段が第１の符号と第２の符号とを比較し、一致判定を下した場合のみに正規の画像を表示させることが可能になる。これにより、特定の表示装置のみに正規の画像を表示させることができるため、セキュリティの強化や、有料画像の配信に応用することができる。なお、照合手段は第１の符号と第２の符号とが必ずしも同じ場合のみに一致判定を下す必要はなく、例えば照合手段に第２の符号を変換する機能が備わり、変換後の第２の符号と第１の符号とが一致した場合に一致判定を下しても良い。
【０１８４】
更に、照合手段が不一致判定を下した場合、表示用駆動装置は入力された画像データに対して、照合手段が一致判定を下した場合とは異なる処理をすることによってもまた、セキュリティの強化や、有料画像の配信に応用することができる。具体的には、例えば、表示用駆動装置に入力されるエンコードされた画像データに対して、照合手段が一致判定を下したときのみにデコード処理を施せばよい。その他の例としては、照合手段が不一致判定を下したときのみに、画像データに対して特定の処理（スクランブル処理、モザイク処理等）を行なってもよい。
【０１８５】
（実施の形態１３）
上述した表示装置が組み込まれた携帯電子機器である携帯電話を、図２３に示す。
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示装置８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されている。表示装置８１４は上述した表示用駆動装置が組み込まれているので、低コスト若しくは高機能とすることができる。したがって、安価で高性能の携帯電子機器を得ることができる。
【０１８６】
【発明の効果】
この発明の表示用駆動装置は、不揮発性メモリ素子を備えている。不揮発性メモリ素子は、微細化が容易であり、フローティングゲートを持つＥＥＰＲＯＭに比べて製造プロセスが簡易であるから、製造コストが低い。したがって、不揮発性メモリを有する表示用駆動装置が低コストで提供される。また、前記不揮発性メモリ素子は、書込み時と消去時における電流差を大きくすることが容易なので、不揮発性メモリ素子に記憶された情報の読出し速度を向上し、又は不揮発性メモリ素子に付随する読出し回路の構成を単純にすることができる。
表示用駆動装置を１つのチップ上に形成すれば、チップ数を減らすことができるので、コストを低減することができる。
【０１８７】
更にまた、不揮発性メモリ素子は、通常の標準トランジスタと非常に親和性が高い工程で形成することができるため、不揮発性メモリ素子と標準トランジスタとを容易に混載することができる。それゆえ、混載によるプロセス工程数の増加を最小限に抑えることができる。
【０１８８】
また、不揮発性メモリ素子に記憶させた情報をスタティックランダムアクセスメモリに転送し、スタティックランダムアクセスメモリに対して読出し動作を行なうことにより、より高速に記憶情報を読み出すことが可能となる。更には、不揮発性メモリ素子に対する読出し回数を大幅に少なくすることができるので、読出し時の電圧印加による記憶情報の劣化を防止し、不揮発性メモリ素子の記憶保持に対する信頼性を向上することができる。また、スタティックランダムアクセスメモリは通常のＭＯＳＦＥＴにより構成することができるので、混載するためにプロセスが複雑となることはない。
【０１８９】
また、表示用駆動装置の電源オン時に、不揮発性メモリ素子からスタティックランダムアクセスメモリに記憶情報が転送されるようにすれば、表示用駆動装置の動作が記憶転送動作により干渉を受けることを防ぐことができる。
【０１９０】
また、不揮発性メモリ素子に記憶された情報を外部から書き換えることができるようにすることにより、表示用駆動装置が表示パネルに取り付けられて表示装置が完成し、又は更に該表示装置を備えた機器が完成した後であっても、不揮発性メモリ素子に記憶された情報を変更することが可能となる。これにより、例えば、完成した表示装置を試験した後に画像調整のための情報を書き換えることができるので、表示装置ごとのばらつきを抑えることができる。また、表示装置を備えた機器において表示装置が経年劣化した場合において、画像調整のための情報を書き換えて劣化を補正することができる。
また、不揮発性メモリに表示パネル駆動信号を制御するための情報を記憶させると、画像を再現性良く表示させ、表示装置間での画質のばらつきを抑えることができる。
【０１９１】
また、照合手段により第１の符号と第２の符号とを比較し、一致判定を下した場合のみに正規の画像を表示させることにより、特定の表示装置のみに正規の画像を表示させることができるため、セキュリティの強化や、有料画像の配信に応用することができる。
【０１９２】
また、メモリ機能体は、少なくともその一部が拡散領域の一部にオーバーラップするように形成されることにより、不揮発性メモリ素子の読出し速度を十分に高速にすることができる。したがって、表示用駆動装置の高速動作化が可能となる。
【０１９３】
また、メモリ機能体が、電荷を保持する機能を有する膜を備え、該電荷を保持する機能を有する膜の表面が、ゲート絶縁膜の表面と略平行に配置されることにより、不揮発性メモリ素子のメモリ効果のばらつきを小さくすることができる。それゆえ、不揮発性メモリ素子の読出し電流ばらつきを抑えることができる。さらに、記憶保持中の不揮発性メモリ素子の特性変化を小さくすることができるので、不揮発性メモリ素子の記憶保持特性が向上する。したがって、表示用駆動装置の信頼性が向上する。
【０１９４】
また、電荷を保持する機能を有する膜が、ゲート電極側面と略平行に配置されることにより、不揮発性メモリ素子の書換え速度が増大する。それゆえ、不揮発性メモリ素子の書換え動作を高速にすることができる。したがって、表示用駆動装置の不揮発性メモリ素子に記憶された情報を書き換える際の時間が短縮され、書き換えのためのコストが削減される。
【０１９５】
また、メモリ機能体が、電荷を保持する機能を有する膜と、その膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、該絶縁膜が、ゲート絶縁膜よりも薄く、かつ０．８ｎｍ以上の膜厚を有することにより、不揮発性メモリ素子の書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、不揮発性メモリ素子のメモリ効果が増大するので、不揮発性メモリ部の読出し速度を高速にすることが可能となる。したがって、表示用駆動装置の低消費電力化及び高速動作化が可能となる。
【０１９６】
また、メモリ機能体が、電荷を保持する機能を有する膜と、その膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、該絶縁膜が、ゲート絶縁膜よりも厚く、かつ２０ｎｍ以下の膜厚を有することにより、不揮発性メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができる。それゆえ、不揮発性メモリ素子を高集積化しても十分な記憶保持性能を得ることができる。したがって、表示用駆動装置を高機能化することができる。
また、この発明の表示装置は、この発明の表示用駆動装置を備えているので、不揮発性メモリを備えたことによる機能を維持したまま製造コストを低減することができる。
【０１９７】
表示用駆動装置を構成する素子が表示パネルを構成するパネル基板上に形成されることにより、表示パネルに表示用駆動装置を外付けする必要が無く、一体として形成できる。したがって、表示装置の製造コストを削減することができる。
また、この発明の携帯電子機器によれば、この発明の表示装置を備えているので、低コストで製造し、若しくは高機能とすることができる。したがって、安価若しくは高性能の携帯電子機器を得ることができる。
【図面の簡単な説明】
【図１】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の要部の概略断面図である。
【図２】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の変形の要部の概略断面図である。
【図３】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図４】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図５】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の消去動作を説明する図である。
【図６】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の消去動作を説明する図である。
【図７】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態１）の読出し動作を説明する図である。
【図８】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態２）の要部の概略断面図である。
【図９】図８の要部の拡大概略断面図である。
【図１０】図８の変形の要部の拡大概略断面図である。
【図１１】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態２）の電気特性を示すグラフである。
【図１２】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態２）の変形の要部の概略断面図である。
【図１３】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態３）の要部の概略断面図である。
【図１４】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態４）の要部の概略断面図である。
【図１５】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態５）の要部の概略断面図である。
【図１６】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態６）の要部の概略断面図である。
【図１７】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態７）の要部の概略断面図である。
【図１８】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態８）の要部の概略断面図である。
【図１９】本発明の表示用駆動装置の不揮発性メモリ部を構成するメモリ素子（実施の形態９）の電気特性を示すグラフである。
【図２０】本発明の表示装置（実施の形態１０）の概略のブロック図である。
【図２１】本発明の表示装置（実施の形態１０）の不揮発性メモリ部の主要部の回路図である。
【図２２】本発明の表示装置（実施の形態１１）の構成を説明する図である。
【図２３】本発明の携帯電子機器（実施の形態１３）の概略のブロック図である。
【図２４】従来のフラッシュメモリの要部の概略断面図である。
【図２５】従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
１ メモリ素子
１０１、２１１、２８６、７１１ 半導体基板
１０２ Ｐ型ウェル領域
１０３、２１４、７１２ ゲート絶縁膜
１０４、２１７、７１３ ゲート電極
１０５ａ、１０５ｂ メモリ機能部
１０７ａ、１０７ｂ、２１２、２１３ 拡散領域
１０９、１４２、１４２ａ、２４２、２４２ａ シリコン窒化膜
１２０、２７１ オフセット領域
１２１ ゲート電極下の領域
１１１ 微粒子
１１２ 絶縁膜
１３１ａ、１３１ｂ、２６１、２６２、２６２ａ メモリ機能体
２２６ 反転層
２４１、２４３、２４４ シリコン酸化膜
２８１、２８２、２９２、４２１ 領域
２８３、２８４ 電気力線
２８７ ボディ領域
２８８ 埋め込み酸化膜
２９１ 高濃度領域
３０１ 表示用駆動装置
３０２ 表示パネル
３１１ 不揮発性メモリ部
３１２ ＳＲＡＭ部
３２１ コントロール部
３２２ 電源回路
３２３ 信号側駆動回路
３２４ 走査側駆動回路
３３１ ＴＦＴ
３３２ 画素電極
３３３ 信号線
３３４ 走査線
４０１ａＡ〜４０１ａＤ メモリ素子
４０１ｎＡ〜４０１ｎＤ メモリ素子
４０２ａＡ〜４０２ａＤ 選択トランジスタ
４０３ａＡ〜４０３ａＤ 選択トランジスタ
４０４ 動作選択トランジスタ
４０５ 動作選択トランジスタ
４０６ 第１の切替えトランジスタ
４０７ 第２の切替えトランジスタ
４０８ａ、４０８ｎ ワード線
４１２ 動作選択線
４１３ 動作選択線
４１６Ａ１〜４１６Ｄ１ 第１のビット線
４１６Ａ２〜４１６Ｄ２ 第２のビット線
４１７Ａ１〜４１７Ｄ１ 第１の電圧入力端子
４１７Ａ２〜４１７Ｄ２ 第２の電圧入力端子
４１８ＡＢ、４１８ＣＤ センスアンプ
５０１ パネル基板
５０２ 駆動装置部
５０３ 画像表示部
５０４ 対向基板
８１１ 制御回路
８１２ 電池
８１３ ＲＦ回路
８１４ 表示装置
８１５ アンテナ
８１６ 信号線
８１７ 電源線
Claims (17)
- 画像データをうけて表示パネルへ駆動信号を出力する表示用駆動部と、表示用駆動部の出力を制御するための制御情報を格納する不揮発性メモリ部と、前記制御情報に基づいて表示用駆動部の出力を制御する制御部とを備え、不揮発性メモリ部は不揮発性メモリ素子を有し、不揮発性メモリ素子は、半導体層上にゲート絶縁膜を介して形成された単一のゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側でかつゲート電極とオフセットする位置に形成された２つの拡散領域と、該ゲート電極の両側であって前記拡散領域にオーバーラップして形成されかつ電荷を保持する機能を有する絶縁体膜を含む２つのメモリ機能体とを備え、メモリ機能体が、ゲート電極への電圧印加による読み出し時に、前記メモリ機能体に保持された電荷の多寡に対応して、一方の拡散領域から他方の拡散領域に流れる電流量が変化されるように構成されてなるメモリセルを一つ以上有してなることを特徴とする表示用駆動装置。
- 請求項１に記載の表示用駆動装置において、表示用駆動部は不揮発性メモリ部および制御部と共に１つのチップ上に形成されていることを特徴とする表示用駆動装置。
- 請求項１に記載の表示用駆動装置において、スタティックランダムアクセスメモリをさらに備えたことを特徴とする表示用駆動装置。
- 請求項３に記載の表示用駆動装置において、電源供給停止手段をさらに備え、電源供給停止手段は、表示用駆動部への電源の供給と停止を行い、不揮発性メモリ部は、格納している制御情報を、電源供給停止手段が表示用駆動部へ電源の供給を開始する毎にスタティックランダムアクセスメモリに転送することを特徴とする表示用駆動装置。
- 請求項１に記載の表示用駆動装置において、不揮発性メモリ部に格納された制御情報を外部から書換える手段をさらに備えたこと特徴とする表示用駆動装置。
- 請求項１に記載の表示用駆動装置において、照合手段をさらに備え、不揮発性メモリに第１の符号を含む制御情報が格納され、表示パネル駆動部に第２の符号を含む画像データが入力され、照合手段が第１及び第２の符号を照合し両者が不一致であるとき、表示用駆動部は画像データの少なくとも一部の出力を遮断することを特徴とする表示用駆動装置。
- 請求項１に記載の表示用駆動装置において、照合手段をさらに備え、不揮発性メモリに第１の符号を含む制御情報が格納され、表示パネル駆動部に第２の符号を含む画像データが入力されるとき、照合手段が第１及び第２の符号を照合し両者が一致するか否かを判定し、表示用駆動部は、照合手段の一致・不一致の判定に応じて異なる駆動信号を表示パネルへ出力することを特徴とする表示用駆動装置。
- 請求項１に記載の表示用駆動装置において、メモリ機能体は、少なくともその一部が拡散領域の一部にオーバーラップするように形成されてなることを特徴とする表示用駆動装置。
- 請求項１に記載の表示用駆動装置において、メモリ機能体が、電荷を保持する機能を有する膜を備え、電荷を保持する機能を有する膜の表面が、ゲート絶縁膜の表面と略平行に配置してなることを特徴とする表示用駆動装置。
- 請求項９に記載の表示用駆動装置において、電荷を保持する機能を有する膜が、ゲート電極側面と略平行に配置してなることを特徴とする表示用駆動装置。
- 請求項１に記載の表示用駆動装置において、メモリ機能体が、電荷を保持する機能を有する膜と、その膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、絶縁膜が、ゲート絶縁膜よりも薄く、かつ０．８ｎｍ以上の膜厚を有することを特徴とする表示用駆動装置。
- 請求項１に記載の表示用駆動装置において、メモリ機能体が、電荷を保持する機能を有する膜と、その膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、絶縁膜が、ゲート絶縁膜よりも厚く、かつ２０ｎｍ以下の膜厚を有することを特徴とする表示用駆動装置。
- 請求項１に記載の表示用駆動装置と、前記表示用駆動装置により駆動される表示パネルとを備えたことを特徴とする表示装置。
- 請求項１３に記載の表示装置において、表示パネルを形成するパネル基板を備え、表示用駆動装置が前記パネル上に形成されていることを特徴とする表示装置。
- 請求項１に記載の表示用駆動装置を備えたことを特徴とする携帯電子機器。
- パネル基板と、前記パネル基板上にＴＦＴ技術により形成された表示用駆動装置および画像表示部とを備え、前記表示用駆動装置が請求項１〜１２のいずれか１つに記載の表示用駆動装置である表示パネル。
- 表示駆動装置がスタティックランダムアクセスメモリを備える請求項１６に記載の表示パネル。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003136343A JP4393106B2 (ja) | 2003-05-14 | 2003-05-14 | 表示用駆動装置及び表示装置、並びに携帯電子機器 |
| US10/844,567 US7271799B2 (en) | 2003-05-14 | 2004-05-13 | Display driver, display device, and portable electronic apparatus |
| CNB2004100432270A CN100350442C (zh) | 2003-05-14 | 2004-05-14 | 显示驱动器、显示装置和便携电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003136343A JP4393106B2 (ja) | 2003-05-14 | 2003-05-14 | 表示用駆動装置及び表示装置、並びに携帯電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004341132A JP2004341132A (ja) | 2004-12-02 |
| JP4393106B2 true JP4393106B2 (ja) | 2010-01-06 |
Family
ID=33410739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003136343A Expired - Fee Related JP4393106B2 (ja) | 2003-05-14 | 2003-05-14 | 表示用駆動装置及び表示装置、並びに携帯電子機器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7271799B2 (ja) |
| JP (1) | JP4393106B2 (ja) |
| CN (1) | CN100350442C (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5057417B2 (ja) | 2005-05-30 | 2012-10-24 | ルネサスエレクトロニクス株式会社 | 液晶表示駆動用半導体集積回路 |
| JP4907908B2 (ja) * | 2005-06-29 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 駆動回路及び表示装置 |
| JP4857682B2 (ja) * | 2005-09-16 | 2012-01-18 | セイコーエプソン株式会社 | 半導体集積回路装置及び電子機器 |
| US8059129B2 (en) * | 2006-03-29 | 2011-11-15 | Tektronix, Inc. | Fast rasterizer |
| JP2008197279A (ja) * | 2007-02-09 | 2008-08-28 | Eastman Kodak Co | アクティブマトリクス型表示装置 |
| JP5358121B2 (ja) * | 2008-05-09 | 2013-12-04 | シャープ株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2010098054A (ja) * | 2008-10-15 | 2010-04-30 | Sharp Corp | メモリ素子、半導体記憶装置、表示装置、および携帯電子機器 |
| US20110043726A1 (en) * | 2009-08-18 | 2011-02-24 | World Properties, Inc. | Display with split electrode between two substrates |
| KR20140017086A (ko) * | 2012-07-30 | 2014-02-11 | 삼성디스플레이 주식회사 | 집적회로 및 이를 포함하는 표시 장치 |
| KR102297652B1 (ko) * | 2015-03-31 | 2021-09-07 | 삼성디스플레이 주식회사 | 표시 장치 |
| US9484072B1 (en) | 2015-10-06 | 2016-11-01 | Nscore, Inc. | MIS transistors configured to be placed in programmed state and erased state |
| US9966141B2 (en) | 2016-02-19 | 2018-05-08 | Nscore, Inc. | Nonvolatile memory cell employing hot carrier effect for data storage |
| CN109147716A (zh) * | 2018-08-31 | 2019-01-04 | 北京集创北方科技股份有限公司 | 数据处理方法、显示驱动芯片和显示设备 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237580A (ja) * | 1987-03-26 | 1988-10-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH05304277A (ja) | 1992-04-28 | 1993-11-16 | Rohm Co Ltd | 半導体装置の製法 |
| DE69531294D1 (de) * | 1995-07-20 | 2003-08-21 | St Microelectronics Srl | Verfahren und Vorrichtung zur Vereinheitlichung der Helligkeit und zur Reduzierung des Abbaus von Phosphor in einer flachen Bildemissionsanzeigevorrichtung |
| JPH09116119A (ja) | 1995-10-13 | 1997-05-02 | Sony Corp | 不揮発性半導体記憶装置 |
| TW367612B (en) * | 1996-12-26 | 1999-08-21 | Hitachi Ltd | Semiconductor device having nonvolatile memory and method of manufacture thereof |
| US6159800A (en) * | 1997-04-11 | 2000-12-12 | Programmable Silicon Solutions | Method of forming a memory cell |
| US5805500A (en) * | 1997-06-18 | 1998-09-08 | Sgs-Thomson Microelectronics S.R.L. | Circuit and method for generating a read reference signal for nonvolatile memory cells |
| US6768165B1 (en) | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| JP3973819B2 (ja) | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| WO2000070686A1 (fr) * | 1999-05-14 | 2000-11-23 | Hitachi, Ltd. | Dispositif semi-conducteur, dispositif d'affichage d'image, et leur procede et appareil de fabrication |
| DE19929618B4 (de) * | 1999-06-28 | 2006-07-13 | Infineon Technologies Ag | Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster |
| US6255166B1 (en) * | 1999-08-05 | 2001-07-03 | Aalo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, method of programming the same and nonvolatile memory array |
| JP4969748B2 (ja) * | 1999-08-27 | 2012-07-04 | マクロニックス・アメリカ・インコーポレーテッド | 不揮発性半導体記憶装置デバイス及び不揮発性記憶装置セルの製造方法 |
| JP4899241B2 (ja) * | 1999-12-06 | 2012-03-21 | ソニー株式会社 | 不揮発性半導体記憶装置およびその動作方法 |
| JP4212079B2 (ja) * | 2000-01-11 | 2009-01-21 | ローム株式会社 | 表示装置およびその駆動方法 |
| US6992652B2 (en) * | 2000-08-08 | 2006-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and driving method thereof |
| JP3611511B2 (ja) * | 2000-09-27 | 2005-01-19 | 三菱電機株式会社 | マトリクス型表示装置及び画像データ表示方法並びに携帯情報端末装置 |
| US6769603B2 (en) * | 2001-03-15 | 2004-08-03 | Olympus Corporation | Data recording and reproducing apparatus and data reproducing apparatus |
| US20030142044A1 (en) * | 2002-01-31 | 2003-07-31 | James Berry | License plate frame with programmable electronic display |
| JP2005172880A (ja) * | 2003-12-08 | 2005-06-30 | Nec Engineering Ltd | 映像表示装置 |
-
2003
- 2003-05-14 JP JP2003136343A patent/JP4393106B2/ja not_active Expired - Fee Related
-
2004
- 2004-05-13 US US10/844,567 patent/US7271799B2/en not_active Expired - Fee Related
- 2004-05-14 CN CNB2004100432270A patent/CN100350442C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004341132A (ja) | 2004-12-02 |
| US20040227748A1 (en) | 2004-11-18 |
| CN1551066A (zh) | 2004-12-01 |
| CN100350442C (zh) | 2007-11-21 |
| US7271799B2 (en) | 2007-09-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100720899B1 (ko) | 반도체 기억장치, 그 동작방법, 및 휴대전자기기 | |
| US7053437B2 (en) | Semiconductor memory device, semiconductor device and methods of manufacturing them, portable electronic equipment, and IC card | |
| JP4370104B2 (ja) | 半導体記憶装置 | |
| KR100599231B1 (ko) | 반도체 메모리장치, 디스플레이장치, 및 휴대전자기기 | |
| JP4393106B2 (ja) | 表示用駆動装置及び表示装置、並びに携帯電子機器 | |
| KR100740606B1 (ko) | 반도체 기억장치 및 휴대 전자 기기 | |
| US20040228193A1 (en) | Semiconductor storage device, semiconductor device, manufacturing method of semiconductor storage device, and mobile electronic device | |
| JP2004342767A (ja) | 半導体記憶装置及び半導体装置、並びに携帯電子機器 | |
| US7092295B2 (en) | Semiconductor memory device and portable electronic apparatus including the same | |
| JP2004348808A (ja) | 半導体記憶装置、携帯電子機器、イレース動作を制御する方法及びプログラム動作を制御する方法 | |
| JP2004348792A (ja) | 半導体記憶装置、表示装置及び携帯電子機器 | |
| JP2004335056A (ja) | 複数のメモリセルを有する半導体記憶装置をプログラムする方法および消去する方法 | |
| JP2004349349A (ja) | 半導体記憶装置及び携帯電子機器 | |
| US7038282B2 (en) | Semiconductor storage device | |
| US7085166B2 (en) | Semiconductor memory device and programming method thereof | |
| JP2004348815A (ja) | 半導体記憶装置のドライバ回路及び携帯電子機器 | |
| JP2004348805A (ja) | 半導体記憶装置 | |
| JP2004348802A (ja) | 不揮発性メモリ素子のプログラム検証方法および半導体記憶装置とそれを備えた携帯電子機器 | |
| JP2004349334A (ja) | 半導体記憶装置のデータ保持力向上方法と半導体記憶装置 | |
| JP2004335797A (ja) | 半導体記憶装置とその駆動方法、および携帯電子機器 | |
| US7139202B2 (en) | Semiconductor storage device, mobile electronic apparatus, and method for controlling the semiconductor storage device | |
| JP2004349355A (ja) | 半導体記憶装置、その冗長回路及び携帯電子機器 | |
| US20040233725A1 (en) | Programming method of nonvolatile memory cell, semiconductor memory device, and portable electronic appartaus having the semiconductor memory device | |
| JP2004335057A (ja) | 誤作動防止装置付き半導体記憶装置とそれを用いた携帯電子機器 | |
| US7161207B2 (en) | Computer system, memory structure and structure for providing storage of data |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050810 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080527 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080603 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080725 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090317 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090410 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091006 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091013 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121023 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131023 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |