JP4382330B2 - 表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、画像取込み機能を備えた表示装置に関する。
【0002】
【従来の技術】
液晶表示装置は、信号線、走査線及び画素TFTが列設されたアレイ基板と、信号線及び走査線を駆動する駆動回路とを備えている。最近の集積回路技術の進歩発展により、駆動回路の一部をアレイ基板上に形成するプロセス技術が実用化されている。これにより、液晶表示装置全体を軽薄短小化することができ、携帯電話やノート型コンピュータなどの各種の携帯機器の表示装置として幅広く利用されている。
【0003】
ところで、アレイ基板上に、画像取込みを行う密着型エリアセンサを配置した表示装置が提案されている(特開2001-292276公報、特開2001-339640公報を参照)。
【0004】
【発明が解決しようとする課題】
しかしながら、この種の従来の表示装置は、画素ごとにフォトダイオードを1個ずつ設けており、スキャナの解像度が低いため、画像は粗く、実用性に乏しい。
【0005】
また、液晶表示装置用の駆動TFTとして広く用いられているポリシリコンTFTは、電気的特性を均一化させるのが技術的に難しく、センサ出力を高精度にA/D変換するのが困難である。
【0006】
また、画像取込みの対象である紙面とセンサとの間の距離が、ガラス厚0.7mm+光学フィルム厚0.4mmの和1.1mmであるため、紙面での拡散光が隣接センサに入射してしまい、ノイズの原因になる。
【0007】
本発明は、このような点に鑑みてなされたものであり、その目的は、高解像度で高精度の画像取込みが可能な表示装置を提供することにある。
【0008】
【課題を解決するための手段】
本発明の一態様によれば、縦横に列設される信号線及び走査線の各交点付近に形成される表示素子と、
前記表示素子のそれぞれに対応して複数個ずつ設けられ、それぞれが異なる範囲の入射光を受光して電気信号に変換する光電変換部と、
同一の前記表示素子に対応するすべての前記光電変換部で変換された電気信号に応じた電荷を、前記光電変換部ごとに交互に蓄積する電荷蓄積部と、を備え、
前記光電変換部は、ポリシリコンを用いて形成されるフォトダイオードであり、
前記表示素子は、ポリシリコンを用いて形成されるTFT(Thin Film Transistor)であることを特徴とする表示装置が提供される。
【0009】
【発明の実施の形態】
以下、本発明に係る表示装置について、図面を参照しながら具体的に説明する。
【0010】
(第1の実施形態)
図1は本発明に係る表示装置の第1の実施形態の概略構成図であり、アレイ基板上の構成を示している。図1の表示装置は、信号線及び走査線が列設される画素アレイ部1と、信号線を駆動する信号線駆動回路2と、走査線を駆動する走査線駆動回路3と、画像を取り込んで出力する検出回路&出力回路4と、画像取込み用のセンサを制御するセンサ制御回路5とを備えている。
【0011】
図2は画素アレイ部1の一部を詳細に示したブロック図である。図2の画素アレイ部1は、縦横に列設される信号線及び走査線の各交点付近に形成される画素TFT11と、画素TFT11の一端とCs線との間に接続される液晶容量C1及び補助容量C2と、各画素TFT11ごとに2個ずつ設けられる画像取込み用のセンサ12a,12bとを有する。センサ12a,12bは、不図示の電源線及び制御線に接続されている。
【0012】
図3は図2の一部を詳細に示した回路図である。図3に示すように、センサ12a,12bはそれぞれフォトダイオードD1,D2とセンサ切替用トランジスタQ1,Q2とを有する。フォトダイオードD1,D2は、受光した光の光量に応じた電気信号を出力する。センサ切替用トランジスタQ1,Q2は、1画素内の複数のフォトダイオードD1,D2のいずれか一つを交互に選択する。
【0013】
各画素は、2つのセンサ12a,12bと、同一画素内の2つのセンサ12a,12bで共用されるキャパシタC3と、キャパシタC3の蓄積電荷に応じた2値データを格納するバッファ13と、バッファ13への書込み制御を行うトランジスタQ3と、バッファ13及びキャパシタC3を初期化するリセット用トランジスタQ4とを有する。
【0014】
バッファ13は、スタティックRAM(SRAM)で構成され、例えば、図4に示すように、直列接続された2つのインバータIV1,IV2と、後段のインバータIV2の出力端子と前段のインバータIV1の入力端子との間に配置されるトランジスタQ5と、後段のインバータの出力端子に接続される出力用トランジスタQ6とを有する。
【0015】
信号SPOLBがハイレベルのときに、トランジスタQ5はオンし、2つのインバータIV1,IV2は保持動作を行う。信号OUTiがハイレベルのときに、保持しているデータが検出線に出力される。
【0016】
本実施形態の表示装置は、通常の表示動作を行うこともできるし、スキャナと同様の画像取込みを行うこともできる。通常の表示動作を行う場合は、トランジスタQ3はオフ状態に設定され、バッファ13には有効なデータは格納されない。この場合、信号線には、信号線駆動回路2からの信号線電圧が供給され、この信号線電圧に応じた表示が行われる。
【0017】
一方、画像取込みを行う場合は、図5に示すようにアレイ基板21の上面側に画像取込み対象物(例えば、紙面)22を配置し、バックライト23からの光を対向基板24とアレイ基板21を介して紙面22に照射する。紙面22で反射された光はアレイ基板21上のセンサ12a,12bで受光され、画像取込みが行われる。取り込んだ画像データは、バッファ13に格納された後、検出線を介して不図示のCPUに送られる。このCPUは、本実施形態の表示装置から出力されるデジタル信号を受けて、データの並び替えやデータ中のノイズの除去などの演算処理を行う。なお、CPUは一つの半導体チップで構成してもよいし、複数の半導体チップで構成してもよい。
【0018】
図6は画像取込み時の動作タイミング図である。まず、センサ12a,12b信号PARがハイレベルであるため、1画素内の左側のトランジスタが選択される。
【0019】
次に、図6の時刻t1〜t2では、画素アレイ部1を1行ずつ順に駆動し、全画素を同一色(例えば白色)に設定する。
【0020】
次に、時刻t3では、信号RST,SPOLA,SPOLBをいずれもハイレベルに設定して、トランジスタQ3,Q4,Q5をいずれもオンさせる。これにより、バッファ13とキャパシタC3に初期値が設定される。
【0021】
信号RSTがローレベルになると(時刻t4)、センサ12a,12bは画像取り込みを開始する。紙面22からの反射光がセンサ12a,12b内のフォトダイオードD1,D2で受光されると、キャパシタC3に蓄積された電荷がフォトダイオードD1,D2を通って接地端子GNDに流れる。すなわち、リーク電流が流れる。これにより、キャパシタC3の蓄積電荷が減少する。
【0022】
時刻t5になると、信号SPOLAがハイレベルになり、キャパシタC3の蓄積電荷に応じた2値データがバッファ13に格納される。
【0023】
その後、時刻t6になると、信号SPOLBがハイレベルになり、バッファ13が保持動作を開始する。その後、時刻t7になると、バッファ13に格納されたデータが各画素ごとに順に検出線に供給されて不図示のCPUに送られる。
【0024】
図6において、各画素ごとにバッファ13を設ける理由は以下の通りである。キャパシタC3の蓄積電荷は、センサ12a,12b内のフォトダイオードD1,D2を流れる電流によりリークする以外に、画素内のTFTを流れる電流によってもリークする。このため、時間がたつにつれて、キャパシタC3の蓄積電荷は少なくなり、キャパシタC3の両端電圧も低下してしまう。このため、各画素ごとにバッファ13を設け、キャパシタC3の蓄積電荷がリークする前にバッファ13に転送すれば、キャパシタC3のリークによる影響を受けずに画像取込みを行うことができる。
【0025】
なお、バッファ13としてSRAMを用いる理由は、SRAMは数十万ルクスの光が照射されても、論理反転などの誤動作を起こすおそれがないためである。
【0026】
時刻t8以降は、センサ切替信号PARがローレベルになり、センサ12a,12bを切り替えて画像取込みを行う。
【0027】
本実施形態のアレイ基板21上に形成される各構成部分は、nチャネルTFTとpチャネルTFTを用いて形成される。
【0028】
図7はnチャネルTFTの製造工程図、図8はpチャネルTFTの製造工程図である。まず、ガラス基板31上にSiNxやSiOx等からなるアンダーコート層をCVD法により形成する。アンダーコート層を形成する理由は、ガラス基板31上に形成される素子に不純物が拡散しないようにするためである。
【0029】
次に、PECVD法やスパッタリング法等により、ガラス基板31上に非晶質シリコン膜を形成した後、非晶質シリコン膜にレーザを照射して結晶化させ、多結晶シリコン膜32を形成する。
【0030】
次に、多結晶シリコン膜32をパターニングした後、PECVD法やECR-CVD法等で形成したSiOx膜からなる第1絶縁層33を形成する。そして、多結晶シリコン膜32の所定箇所に低濃度のボロンを注入する(図7(a)、図8(a))。
【0031】
次に、レジスト等34をマスクとして、所定箇所にリンをイオン注入する(図7(b)、図8(b))。次に、レジスト等34をマスクとして、nチャネルTFTの形成箇所にボロンをイオン注入する(図7(c))。
【0032】
次に、Mo-TaやMo-W等の第1メタルを成膜してパターニングし、ゲート電極35を形成する。次に、レジスト等34をマスクとして、イオン注入法を用いて、nチャネルTFTの形成箇所にリンイオンを注入し(図7(d))、pチャネルTFTの形成箇所にボロンイオンを注入する(図8(c))。
【0033】
次に、レジスト等34をマスクとして、pチャネルTFTの形成箇所に低濃度リンをイオン注入する(図8(d))。
【0034】
次に、SiOxからなる第2絶縁層36を形成した後、電極を形成するためのコンタクトホールを開口した後、第2メタル37を成膜してソース・ドレイン電極をパターニングするする(図7(e)、図8(e))。最後に、パッシベーション膜としてSiN膜を成膜してnチャネルTFTとpチャネルTFTが完成する。
【0035】
図2に示したセンサ12a,12b内のフォトダイオードD1,D2は、p+層、p-層、n-層及びn+層からなるPIN構造にするのが望ましい。PIN構造は、空乏層が広く、光−電流変換効率がよいためである。
【0036】
図9はPIN構造のフォトダイオードD1,D2の製造工程図である。まず、ガラス基板31上に第1絶縁層33を形成した後、その上面に低濃度のボロンをイオン注入してp-層を形成する(図9(a))。
【0037】
次に、レジスト等34をマスクとしてリンをイオン注入し、第1絶縁層33の一部にn+層を形成する(図9(b))。次に、レジスト等34をマスクとしてボロンをイオン注入し、第1絶縁層33の一部にp+層を形成する(図9(c))。
【0038】
次に、ゲート電極35となる第1メタルを形成した後、レジスト等34をマスクとして低濃度リンをイオン注入する(図9(d))。次に、第2絶縁層36を形成してコンタクトホールを開け、第2メタル37を所定形状に形成する(図9(e))。
【0039】
本実施形態の表示装置は、図5に示したように、アレイ基板21とバックライト23との間に対向基板24を配置している。その理由は、仮に図10に示すように対向基板24とバックライト23との間にアレイ基板21を配置すると、アレイ基板21上に形成されたすべての素子がバックライト23からの光を直接受けるとともに、紙面22からの反射光が弱くなるため、反射光の強弱を精度よく検出できない。これに対して、本実施形態の場合、図11に示すように、バックライト23からの直接光をアレイ基板21上の第1及び第2メタル37で遮ることができ、紙面22からの反射光のみをポリシリコン層に入射することができる。
【0040】
センサ12a,12bの内部構成は、図3に示した回路に限定されない。図12はセンサ12a,12bの内部構成の変形例を示す図である。Type-Aは、図3と同様の回路構成であり、キャパシタC3に蓄積された電荷を、光を受光したフォトダイオードD1を介して接地端子VSS1にリークさせるものである。
【0041】
Type-Bは、Type-Aとは逆に、光を受光したフォトダイオードD1からキャパシタC3に電流を流して電荷を蓄積するものである。
【0042】
Type-Cは、光を受光したフォトダイオードD1からキャパシタC3に電流を流して電荷を蓄積し、光を受光しない場合は、キャパシタC3からバイアス用トランジスタQ7を介してゆっくり電荷をリークさせるものである。
【0043】
Type-Eは、光の強度に応じた電圧を取り出すものである。
【0044】
このように、本実施形態では、各画素ごとに複数のセンサ12a,12bを設けて画像取込みを行うため、高解像度で画像取込みを行うことができる。また、センサ12a,12bで取り込んだ画像データをバッファ13に格納するため、フォトダイオードD1,D2で受光した光量を正確に検出できる。
【0045】
さらに、アレイ基板21、対向基板24及びバックライト23の順に配置するため、バックライト23からの直接光がフォトダイオードD1,D2に入射されなくなり、紙面22からの反射光の強弱をフォトダイオードD1,D2にて精度よく検出できる。
【0046】
図2では、1画素に2個のセンサ12a,12bを設ける例を説明したが、センサ12a,12bの数は2個に限定されず、3個以上でもよい。センサ12a,12bの数が増えるほど、画像取込み時の解像度を上げることができる。
【0047】
(第2の実施形態)
第2の実施形態は、バッファの代わりに、A/D変換を行う検出回路を設けるものである。
【0048】
図13は表示装置の第2の実施形態の概略構成を示すブロック図である。図13の表示装置は、図3と比較すればわかるように、バッファの代わりにA/D変換を行う検出回路41を備えており、キャパシタC3の蓄積電荷は、トランジスタQ3と検出線を介して検出回路41に供給される。検出回路41は、アレイ基板の額縁部分に設けられる。
【0049】
図13のような構成にすると、画素内の素子数が少なくなる。透過型液晶表示装置のように背面に光源を備え、各画素内の表示素子を制御して各画素の明暗を制御して表示を行う表示装置では、画素開口部の面積の割合(開口率)を大きくでき、光源の輝度を比較的低くできることから、光源で消費される消費電力を削減できる。
【0050】
また、密着センサとしての動作を考えた場合、光源の光が画素内の素子にそれほど遮られずに、有効に撮像対象に到達反射するため、センサの動作時にも光源の輝度を比較的低くして光源で消費される消費電力を削減できる。
【0051】
また、画素内にバッファを設けない場合は、センサの信号を検出線を介して額縁部に設けられたA/D変換回路に伝達しなければならない。画素内に設けられるセンサ出力保持用のキャパシタC3の容量は、開口率確保の制約などから高々1pF程度であり、検出線の容量Coutは、表示装置の場合、画素電極やその他素子・配線電極などと容量結合するため20pF程度である(4“QVGAの場合)。
【0052】
画素内の1pFの容量に仮に5Vが蓄積された場合、20pFの検出線の容量Coutに導かれた途端に非常に微弱な振幅になってしまう。その大きさは、電荷保存則により容易に推定できるように、もとの信号振幅のC3/(C3+Cout)程度となる。この場合、1[pF]/(1[pF]+20[pF])となりもとの信号振幅の5%未満の微小振幅になると見積もられる。そこで、額縁部のA/D変換回路は、微小な電位差をはっきりとした電位差に増幅できることが必要である。
【0053】
しかしながら、シリコン基板上に形成されるトランジスタ回路の場合と異なり、絶縁基板上に低温ポリシリコンプロセスを用いて形成されるLTPS素子(Low Temperature Poly-Si素子)の場合、同一チップ上でも素子特性のVthばらつきが1V程度になることがある。このため、シリコン基板上のA/D変換回路でよく用いられる差動回路(オペアンプ)をそのまま用いることができず、Vthばらつきの補償手段を有したA/D変換回路が必要となる。オペアンプを普通に用いると、素子のVthばらつきなどにより、あるセンサ出力電位が、ある検出回路でハイレベルに変換され、別の検出回路ではローレベルに変換されるなどして実用にならないためである。
【0054】
以下では、とくにLTPS素子を用いて表示装置のアレイ基板上に一体形成する場合に特に有効なVthばらつき補償手段を有したA/D変換回路を備えた検出回路について述べる。
【0055】
図14は検出回路41の詳細構成を示す回路図である。図14の検出回路41は、各検出線ごとに、トランジスタQ7,Q8と、キャパシタC4及びインバータIV1からなるアンプ42と、インバータIV2と、ラッチ43と、トランジスタQ9と、トランジスタQ10及びレジスタ回路44からなるシフトレジスタ45とを有する。
【0056】
トランジスタQ7のゲートにはいずれも信号/PRCが入力され、トランジスタQ8のゲートにはいずれも信号PRCが入力される。まず最初は、所定期間だけ信号PRCをハイレベルにする。これにより、トランジスタQ8がオンし、アンプ42の入力端は、電圧VPRCに初期化される。電圧VPRCは、センサのハイレベルの出力が検出線に導かれた場合の検出線電圧と、センサのローレベルの出力が検出線に導かれた場合の検出線電圧との間の電圧に設定される。アンプ42内のインバータIV1の入出力端子間にスイッチSW1が接続されており、電圧PRCがハイレベルのときは、このスイッチSW1がオンするため、インバータIV1の入力端(=キャパシタ素子C4の下側の端)にはインバータの動作しきい値が保持される。このとき、アンプ42は増幅動作を行わない。この動作により、Vthのキャンセルが行われる。Vthがばらついても、インバータIV1の入力端にはインバータIV1の動作閾値が保持される。
【0057】
次に、信号/PRCをハイレベル(信号PRCをローレベル)にすると、検出線の電圧が電圧VPRCより高いか否かがそのままキャパシタ素子C4を介して、インバータIV1の入力端に動作閾値に対して高いか否かの電圧に置き換わるように入力され、インバータIV1の出力端に反転増幅出力が確実に出力される。このようにして、Vthばらつきが1V程度あるような場合でも確実にA/D変換が行われる。
【0058】
その後、所定のタイミングで、ラッチ43はラッチ動作を行う。その後、信号Aがハイレベルになると、ラッチ43の出力がシフトレジスタ45の各レジスタ回路44に書き込まれる。その後、信号Aがローレベルになると、トランジスタQ10がオンし、各レジスタ回路44は縦続接続され、クロックCLKに同期して、データは1段ずつ右側にシフトされ、右端のレジスタ回路44からCPUに供給される。
【0059】
なお、場合によっては、ラッチ43を省略することも可能である。検出線の出力を直接シフトレジスタ45に導いてやればよい。ただし、シフトレジスタ45がCPUにデータを出力し終えたちょうど良いタイミングで、検出線の出力をシフトレジスタ45に供給する必要がある。シフトレジスタ45にデータを格納し終わるまでに検出回路41の出力が変化しないようにするためである。
【0060】
これに対し、図14のようにラッチ43を設けると、シフトレジスタ45の動作にかかわらず、A/D変換の出力をラッチ43に保持し続けることができ、迅速に次の検出動作に入ることができる利点がある。
【0061】
図14では、アンプ42をキャパシタC4とインバータIV1の一個ずつで構成しているが、図15に示すように、キャパシタC4とインバータIV1を複数個ずつ縦続接続してもよい。これにより、アンプ42の利得制御の精度を向上できる。縦続接続数が多いほど、A/D変換可能な検出線の最小振幅をより小さくでき、A/D変換機の感度を高めることができることになる。
【0062】
このように、第2の実施形態では、アレイ基板の額縁部分に設けられた検出回路41により、キャパシタC2の蓄積電荷をA/D変換するため、画素内にバッファを設ける必要がなくなり、画素の構造を簡略化でき、その分、センサの解像度向上が図れる。
【0063】
図13では、画素アレイ部内にバッファを設けずに、アレイ基板の額縁部分に検出回路41を設ける例を説明したが、画素アレイ部に図3と同様のバッファを設けてもよい。これにより、二重にA/D変換を行うことになるが、バッファの出力振幅を小さくすることができることから、消費電力の削減が図れる。
【0064】
すなわち、表示装置の場合、検出線は前述のように、表示画素電極などと容量結合するため、バッファの駆動負荷として大きくなる。検出線を駆動するための消費電力は、検出線の容量をCout、検出線が駆動される周波数をfout、検出線の振幅をVaとしたとき、Cout×fout×Va×Vaで表すことができるため、Vaを検出回路が判別できる程度に小さくすることは消費電力低減に有効である。例えば、検出線を5V振幅で駆動する場合に対し、1V振幅で駆動する場合には、バッファ部の検出線駆動のための消費電力は25分の1に削減される。
【0065】
上述した図13では、各検出線ごとに検出回路41を設ける例を説明したが、複数のセンサで同一の検出回路41を共有してもよい。
【0066】
図16は複数の検出線で同一の検出回路41を共有する場合の検出回路41aの回路図である。図14の検出回路41と比較して、それぞれ異なる検出線に接続されるトランジスタQ11,Q12を有する検出線選択回路が新たに設けられている。
【0067】
検出線選択回路内のトランジスタQ11,Q12は、信号KIRの論理によりいずれか一方がオンし、2つの検出線上の信号のいずれか一方をトランジスタQ7に供給する。
【0068】
このように、複数の検出線で同一の検出回路41aを共有することにより、検出回路41aの数を削減でき、額縁部分の占有面積の削減と消費電力の削減が可能になる。
【0069】
なお、3本以上の検出線で同一の検出回路を共有してもよい。同一の検出回路を共有する検出線の数が増えるほど、検出回路の占有面積と消費電力の削減が図れる。
【0070】
上述した実施形態では、撮像対象物の反射光をフォトダイオードなどのアレイ基板上の素子のリーク電流に光電変換する密着センサ一体型表示装置の検出回路として説明したが、センサ部が素子の光応答を利用するものでなくても同様に適用可能である。例えば、TFT素子のドレイン−ソース電極間を適当な電位に設定し,指などがゲート電極に接近したか否かをドレイン−ソース間電流に変換するようなセンサの検出回路としても有効である。
【0071】
【発明の効果】
以上詳細に説明したように、本発明によれば、画像取込みが可能な表示装置において、1画素に複数の光電変換部を設けるため、画像取込み時の解像度を向上できる。
【図面の簡単な説明】
【図1】本発明に係る表示装置の一実施形態の概略構成図。
【図2】画素アレイ部の一部を詳細に示したブロック図。
【図3】図2の一部を詳細に示した回路図。
【図4】バッファの内部構成を示す回路図。
【図5】表示装置の構造を示す簡易的な断面図。
【図6】画像取込み時の動作タイミング図。
【図7】nチャネルTFTの製造工程図。
【図8】pチャネルTFTの製造工程図。
【図9】PIN構造のフォトダイオードの製造工程図。
【図10】アレイ基板と対向基板の位置関係を変えた場合の断面図。
【図11】本実施形態の断面図。
【図12】センサの内部構成の変形例を示す図。
【図13】表示装置の第2の実施形態の概略構成を示すブロック図。
【図14】検出回路41の詳細構成を示す回路図。
【図15】アンプの変形例を示す回路図。
【図16】複数の検出線で同一の検出回路を共有する場合の検出回路の回路図。
【符号の説明】
1 画素アレイ部
2 信号線駆動回路
3 走査線駆動回路
4 検出回路41&出力回路
5 センサ制御回路
11 画素TFT
12a,12b センサ
13 バッファ
21 アレイ基板
22 紙面
23 バックライト
24 対向基板
41 検出回路
42 アンプ
43 ラッチ
45 シフトレジスタ
Claims (2)
- 縦横に列設される信号線及び走査線の各交点付近に形成される表示素子と、
前記表示素子のそれぞれに対応して複数個ずつ設けられ、それぞれが異なる範囲の入射光を受光して電気信号に変換する光電変換部と、
同一の前記表示素子に対応するすべての前記光電変換部で変換された電気信号に応じた電荷を前記光電変換部ごとに交互に蓄積する電荷蓄積部と、を備え、
前記光電変換部は、ポリシリコンを用いて形成されるフォトダイオードであり、
前記表示素子は、ポリシリコンを用いて形成されるTFT(Thin Film Transistor)であることを特徴とする表示装置。 - 前記フォトダイオードは、P+層及びN+層の間にP-層及びN-層を挟み込んだ構造であることを特徴とする請求項1に記載の表示装置。
Priority Applications (6)
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---|---|---|---|
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