JP4380035B2 - プラズマディスプレイパネルを有する画像表示装置 - Google Patents
プラズマディスプレイパネルを有する画像表示装置 Download PDFInfo
- Publication number
- JP4380035B2 JP4380035B2 JP2000240360A JP2000240360A JP4380035B2 JP 4380035 B2 JP4380035 B2 JP 4380035B2 JP 2000240360 A JP2000240360 A JP 2000240360A JP 2000240360 A JP2000240360 A JP 2000240360A JP 4380035 B2 JP4380035 B2 JP 4380035B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- display
- address
- voltage
- discharge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Description
【発明の属する技術分野】
本発明は、情報処理端末や平面型、壁掛けテレビなどに用いられるプラズマデイスプレイパネルや画像表示装置に関わり、特に高発光効率・高輝度を満足させ最大駆動電流、消費電力を低減する駆動方法に関する。
【0002】
【従来の技術】
従来のプラズマデイスプレイパネル(PDP)としては、特開平5―190099号公報に見られるように、2種類の表示電極が前面基板側の同一面内に配置され、アドレス電極が背面基板側に表示電極に直交して配置された反射型面放電方式の3電極構造で、AC型の負グロー放電方式を用いるものが主流であった。
【0003】
【発明が解決しようとする課題】
PDPの発光効率η、輝度Bを向上させる表示駆動方式として、これまで発光モードに陽光柱、負グローを用いるグロー放電や、或いは狭パルス放電(タウンゼント放電)等が用いられてきた。後者の狭パルス放電はグロー放電の場合と異なり紫外線飽和がないため一桁以上高い放電効率が得られ、高輝度・高発光効率を同時に実現できる。狭パルス放電を用いる表示駆動方式では、放電初期(タウンゼント放電領域)の低い空間電荷密度と高電界により電子温度を最適化して強い紫外線強度を得ている。この時に形成される高電界強度は電極構造と駆動方法に大きく依存し、放電電流は狭パルスで急峻なピーク値をとる。
【0004】
我々の研究では、発光効率η、輝度Bは、AC型PDPで移動電荷量(サステイン電圧)を一定とした場合、この電流ピーク値の増加に対して大幅な増加傾向を示す。この電流ピーク値の増加は、例えばYスキャン電極(ライン)でもある表示電極のように駆動IC、ダイオード等のデバイスが接続されている場合、デバイス仕様の変更を要求する。VGAワイドの1ラインには、最大で852×3(RGB)=2556セル分の放電電流が流れる。通常、印加した表示駆動電圧(サステイン電圧)はライン抵抗に流れる放電電流により一定の分布で電圧降下するため、V−t特性による放電遅れのばらつきによりある程度電流ピーク値の増加が緩和される。
しかし、狭パルス放電の場合、1セルレベルでの電流ピーク値を大幅に増加させるため、表示発光放電時のY電極(ライン)に流れる2556セル分の電流ピーク値増加を同時に抑えることが難しい。当然のことながら、負グローモード(グロー放電)を用いたPDPにおいても同様の問題が存在する。これはセルサイズの増加等で1セルレベルでの電流ピーク値が増加するためであり、同様にして1ラインレベルでの電流ピーク値が増加する。更に、残りの表示電極である共通電極(X電極)の場合においても、狭パルス放電、グロー放電によらず、電流ピーク値が増加することにより同様の問題が存在する。
【0005】
このような表示駆動電極(ライン)に流れるピーク電流容量の増加は、これに接続される多くの駆動デバイス(ダイオード、IC等)の大幅なコストアップや実装面積の増加といった問題を発生する。
【0006】
本発明の目的は、プラズマデイスプレイパネル及びこれを用いた画像表示装置の駆動電流ピーク値を抑制することにある。同時に、表示電極とアドレス電極との間の容量を抑制し消費電力(無効電力)を低減することにある。
【0007】
【課題を解決するための手段】
本発明は、V―t特性に依存する放電遅れ時間tdと電極間容量に着目し、これらを制御することで上記目的を達成する。より具体的には、特許請求の範囲に記載の通りに構成することで、上記目的を達成する。
【0008】
例えば、表示発光放電時において、スキャン電極でもあるY電極を取り上げると、これに直交するアドレス(A)電極(ライン)を複数ライン毎にNブロック化(N≧2)し、各ブロック毎に電圧レベルの異なるアドレス電圧波形Vaを印加する。そして、見掛け上A・Y電極間容量Cayを変化させ、各ブロック毎に放電遅れ時間tdに差をもたせるY電極の電圧波形Vy(サステイン電圧波形)を形成する。A電極(ライン)の各ブロック毎に異なる放電遅れ時間tdを形成することにより、各セル毎の電流ピーク値に影響を与えず1ラインの各ブロック毎の電流ピーク値の発生時刻をずらすことができる。これにより、Y電極(ライン)に流れる放電電流のピーク値が平坦化、低減され適正化される。
【0009】
すなわち、表示発光駆動時に、A電極とY電極との電極間容量Cayに対してアドレス電圧Vaによりブロック毎に異なる見掛けの容量(動的容量)CayK(K=1,2,3,...,N)を形成し、Y電極から見た負荷容量を変化させることによりY電極の電圧波形Vyのもつ時定数τ(立ち上がり時間)を変化させて放電遅れ時間tdを制御する。
【0010】
また、立ち上りのタイミングを一致(同期)させた場合、Kブロック内セルの見掛けの容量CayKは、図4に示す近似モデルを用いて次式で与えられる。
【0011】
CayK=Cay・[1±(VaK/Vy)] ・・・・・・・・・・・・(1)
但し、+、−の符号は、アドレス電圧VaKがY電極の電圧Vyとそれぞれ極性の異なる電圧、極性の同じ電圧で駆動した場合を表す。A電極(ライン)の各ブロック毎に一定の電圧VaK(Kブロック)を印加し、電極間容量Cayに流れ込む電荷量を増加、減少させることにより、式(1)の見掛けの容量CayKが形成されている。
【0012】
この見掛けの容量CayKは、式(1)からも明らかなようにアドレス電圧VaKをY電極の電圧Vyと同じ極性の電圧で駆動した場合、静電容量Cayよりも小さくなる。即ち、実効的にA(アドレス)電極とY電極との電極間容量Cayを駆動条件により低減する効果が得られる。
【0013】
表示発光放電時にX電極がグランド接地されている場合(Vx=0)、Y電極とA電極に対する充電エネルギーE(無効電力)を比較すると、
[1]A電極をグランド接地した場合(アドレス電圧Va=0)
E1=(1/2)Cay・Vy2 ・・・・・・・・・・・・・・・・・・・・・・・(2)
[2]アドレス電圧VaをY電極のサステイン電圧Vyと極性を同一にした場合
E2=(1/2)Cay・(Vy―Va)2+(1/2)Cax・Va2
・・・・・・・・・・・・・・・・・・・・・・・(3)
式(2)、式(3)から、充電エネルギーの差ΔEは、
ΔE =E1―E2
=Cay・Va・[Vy―(1/2)・{1+(Cax/Cay)}・Va]
・・・・・・・・・・・・・・・・(4)
式(4)から、アドレス電圧Vaが、
Va=Vy/{1+(Cax/Cay)} ・・・・・・・・・・・・・・・・・(5)
の時に最大値をとり、充電エネルギーE1とE2との関係は
E1={1+(Cay/Cax)}・E2 ・・・・・・・・・・・・・・・・・・・(6)
となる。即ち、アドレス電極に印加したパルス電圧VaをY電極に印加したパルス電圧Vyと極性を同じにすることにより(共通電極であるX電極のパルス電圧Vxの場合についても同様)、前記した見掛けの容量CayKが低減されると同時に充電エネルギー(無効電力)、即ち消費電力も低減されることを示す。
【0014】
式(6)から、電極間容量Cayが電極間容量Caxと等しい場合、充電エネルギーは半減される。また、電極間容量Cayが電極間容量Caxよりも大きい場合は、更に低減効果が大きくなる。
【0015】
表示駆動時においてX電極がグランド接地の場合、1セル内のY電極から見た負荷容量Ctは、図4の近似モデルに示すように式(1)で与えられる見掛けの容量CayKと表示電極間容量Cxyとの並列接続になる。
【0016】
CtK=Cxy‖CayK ・・・・・・・・・・・・・・・・・・・・・・・(7)
電極間容量Cayが電極間容量Cxyよりも大きい場合、式(2)〜式(7)からも明らかなように、前記した容量や無効電力に対する低減効果は大きくなる。
【0017】
この時の時定数τKは電流分布の見掛け分も含めたライン抵抗Rtを用いて近似的に次式で与えられる。
【0018】
τK=CtK・Rt ・・・・・・・・・・・・・・・・・・・・・・・(8)
従って、Y電極に印加される表示駆動電圧(サステイン電圧)Vyは、電源電圧Vsusを用いて近似的に次式で与えられる。
【0019】
Vy(t)=Vsus・[1―exp(−t/τK)] ・・・・・(9)
以上から、[1]A電極(ライン)をNブロック化し、アドレス電圧Va(電圧レベル)に適正な差を設けることにより時定数τKを制御し、[2]これによりA電極の各ブロック毎の放電遅れ時間tdをずらし、Y電極(ライン)1ラインに流れる電流ピーク値を大幅に減少、抑制させて適正化することができる。
【0020】
残りの表示駆動電極(X電極)についても、A電極(ライン)に直交している場合、同様にして電流ピーク値を低減、抑制できる。
【0021】
式(9)に示す時定数τKの変化に着目すると、アドレス電圧VaKの電圧レベルの外に印加する時刻(タイミング)に着目しても同様の効果が得られる。即ち、アドレス電圧Va(電圧レベル)を一定にして印加する時刻に差を設ける方法がある。更に、アドレス電圧Vaの電圧レベル、印加する時刻を一定にして、アドレス電圧Vaの立ち上がり時間trに差を設ける方法もある。これらは、いずれもY電極に印加される表示駆動電圧(サステイン電圧)Vyの波形に影響を及ぼし、前記した電圧レベルの異なるパルス電圧Vaを印加した場合と同様の効果が得られる。
【0022】
表示電極間の印加電圧V(Vx,Vy)と放電遅れ時間tdとの関係を表す特性曲線図(V―t曲線)を図10に示す。曲線42がV―t曲線であり、表示電極間の放電電圧V40と放電遅れ時間td41との関係を表す。前記したようにパルス電圧波形Vyの立ち上がり状態を制御することにより、1ライン(面)上に放電電圧のばらつき幅ΔV43をもつ電位分布を形成させ、適正な放電遅れのばらつき幅Δtd44を得ている。
【0023】
【発明の実施の形態】
図1は、本発明の一実施例であり、サステイン期間(放電発光期間)においてプラズマデイスプレイパネル(PDP)1の3電極(ライン)、すなわち表示電極X2、表示電極Y3、及びアドレス電極A4に接続された駆動回路を示す。互いに平行かつ交互に配置された表示電極(ライン)X2、Y3は、各電極を同時に駆動するため回路的に並列接続され、それぞれサステインパルス電圧を供給する電圧源Vx5、Vy6に接続されている。図に於いては、電圧源Vx5、Vy6はそれぞれ一つで表されているが、特にYスキャン電極でもある表示電極(ライン)Y3の場合、通常回路を構成する駆動ICのピン数に合わせる形でM分割されている。この場合、Y電極ライン3がMブロックに分割されるため電圧源Vy[VyK(K=1,2,3....,M)は、図1では省略されている]の全電流容量は低減されるが、駆動ICのピンレベルでの電流容量には関係していない。
【0024】
一方、表示電極(ライン)X2、Y3に直交するように配置されたアドレス電極(ライン)A4は、複数ライン毎にブロック化してN分割され、ブロック毎に異なる電圧源VaK(K=1,2,3,...N)7が接続されている。電圧源VaK(K=1,2,3,...N)7もY電極ライン3の場合と同様にして、駆動ICのピン数に合わせる形でN分割されている。即ち、駆動ICを20個使用している場合、ICの個数を基本単位にして、20分割、2個一組として10分割、あるいは6+4+4+6の4分割等として用いる。
【0025】
図2は、図1に示した3電極(ライン)、すなわち表示電極X2、表示電極Y3、及びアドレス電極A4をそれぞれ駆動するための電圧源のパルス電圧波形Vx5、Vy6、VaK(K=1,2,3,....N)7を示す。
【0026】
パルス電圧波形Vx5、Vy6は、サステイン(放電発光)期間において交互に負のパルス電圧を用いた場合である。アドレス電圧波形VaK7は、Yスキャン電極でもあるY電極のパルス電圧波形Vy6と極性(負パルス)、タイミング(立ち下がり時刻)を合わせている。これによりY電極(ライン)に接続された駆動ICピンに流れる電流ピーク値が低減され、IC内部で構成されるダイオード等の電流容量を減少させている。
【0027】
また、アドレス電圧波形VaK7の波高値をアドレス電極(ライン)4のブロック毎に変化させることによりY電極のパルス電圧波形Vy6を変化させて、表示電極間の放電遅れ時間tdを制御している。これにより、1セルでの電流ピーク値を減少させることなくY電極(ライン)1ラインに流れる電流ピーク値を大幅に抑制できている。アドレス電圧波形Va1〜Vanに向けて徐々に波高値を大きくするようにすることが好ましい。これにより、狭パルス放電等で要求される電流ピーク値の増大に対して、駆動IC、ダイオード等のデバイス、素子の電流容量を増加させずに対応することができる。
【0028】
図3は、図1に示したプラズマデイスプレイパネル1の1セルの断面図であり、表示電極X2、Y3とアドレス電極A4の3電極構造を示す。実際には隔壁側面8―1、8―2及び背面基板側底面9に蛍光体が塗布されているが、図3では省略されている。図4は、図3の電極構造に対する電極間容量Cxy10、Cax11、Cay12を基に表した駆動回路の近似モデルを示す。構造上、図3では容量Cax11が容量Cay12にほぼ等しくなる場合を示す。前記した式(5)から、アドレス電圧VaK7の波高値の中心値をY電極のパルス電圧波形Vy6の半値付近に設定して放電遅れ時間tdを制御している。この時、前記した式(6)から、充電エネルギー(無効電力)の低減効果も得られている。
【0029】
図5は、表示電極X13、Y14とアドレス電極A15の3電極構造の変形例であり、1セルの断面図を示す。実際の隔壁側面には蛍光体が塗布されているが、図5では省略されている。構造上、容量Cay16は容量Cax17、Cxy18に比べて数倍以上大きな値をとる場合を示す。表示電極X13、Y14は対向放電電極構造をとり、それぞれ前面基板19、背面基板20に形成されている。前面基板19に形成された表示電極X13は、共通電極として、ライン形状の電極に代わり面形状の電極を用いる場合もある。アドレス電極A15が背面基板20側の表示電極Y14とクロス電極を形成するため、電極間容量Cay16は増加しやすい。当然ながら、クロス電極部近傍のアドレス電極A15と表示電極Y14で挟まれた誘電体層の厚み21を大幅に増加(100〜500μm)させることにより、電極間の放電開始電圧を一定に維持しながら容量Cay16を増加させないこともできる。また、隔壁22―1、22―2は、誘電体の代わりに表面を絶縁したメタルを用い、図2に示す表示電極の負パルス駆動に対してグランド接地駆動とする場合もある。
【0030】
容量Cay16が増加する場合、アドレス電圧VaK7の電圧レベルは式(5)からY電極のパルス電圧波形Vy6とほぼ等しい波高値に設定することにより、無効電力を低減しながら適正な放電遅れ時間tdが得られている。この条件に対する低消費電力化(無効電力低減)は、前記した式(6)、式(7)等からも明らかなように数分の一以下になる。
【0031】
図6は、表示電極X23、Y24とアドレス電極A25の3電極構造に対するもう一つの変形例であり、1セルの断面図を示す。図3と異なり、3電極を背面基板26側に全て形成した構造で、容量Cay27が容量Cax28にほぼ等しい場合である。
【0032】
図7は、プラズマデイスプレイパネル1のもつ3電極構造を表示発光駆動するためのパルス電圧波形Vx29、Vy30、VaK(K=1,2,3,....N)31を示す。パルス電圧波形Vx29、Vy30は、サステイン(放電発光)期間において交互に負のパルス電圧を用いた場合である。電極構造や駆動方法により、正のパルス電圧を用いる場合もある。アドレス電圧波形VaK31は、X、Y電極のパルス電圧波形Vx29、Vy30の両方に対して極性(負のパルス)、タイミング(立ち上がり時刻)を合わせている。これにより、Y電極(ライン)だけでなくX電極(ライン、面)に接続された駆動デバイスの電流ピーク値を同時に低減している。アドレス電圧VaK31の波高値(電圧振幅値)をアドレス電極(ライン)のブロック毎に変化させることにより、X、Y電極のパルス電圧波形Vx29、Vy30をそれぞれ変化させ、表示電極X、Y間の放電遅れ時間tdを制御している。これにより、Y電極(ライン)とX電極(ライン、面)の両方に流れるピーク電流値を減少させ、駆動デバイスの電流容量を更に大幅に低減させている。
図8は、もう一つの実施例であり、図1に示した3電極(ライン)、すなわち表示電極X2、表示電極Y3、及びアドレス電極A4をそれぞれ駆動する電圧源のパルス電圧波形Vx32、Vy33、VaK(K=1,2,3,....N)34を示す。
【0033】
パルス電圧波形Vx32、Vy33は、サステイン(放電発光)期間において交互に負のパルス電圧を用いた場合である。ブロック毎に異なるアドレス電圧波形VaK(K=1,2,3,....N)34は、Y電極のパルス電圧波形Vy33との極性(負パルス)が同じで、電圧振幅が一定であるが、立ち下がりのタイミングを決める遅延時間tK(K=1,2,3,....N;t1=0)35をそれぞれ変化させている。これにより、図2に示したA電極のパルス電圧波形VaK7の電圧振幅を変化させた場合と同様に、ブロック毎にY電極(ライン)のパルス電圧波形Vy33を変化させて、表示電極間の放電遅れ時間tdを制御している。パルス電圧波形Vy33だけでなく、パルス電圧波形Vx32も同様に変化させて用いる場合もある。
【0034】
図9は、もう一つの実施例であり、図1に示した3電極(ライン)、すなわち表示電極X2、表示電極Y3、及びアドレス電極A4をそれぞれ駆動する電圧源のパルス電圧波形Vx36、Vy37、VaK(K=1,2,3,....N)38を示す。
【0035】
パルス電圧波形Vx36、Vy37は、サステイン(放電発光)期間において交互に負のパルス電圧を用いた場合である。ブロック毎に異なるアドレス電圧波形VaK(K=1,2,3,....N)38は、Y電極のパルス電圧波形Vy37との極性(負パルス)が同じで、電圧振幅が一定で立ち下がりのタイミングが同じであるが、立ち上がり時間trK(K=1,2,3,....N)39を変化させている。これにより、図2に示したA電極のパルス電圧波形VaK7の電圧振幅を変化させた場合と同様に、Y電極のパルス電圧波形Vy37を変化させて、表示電極間の放電遅れ時間tdを制御している。パルス電圧波形Vy37だけでなく、パルス電圧波形Vx39も同様に変化させて用いることもできる。
【0036】
【発明の効果】
本発明によれば、プラズマデイスプレイパネルの放電発光期間において表示電極の駆動電流ピーク値を1セルレベルで増加させても1ラインレベルで低減、抑制できるため、駆動デバイスの電流容量低減に伴うコスト、実装面積を低減できると言った効果がある。また、同時に見掛けの容量CayKを低減できるため、無効電力(充電エネルギー)を低減できると言った効果もある。
【図面の簡単な説明】
【図1】本発明によるプラズマデイスプレイパネルを表示発光放電させる駆動回路図である。
【図2】本発明で用いるプラズマデイスプレイパネルを駆動するパルス電圧波形のタイミングチャート図である。
【図3】本発明で用いるプラズマデイスプレイパネルの1セルの電極構造を示す断面図である。
【図4】本発明によるプラズマデイスプレイパネルを表示発光放電させる駆動回路を等価的に示すモデル図である。
【図5】本発明で用いるもう一つのプラズマデイスプレイパネルの1セルの電極構造を示す断面図である。
【図6】本発明で用いるもう一つのプラズマデイスプレイパネルの1セルの電極構造を示す断面図である。
【図7】本発明で用いるもう一つのプラズマデイスプレイパネルを駆動するパルス電圧波形のタイミングチャート図である。
【図8】本発明で用いるもう一つのプラズマデイスプレイパネルを駆動するパルス電圧波形のタイミングチャート図である。
【図9】本発明で用いるもう一つのプラズマデイスプレイパネルを駆動するパルス電圧波形のタイミングチャート図である。
【図10】本発明で用いる印加電圧と放電遅れ時間との関係(V―t曲線)を表す特性曲線図である。
【符号の説明】
1…プラズマデイスプレイパネル
2、13、23…X電極(ライン)
3、14、24…Y電極(ライン)
4、15、25…A電極(ライン)
5、29、32、36…パルス電圧波形Vx
6、30、33、37…パルス電圧波形Vy(VyK)
7、31、34、38…アドレス電圧波形VaK(Va)
10、18…電極間容量Cxy
11、17、28…電極間容量Cax
12、16、27…電極間容量Cay
19…前面基板
20、26…背面基板
21…誘電体層の厚み
35…遅延時間tK
39…立ち上がり時間trK
42…曲線(V−t曲線)
43…放電電圧のばらつき幅ΔV
44…放電遅れのばらつき幅Δtd
Claims (4)
- 第一の表示電極と、
第二の表示電極と、
前記第一の表示電極または前記第二の表示電極と交差するアドレス電極とを有するプラズマディスプレイパネルを有する画像表示装置であって、
前記第一の表示電極と前記第二の表示電極との間で放電を行うサステイン期間において、
前記アドレス電極が複数ライン毎にNブロック化され(N≧2の整数)、
前記アドレス電極のブロック毎に異なる電圧レベルのパルス電圧波形が印加されたことを特徴とする画像表示装置。 - 第一の表示電極と、
第二の表示電極と、
前記第一の表示電極または前記第二の表示電極と交差するアドレス電極とを有するプラズマディスプレイパネルを有する画像表示装置であって、
前記第一の表示電極と前記第二の表示電極との間で放電を行うサステイン期間において、
前記アドレス電極が複数ライン毎にNブロック化され(N≧2の整数)、
前記アドレス電極のブロック毎に異なる遅延時間を持つパルス電圧波形が印加されたことを特徴とする画像表示装置。 - 第一の表示電極と、
第二の表示電極と、
前記第一の表示電極または前記第二の表示電極と交差するアドレス電極とを有するプラズマディスプレイパネルを有する画像表示装置であって、
前記第一の表示電極と前記第二の表示電極との間で放電を行うサステイン期間において、
前記アドレス電極が複数ライン毎にNブロック化され(N≧2の整数)、
前記アドレス電極のブロック毎に異なる立ち上がり時間もしくは立ち下がり時間を持つパルス電圧波形が印加されたことを特徴とする画像表示装置。 - 請求項1乃至3のいずれか一項に記載の画像表示装置において、
前記アドレス電極に印加するパルス電圧波形の極性が前記第一の表示電極または前記第二の表示電極に印加するパルス電圧波形の極性と同じであることを特徴とする画像表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000240360A JP4380035B2 (ja) | 2000-08-03 | 2000-08-03 | プラズマディスプレイパネルを有する画像表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000240360A JP4380035B2 (ja) | 2000-08-03 | 2000-08-03 | プラズマディスプレイパネルを有する画像表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002049350A JP2002049350A (ja) | 2002-02-15 |
JP4380035B2 true JP4380035B2 (ja) | 2009-12-09 |
Family
ID=18731731
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000240360A Expired - Fee Related JP4380035B2 (ja) | 2000-08-03 | 2000-08-03 | プラズマディスプレイパネルを有する画像表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4380035B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2857144A1 (fr) * | 2003-07-03 | 2005-01-07 | Thomson Plasma | Procede de pilotage d'un panneau a plasma a declenchement matriciel echelonne |
-
2000
- 2000-08-03 JP JP2000240360A patent/JP4380035B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002049350A (ja) | 2002-02-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3303134B2 (ja) | プラズマディスプレーパネルとその駆動装置及び方法 | |
JP3630290B2 (ja) | プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ | |
JP2002287694A (ja) | プラズマディスプレイパネルの駆動方法、駆動回路及び画像表示装置 | |
JP2002229508A (ja) | プラズマディスプレイパネルの駆動方法 | |
JP2002278510A (ja) | プラズマディスプレイパネルの駆動方法および表示装置 | |
JP3259766B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
JP4251389B2 (ja) | プラズマディスプレイパネルの駆動装置 | |
JPH11149274A (ja) | プラズマディスプレイパネルおよびその駆動方法 | |
JP2003186435A (ja) | プラズマディスプレイ装置及びその駆動方法 | |
US6803722B2 (en) | Plasma display panel | |
US6816133B2 (en) | Driving method of plasma display panel and circuit thereof | |
JP2002244613A (ja) | Ac型プラズマディスプレイ装置 | |
JP4093295B2 (ja) | Pdpの駆動方法および表示装置 | |
JP2001306029A (ja) | Ac型pdpの駆動方法 | |
JP4610720B2 (ja) | プラズマディスプレイ装置 | |
JP4380035B2 (ja) | プラズマディスプレイパネルを有する画像表示装置 | |
KR20020033664A (ko) | 교류형 플라즈마 디스플레이의 휘도 및 발광 효율 증가를위한 구동 방법 및 구동 장치 | |
US5966107A (en) | Method for driving a plasma display panel | |
JPH08160912A (ja) | プラズマディスプレイの輝度補償方法及びプラズマディスプレイ装置 | |
JP4172539B2 (ja) | プラズマディスプレイパネルの駆動方法および駆動装置 | |
JP2004093888A (ja) | プラズマディスプレイパネルの駆動方法 | |
JPH1173155A (ja) | Ac型pdpの駆動方法 | |
JP3492889B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
KR100739549B1 (ko) | 트리거-유지 전극구조의 플라즈마 디스플레이 패널의구동방법 | |
KR100298556B1 (ko) | 고주파를이용한플라즈마디스플레이패널및그의구동방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051028 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060418 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081014 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090324 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090521 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090616 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090730 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090901 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090914 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131002 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |