JP4380035B2 - Image display device having plasma display panel - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、情報処理端末や平面型、壁掛けテレビなどに用いられるプラズマデイスプレイパネルや画像表示装置に関わり、特に高発光効率・高輝度を満足させ最大駆動電流、消費電力を低減する駆動方法に関する。
【０００２】
【従来の技術】
従来のプラズマデイスプレイパネル（ＰＤＰ）としては、特開平５―１９００９９号公報に見られるように、２種類の表示電極が前面基板側の同一面内に配置され、アドレス電極が背面基板側に表示電極に直交して配置された反射型面放電方式の３電極構造で、ＡＣ型の負グロー放電方式を用いるものが主流であった。
【０００３】
【発明が解決しようとする課題】
ＰＤＰの発光効率η、輝度Ｂを向上させる表示駆動方式として、これまで発光モードに陽光柱、負グローを用いるグロー放電や、或いは狭パルス放電（タウンゼント放電）等が用いられてきた。後者の狭パルス放電はグロー放電の場合と異なり紫外線飽和がないため一桁以上高い放電効率が得られ、高輝度・高発光効率を同時に実現できる。狭パルス放電を用いる表示駆動方式では、放電初期（タウンゼント放電領域）の低い空間電荷密度と高電界により電子温度を最適化して強い紫外線強度を得ている。この時に形成される高電界強度は電極構造と駆動方法に大きく依存し、放電電流は狭パルスで急峻なピーク値をとる。
【０００４】
我々の研究では、発光効率η、輝度Ｂは、ＡＣ型ＰＤＰで移動電荷量（サステイン電圧）を一定とした場合、この電流ピーク値の増加に対して大幅な増加傾向を示す。この電流ピーク値の増加は、例えばＹスキャン電極（ライン）でもある表示電極のように駆動ＩＣ、ダイオード等のデバイスが接続されている場合、デバイス仕様の変更を要求する。ＶＧＡワイドの１ラインには、最大で８５２×３（ＲＧＢ）＝２５５６セル分の放電電流が流れる。通常、印加した表示駆動電圧（サステイン電圧）はライン抵抗に流れる放電電流により一定の分布で電圧降下するため、Ｖ−ｔ特性による放電遅れのばらつきによりある程度電流ピーク値の増加が緩和される。
しかし、狭パルス放電の場合、１セルレベルでの電流ピーク値を大幅に増加させるため、表示発光放電時のＹ電極（ライン）に流れる２５５６セル分の電流ピーク値増加を同時に抑えることが難しい。当然のことながら、負グローモード（グロー放電）を用いたＰＤＰにおいても同様の問題が存在する。これはセルサイズの増加等で１セルレベルでの電流ピーク値が増加するためであり、同様にして１ラインレベルでの電流ピーク値が増加する。更に、残りの表示電極である共通電極（Ｘ電極）の場合においても、狭パルス放電、グロー放電によらず、電流ピーク値が増加することにより同様の問題が存在する。
【０００５】
このような表示駆動電極（ライン）に流れるピーク電流容量の増加は、これに接続される多くの駆動デバイス（ダイオード、ＩＣ等）の大幅なコストアップや実装面積の増加といった問題を発生する。
【０００６】
本発明の目的は、プラズマデイスプレイパネル及びこれを用いた画像表示装置の駆動電流ピーク値を抑制することにある。同時に、表示電極とアドレス電極との間の容量を抑制し消費電力（無効電力）を低減することにある。
【０００７】
【課題を解決するための手段】
本発明は、Ｖ―ｔ特性に依存する放電遅れ時間ｔｄと電極間容量に着目し、これらを制御することで上記目的を達成する。より具体的には、特許請求の範囲に記載の通りに構成することで、上記目的を達成する。
【０００８】
例えば、表示発光放電時において、スキャン電極でもあるＹ電極を取り上げると、これに直交するアドレス（Ａ）電極（ライン）を複数ライン毎にＮブロック化（Ｎ≧２）し、各ブロック毎に電圧レベルの異なるアドレス電圧波形Ｖaを印加する。そして、見掛け上Ａ・Ｙ電極間容量Ｃayを変化させ、各ブロック毎に放電遅れ時間ｔｄに差をもたせるＹ電極の電圧波形Ｖy（サステイン電圧波形）を形成する。Ａ電極（ライン）の各ブロック毎に異なる放電遅れ時間ｔｄを形成することにより、各セル毎の電流ピーク値に影響を与えず１ラインの各ブロック毎の電流ピーク値の発生時刻をずらすことができる。これにより、Ｙ電極（ライン）に流れる放電電流のピーク値が平坦化、低減され適正化される。
【０００９】
すなわち、表示発光駆動時に、Ａ電極とＹ電極との電極間容量Ｃayに対してアドレス電圧Ｖaによりブロック毎に異なる見掛けの容量（動的容量）ＣayK（K=1,2,3,...,N）を形成し、Ｙ電極から見た負荷容量を変化させることによりＹ電極の電圧波形Ｖyのもつ時定数τ（立ち上がり時間）を変化させて放電遅れ時間ｔｄを制御する。
【００１０】
また、立ち上りのタイミングを一致（同期）させた場合、Ｋブロック内セルの見掛けの容量ＣayKは、図４に示す近似モデルを用いて次式で与えられる。
【００１１】
ＣayK＝Ｃay・［１±（ＶaK／Ｖy）］ ・・・・・・・・・・・・（１）
但し、＋、−の符号は、アドレス電圧ＶaKがＹ電極の電圧Ｖyとそれぞれ極性の異なる電圧、極性の同じ電圧で駆動した場合を表す。Ａ電極（ライン）の各ブロック毎に一定の電圧ＶaK（Ｋブロック）を印加し、電極間容量Ｃayに流れ込む電荷量を増加、減少させることにより、式（１）の見掛けの容量ＣayKが形成されている。
【００１２】
この見掛けの容量ＣayKは、式（１）からも明らかなようにアドレス電圧ＶaKをＹ電極の電圧Ｖyと同じ極性の電圧で駆動した場合、静電容量Ｃayよりも小さくなる。即ち、実効的にＡ（アドレス）電極とＹ電極との電極間容量Ｃayを駆動条件により低減する効果が得られる。
【００１３】
表示発光放電時にＸ電極がグランド接地されている場合（Ｖｘ＝０）、Ｙ電極とＡ電極に対する充電エネルギーＥ（無効電力）を比較すると、
［１］Ａ電極をグランド接地した場合（アドレス電圧Ｖa＝０）
Ｅ1＝（１／２）Ｃay・Ｖy２ ・・・・・・・・・・・・・・・・・・・・・・・（２）
［２］アドレス電圧ＶaをＹ電極のサステイン電圧Ｖyと極性を同一にした場合
Ｅ2＝（１／２）Ｃay・（Ｖy―Ｖa）２＋（１／２）Ｃax・Ｖa２
・・・・・・・・・・・・・・・・・・・・・・・（３）
式（２）、式（３）から、充電エネルギーの差ΔＥは、
ΔＥ ＝Ｅ1―Ｅ2
＝Ｃay・Ｖa・［Ｖy―（１／２）・｛１＋（Ｃax／Ｃay）｝・Ｖa］
・・・・・・・・・・・・・・・・（４）
式（４）から、アドレス電圧Ｖaが、
Ｖa＝Ｖy／｛１＋（Ｃax／Ｃay）｝ ・・・・・・・・・・・・・・・・・（５）
の時に最大値をとり、充電エネルギーＥ1とＥ2との関係は
Ｅ1＝｛１＋（Ｃay／Ｃax）｝・Ｅ2 ・・・・・・・・・・・・・・・・・・・（６）
となる。即ち、アドレス電極に印加したパルス電圧ＶaをＹ電極に印加したパルス電圧Ｖｙと極性を同じにすることにより（共通電極であるＸ電極のパルス電圧Ｖｘの場合についても同様）、前記した見掛けの容量ＣayKが低減されると同時に充電エネルギー（無効電力）、即ち消費電力も低減されることを示す。
【００１４】
式（６）から、電極間容量Ｃayが電極間容量Ｃaxと等しい場合、充電エネルギーは半減される。また、電極間容量Ｃayが電極間容量Ｃaxよりも大きい場合は、更に低減効果が大きくなる。
【００１５】
表示駆動時においてＸ電極がグランド接地の場合、１セル内のＹ電極から見た負荷容量Ｃｔは、図４の近似モデルに示すように式（１）で与えられる見掛けの容量ＣayKと表示電極間容量Ｃxyとの並列接続になる。
【００１６】
ＣｔK＝Ｃxy‖ＣayK ・・・・・・・・・・・・・・・・・・・・・・・（７）
電極間容量Ｃayが電極間容量Ｃxyよりも大きい場合、式（２）〜式（７）からも明らかなように、前記した容量や無効電力に対する低減効果は大きくなる。
【００１７】
この時の時定数τKは電流分布の見掛け分も含めたライン抵抗Ｒｔを用いて近似的に次式で与えられる。
【００１８】
τK＝ＣｔK・Ｒｔ ・・・・・・・・・・・・・・・・・・・・・・・（８）
従って、Ｙ電極に印加される表示駆動電圧（サステイン電圧）Ｖyは、電源電圧Ｖsusを用いて近似的に次式で与えられる。
【００１９】
Ｖy（ｔ）＝Ｖsus・［１―ｅｘｐ（−ｔ／τK）］ ・・・・・（９）
以上から、［１］Ａ電極（ライン）をＮブロック化し、アドレス電圧Ｖa（電圧レベル）に適正な差を設けることにより時定数τKを制御し、［２］これによりＡ電極の各ブロック毎の放電遅れ時間ｔｄをずらし、Ｙ電極（ライン）１ラインに流れる電流ピーク値を大幅に減少、抑制させて適正化することができる。
【００２０】
残りの表示駆動電極（Ｘ電極）についても、Ａ電極（ライン）に直交している場合、同様にして電流ピーク値を低減、抑制できる。
【００２１】
式（９）に示す時定数τKの変化に着目すると、アドレス電圧ＶaKの電圧レベルの外に印加する時刻（タイミング）に着目しても同様の効果が得られる。即ち、アドレス電圧Ｖa（電圧レベル）を一定にして印加する時刻に差を設ける方法がある。更に、アドレス電圧Ｖaの電圧レベル、印加する時刻を一定にして、アドレス電圧Ｖaの立ち上がり時間ｔｒに差を設ける方法もある。これらは、いずれもＹ電極に印加される表示駆動電圧（サステイン電圧）Ｖyの波形に影響を及ぼし、前記した電圧レベルの異なるパルス電圧Ｖaを印加した場合と同様の効果が得られる。
【００２２】
表示電極間の印加電圧Ｖ（Ｖx,Ｖy）と放電遅れ時間ｔｄとの関係を表す特性曲線図（Ｖ―ｔ曲線）を図１０に示す。曲線４２がＶ―ｔ曲線であり、表示電極間の放電電圧Ｖ４０と放電遅れ時間ｔｄ４１との関係を表す。前記したようにパルス電圧波形Ｖyの立ち上がり状態を制御することにより、１ライン（面）上に放電電圧のばらつき幅ΔＶ４３をもつ電位分布を形成させ、適正な放電遅れのばらつき幅Δｔｄ４４を得ている。
【００２３】
【発明の実施の形態】
図１は、本発明の一実施例であり、サステイン期間（放電発光期間）においてプラズマデイスプレイパネル（ＰＤＰ）１の３電極（ライン）、すなわち表示電極Ｘ２、表示電極Ｙ３、及びアドレス電極Ａ４に接続された駆動回路を示す。互いに平行かつ交互に配置された表示電極（ライン）Ｘ２、Ｙ３は、各電極を同時に駆動するため回路的に並列接続され、それぞれサステインパルス電圧を供給する電圧源Ｖx５、Ｖy６に接続されている。図に於いては、電圧源Ｖx５、Ｖy６はそれぞれ一つで表されているが、特にＹスキャン電極でもある表示電極（ライン）Ｙ３の場合、通常回路を構成する駆動ＩＣのピン数に合わせる形でＭ分割されている。この場合、Ｙ電極ライン３がＭブロックに分割されるため電圧源Ｖy［ＶyK（K=1,2,3....,M）は、図１では省略されている］の全電流容量は低減されるが、駆動ＩＣのピンレベルでの電流容量には関係していない。
【００２４】
一方、表示電極（ライン）Ｘ２、Ｙ３に直交するように配置されたアドレス電極（ライン）Ａ４は、複数ライン毎にブロック化してＮ分割され、ブロック毎に異なる電圧源ＶaK（K=1,2,3,...N）７が接続されている。電圧源ＶaK（K=1,2,3,...N）７もＹ電極ライン３の場合と同様にして、駆動ＩＣのピン数に合わせる形でＮ分割されている。即ち、駆動ＩＣを２０個使用している場合、ＩＣの個数を基本単位にして、２０分割、２個一組として１０分割、あるいは６＋４＋４＋６の４分割等として用いる。
【００２５】
図２は、図１に示した３電極（ライン）、すなわち表示電極Ｘ２、表示電極Ｙ３、及びアドレス電極Ａ４をそれぞれ駆動するための電圧源のパルス電圧波形Ｖx５、Ｖy６、ＶaK（K=1,2,3,....N）７を示す。
【００２６】
パルス電圧波形Ｖx５、Ｖy６は、サステイン（放電発光）期間において交互に負のパルス電圧を用いた場合である。アドレス電圧波形ＶaK７は、Ｙスキャン電極でもあるＹ電極のパルス電圧波形Ｖy６と極性（負パルス）、タイミング（立ち下がり時刻）を合わせている。これによりＹ電極（ライン）に接続された駆動ＩＣピンに流れる電流ピーク値が低減され、ＩＣ内部で構成されるダイオード等の電流容量を減少させている。
【００２７】
また、アドレス電圧波形ＶaK７の波高値をアドレス電極（ライン）４のブロック毎に変化させることによりＹ電極のパルス電圧波形Ｖy６を変化させて、表示電極間の放電遅れ時間ｔｄを制御している。これにより、１セルでの電流ピーク値を減少させることなくＹ電極（ライン）１ラインに流れる電流ピーク値を大幅に抑制できている。アドレス電圧波形Ｖa1〜Ｖanに向けて徐々に波高値を大きくするようにすることが好ましい。これにより、狭パルス放電等で要求される電流ピーク値の増大に対して、駆動ＩＣ、ダイオード等のデバイス、素子の電流容量を増加させずに対応することができる。
【００２８】
図３は、図１に示したプラズマデイスプレイパネル１の１セルの断面図であり、表示電極Ｘ２、Ｙ３とアドレス電極Ａ４の３電極構造を示す。実際には隔壁側面８―１、８―２及び背面基板側底面９に蛍光体が塗布されているが、図３では省略されている。図４は、図３の電極構造に対する電極間容量Ｃxy１０、Ｃax１１、Ｃay１２を基に表した駆動回路の近似モデルを示す。構造上、図３では容量Ｃax１１が容量Ｃay１２にほぼ等しくなる場合を示す。前記した式（５）から、アドレス電圧ＶaK７の波高値の中心値をＹ電極のパルス電圧波形Ｖy６の半値付近に設定して放電遅れ時間ｔｄを制御している。この時、前記した式（６）から、充電エネルギー（無効電力）の低減効果も得られている。
【００２９】
図５は、表示電極Ｘ１３、Ｙ１４とアドレス電極Ａ１５の３電極構造の変形例であり、１セルの断面図を示す。実際の隔壁側面には蛍光体が塗布されているが、図５では省略されている。構造上、容量Ｃay１６は容量Ｃax１７、Ｃxy１８に比べて数倍以上大きな値をとる場合を示す。表示電極Ｘ１３、Ｙ１４は対向放電電極構造をとり、それぞれ前面基板１９、背面基板２０に形成されている。前面基板１９に形成された表示電極Ｘ１３は、共通電極として、ライン形状の電極に代わり面形状の電極を用いる場合もある。アドレス電極Ａ１５が背面基板２０側の表示電極Ｙ１４とクロス電極を形成するため、電極間容量Ｃay１６は増加しやすい。当然ながら、クロス電極部近傍のアドレス電極Ａ１５と表示電極Ｙ１４で挟まれた誘電体層の厚み２１を大幅に増加（１００〜５００μｍ）させることにより、電極間の放電開始電圧を一定に維持しながら容量Ｃay１６を増加させないこともできる。また、隔壁２２―１、２２―２は、誘電体の代わりに表面を絶縁したメタルを用い、図２に示す表示電極の負パルス駆動に対してグランド接地駆動とする場合もある。
【００３０】
容量Ｃay１６が増加する場合、アドレス電圧ＶaK７の電圧レベルは式（５）からＹ電極のパルス電圧波形Ｖy６とほぼ等しい波高値に設定することにより、無効電力を低減しながら適正な放電遅れ時間ｔｄが得られている。この条件に対する低消費電力化（無効電力低減）は、前記した式（６）、式（７）等からも明らかなように数分の一以下になる。
【００３１】
図６は、表示電極Ｘ２３、Ｙ２４とアドレス電極Ａ２５の３電極構造に対するもう一つの変形例であり、１セルの断面図を示す。図３と異なり、３電極を背面基板２６側に全て形成した構造で、容量Ｃay２７が容量Ｃax２８にほぼ等しい場合である。
【００３２】
図７は、プラズマデイスプレイパネル１のもつ３電極構造を表示発光駆動するためのパルス電圧波形Ｖx２９、Ｖy３０、ＶaK（K=1,2,3,....N）３１を示す。パルス電圧波形Ｖx２９、Ｖy３０は、サステイン（放電発光）期間において交互に負のパルス電圧を用いた場合である。電極構造や駆動方法により、正のパルス電圧を用いる場合もある。アドレス電圧波形ＶaK３１は、Ｘ、Ｙ電極のパルス電圧波形Ｖx２９、Ｖy３０の両方に対して極性（負のパルス）、タイミング（立ち上がり時刻）を合わせている。これにより、Ｙ電極（ライン）だけでなくＸ電極（ライン、面）に接続された駆動デバイスの電流ピーク値を同時に低減している。アドレス電圧ＶaK３１の波高値（電圧振幅値）をアドレス電極（ライン）のブロック毎に変化させることにより、Ｘ、Ｙ電極のパルス電圧波形Ｖx２９、Ｖy３０をそれぞれ変化させ、表示電極Ｘ、Ｙ間の放電遅れ時間ｔｄを制御している。これにより、Ｙ電極（ライン）とＸ電極（ライン、面）の両方に流れるピーク電流値を減少させ、駆動デバイスの電流容量を更に大幅に低減させている。
図８は、もう一つの実施例であり、図１に示した３電極（ライン）、すなわち表示電極Ｘ２、表示電極Ｙ３、及びアドレス電極Ａ４をそれぞれ駆動する電圧源のパルス電圧波形Ｖx３２、Ｖy３３、ＶaK（K=1,2,3,....N）３４を示す。
【００３３】
パルス電圧波形Ｖx３２、Ｖy３３は、サステイン（放電発光）期間において交互に負のパルス電圧を用いた場合である。ブロック毎に異なるアドレス電圧波形ＶaK（K=1,2,3,....N）３４は、Ｙ電極のパルス電圧波形Ｖy３３との極性（負パルス）が同じで、電圧振幅が一定であるが、立ち下がりのタイミングを決める遅延時間tK（K=1,2,3,....N;t1=0）３５をそれぞれ変化させている。これにより、図２に示したＡ電極のパルス電圧波形ＶaK７の電圧振幅を変化させた場合と同様に、ブロック毎にＹ電極（ライン）のパルス電圧波形Ｖy３３を変化させて、表示電極間の放電遅れ時間ｔｄを制御している。パルス電圧波形Ｖy３３だけでなく、パルス電圧波形Ｖx３２も同様に変化させて用いる場合もある。
【００３４】
図９は、もう一つの実施例であり、図１に示した３電極（ライン）、すなわち表示電極Ｘ２、表示電極Ｙ３、及びアドレス電極Ａ４をそれぞれ駆動する電圧源のパルス電圧波形Ｖx３６、Ｖy３７、ＶaK（K=1,2,3,....N）３８を示す。
【００３５】
パルス電圧波形Ｖx３６、Ｖy３７は、サステイン（放電発光）期間において交互に負のパルス電圧を用いた場合である。ブロック毎に異なるアドレス電圧波形ＶaK（K=1,2,3,....N）３８は、Ｙ電極のパルス電圧波形Ｖy３７との極性（負パルス）が同じで、電圧振幅が一定で立ち下がりのタイミングが同じであるが、立ち上がり時間trK（K=1,2,3,....N）３９を変化させている。これにより、図２に示したＡ電極のパルス電圧波形ＶaK７の電圧振幅を変化させた場合と同様に、Ｙ電極のパルス電圧波形Ｖy３７を変化させて、表示電極間の放電遅れ時間ｔｄを制御している。パルス電圧波形Ｖy３７だけでなく、パルス電圧波形Ｖx３９も同様に変化させて用いることもできる。
【００３６】
【発明の効果】
本発明によれば、プラズマデイスプレイパネルの放電発光期間において表示電極の駆動電流ピーク値を１セルレベルで増加させても１ラインレベルで低減、抑制できるため、駆動デバイスの電流容量低減に伴うコスト、実装面積を低減できると言った効果がある。また、同時に見掛けの容量ＣayKを低減できるため、無効電力（充電エネルギー）を低減できると言った効果もある。
【図面の簡単な説明】
【図１】本発明によるプラズマデイスプレイパネルを表示発光放電させる駆動回路図である。
【図２】本発明で用いるプラズマデイスプレイパネルを駆動するパルス電圧波形のタイミングチャート図である。
【図３】本発明で用いるプラズマデイスプレイパネルの１セルの電極構造を示す断面図である。
【図４】本発明によるプラズマデイスプレイパネルを表示発光放電させる駆動回路を等価的に示すモデル図である。
【図５】本発明で用いるもう一つのプラズマデイスプレイパネルの１セルの電極構造を示す断面図である。
【図６】本発明で用いるもう一つのプラズマデイスプレイパネルの１セルの電極構造を示す断面図である。
【図７】本発明で用いるもう一つのプラズマデイスプレイパネルを駆動するパルス電圧波形のタイミングチャート図である。
【図８】本発明で用いるもう一つのプラズマデイスプレイパネルを駆動するパルス電圧波形のタイミングチャート図である。
【図９】本発明で用いるもう一つのプラズマデイスプレイパネルを駆動するパルス電圧波形のタイミングチャート図である。
【図１０】本発明で用いる印加電圧と放電遅れ時間との関係（Ｖ―ｔ曲線）を表す特性曲線図である。
【符号の説明】
１…プラズマデイスプレイパネル
２、１３、２３…Ｘ電極（ライン）
３、１４、２４…Ｙ電極（ライン）
４、１５、２５…Ａ電極（ライン）
５、２９、３２、３６…パルス電圧波形Ｖx
６、３０、３３、３７…パルス電圧波形Ｖy（ＶyK）
７、３１、３４、３８…アドレス電圧波形ＶaK（Ｖa）
１０、１８…電極間容量Ｃxy
１１、１７、２８…電極間容量Ｃax
１２、１６、２７…電極間容量Ｃay
１９…前面基板
２０、２６…背面基板
２１…誘電体層の厚み
３５…遅延時間tK
３９…立ち上がり時間trK
４２…曲線（Ｖ−ｔ曲線）
４３…放電電圧のばらつき幅ΔＶ
４４…放電遅れのばらつき幅Δｔｄ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a plasma display panel and an image display device used for an information processing terminal, a flat type, a wall-mounted television, and the like, and more particularly to a driving method that satisfies high light emission efficiency and high luminance and reduces maximum driving current and power consumption.
[0002]
[Prior art]
As a conventional plasma display panel (PDP), two types of display electrodes are arranged in the same surface on the front substrate side as shown in Japanese Patent Laid-Open No. 5-190099, and address electrodes are displayed on the rear substrate side. A three-electrode structure of a reflection type surface discharge method arranged orthogonally to the main body using an AC type negative glow discharge method has been the mainstream.
[0003]
[Problems to be solved by the invention]
As a display driving method for improving the light emission efficiency η and luminance B of the PDP, a glow discharge using a positive column or a negative glow as a light emission mode, a narrow pulse discharge (town sent discharge) or the like has been used so far. Unlike the case of glow discharge, the latter narrow pulse discharge has no ultraviolet saturation, so that a discharge efficiency that is higher by one digit or more can be obtained, and high luminance and high luminous efficiency can be realized simultaneously. In the display driving method using narrow pulse discharge, the electron temperature is optimized by a low space charge density and a high electric field at the initial stage of discharge (townsend discharge region) to obtain strong ultraviolet intensity. The high electric field strength formed at this time largely depends on the electrode structure and the driving method, and the discharge current takes a steep peak value with a narrow pulse.
[0004]
In our research, the luminous efficiency η and the luminance B show a large increasing tendency with respect to the increase of the current peak value when the moving charge amount (sustain voltage) is constant in the AC type PDP. This increase in the current peak value requires a change in device specifications when a device such as a driving IC or a diode is connected like a display electrode that is also a Y scan electrode (line). A maximum of 852 × 3 (RGB) = 2556 cells of discharge current flows through one VGA wide line. Normally, the applied display drive voltage (sustain voltage) drops with a constant distribution due to the discharge current flowing through the line resistance, so that the increase in the current peak value is moderated to some extent due to the discharge delay variation due to the Vt characteristic.
However, in the case of narrow pulse discharge, the current peak value at the 1-cell level is greatly increased, so it is difficult to simultaneously suppress an increase in the current peak value for 2556 cells flowing through the Y electrode (line) during display light emission discharge. As a matter of course, the same problem exists in the PDP using the negative glow mode (glow discharge). This is because the current peak value at one cell level increases due to an increase in cell size and the like, and similarly, the current peak value at one line level increases. Further, in the case of the common electrode (X electrode) which is the remaining display electrode, the same problem exists due to the increase in the current peak value regardless of the narrow pulse discharge and the glow discharge.
[0005]
Such an increase in the peak current capacity flowing through the display drive electrodes (lines) causes problems such as a significant increase in cost and an increase in mounting area of many drive devices (diodes, ICs, etc.) connected thereto.
[0006]
An object of the present invention is to suppress a driving current peak value of a plasma display panel and an image display device using the same. At the same time, it is to reduce the power consumption (reactive power) by suppressing the capacitance between the display electrode and the address electrode.
[0007]
[Means for Solving the Problems]
The present invention achieves the above object by paying attention to the discharge delay time td and the interelectrode capacitance depending on the Vt characteristic and controlling them. More specifically, the above object is achieved by configuring as described in the claims.
[0008]
For example, when a Y electrode that is also a scan electrode is picked up during display light emission discharge, address (A) electrodes (lines) orthogonal to this are divided into N blocks (N ≧ 2) for each of a plurality of lines, and voltage is applied to each block Address voltage waveforms Va having different levels are applied. Then, apparently, the A / Y electrode capacitance Cay is changed to form a voltage waveform Vy (sustain voltage waveform) of the Y electrode that gives a difference in the discharge delay time td for each block. By forming different discharge delay times td for each block of the A electrode (line), it is possible to shift the generation time of the current peak value for each block of one line without affecting the current peak value for each cell. it can. Thereby, the peak value of the discharge current flowing through the Y electrode (line) is flattened, reduced, and optimized.
[0009]
That is, during display light emission driving, the apparent capacitance (dynamic capacitance) CayK (K = 1, 2, 3,... , N) and changing the load capacitance viewed from the Y electrode, the time constant τ (rise time) of the voltage waveform Vy of the Y electrode is changed to control the discharge delay time td.
[0010]
When the rising timings are matched (synchronized), the apparent capacity CayK of the cells in the K block is given by the following equation using the approximate model shown in FIG.
[0011]
CayK = Cay [1 ± (VaK / Vy)] (1)
However, the signs of + and-indicate that the address voltage VaK is driven by a voltage having a polarity different from that of the voltage Vy of the Y electrode and a voltage having the same polarity. By applying a constant voltage VaK (K block) to each block of the A electrode (line) and increasing or decreasing the amount of charge flowing into the interelectrode capacitance Cay, the apparent capacitance CayK of equation (1) is formed. ing.
[0012]
This apparent capacitance CayK is smaller than the capacitance Cay when the address voltage VaK is driven with a voltage having the same polarity as the voltage Vy of the Y electrode, as is apparent from the equation (1). That is, it is possible to effectively reduce the interelectrode capacitance Cay between the A (address) electrode and the Y electrode depending on the driving conditions.
[0013]
When the X electrode is grounded at the time of display light emission discharge (Vx = 0), the charging energy E (reactive power) for the Y electrode and the A electrode is compared.
[1] When electrode A is grounded (address voltage Va = 0)
E1 = (1/2) Cay · Vy 2 (2)
[2] When the polarity of the address voltage Va is the same as that of the sustain voltage Vy of the Y electrode, E2 = (1/2) Cay. (Vy-Va) 2 + (1/2) Cax.Va 2
(3)
From the equations (2) and (3), the charging energy difference ΔE is
ΔE = E1-E2
= Cay.Va. [Vy- (1/2). {1+ (Cax / Cay)}. Va]
・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ ・ （4）
From equation (4), the address voltage Va is
Va = Vy / {1+ (Cax / Cay)} (5)
The maximum value is taken at the time of charging, and the relationship between the charging energy E1 and E2 is E1 = {1+ (Cay / Cax)} · E2 (6)
It becomes. That is, by making the pulse voltage Va applied to the address electrode the same polarity as the pulse voltage Vy applied to the Y electrode (the same applies to the pulse voltage Vx of the X electrode which is a common electrode), the apparent capacitance described above is obtained. It shows that charging energy (reactive power), that is, power consumption is reduced at the same time as CayK is reduced.
[0014]
From the equation (6), when the interelectrode capacitance Cay is equal to the interelectrode capacitance Cax, the charging energy is halved. Further, when the interelectrode capacitance Cay is larger than the interelectrode capacitance Cax, the reduction effect is further increased.
[0015]
When the X electrode is grounded at the time of display driving, the load capacitance Ct viewed from the Y electrode in one cell is between the apparent capacitance CayK given by the equation (1) and the display electrode as shown in the approximate model of FIG. A parallel connection with the capacitor Cxy is made.
[0016]
CtK = Cxy‖CayK (7)
When the interelectrode capacitance Cay is larger than the interelectrode capacitance Cxy, as is clear from the equations (2) to (7), the effect of reducing the capacitance and reactive power is increased.
[0017]
The time constant τK at this time is approximately given by the following equation using the line resistance Rt including the apparent current distribution.
[0018]
τK = CtK · Rt (8)
Accordingly, the display drive voltage (sustain voltage) Vy applied to the Y electrode is approximately given by the following equation using the power supply voltage Vsus.
[0019]
Vy (t) = Vsus · [1−exp (−t / τK)] (9)
From the above, [1] the A electrode (line) is made into N blocks, and the time constant τK is controlled by providing an appropriate difference in the address voltage Va (voltage level). [2] Thereby, each block of the A electrode is controlled. The discharge delay time td can be shifted, and the current peak value flowing in one line of the Y electrode (line) can be significantly reduced and suppressed to be optimized.
[0020]
When the remaining display drive electrodes (X electrodes) are also orthogonal to the A electrodes (lines), the current peak value can be reduced and suppressed in the same manner.
[0021]
Focusing on the change in time constant τK shown in equation (9), the same effect can be obtained by focusing on the time (timing) applied outside the voltage level of the address voltage VaK. That is, there is a method of providing a difference in application time with the address voltage Va (voltage level) being constant. Further, there is a method in which the voltage level of the address voltage Va and the application time are made constant and a difference is provided in the rising time tr of the address voltage Va. These all affect the waveform of the display drive voltage (sustain voltage) Vy applied to the Y electrode, and the same effect as that obtained when the pulse voltage Va having a different voltage level is applied.
[0022]
FIG. 10 shows a characteristic curve diagram (Vt curve) showing the relationship between the applied voltage V (Vx, Vy) between the display electrodes and the discharge delay time td. A
[0023]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows an embodiment of the present invention, which is connected to three electrodes (lines) of a plasma display panel (PDP) 1 in a sustain period (discharge light emission period), that is, a display electrode X2, a display electrode Y3, and an address electrode A4. The drive circuit made is shown. The display electrodes (lines) X2 and Y3 that are arranged in parallel and alternately with each other are connected in parallel in a circuit to drive the electrodes simultaneously, and are connected to voltage sources Vx5 and Vy6 that supply a sustain pulse voltage, respectively. In the figure, each of the voltage sources Vx5 and Vy6 is represented by one, but particularly in the case of the display electrode (line) Y3 which is also a Y scan electrode, the voltage source Vx5 and Vy6 are adapted to the number of pins of the driving IC constituting the normal circuit. Is divided into M. In this case, since the
[0024]
On the other hand, the address electrodes (lines) A4 arranged so as to be orthogonal to the display electrodes (lines) X2 and Y3 are divided into N blocks for each of a plurality of lines, and voltage sources VaK (K = 1, 2) that are different for each block. , 3, ... N) 7 are connected. Similarly to the case of the
[0025]
2 shows pulse voltage waveforms Vx5, Vy6, and VaK (K = 1, KK) of voltage sources for driving the three electrodes (lines) shown in FIG. 1, that is, the display electrode X2, the display electrode Y3, and the address electrode A4. 2,3, ... N) 7.
[0026]
Pulse voltage waveforms Vx5 and Vy6 are cases where negative pulse voltages are alternately used in the sustain (discharge light emission) period. The address voltage waveform VaK7 has the same polarity (negative pulse) and timing (falling time) as the pulse voltage waveform Vy6 of the Y electrode that is also the Y scan electrode. As a result, the peak value of the current flowing through the drive IC pin connected to the Y electrode (line) is reduced, and the current capacity of a diode or the like formed inside the IC is reduced.
[0027]
Further, the pulse voltage waveform Vy6 of the Y electrode is changed by changing the peak value of the address voltage waveform VaK7 for each block of the address electrode (line) 4, thereby controlling the discharge delay time td between the display electrodes. Thereby, the current peak value flowing through one line of the Y electrode (line) can be greatly suppressed without reducing the current peak value in one cell. It is preferable that the peak value is gradually increased toward the address voltage waveforms Va1 to Van. Thereby, it is possible to cope with an increase in the current peak value required for narrow pulse discharge or the like without increasing the current capacity of devices such as drive ICs and diodes and elements.
[0028]
FIG. 3 is a cross-sectional view of one cell of the
[0029]
FIG. 5 shows a modification of the three-electrode structure of display electrodes X13 and Y14 and address electrode A15, and shows a cross-sectional view of one cell. Although the phosphor is applied to the actual side wall of the partition wall, it is omitted in FIG. In the structure, the capacity Cay16 is larger than the capacity Cax17 and Cxy18 by several times. The display electrodes X13 and Y14 have a counter discharge electrode structure and are formed on the
[0030]
When the capacitance Cay16 increases, the voltage level of the address voltage VaK7 is set to a peak value almost equal to the pulse voltage waveform Vy6 of the Y electrode from the equation (5), so that an appropriate discharge delay time td is obtained while reducing reactive power. Has been obtained. The reduction in power consumption (reactive power reduction) for this condition is less than a fraction as is apparent from the above-described equations (6) and (7).
[0031]
FIG. 6 shows another modification of the three-electrode structure of display electrodes X23 and Y24 and address electrode A25, and shows a cross-sectional view of one cell. Unlike FIG. 3, this is a case in which all three electrodes are formed on the
[0032]
FIG. 7 shows pulse voltage waveforms Vx29, Vy30, VaK (K = 1, 2, 3,... N) 31 for driving the three-electrode structure of the
FIG. 8 shows another embodiment. Pulse voltage waveforms Vx32 and Vy33 of voltage sources for driving the three electrodes (lines) shown in FIG. 1, that is, the display electrode X2, the display electrode Y3, and the address electrode A4, respectively. VaK (K = 1, 2, 3,... N) 34 is shown.
[0033]
Pulse voltage waveforms Vx32 and Vy33 are cases where negative pulse voltages are alternately used in the sustain (discharge light emission) period. The address voltage waveform VaK (K = 1, 2, 3,... N) 34 that is different for each block has the same polarity (negative pulse) as the pulse voltage waveform Vy33 of the Y electrode, and the voltage amplitude is constant. However, the delay time tK (K = 1, 2, 3,... N; t1 = 0) 35 for determining the falling timing is changed. Thus, similarly to the case where the voltage amplitude of the pulse voltage waveform VaK7 of the A electrode shown in FIG. 2 is changed, the pulse voltage waveform Vy33 of the Y electrode (line) is changed for each block, and the discharge between the display electrodes is performed. The delay time td is controlled. In some cases, not only the pulse voltage waveform Vy33 but also the pulse voltage waveform Vx32 are changed in the same manner.
[0034]
FIG. 9 shows another embodiment, and pulse voltage waveforms Vx36, Vy37 of voltage sources for driving the three electrodes (lines) shown in FIG. 1, that is, the display electrode X2, the display electrode Y3, and the address electrode A4, respectively. VaK (K = 1, 2, 3,... N) 38 is shown.
[0035]
Pulse voltage waveforms Vx36 and Vy37 are obtained when a negative pulse voltage is alternately used in the sustain (discharge light emission) period. The address voltage waveform VaK (K = 1, 2, 3,... N) 38 that is different for each block has the same polarity (negative pulse) as the pulse voltage waveform Vy37 of the Y electrode, and the voltage amplitude is constant. Although the falling timing is the same, the rising time trK (K = 1, 2, 3,... N) 39 is changed. As a result, similarly to the case where the voltage amplitude of the A electrode pulse voltage waveform VaK7 shown in FIG. 2 is changed, the Y electrode pulse voltage waveform Vy37 is changed to control the discharge delay time td between the display electrodes. ing. Not only the pulse voltage waveform Vy37 but also the pulse voltage waveform Vx39 can be changed and used in the same manner.
[0036]
【The invention's effect】
According to the present invention, even if the drive current peak value of the display electrode is increased at the 1 cell level during the discharge light emission period of the plasma display panel, it can be reduced and suppressed at the 1 line level. There is an effect that the mounting area can be reduced. Moreover, since the apparent capacity CayK can be reduced at the same time, there is an effect that reactive power (charging energy) can be reduced.
[Brief description of the drawings]
FIG. 1 is a driving circuit diagram for causing a plasma display panel according to the present invention to emit and discharge a display;
FIG. 2 is a timing chart of pulse voltage waveforms for driving a plasma display panel used in the present invention.
FIG. 3 is a cross-sectional view showing an electrode structure of one cell of a plasma display panel used in the present invention.
FIG. 4 is a model diagram equivalently showing a driving circuit for emitting and discharging a plasma display panel according to the present invention.
FIG. 5 is a cross-sectional view showing an electrode structure of one cell of another plasma display panel used in the present invention.
FIG. 6 is a cross-sectional view showing an electrode structure of one cell of another plasma display panel used in the present invention.
FIG. 7 is a timing chart of pulse voltage waveforms for driving another plasma display panel used in the present invention.
FIG. 8 is a timing chart of pulse voltage waveforms for driving another plasma display panel used in the present invention.
FIG. 9 is a timing chart of pulse voltage waveforms for driving another plasma display panel used in the present invention.
FIG. 10 is a characteristic curve diagram showing a relationship (Vt curve) between an applied voltage and a discharge delay time used in the present invention.
[Explanation of symbols]
1 ...
3, 14, 24 ... Y electrode (line)
4, 15, 25 ... A electrode (line)
5, 29, 32, 36 ... pulse voltage waveform Vx
6, 30, 33, 37 ... pulse voltage waveform Vy (VyK)
7, 31, 34, 38 ... address voltage waveform VaK (Va)
10, 18 ... Interelectrode capacitance Cxy
11, 17, 28 ... Interelectrode capacitance Cax
12, 16, 27 ... Interelectrode capacitance Cay
19:
39 ... rise time trK
42 ... Curve (Vt curve)
43: Dispersion width ΔV of discharge voltage
44: Dispersion width Δtd of discharge delay
Claims (4)
第二の表示電極と、
前記第一の表示電極または前記第二の表示電極と交差するアドレス電極とを有するプラズマディスプレイパネルを有する画像表示装置であって、
前記第一の表示電極と前記第二の表示電極との間で放電を行うサステイン期間において、
前記アドレス電極が複数ライン毎にＮブロック化され（Ｎ≧２の整数）、
前記アドレス電極のブロック毎に異なる電圧レベルのパルス電圧波形が印加されたことを特徴とする画像表示装置。A first display electrode;
A second display electrode;
An image display device having a plasma display panel having an address electrode intersecting with the first display electrode or the second display electrode,
In a sustain period in which discharge is performed between the first display electrode and the second display electrode,
The address electrode is divided into N blocks for each of a plurality of lines (N ≧ 2),
An image display device, wherein a pulse voltage waveform having a different voltage level is applied to each block of the address electrodes.
第二の表示電極と、
前記第一の表示電極または前記第二の表示電極と交差するアドレス電極とを有するプラズマディスプレイパネルを有する画像表示装置であって、
前記第一の表示電極と前記第二の表示電極との間で放電を行うサステイン期間において、
前記アドレス電極が複数ライン毎にＮブロック化され（Ｎ≧２の整数）、
前記アドレス電極のブロック毎に異なる遅延時間を持つパルス電圧波形が印加されたことを特徴とする画像表示装置。A first display electrode;
A second display electrode;
An image display device having a plasma display panel having an address electrode intersecting with the first display electrode or the second display electrode,
In a sustain period in which discharge is performed between the first display electrode and the second display electrode,
The address electrode is divided into N blocks for each of a plurality of lines (N ≧ 2),
An image display device, wherein a pulse voltage waveform having a different delay time is applied to each block of the address electrodes.
第二の表示電極と、
前記第一の表示電極または前記第二の表示電極と交差するアドレス電極とを有するプラズマディスプレイパネルを有する画像表示装置であって、
前記第一の表示電極と前記第二の表示電極との間で放電を行うサステイン期間において、
前記アドレス電極が複数ライン毎にＮブロック化され（Ｎ≧２の整数）、
前記アドレス電極のブロック毎に異なる立ち上がり時間もしくは立ち下がり時間を持つパルス電圧波形が印加されたことを特徴とする画像表示装置。A first display electrode;
A second display electrode;
An image display device having a plasma display panel having an address electrode intersecting with the first display electrode or the second display electrode,
In a sustain period in which discharge is performed between the first display electrode and the second display electrode,
The address electrode is divided into N blocks for each of a plurality of lines (N ≧ 2),
An image display device, wherein a pulse voltage waveform having a different rise time or fall time is applied to each block of address electrodes.
前記アドレス電極に印加するパルス電圧波形の極性が前記第一の表示電極または前記第二の表示電極に印加するパルス電圧波形の極性と同じであることを特徴とする画像表示装置。In the image display device according to any one of claims 1 to 3,
An image display device, wherein a polarity of a pulse voltage waveform applied to the address electrode is the same as a polarity of a pulse voltage waveform applied to the first display electrode or the second display electrode.
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