JP4369684B2 - Multilayer wiring board and manufacturing method thereof - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、多層配線基板とその製造方法に係り、特に半導体チップを搭載するための高密度配線がなされた多層配線基板と、このような多層配線基板を製造するための製造方法に関する。
【0002】
【従来の技術】
【特許文献1】
特開平9−130050号公報
【特許文献2】
特開2003−23251号公報
近年、電子機器の高機能化、小型化、軽量化が進む中で、半導体パッケージの小型化、多ピン化、外部端子のファインピッチ化が求められており、高密度配線基板の要求がますます強くなっている。このため、LSIを直接プリント配線基板に実装したり、あるいはCSP(Chip Size Package)、BGA(Ball grid Array)をプリント配線基板に実装するようになってきた。そして、プリント配線基板も高密度化に対応するために、配線およびビアを1層づつ電気絶縁層を介してコア基板に多層に積み上げていくビルドアップ法で製作した多層配線基板を使用するようになってきた。
【0003】
従来の一般的なビルドアップ多層配線基板では、絶縁基板にドリルでスルーホールを設け、このスルーホール内側に金属めっきを施し、スルーホール内に樹脂または導電性ペーストを充填して形成されたコア基板が使用されていた(特許文献1)。このコア基板は、スルーホールを介して表裏が導通されたものであり、このコア基板上に配線を電気絶縁層を介して多層に積み上げることで多層配線基板が作製されていた。また、最近では、樹脂を充填したスルーホールに蓋めっき(スルーホールの開口部分を塞ぐようにめっき層を形成すること)を行い、上記の蓋めっき部分の直上にビアを配置し、さらに、このビア上にビアを配置するスタック構造の多層配線基板が開発されている(特許文献2)。
【0004】
【発明が解決しようとする課題】
しかし、従来のスルーホールの形成はドリル加工で行っていたため、スルーホールの開口径はドリル径よりも小さくすることができず、微細なドリルを用たドリル加工では、ドリルの破損頻度が高いものであった。このため、スルーホールの微細化が困難であり、配線設計の自由度が限定されるという問題があった。
また、樹脂を充填したスルーホールに蓋めっきを行った構造では、使用する絶縁基板の熱収縮・熱膨張によって、スルーホール内部に充填した樹脂が伸縮し、これにより、蓋めっき部分に形成されたビアに応力が集中し易く、接続信頼性が低いという問題もあった。
本発明は、上記のような実情に鑑みてなされたものであり、配線設計の自由度が高く高密度配線が可能な多層配線基板と、このような多層配線基板を簡便に製造するための製造方法を提供することを目的とする。
【0005】
【課題を解決するための手段】
このような目的を達成するために、本発明は、コア基板上に電気絶縁層を介して2層以上の配線を有する多層配線基板において、コア基板は導電性物質が充填され表裏の導通がなされた複数のスルーホールを備えたシリコンコア基板であり、前記スルーホールは開口径が10〜30μmの範囲内、ピッチが開口径の2倍の長さであり、スルーホール間の最小スペースが10μmであり、前記スルーホール内壁面には導電性物質拡散防止層が設けられており、電気絶縁層を介してコア基板上に形成された1層目の配線は、ビアを介して前記スルーホール内に充填された導電性物質に接続されているような構成とした。
【0006】
本発明の好ましい態様として、前記導電性物質拡散防止層は窒化チタン薄膜であるような構成とした。
本発明の好ましい態様として、前記導電性物質は、電解めっきによりスルーホール内に形成された銅であるような構成、あるいは、前記導電性物質は、スルーホール内に形成された導電性ペーストであるような構成とした。
本発明の好ましい態様として、前記コア基板の厚みは、50〜725μmの範囲内であるような構成とした。
【0007】
また、本発明は、コア基板上に電気絶縁層を介して2層以上の配線を有する多層配線基板の製造方法において、コア基板用のシリコンコア材の一方の面から、プラズマを利用したドライエッチングにより開口径が10〜30μmの範囲内、ピッチが開口径の2倍の長さであり、微細孔間の最小スペースが10μmである微細孔を所定の深さまで穿設する工程と、少なくとも前記微細孔の内壁面にプラズマを利用したMO−CVD法により導電性物質拡散防止層を形成し、該導電性物質拡散防止層上に下地導電層を形成する工程と、前記微細孔内に導電性物質を充填する工程と、前記シリコンコア材の他方の面を研磨して前記微細孔を露出させることによりスルーホールを形成し、前記導電性物質によりスルーホールを介した表裏の導通がとられたコア基板とする工程と、該コア基板上に、スルーホール内に充填された導電性物質に接続するようにビアを形成すると同時に、電気絶縁層を介した1層目の配線を形成する工程と、を有するような構成とした。
【0008】
さらに、本発明は、コア基板上に電気絶縁層を介して2層以上の配線を有する多層配線基板の製造方法において、コア基板用のシリコンコア材の一方の面から、プラズマを利用したドライエッチングにより開口径が10〜30μmの範囲内、ピッチが開口径の2倍の長さであり、微細孔間の最小スペースが10μmである微細孔を所定の深さまで穿設する工程と、前記シリコンコア材の他方の面を研磨して前記微細孔を露出させスルーホールを形成する工程と、少なくとも前記スルーホールの内壁面にプラズマを利用したMO−CVD法により導電性物質拡散防止層を形成し、該導電性物質拡散防止層上に下地導電層を形成する工程と、前記スルーホール内に導電性物質を充填して表裏の導通がとられたコア基板とする工程と、該コア基板上に、スルーホール内に充填された導電性物質に接続するようにビアを形成すると同時に、電気絶縁層を介した1層目の配線を形成する工程と、を有するような構成とした。
【0010】
上記のように、本発明の多層配線基板では、スルーホールの開口径が10〜100μmの範囲内にあるので、スルーホールの狭ピッチ化がなされても、スルーホール間のスペースが確保され、また、スルーホール内壁面に設けられた導電性物質拡散防止層は、スルーホール内部に充填された導電性物質がコア基板中に拡散して隣接するスルーホール間での短絡を防止する作用をなし、本発明の製造方法では、プラズマを利用したドライエッチングにより微細孔を形成するので、開口径の小さいスルーホールの形成が可能となる。
【0011】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
多層配線基板
図1は、本発明の多層配線基板の一実施形態を示す部分縦断面図である。図1において、本発明の多層配線基板1は、コア基板2と、このコア基板2の表面2a上に電気絶縁層を介して形成された配線と、裏面2b上に電気絶縁層を介して形成された配線と、を備えている。
多層配線基板1を構成するコア基板2は、コア材2′に複数のスルーホール4が形成されたものであり、各スルーホール4には導電性物質7が充填され、この導電性物質7によりスルーホール4を介した表面2aと裏面2bの導通がなされている。
【0012】
コア基板2に形成されたスルーホール4の開口径は、10〜100μm、好ましくは10〜30μmの範囲内である。スルーホールの開口径が上記の範囲未満であると、スルーホール形成加工が困難となり、また、上記の範囲を超えると、スルーホールの密度を高くしたり、スルーホールの形成数を多くすることに限度があり好ましくない。スルーホール4の内壁面には導電性物質拡散防止層5が設けられており、図示例のコア基板2では、導電性物質拡散防止層5と導電性物質7との間に下地導電層6が介在している。
コア基板2の厚みは、50〜725μm、好ましくは300〜625μmの範囲内である。コア基板2の厚みが50μm未満であると、支持体として充分な強度を保持できず、725μmを超えると、半導体装置の薄型化に支障を来たすことになり好ましくない。
【0013】
コア基板2の表面2a上に形成された配線は、図示例では多層配線であり、コア基板2の表面2a上に電気絶縁層11aを介しビア13aにてスルーホール4内の導電性物質7に接続されるように形成された1層目の配線12aと、この1層目の配線12a上に2層目の電気絶縁層11bを介しビア13bにて所定の1層目配線12aに接続されるように形成された2層目の配線12bと、この2層目の配線12b上に3層目の電気絶縁層11cを介しビア13cにて所定の2層目配線12bに接続されるように形成された3層目の配線12cとからなる。
また、コア基板2の裏面2b上に形成された配線は、図示例では単層配線であり、コア基板2の裏面2b上に電気絶縁層15を介しビア17にてスルーホール4内の導電性物質7に接続されるように形成された配線16である。
【0014】
尚、各配線12a,12b,12c,16および各ビア13a,13b,13cは下地金属層を介して、導電性物質7上、下層の電気絶縁層上、ビア上に形成されていてもよい。この下地着金属層は、例えば、銅、銀等の薄膜とすることができる。
【0015】
上述のような本発明の多層配線基板1では、スルーホール4内部に導電性物質7が充填され、この導電性物質7に接続するビア13a,17を介して1層目の配線12a,16が形成された構造、すなわち、スルーホール4直上にビア13a,17を備える構造であるため、多層配線の配線設計の自由度を高くすることができる。また、スルーホール4内には樹脂が充填されていないので、スルーホール4直上に配置されたビア13a,17へのコア基板2の熱収縮や熱膨張による応力集中が発生し難く、接続信頼性が高いものとなる。さらに、スルーホール4の狭ピッチ化が可能であるとともに、スルーホール4間のスペースの確保が容易であり、このスペースに必要な配線を形成することができるので、所望の高密度配線をより少ない層数で形成することができ、薄型の半導体装置の製造が可能となる。また、スルーホール4の内壁面に設けられた導電性物質拡散防止層5によって、スルーホール内部に充填された導電性物質7や下地導電層6の構成物質がコア基板2中に拡散することが阻止されるので、スルーホール4の狭ピッチ化を進めても隣接するスルーホール4間の短絡を防止することができる。
【0016】
本発明の多層配線基板1を構成するコア基板2は、例えば、シリコン、ガラス等のコア材2′を用いて作製することができる。尚、コア基板2の表面2a、裏面2bには、必要に応じて二酸化珪素、窒化珪素等の電気絶縁膜が形成されてもよい。
スルーホール4の内壁面に形成される導電性物質拡散防止層5は、緻密であり、コア基板2中への導電性物質の拡散を防止し得る薄膜であれば特に制限はなく、例えば、窒化チタン、チタン、クロム等の薄膜層とすることができる。この導電性物質拡散防止層5の厚みは、例えば、10〜50nmの範囲で設定することができる。このような導電性物質拡散防止層5は、スルーホール4の内壁面と下地導電層6との密着層も兼ねることができる。
【0017】
また、コア基板2の各スルーホール4に充填された導電性物質7としては、例えば、フィルド電解めっきによりスルーホール内に形成された銅等の導電性金属とすることができる。また、銅粒子、銀粒子等の導電性粒子を含有した導電性ペーストを用いることができる。但し、導電性ペーストを導電性物質7として用いる場合、コア基板2の熱収縮や熱膨張によるビア13a,17への応力集中を抑制するために、導電性粒子の含有率が80体積%以上であることが好ましい。
また、導電性物質拡散防止層5と導電性物質7との間に介在する下地導電層6は、例えば、銅、銀、ニッケル等からなる薄膜であってよく、導電性物質7と同種の材料、あるいは、異なる材料のいずれでもよい。この下地導電層6の厚みは、例えば、50〜300nmの範囲で設定することができる。
【0018】
コア基板2の表面2a上の1層目の配線12a、2層目の配線12b、3層目の配線12cの材質、ビア13a,13b,13cの材質、および、裏面2b上の配線16の材質、ビア17の材質は、例えば、銅、ニッケル等の導電性材料とすることができる。このような各層の配線の厚みは、例えば、3〜20μmの範囲で設定することができ、ビアの径は、例えば、20〜100μmの範囲で設定することができる。
また、電気絶縁層11a,11b,11cおよび電気絶縁層15の材質は、エポキシ樹脂、ベンゾシクロブテン樹脂、カルド樹脂、ポリイミド樹脂,フルオレン等の有機絶縁性材料とすることができる。このような電気絶縁層の厚みは、例えば、3〜20μmの範囲で設定することができる。
【0019】
尚、上述の実施形態では、コア基板2の表面2aに配線12a,12b,12cが形成され、裏面に配線16が形成されているが、本発明ではコア基板に形成する配線層の積層数には制限はない。
また、本発明の多層配線基板は、最表面層の配線を、半導体チップ搭載用の端子パッドを有するものとすることができる。さらに、このような端子パッドの表面に半田層を備えるものであってもよい。
【0020】
多層配線基板の製造方法
次に、本発明の多層配線基板の製造方法を図面を参照しながら説明する。
図2乃至図4は、本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
本発明の多層配線基板の製造方法では、コア基板用のコア材2′の一方の面2′aに所定の開口21aを有するマスクパターン21を形成し、このマスクパターン21をマスクとしてプラズマを利用したドライエッチング法であるICP−RIE(Inductive Coupled Plasma - Reactive Ion Etching)によりコア材2′に所定の深さで微細孔4′を穿設する(図2(A))。
コア材2′は、例えば、シリコン、ガラス等を使用することができる。
【0021】
また、マスクパターン21は、ドライエッチング耐性のある材料を用いて形成することができ、例えば、ノボラック樹脂を用いたポジ型レジストを使用して形成することができる。また、コア材2′に比べエッチング選択比が小さい(エッチング速度が小さい)材料、例えば、シリコンからなるコア材2′に対して、酸化シリコン、窒化シリコン等を使用してマスクパターン21を形成することができる。
形成する微細孔4′の開口径は、10〜100μm、好ましくは10〜30μmの範囲内で適宜設定することができる。また、微細孔4′の深さは、作製するコア基板の厚み(50〜725μm)を考慮して設定することができ、例えば、70〜745μmの範囲内で適宜設定することができる。本発明の製造方法では、スルーホール用の微細孔4′をプラズマを利用したドライエッチング法により形成するので、開口径の小さいスルーホールの形成が可能となる。
【0022】
次に、コア材2′からマスクパターン21を除去し、絶縁層3をコア材2′の表面および微細孔4′の内壁面に成膜する(図2(B))。この絶縁層3は、コア材2′がシリコンである場合には、熱酸化を施すことにより形成された酸化珪素膜であってよい。また、シリコンおよび他の材質のコア材2′に対して、プラズマCVD(Chemical Vapor Deposition)で形成した酸化シリコン膜、窒化シリコン膜を絶縁層3としてもよい。このような絶縁層3の厚みは、例えば、500〜1000nmの範囲で設定することができる。
次に、この絶縁層3上に導電性物質拡散防止層5を形成し、この導電性物質拡散防止層5上に下地導電層6を形成する(図2(C))。導電性物質拡散防止層5は、窒化チタン、チタン、クロム等からなる薄膜とすることができる。このような導電性物質拡散防止層5や下地導電層6は、例えば、プラズマを利用したMO−CVD(Metal Organic - Chemical Vapor Deposition)やスパッタリング法により形成することができ、特に微細孔4′の開口径が30μm以下の場合には、プラズマを利用したMO−CVDにより形成することが好ましい。
【0023】
次に、微細孔4′内に導電性物質7を充填する(図3(A))。ここでは、下地導電層6を給電層として、フィルド電解めっきにより微細孔4′内に銅、ニッケル等の導電性物質7を充填することができる。また、微細孔4′内に、導電性ペーストをスクリーン印刷等の方法により導電性物質7として充填してもよい。使用する導電性ペーストは、銅粒子、銀粒子等の導電性粒子を80体積%以上含有した導電性ペーストであることが望ましい。
【0024】
次に、コア材2′上の余分な導電性物質7を研磨して除去し、微細孔4′内のみに導電性物質7を残す。また、コア材2′の他方の面2′bを研磨して、微細孔4′を露出させてスルーホール4を形成する。これにより、スルーホール4内に充填された導電性物質7による表裏の導通がとられたコア基板2が得られる。次いで、上記の研磨がなされたコア材2′の両面に絶縁層3′を形成し、その後、この絶縁層3′にパターンエッチングを行って、スルーホール4内に充填された導電性物質7が露出するような開口を形成する(図3(B))。絶縁層3′は、反応性スパッタリング、プラズマCVD等により形成した酸化シリコン等の無機酸化膜、窒化シリコン等の無機窒化膜とすることができる。このような絶縁層3′の厚みは、例えば、500〜1000nmの範囲で設定することができる。また、この絶縁層3′に対するパターンエッチングは、所望のレジストパターンを形成した後、無機酸化膜であればフッ化水素を用いたウエットエッチングにより、また、無機窒化膜であれば、CF4/O2、CF4/O2/H2、SiF4/O2、NF3/O2、CF4、C2F6、C3/F8、CHF3等のガスによるプラズマドライエッチングにより行うことができる。
【0025】
次に、コア基板2の両面に1層目の配線の電気絶縁層として、感光性絶縁材料を塗布し、所定のパターンで露光して現像することにより、電気絶縁層11a,15を形成する。その後、この電気絶縁層11a,15を覆うように、下地金属層12′a,16′を形成する(図3(C))。
電気絶縁層11a,15は、例えば、ベンゾシクロブテン、ポリイミド、フルオレン等の感光性絶縁材料を使用して形成することができ、その厚みは、例えば、3〜20μmの範囲で設定することができる。
下地金属層12′a,16′は、スパッタリング法等により形成した薄膜であってよく、例えば、銅、銀等の薄膜であってよい。また、下地金属層12′a,16′の構造を、上記のような薄膜と、クロム、チタン、窒化チタン等の密着膜との積層構造としてもよい。このような下地金属層の厚みは、例えば、50〜350nmの範囲で設定することができる。
【0026】
次に、電気絶縁層11a,15上にレジストパターン22を形成する(図4(A))。このレジストパターン22は、スルーホール4内に充填された導電性物質7上の下地金属層12′a,16′が露出するような開口22aを有している。
次いで、このジストパターン22をマスクとし、下地金属層12′a,16′を給電層として電解めっきを行い、その後、レジストパターン22を除去する。これにより、スルーホール4内に充填された導電性物質7にビア13aを介して接続された配線12aと、ビア17を介して接続された配線16とを形成する(図4(B))。このような配線、ビアの材質は、例えば、銅、ニッケル等の導電性材料を使用することができる。
【0027】
その後、電気絶縁層11a,15上に存在している余分な下地金属層12′a,16′を除去する。これにより、コア基板2の両面に電気絶縁層を介した1層目の配線が形成され、この配線は、スルーホール4内に充填された導電性物質7にビアを介して接続されたものとなる(図4(C))。
その後、図3(C)〜図4(C)の工程を繰り返すことにより、コア基板2の表面2a側および/または裏面2b側に、更に任意の層数の配線を形成して、所望の多層配線基板を得ることができる。
【0028】
図5乃至図7は、本発明の多層配線基板の製造方法の他の実施形態を示す工程図である。
本発明の多層配線基板の製造方法では、まず、コア基板用のコア材2′の一方の面2′aに所定の開口21aを有するマスクパターン21を形成し、このマスクパターン21をマスクとしてプラズマを利用したドライエッチング法であるICP−RIE(Inductive Coupled Plasma - Reactive Ion Etching)によりコア材2′に所定の深さで微細孔4′を穿設する(図5(A))。コア材2′の材質、マスクパターン21の材質、形成方法、および、微細孔4′の穿設方法、開口径は、上述の製造方法の実施形態と同様とすることができる。
次に、コア材2′からマスクパターン21を除去し、コア材2′の他方の面2′bを研磨して、微細孔4′を露出させてスルーホール4を形成する。その後、絶縁層3をコア材2′の両面およびスルーホール4の内壁面に成膜する(図5(B))。この絶縁層3の形成は、上述の製造方法の実施形態における絶縁層3の形成と同様とすることができる。
【0029】
次に、この絶縁層3上に導電性物質拡散防止層5を形成し、この導電性物質拡散防止層5上に下地導電層6を形成する(図5(C))。導電性物質拡散防止層5、下地導電層6の形成は、上述の製造方法の実施形態におけるこれらの層の形成と同様とすることができる。
次に、スルーホール4内に導電性物質7を充填し、コア材2′上の余分な導電性物質7を研磨して除去することにより、スルーホール4内のみに導電性物質7を残す。これにより、スルーホール4内に充填された導電性物質7による表裏の導通がとられたコア基板2が得られる(図6(A))。ここでは、スルーホール4内に、導電性ペーストをスクリーン印刷等の方法により導電性物質7として充填する。使用する導電性ペーストは、銅粒子、銀粒子等の導電性粒子を80体積%以上含有した導電性ペーストであることが望ましい。
【0030】
次に、コア基板2の両面に1層目の配線の電気絶縁層として、感光性絶縁材料を塗布し、所定のパターンで露光して現像することにより、電気絶縁層11a,15を形成する(図6(B))。電気絶縁層11a,15の形成は、上述の実施形態と同様とすることができる。
次に、電気絶縁層11a,15を覆うように、下地金属層12′a,16′を形成し、電気絶縁層11a,15上にレジストパターン22を形成する(図6(C))。このレジストパターン22は、スルーホール4内に充填された導電性物質7上の下地金属層12′a,16′が露出するような開口22aを有している。下地金属層12′a,16′の形成、レジストパターン22の形成は、上述の実施形態と同様とすることができる。
【0031】
次いで、このジストパターン22をマスクとし、下地金属層12′a,16′を給電層として電解めっきを行い、その後、レジストパターン22を除去する。これにより、スルーホール4内に充填された導電性物質7にビア13aを介して接続された配線12aと、ビア17を介して接続された配線16とを形成する(図7(A))。その後、電気絶縁層11a,15上に露出している余分な下地金属層12′a,16′を除去する。これにより、コア基板2の両面に電気絶縁層を介した1層目の配線を形成され、この配線は、スルーホール4内に充填された導電性物質7にビアを介して接続されたものとなる(図7(B))。上記の配線、ビアの材質は、例えば、銅、ニッケル等の導電性材料を使用することができる。
その後、図6(B)〜図7(B)の工程を繰り返すことにより、コア基板2の表面2a側および/または裏面2b側に、更に任意の層数の配線を形成して、所望の多層配線基板を得ることができる。
【0032】
【実施例】
次に、具体的実施例を挙げて本発明を更に詳細に説明する。
[実施例1]
コア材として、厚み625μm、直径150mmのシリコン基板を準備し、このコア材の一方の面にノボラック系のポジ型レジスト材料(東京応化工業(株)製PMER−P−LA900PM)を塗布し、スルーホール形成用のフォトマスクを介して露光、現像した。これにより、開口径が10μm、30μm、100μmの3種の円形開口を有し、開口径10μmの開口が20μmピッチ、開口径30μmの開口が60μmピッチ、開口径100μmの開口が200μmピッチで、それぞれ形成されたマスクパターンを形成した。
【0033】
次に、このマスクパターンをマスクとして、コア材にICP−RIE(Inductive Coupled Plasma - Reactive Ion Etching)によりドライエッチングを行い複数の微細孔を形成した。この微細孔の深さは約350μmとした。
次に、不要なマスクパターンを除去し、洗浄後、熱酸化(1050℃、20分間)を施して、厚み800nmの絶縁層をコア材の両面と微細孔の内壁面に形成した。
【0034】
次に、この絶縁層上に、プラズマを利用したMO−CVD(Metal Organic - Chemical Vapor Deposition)により、窒化チタンからなる厚み10nmの導電性物質拡散防止層を形成し、この導電性物質拡散防止層上に銅からなる厚み200nmの下地導電層を形成した。次いで、下地導電層を給電層として、下記組成のフィルドめっき液を使用しパルス電解めっき(DTサイクル10%、平均電流密度0.2A/dm2)を15時間行うことにより、コア基材表面に銅めっきを施し、微細孔内に銅を完全に充填した。
(フィルドめっき液の組成)
・硫酸 … 50g/L
・硫酸銅 … 200g/L
・塩素イオン … 50mg/L
・添加剤(上村工業(株)製 ESA21-A) … 2.5mL/L
・添加剤(上村工業(株)製 ESA21-B) … 10mL/L
【0035】
次に、コア材上の余分な銅被膜を研磨して除去し、その後、コア材の裏面を研磨して、微細孔を露出させてスルーホールを形成した。これにより、スルーホール内に充填されたフィルドめっき銅による表裏の導通がとられたコア基板が得られた。このコア基板は、開口径が10μm、30μm、100μmの3種のスルーホールを、開口径10μmが20μmピッチ、開口径30μmが60μmピッチ、開口径100μmが200μmピッチとなるように備えものであった。
次いで、上記の研磨により露出したコア材面に、反応性スパッタリングにより酸化シリコンからなる絶縁層(厚み100nm)を形成した。その後、この絶縁層上にレジストパターンを形成し、フッ化水素を用いたウエットエッチングにより、絶縁層に開口を形成した。この開口は、スルーホール内に充填された銅が露出するように形成した。
【0036】
次に、コア基板の両面に、感光性ベンゾシクロブテン(DOW社製Cyclotene-4024-40)を塗布し、所定のパターンで露光して現像し、硬化させることにより、1層目の配線の電気絶縁層(厚み10μm)を形成した。この電気絶縁層は、スルーホール内に充填された銅が露出するパターンであった。
次いで、電気絶縁層を覆うように、スパッタリング法によりクロム薄膜(厚み30nm)と銅薄膜(厚み200nm)の積層構造である下地金属層を形成した。
【0037】
次に、スルーホール内に充填されたフィルドめっき銅上に位置する下地金属層が露出するように、電気絶縁層上にレジストパターンを形成した。その後、このレジストパターンをマスクとし、下地金属層を給電層として電解めっきを行い、厚み4μmの銅層を形成した。次いで、レジストパターンを除去し、電気絶縁層上に露出している余分な下地金属層を除去した。この下地金属層の除去は、まず、過硫酸ナトリウム溶液にて銅薄膜を除去し、次いで、アルカリ性過マンガン酸ナトリウム溶液でクロム薄膜を除去した。これにより、スルーホール内に充填された導電性物質にビアを介して接続された配線を、コア基板の両面に形成した。上記の配線形成を繰り返すことにより、2層以上の配線を形成して、所望の多層配線基板を得ることができた。
【0038】
上記のようにして作製した多層配線基板に、下記の環境試験を施し、その後、各配線の接続を確認した結果、接続異常はみられず、接続信頼性が高いものであることが確認された。
(環境試験)
−55℃の条件で15分放置し、その後、125℃の条件で15分間放置することを1000サイクル繰り返す。
【0039】
[実施例2]
実施例1と同様のコア材を準備し、このコア材の一方の面にノボラック系のポジ型レジスト材料(東京応化工業(株)製PMER−P−LA900PM)を塗布し、スルーホール形成用のフォトマスクを介して露光、現像した。これにより、開口径が10μm、30μm、100μmの3種の円形開口を有し、開口径10μmの開口が20μmピッチ、開口径30μmの開口が60μmピッチ、開口径100μmの開口が200μmピッチで、それぞれ形成されたマスクパターンを形成した。
【0040】
次に、このマスクパターンをマスクとして、コア材にICP−RIE(Inductive Coupled Plasma - Reactive Ion Etching)によりドライエッチングを行い複数の微細孔を形成した。この微細孔の深さは約350μmとした。
次に、不要なマスクパターンを除去し後、コア材の裏面を研磨して、微細孔を露出させてスルーホールを形成した。次いで、洗浄後、熱酸化(1050℃、20分間)を施して、厚み800nmの絶縁層をコア材の両面とスルーホールの内壁面に形成した。
次に、この絶縁層上に、プラズマを利用したMO−CVD(Metal Organic - Chemical Vapor Deposition)により、窒化チタンからなる厚み10nmの導電性物質拡散防止層を形成し、この導電性物質拡散防止層上に銅からなる厚み200nmの下地導電層を形成した。
【0041】
次いで、スクリーン印刷により導電性ペースト(平均粒径2.5μmの銀コート銅粒子を85体積%含有)をスルーホール内に充填し、硬化処理(160℃、20分間)を施した。その後、コア材の表面上に盛り上がっている導電性ペーストを研磨により除去し、スルーホール内の導電性ペーストとコア材面が同一面となるようにした。これにより、開口径が10μm、30μm、100μmの3種のスルーホールを有し、各スルーホール内に充填された導電性ペーストからなる導電性物質による表裏の導通がとられたコア基板が得られた。
【0042】
次に、コア基板の両面に、感光性ベンゾシクロブテン(DOW社製Cyclotene-4024-40)を塗布し、所定のパターンで露光して現像し、硬化させることにより、1層目の配線の電気絶縁層(厚み10μm)を形成した。この電気絶縁層は、スルーホール内に充填された導電性ペーストが露出するパターンであった。
次いで、電気絶縁層を覆うように、スパッタリング法によりクロム薄膜(厚み30nm)と銅薄膜(厚み200nm)の積層構造である下地金属層を形成した。
【0043】
次に、スルーホール内に充填されたフィルドめっき銅上の下地金属層が露出するように、電気絶縁層上にレジストパターンを形成した。その後、このレジストパターンをマスクとし、下地金属層を給電層として電解めっきを行い、厚み4μmの銅層を形成した。次いで、レジストパターンを除去し、電気絶縁層上に露出している余分な下地金属層を除去した。この下地金属層の除去は、まず、過硫酸ナトリウム溶液にて銅薄膜を除去し、次いで、アルカリ性過マンガン酸ナトリウム溶液でクロム薄膜を除去した。これにより、スルーホール内に充填された導電性物質にビアを介して接続された配線を、コア基板の両面に形成した。
上記の配線形成を繰り返すことにより、2層以上の配線を形成して、所望の多層配線基板を得ることができた。
上記のようにして作製した多層配線基板に、実施例1と同様の環境試験を施し、その後、各配線の接続を確認した結果、接続異常はみられず、接続信頼性が高いものであることが確認された。
【0044】
[比較例]
コア材として、厚み800μmの樹脂基板(三菱ガス化学(株)製BTCCL−HL832)を準備し、この両面を研磨して厚みを300μmとした。このコア材にドリル加工を施し、開口径が100μmのスルーホールをピッチ200μmで形成、配列した。
次に、下記条件で無電解めっきにより、スルーホール内に銅からなる下地導電層(厚み1μm)を形成し、この下地導電層上に下記条件の電解銅めっきにより導電層(厚み4nm)を形成した。
【0045】
(無電解めっき条件)
・無電解めっき液 : シプレイ社製無電解銅めっき浴
・浴温度 : 室温
(電解銅めっき条件)
・電解めっき液組成:
荏原ユージライト(株)製CU-BRITE VFII A … 20mL/L
荏原ユージライト(株)製CU-BRITE VFII B …1.5mL/L
硫酸 … 50g/L
硫酸銅 … 200g/L
塩酸 … 40ppm
・電流密度 : 2A/dm2
・浴温度 : 25℃
【0046】
次いで、スクリーン印刷により樹脂ペースト(タツタ電線(株)製AE1650)をスルーホール内に充填し、硬化処理(160℃、60分間)を施した。その後、コア材の表面上に盛り上がっている樹脂ペーストを研磨により除去し、スルーホール内の樹脂ペーストとコア材面が同一面となるようにした。これにより、開口径が100μmのスルーホールを有し、スルーホール内に設けられた導電層による表裏の導通がとられたコア基板が得られた。
【0047】
次に、コア基板の両面に、スパッタリング法によりクロム薄膜(厚み30nm)と銅薄膜(厚み200nm)の積層構造である下地金属層を形成した。次いで、この下地金属層上にレジストパターンを形成した。このレジストパターンは、スルーホールに相当する部位の下地金属層が露出するような開口を有するものとした。次に、このジストパターンをマスクとし、下地金属層を給電層として電解めっきを行い、厚み4μmの銅層を形成した。次いで、レジストパターンを除去し、コア基板上に露出している余分な下地金属層を除去した。この下地金属層の除去は、まず、過硫酸ナトリウム溶液にて銅薄膜を除去し、次いで、アルカリ性過マンガン酸ナトリウム溶液でクロム薄膜を除去した。これにより、スルーホールに蓋めっきを形成した。
【0048】
次に、コア基板の両面に、感光性ベンゾシクロブテン(DOW社製Cyclotene-4024-40)を塗布し、所定のパターンで露光して現像し、硬化させることにより、1層目の配線の電気絶縁層(厚み10μm)を形成した。この電気絶縁層は、上記の蓋めっきが露出するパターンであった。
次いで、電気絶縁層を覆うように、スパッタリング法によりクロム薄膜(厚み30nm)と銅薄膜(厚み200nm)の積層構造である下地金属層を形成した。
【0049】
次に、蓋めっき上に位置する下地金属層が露出するように、電気絶縁層上にレジストパターンを形成した。その後、このレジストパターンをマスクとし、下地金属層を給電層として電解めっきを行い、厚み4μmの銅層を形成した。次いで、レジストパターンを除去し、電気絶縁層上に露出している余分な下地金属層を除去した。この下地金属層の除去は、まず、過硫酸ナトリウム溶液にて銅薄膜を除去し、次いで、アルカリ性過マンガン酸ナトリウム溶液でクロム薄膜を除去した。これにより、スルーホール上に形成された蓋めっきにビアを介して接続された配線を、コア基板の両面に形成した。
【0050】
上記の配線形成を繰り返すことにより、2層以上の配線を形成して、所望の多層配線基板を得ることができた。
上記のようにして作製した多層配線基板に、実施例1と同様の環境試験を施し、その後、各配線の接続を確認した結果、接続異常がみられ、接続信頼性が低いものであることが確認された。
【0051】
【発明の効果】
以上詳述したように、本発明によれば、スルーホールの開口径が10〜100μmの範囲内にあるので、スルーホールの狭ピッチ化が可能であるとともに、スルーホール間のスペースの確保が容易であり、このスペースに必要な配線を形成することができ、所望の高密度配線をより少ない層数で形成することができ、薄型の半導体装置の製造が可能となる。また、スルーホール内部に導電性物質が充填され、この導電性物質に接続するビアを介して1層目の配線が形成された構造、すなわち、スルーホール直上にビアを備える構造であるため、多層配線の配線設計の自由度を高くすることができる。さらに、スルーホール内壁面に設けられた導電性物質拡散防止層によって、スルーホール内部に充填された導電性物質がコア基板中に拡散することが阻止されるので、スルーホールの狭ピッチ化を進めても隣接するスルーホール間の短絡を防止することができる。また、スルーホール内には樹脂が充填されていないので、スルーホール直上に配置されたビアへのコア基板の熱収縮や熱膨張による応力集中が発生し難く、接続信頼性が高いものとなる。
また、本発明の製造方法では、プラズマを利用したドライエッチングによりスルーホールを形成するので、開口径の小さいスルーホールの形成が可能となり、また、スルーホール直上にビアを形成し、このビアを介して1層目の配線をスルーホール内に充填された導電性物質に接続するので、多層配線の配線設計の自由度を高くすることができる。
【図面の簡単な説明】
【図1】本発明の多層配線基板の一実施形態を示す部分縦断面図である。
【図2】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【図3】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【図4】本発明の多層配線基板の製造方法の一実施形態を示す工程図である。
【図5】本発明の多層配線基板の製造方法の他の実施形態を示す工程図である。
【図6】本発明の多層配線基板の製造方法の他の実施形態を示す工程図である。
【図7】本発明の多層配線基板の製造方法の他の実施形態を示す工程図である。
【符号の説明】
1…多層配線基板
2…コア基板
2′…コア材
3,3′…絶縁層
4…スルーホール
4′…微細孔
5…導電性物質拡散防止層
6…下地導電層
7…導電性物質
11a,11b,11c,15…電気絶縁層
12a,12b,12c,16…配線
13a,13b,13c,17…ビア部
21…マスクパターン
22…レジストパターン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a multilayer wiring board and a manufacturing method thereof, and more particularly to a multilayer wiring board on which high-density wiring for mounting a semiconductor chip is made and a manufacturing method for manufacturing such a multilayer wiring board.
[0002]
[Prior art]
[Patent Document 1]
JP-A-9-130050
[Patent Document 2]
JP 2003-23251 A
In recent years, as electronic devices become more sophisticated, smaller, and lighter, semiconductor packages are required to be smaller, have more pins, and have finer pitches for external terminals, and there is an increasing demand for high-density wiring boards. It is getting stronger. For this reason, LSIs are directly mounted on a printed wiring board, or CSP (Chip Size Package) and BGA (Ball grid Array) are mounted on a printed wiring board. In order to cope with the higher density of the printed wiring board, a multilayer wiring board manufactured by a build-up method in which wiring and vias are stacked in layers on the core board through an electric insulating layer one by one is used. It has become.
[0003]
In a conventional general build-up multilayer wiring board, a core board is formed by providing a through hole in an insulating board with a drill, applying metal plating to the inside of the through hole, and filling the through hole with a resin or conductive paste. Has been used (Patent Document 1). The core substrate is electrically connected to the front and back through through holes, and a multilayer wiring substrate is produced by stacking wiring on the core substrate in multiple layers via an electrical insulating layer. In addition, recently, lid plating (forming a plating layer so as to close the opening of the through hole) is performed on the through hole filled with resin, and a via is disposed immediately above the lid plating portion. A multilayer wiring board having a stack structure in which vias are arranged on vias has been developed (Patent Document 2).
[0004]
[Problems to be solved by the invention]
However, since conventional through-hole formation was performed by drilling, the opening diameter of the through-hole cannot be made smaller than the drill diameter, and drilling with a fine drill has a high frequency of breakage. Met. For this reason, there is a problem that it is difficult to miniaturize the through hole and the degree of freedom in wiring design is limited.
In addition, in the structure in which the through hole filled with resin is plated with lid, the resin filled inside the through hole expands and contracts due to the thermal contraction and thermal expansion of the insulating substrate to be used, thereby forming the lid plating part. There is also a problem that stress is easily concentrated on the via and connection reliability is low.
The present invention has been made in view of the above circumstances, and has a multilayer wiring board capable of high-density wiring with a high degree of freedom in wiring design, and manufacturing for easily manufacturing such a multilayer wiring board. It aims to provide a method.
[0005]
[Means for Solving the Problems]
In order to achieve such an object, according to the present invention, in a multilayer wiring board having two or more wirings on a core substrate through an electric insulating layer, the core substrate is filled with a conductive material, and the front and back are made conductive. A silicon core substrate having a plurality of through holes, the through holes having an opening diameter in the range of 10 to 30 μm and a pitch ofTwice the diameter of the openingThe minimum space between the through holes is 10 μm, a conductive material diffusion prevention layer is provided on the inner wall surface of the through holes, and the first layer wiring formed on the core substrate via the electrical insulating layer is The structure is such that it is connected to a conductive material filled in the through hole through a via.
[0006]
As a preferred aspect of the present invention, the conductive substance diffusion prevention layer is configured to be a titanium nitride thin film.
As a preferred aspect of the present invention, the conductive material is configured to be copper formed in the through hole by electrolytic plating, or the conductive material is a conductive paste formed in the through hole. The configuration is as follows.
As a preferred aspect of the present invention, the core substrate has a thickness in the range of 50 to 725 μm.
[0007]
The present invention also provides a dry etching process using plasma from one surface of a silicon core material for a core substrate in a method for manufacturing a multilayer wiring substrate having two or more layers of wirings on an electrical insulating layer on a core substrate. The opening diameter is within the range of 10 to 30 μm, and the pitch isTwice the diameter of the openingForming a conductive material diffusion prevention layer by MO-CVD method using plasma on at least the inner wall surface of the micropores, and forming a micropore having a minimum space between micropores of 10 μm to a predetermined depth. A step of forming a base conductive layer on the conductive material diffusion prevention layer; a step of filling the fine holes with a conductive material; and polishing the other surface of the silicon core material to expose the fine holes. Forming a through-hole, and forming a core substrate in which conduction between the front and back sides through the through-hole is performed by the conductive material, and a conductive material filled in the through-hole on the core substrate. And a step of forming a first wiring through an electrical insulating layer simultaneously with forming a via so as to be connected.
[0008]
Furthermore, the present invention relates to a method for manufacturing a multilayer wiring board having two or more layers of wirings on an electrical insulating layer on a core substrate, and dry etching using plasma from one surface of a silicon core material for the core substrate. The opening diameter is within the range of 10 to 30 μm, and the pitch isTwice the diameter of the openingA step of drilling fine holes having a minimum space between the fine holes of 10 μm to a predetermined depth, a step of polishing the other surface of the silicon core material to expose the fine holes, and forming a through hole; Forming a conductive material diffusion prevention layer on at least the inner wall surface of the through hole by an MO-CVD method using plasma, and forming a base conductive layer on the conductive material diffusion prevention layer; and in the through hole A process of filling a conductive material into a core substrate that is electrically conductive on the front and back sides, and forming a via on the core substrate so as to connect to the conductive material filled in the through hole, and at the same time electrically insulating And a step of forming a first-layer wiring through the layers.
[0010]
As described above, in the multilayer wiring board of the present invention, since the opening diameter of the through holes is in the range of 10 to 100 μm, the space between the through holes is secured even if the pitch of the through holes is reduced. In addition, the conductive material diffusion prevention layer provided on the inner wall surface of the through hole serves to prevent a short circuit between adjacent through holes by diffusing the conductive material filled in the through hole into the core substrate, In the manufacturing method of the present invention, since the fine holes are formed by dry etching using plasma, it is possible to form a through hole having a small opening diameter.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
Multilayer wiring board
FIG. 1 is a partial longitudinal sectional view showing an embodiment of a multilayer wiring board according to the present invention. In FIG. 1, a multilayer wiring board 1 of the present invention is formed with a
A
[0012]
The opening diameter of the
The thickness of the
[0013]
The wiring formed on the
In addition, the wiring formed on the
[0014]
Each of the
[0015]
In the multilayer wiring board 1 of the present invention as described above, the
[0016]
The
The conductive material
[0017]
The
The underlying
[0018]
The material of the
The material of the electrical insulating
[0019]
In the above-described embodiment, the
In the multilayer wiring board of the present invention, the wiring on the outermost surface layer may have a terminal pad for mounting a semiconductor chip. Furthermore, a solder layer may be provided on the surface of such a terminal pad.
[0020]
Manufacturing method of multilayer wiring board
Next, the manufacturing method of the multilayer wiring board of this invention is demonstrated, referring drawings.
2 to 4 are process diagrams showing an embodiment of a method for manufacturing a multilayer wiring board according to the present invention.
In the method for manufacturing a multilayer wiring board according to the present invention, a
For example, silicon or glass can be used for the core material 2 '.
[0021]
The
The opening diameter of the
[0022]
Next, the
Next, a conductive substance
[0023]
Next, the
[0024]
Next, excess
[0025]
Next, a photosensitive insulating material is applied on both surfaces of the
The electrical insulating
The base metal layers 12′a and 16 ′ may be thin films formed by sputtering or the like, and may be thin films such as copper and silver, for example. Further, the structure of the base metal layers 12′a and 16 ′ may be a laminated structure of the thin film as described above and an adhesion film such as chromium, titanium, or titanium nitride. The thickness of such a base metal layer can be set in the range of 50 to 350 nm, for example.
[0026]
Next, a resist
Next, electrolytic plating is performed using the resist
[0027]
Thereafter, excess base metal layers 12'a and 16 'existing on the electrical insulating
Thereafter, by repeating the steps of FIG. 3C to FIG. 4C, an arbitrary number of wirings are formed on the
[0028]
5 to 7 are process diagrams showing another embodiment of the method for manufacturing a multilayer wiring board according to the present invention.
In the method for manufacturing a multilayer wiring board according to the present invention, first, a
Next, the
[0029]
Next, a conductive material
Next, the through
[0030]
Next, a photosensitive insulating material is applied to both surfaces of the
Next, base metal layers 12'a and 16 'are formed so as to cover the electrical insulating
[0031]
Next, electrolytic plating is performed using the resist
Thereafter, by repeating the steps of FIG. 6B to FIG. 7B, an arbitrary number of wirings are further formed on the
[0032]
【Example】
Next, the present invention will be described in more detail with specific examples.
[Example 1]
A silicon substrate having a thickness of 625 μm and a diameter of 150 mm is prepared as a core material, and a novolac-based positive resist material (PMER-P-LA900PM manufactured by Tokyo Ohka Kogyo Co., Ltd.) is applied to one side of the core material. It exposed and developed through the photomask for hole formation. Accordingly, there are three kinds of circular openings having an opening diameter of 10 μm, 30 μm, and 100 μm, openings having an opening diameter of 10 μm are 20 μm pitch, openings having an opening diameter of 30 μm are 60 μm pitch, and openings having an opening diameter of 100 μm are 200 μm pitch, respectively. The formed mask pattern was formed.
[0033]
Next, using this mask pattern as a mask, the core material was dry-etched by ICP-RIE (Inductive Coupled Plasma-Reactive Ion Etching) to form a plurality of fine holes. The depth of the fine holes was about 350 μm.
Next, unnecessary mask patterns were removed, and after cleaning, thermal oxidation (1050 ° C., 20 minutes) was performed to form 800 nm thick insulating layers on both surfaces of the core material and the inner wall surfaces of the fine holes.
[0034]
Next, a conductive material diffusion prevention layer having a thickness of 10 nm made of titanium nitride is formed on the insulating layer by MO-CVD (Metal Organic-Chemical Vapor Deposition) using plasma, and this conductive material diffusion prevention layer is formed. A base conductive layer made of copper and having a thickness of 200 nm was formed thereon. Next, pulse electroplating (DT cycle 10%, average current density 0.2 A / dm) using a filled plating solution having the following composition using the base conductive layer as a power feeding layer2) For 15 hours, the core substrate surface was plated with copper, and the micropores were completely filled with copper.
(Composition of filled plating solution)
・ Sulfuric acid: 50 g / L
・ Copper sulfate: 200 g / L
・ Chlorine ion: 50mg / L
・ Additive (ESA21-A, manufactured by Uemura Kogyo Co., Ltd.) 2.5 mL / L
・ Additive (ESA21-B, manufactured by Uemura Kogyo Co., Ltd.) 10 mL / L
[0035]
Next, excess copper coating on the core material was removed by polishing, and then the back surface of the core material was polished to expose the fine holes to form through holes. As a result, a core substrate was obtained in which conduction between the front and back sides with filled plated copper filled in the through holes was achieved. This core substrate was provided with three types of through holes having an opening diameter of 10 μm, 30 μm, and 100 μm so that the opening diameter of 10 μm was 20 μm pitch, the opening diameter of 30 μm was 60 μm pitch, and the opening diameter of 100 μm was 200 μm pitch. .
Next, an insulating layer (thickness: 100 nm) made of silicon oxide was formed by reactive sputtering on the core material surface exposed by the above polishing. Thereafter, a resist pattern was formed on the insulating layer, and an opening was formed in the insulating layer by wet etching using hydrogen fluoride. This opening was formed so that the copper filled in the through hole was exposed.
[0036]
Next, photosensitive benzocyclobutene (Cyclotene-4024-40, manufactured by DOW) is applied to both surfaces of the core substrate, exposed in a predetermined pattern, developed, and cured, whereby the electrical wiring of the first layer is An insulating layer (thickness 10 μm) was formed. This electrical insulating layer was a pattern in which the copper filled in the through hole was exposed.
Next, a base metal layer having a laminated structure of a chromium thin film (thickness 30 nm) and a copper thin film (thickness 200 nm) was formed by a sputtering method so as to cover the electrical insulating layer.
[0037]
Next, a resist pattern was formed on the electrical insulating layer so that the base metal layer located on the filled plated copper filled in the through hole was exposed. Thereafter, electrolytic plating was performed using the resist pattern as a mask and the base metal layer as a power feeding layer to form a copper layer having a thickness of 4 μm. Next, the resist pattern was removed, and the excess base metal layer exposed on the electrical insulating layer was removed. The removal of the base metal layer was performed by first removing the copper thin film with a sodium persulfate solution and then removing the chromium thin film with an alkaline sodium permanganate solution. As a result, wirings connected to the conductive material filled in the through holes via vias were formed on both surfaces of the core substrate. By repeating the above wiring formation, two or more layers of wiring were formed, and a desired multilayer wiring board could be obtained.
[0038]
As a result of conducting the following environmental test on the multilayer wiring board produced as described above and then confirming the connection of each wiring, it was confirmed that there was no connection abnormality and that the connection reliability was high. .
(Environmental testing)
It is allowed to stand for 15 minutes under the condition of -55 ° C., and then for 15 minutes under the condition of 125 ° C., 1000 cycles are repeated.
[0039]
[Example 2]
A core material similar to that of Example 1 was prepared, and a novolac positive resist material (PMER-P-LA900PM manufactured by Tokyo Ohka Kogyo Co., Ltd.) was applied to one surface of the core material to form a through hole. It exposed and developed through the photomask. Accordingly, there are three kinds of circular openings having an opening diameter of 10 μm, 30 μm, and 100 μm, openings having an opening diameter of 10 μm are 20 μm pitch, openings having an opening diameter of 30 μm are 60 μm pitch, and openings having an opening diameter of 100 μm are 200 μm pitch, respectively. The formed mask pattern was formed.
[0040]
Next, using this mask pattern as a mask, the core material was dry-etched by ICP-RIE (Inductive Coupled Plasma-Reactive Ion Etching) to form a plurality of fine holes. The depth of the fine holes was about 350 μm.
Next, after removing an unnecessary mask pattern, the back surface of the core material was polished to expose fine holes to form through holes. Next, after cleaning, thermal oxidation (1050 ° C., 20 minutes) was performed to form an insulating layer having a thickness of 800 nm on both surfaces of the core material and the inner wall surface of the through hole.
Next, a conductive material diffusion prevention layer having a thickness of 10 nm made of titanium nitride is formed on the insulating layer by MO-CVD (Metal Organic-Chemical Vapor Deposition) using plasma, and this conductive material diffusion prevention layer is formed. A base conductive layer made of copper and having a thickness of 200 nm was formed thereon.
[0041]
Next, a conductive paste (containing 85 volume% of silver-coated copper particles having an average particle diameter of 2.5 μm) was filled in the through holes by screen printing, and subjected to curing treatment (160 ° C., 20 minutes). After that, the conductive paste raised on the surface of the core material was removed by polishing so that the conductive paste in the through hole and the core material surface were the same surface. As a result, a core substrate having three through-holes with an opening diameter of 10 μm, 30 μm, and 100 μm, and being electrically conductive on the front and back sides by a conductive material made of a conductive paste filled in each through-hole is obtained. It was.
[0042]
Next, photosensitive benzocyclobutene (Cyclotene-4024-40, manufactured by DOW) is applied to both surfaces of the core substrate, exposed in a predetermined pattern, developed, and cured, whereby the electrical wiring of the first layer is An insulating layer (thickness 10 μm) was formed. This electrical insulating layer was a pattern in which the conductive paste filled in the through hole was exposed.
Next, a base metal layer having a laminated structure of a chromium thin film (thickness 30 nm) and a copper thin film (thickness 200 nm) was formed by a sputtering method so as to cover the electrical insulating layer.
[0043]
Next, a resist pattern was formed on the electrical insulating layer so that the base metal layer on the filled plated copper filled in the through hole was exposed. Thereafter, electrolytic plating was performed using the resist pattern as a mask and the base metal layer as a power feeding layer to form a copper layer having a thickness of 4 μm. Next, the resist pattern was removed, and the excess base metal layer exposed on the electrical insulating layer was removed. The removal of the base metal layer was performed by first removing the copper thin film with a sodium persulfate solution and then removing the chromium thin film with an alkaline sodium permanganate solution. As a result, wirings connected to the conductive material filled in the through holes via the vias were formed on both surfaces of the core substrate.
By repeating the above wiring formation, two or more layers of wiring were formed, and a desired multilayer wiring board could be obtained.
The multilayer wiring board manufactured as described above is subjected to the same environmental test as in Example 1, and then the connection of each wiring is confirmed. As a result, no connection abnormality is observed and the connection reliability is high. Was confirmed.
[0044]
[Comparative example]
As a core material, a resin substrate having a thickness of 800 μm (BTCCL-HL832 manufactured by Mitsubishi Gas Chemical Co., Ltd.) was prepared, and both surfaces thereof were polished to a thickness of 300 μm. This core material was drilled, and through holes having an opening diameter of 100 μm were formed and arranged at a pitch of 200 μm.
Next, a base conductive layer (thickness 1 μm) made of copper is formed in the through hole by electroless plating under the following conditions, and a conductive layer (
[0045]
(Electroless plating conditions)
Electroless plating solution: Electroless copper plating bath manufactured by Shipley
・ Bath temperature: Room temperature
(Electrolytic copper plating conditions)
・ Electrolytic plating solution composition:
CU-BRITE VFII A made by Sugawara Eugene Corporation 20 mL / L
CU-BRITE VFII B manufactured by Ebara Eugene Co., Ltd .... 1.5mL / L
Sulfuric acid: 50 g / L
Copper sulfate: 200 g / L
Hydrochloric acid: 40ppm
・ Current density: 2A / dm2
・ Bath temperature: 25 ℃
[0046]
Next, a resin paste (AE1650 manufactured by Tatsuta Electric Co., Ltd.) was filled in the through hole by screen printing, and a curing process (160 ° C., 60 minutes) was performed. Thereafter, the resin paste raised on the surface of the core material was removed by polishing so that the resin paste in the through hole and the core material surface were the same surface. As a result, a core substrate having a through hole with an opening diameter of 100 μm and having conductive on the front and back sides by a conductive layer provided in the through hole was obtained.
[0047]
Next, a base metal layer having a laminated structure of a chromium thin film (thickness 30 nm) and a copper thin film (thickness 200 nm) was formed on both surfaces of the core substrate by sputtering. Next, a resist pattern was formed on the base metal layer. This resist pattern has an opening that exposes the underlying metal layer in a portion corresponding to the through hole. Next, electrolytic plating was performed using the dyst pattern as a mask and the base metal layer as a power feeding layer, to form a copper layer having a thickness of 4 μm. Next, the resist pattern was removed, and the excess base metal layer exposed on the core substrate was removed. The removal of the base metal layer was performed by first removing the copper thin film with a sodium persulfate solution and then removing the chromium thin film with an alkaline sodium permanganate solution. Thereby, lid plating was formed in the through hole.
[0048]
Next, photosensitive benzocyclobutene (Cyclotene-4024-40, manufactured by DOW) is applied to both surfaces of the core substrate, exposed in a predetermined pattern, developed, and cured, whereby the electrical wiring of the first layer is An insulating layer (thickness 10 μm) was formed. This electrical insulating layer was a pattern in which the above-described lid plating was exposed.
Next, a base metal layer having a laminated structure of a chromium thin film (thickness 30 nm) and a copper thin film (thickness 200 nm) was formed by a sputtering method so as to cover the electrical insulating layer.
[0049]
Next, a resist pattern was formed on the electrical insulating layer so that the base metal layer located on the lid plating was exposed. Thereafter, electrolytic plating was performed using the resist pattern as a mask and the base metal layer as a power feeding layer to form a copper layer having a thickness of 4 μm. Next, the resist pattern was removed, and the excess base metal layer exposed on the electrical insulating layer was removed. For removal of the base metal layer, the copper thin film was first removed with a sodium persulfate solution, and then the chromium thin film was removed with an alkaline sodium permanganate solution. Thereby, the wiring connected via the via | veer plating to the lid plating formed on the through hole was formed on both surfaces of the core substrate.
[0050]
By repeating the above wiring formation, two or more layers of wiring were formed, and a desired multilayer wiring board could be obtained.
The multilayer wiring board manufactured as described above was subjected to the same environmental test as in Example 1, and as a result of confirming the connection of each wiring, connection abnormality was found and the connection reliability was low. confirmed.
[0051]
【The invention's effect】
As described above in detail, according to the present invention, since the opening diameter of the through holes is in the range of 10 to 100 μm, it is possible to reduce the pitch of the through holes and easily secure the space between the through holes. Therefore, it is possible to form necessary wiring in this space, and to form a desired high-density wiring with a smaller number of layers, and to manufacture a thin semiconductor device. In addition, since the inside of the through hole is filled with a conductive material, and a first layer wiring is formed through a via connected to the conductive material, that is, a structure including a via directly above the through hole, a multilayer The degree of freedom in wiring design can be increased. In addition, the conductive material diffusion prevention layer provided on the inner wall surface of the through hole prevents the conductive material filled in the through hole from diffusing into the core substrate. However, it is possible to prevent a short circuit between adjacent through holes. Further, since the resin is not filled in the through hole, stress concentration due to thermal contraction or thermal expansion of the core substrate to the via disposed immediately above the through hole hardly occurs, and the connection reliability is high.
Further, in the manufacturing method of the present invention, a through hole is formed by dry etching using plasma, so that it is possible to form a through hole having a small opening diameter, and a via is formed immediately above the through hole, and the via is formed through the via. Since the first layer wiring is connected to the conductive material filled in the through hole, the degree of freedom in the wiring design of the multilayer wiring can be increased.
[Brief description of the drawings]
FIG. 1 is a partial longitudinal sectional view showing an embodiment of a multilayer wiring board according to the present invention.
FIG. 2 is a process diagram showing an embodiment of a method for producing a multilayer wiring board according to the present invention.
FIG. 3 is a process diagram showing an embodiment of a method for producing a multilayer wiring board according to the present invention.
FIG. 4 is a process diagram showing an embodiment of a method for producing a multilayer wiring board according to the present invention.
FIG. 5 is a process diagram showing another embodiment of the method for producing a multilayer wiring board according to the present invention.
FIG. 6 is a process diagram showing another embodiment of the method for producing a multilayer wiring board according to the present invention.
FIG. 7 is a process diagram showing another embodiment of the method for producing a multilayer wiring board according to the present invention.
[Explanation of symbols]
1 ... Multilayer wiring board
2 ... Core substrate
2 '... Core material
3, 3 '... Insulating layer
4 ... Through hole
4 '... Micropore
5 ... Conductive substance diffusion prevention layer
6… Underly conductive layer
7 ... Conductive substance
11a, 11b, 11c, 15 ... electric insulation layer
12a, 12b, 12c, 16 ... wiring
13a, 13b, 13c, 17 ... via portion
21 ... Mask pattern
22 ... resist pattern
Claims (7)
コア基板は導電性物質が充填され表裏の導通がなされた複数のスルーホールを備えたシリコンコア基板であり、前記スルーホールは開口径が10〜30μmの範囲内、ピッチが開口径の2倍の長さであり、スルーホール間の最小スペースが10μmであり、前記スルーホール内壁面には導電性物質拡散防止層が設けられており、電気絶縁層を介してコア基板上に形成された1層目の配線は、ビアを介して前記スルーホール内に充填された導電性物質に接続されていることを特徴とする多層配線基板。In a multilayer wiring board having two or more layers of wirings on the core substrate via an electrical insulating layer,
The core substrate is a silicon core substrate having a plurality of through holes filled with a conductive material and made conductive on the front and back sides. The through holes have an opening diameter in the range of 10 to 30 μm, and the pitch is twice the opening diameter. in length, the minimum space is 10μm between the through-holes, wherein the through-hole wall surface and electroconductive material diffusion barrier layer is provided, one layer formed on the core substrate through an electrical insulating layer The multilayer wiring board is characterized in that the eye wiring is connected to a conductive material filled in the through hole through a via.
コア基板用のシリコンコア材の一方の面から、プラズマを利用したドライエッチングにより開口径が10〜30μmの範囲内、ピッチが開口径の2倍の長さであり、微細孔間の最小スペースが10μmである微細孔を所定の深さまで穿設する工程と、
少なくとも前記微細孔の内壁面にプラズマを利用したMO−CVD法により導電性物質拡散防止層を形成し、該導電性物質拡散防止層上に下地導電層を形成する工程と、
前記微細孔内に導電性物質を充填する工程と、
前記シリコンコア材の他方の面を研磨して前記微細孔を露出させることによりスルーホールを形成し、前記導電性物質によりスルーホールを介した表裏の導通がとられたコア基板とする工程と、
該コア基板上に、スルーホール内に充填された導電性物質に接続するようにビアを形成すると同時に、電気絶縁層を介した1層目の配線を形成する工程と、を有することを特徴とする多層配線基板の製造方法。In a method of manufacturing a multilayer wiring board having two or more wirings on a core substrate via an electrical insulating layer,
From one surface of the silicon core material for the core substrate, the opening diameter is in the range of 10 to 30 μm by dry etching using plasma, the pitch is twice the opening diameter, and the minimum space between the fine holes is Drilling fine holes of 10 μm to a predetermined depth;
Forming a conductive substance diffusion prevention layer on the inner wall surface of at least the fine holes by MO-CVD using plasma, and forming a base conductive layer on the conductive substance diffusion prevention layer;
Filling the micropores with a conductive material;
Forming a through hole by polishing the other surface of the silicon core material to expose the fine holes, and forming a core substrate in which conduction between the front and back sides through the through hole is taken by the conductive material;
Forming a via on the core substrate so as to connect to the conductive material filled in the through-hole, and simultaneously forming a first-layer wiring through an electrical insulating layer. A method for manufacturing a multilayer wiring board.
コア基板用のシリコンコア材の一方の面から、プラズマを利用したドライエッチングにより開口径が10〜30μmの範囲内、ピッチが開口径の2倍の長さであり、微細孔間の最小スペースが10μmである微細孔を所定の深さまで穿設する工程と、
前記シリコンコア材の他方の面を研磨して前記微細孔を露出させスルーホールを形成する工程と、
少なくとも前記スルーホールの内壁面にプラズマを利用したMO−CVD法により導電性物質拡散防止層を形成し、該導電性物質拡散防止層上に下地導電層を形成する工程と、
前記スルーホール内に導電性物質を充填して表裏の導通がとられたコア基板とする工程と、
該コア基板上に、スルーホール内に充填された導電性物質に接続するようにビアを形成すると同時に、電気絶縁層を介した1層目の配線を形成する工程と、を有することを特徴とする多層配線基板の製造方法。In a method of manufacturing a multilayer wiring board having two or more wirings on a core substrate via an electrical insulating layer,
From one surface of the silicon core material for the core substrate, the opening diameter is in the range of 10 to 30 μm by dry etching using plasma, the pitch is twice the opening diameter, and the minimum space between the fine holes is Drilling fine holes of 10 μm to a predetermined depth;
Polishing the other surface of the silicon core material to expose the fine holes and forming through holes;
Forming a conductive material diffusion preventing layer on at least the inner wall surface of the through hole by an MO-CVD method using plasma, and forming a base conductive layer on the conductive material diffusion preventing layer;
A step of filling the through-hole with a conductive substance to form a core substrate with front and back conduction;
Forming a via on the core substrate so as to connect to the conductive material filled in the through-hole, and simultaneously forming a first-layer wiring through an electrical insulating layer. A method for manufacturing a multilayer wiring board.
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