JP4365515B2 - 半導体モジュールの製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体モジュールの製造方法に関するものである。
【0002】
【従来の技術】
近年には、ICチップの高密度実装化に対応するために、ICチップを積層した半導体モジュールを製造する技術が開発されてきている。例えば、特開平9−219490号公報、特開平10−135267号公報、及び特開平10−163414号公報には、そのような積層パッケージが開示されている。
【0003】
このような従来の技術では、TSOP(Thin Small Outline Package)、TCP(Tape Carrier Package)、BGA(Ball Grid Array)等のICパッケージを一層毎に組み立てた後に、複数のICパッケージを積層する。このとき、各層間は、予め各パッケージに設けられた外部接続用の端子を介して接続される。このように従来の工法では、多くの製造工程を経なければならないことから、加工コストが増加していた。
【0004】
ところで、図6および図7には、上記のような従来の工法により製造された積層パッケージを示した。図6に示すものは、樹脂でモールドされたパッケージを積層したものである。また、図7は、図6のパッケージを搭載したモジュール基板の側面図および平面図である。このICパッケージ100A、100Bには、IC実装部106と、その上面に実装されたICチップ102と、ICチップ102と外部部品とを接続するリード101と、ICチップ102とリード101とを樹脂内部で接続するボンディングワイヤ103とが設けられている。また、ICチップ102を含む所定の領域は、樹脂体104により被覆されている。
【0005】
このような構造のICパッケージ100Aの上側には、他のICパッケージ100Bが積層された状態とされて、基板105に実装されている。
【0006】
【発明が解決しようとする課題】
上記のICパッケージ100A、100Bを厚さ方向に積み重ねて、基板105に実装しようとすると、樹脂体104の厚みのために総モジュール厚が厚くなってしまうという問題がある。また、ICパッケージ100A、100Bを横方向に基板105に実装する場合には、総モジュールが大きくなるという問題がある。さらに、上下のパッケージ100A、100Bは、それぞれのリード101によって基板105に接続されているので、パッケージ100A、100Bの積層時に位置ずれが生じると、リード101間が短絡してしまう可能性があった。
【0007】
今後は、例えばICカードや携帯電話等の電子機器の小型化に伴い、ICパッケージに対しても、更なる高密度化と薄型化が図られると考えられているが、従来の工法によっては、そのような高密度・薄型化を図ることは困難である。
【0008】
この問題を解決するためには、ICチップ102を樹脂体104でモールドする構成を変更し、例えばプリント基板を層間部材を介して積層しながらその層間にICチップを実装するという構成が考えられる。このとき、層間部材としては、その上下両面に配される配線回路間の接続を図るための導電性物質を充填したビアホールを備えたプリント基板を使用することができる。そのようなプリント基板を製造するためには、例えば片面銅張積層板の絶縁層を貫通して導体層に到達するビアホールを形成させ、このビアホール内に導電性ペーストを充填する、あるいは電解メッキによってメッキ金属を充填するなどの方法が考えられる。
【0009】
しかし、導電性ペーストを充填する方法では、ビアホールの一方の開口が導体層により閉止されていること、半導体チップの収容に必要な空間を確保するために層間部材の厚みを厚くする必要があることから、ビアホール内に導電性ペーストを隙間なく充填することが困難な場合がある。一方、電解メッキ法では多大な時間と手間を要し、生産性が低下するおそれがある。また、これらのプリント基板及び層間部材を積層する際には、各プリント基板と層間部材との間に接着層を設けることが必要であり、コストが高くなるおそれがある。
【0010】
本発明は、上記した事情に鑑みてなされたものであり、その目的は、積層型の半導体モジュールを簡便かつ安価に製造できる方法を提供することにある。
【0011】
【課題を解決するための手段】
上記の課題を解決するための請求項1の発明に係る半導体モジュールの製造方法は、所定の配線回路を形成させて一面側に半導体チップを実装したプリント基板を、前記配線回路に接続可能な導電性バンプと前記半導体チップを収容可能な開口部とを備えた層間部材を介して積層する半導体モジュールの製造方法であって、あらかじめ所定の前記配線回路を形成させた前記プリント基板の前記一面側に前記半導体チップを実装する工程と、前記層間部材となる絶縁性基材の両面に保護フィルムを貼り付ける工程と、前記絶縁性基材の所定の位置にスルーホールを形成する工程と、前記スルーホールに導電性ペーストを充填して導電性バンプを形成する工程と、前記保護フィルムを剥離する工程と、前記絶縁性基材に前記半導体チップを収容可能な前記開口部を形成する工程と、前記絶縁性基材と前記プリント基板とを交互に積層して接着する工程とを経ることを特徴とする。
【0012】
請求項2の発明は、請求項1に記載の半導体モジュールの製造方法であって、前記絶縁性基材がプリプレグであることを特徴とする。
【0013】
ここで、プリプレグとは、基材に熱硬化性樹脂を含浸させて加熱により半硬化状態としたものであり、基材としては例えば紙、ガラス布、ガラス不織布、合成繊維布等が、熱硬化性樹脂としては例えばエポキシ樹脂、フェノール樹脂等が使用できる。
【0014】
【発明の作用、および発明の効果】
請求項1の発明によれば、両面に保護フィルムを貼りつけた絶縁性基材の所定の位置にスルーホールを形成させ、このスルーホールに導電性ペーストを充填した後に、保護フィルムを剥離することにより、絶縁性基材の両面に突出した導電性バンプを形成することができる。この方法においては、両方の開口が開放されたスルーホールに導電性ペーストを充填するため、一方の開口が閉止されたビアホールの場合と比較して、充填の際に孔内に隙間が生じてしまうことを回避でき、接続信頼性を高めることができる。また、時間と手間を要する電解メッキを行う必要がないため、簡便かつ安価に半導体モジュールを製造することができる。
【0015】
請求項2の発明によれば、絶縁性基材としてはプリプレグを使用する。プリプレグは半硬化状態であるため、プリント基板と交互に積層してプレスにより加熱加圧することにより、上下に配されたプリント基板と接着、硬化する。このため、プリント基板と層間部材の間に接着層を形成させることが不要となり、簡便かつ安価に半導体モジュールを製造することができる。
【0016】
【発明の実施の形態】
以下、本発明を具体化した一実施形態について、図1〜図5を参照しつつ詳細に説明する。本実施形態の半導体モジュール1は、半導体チップ3を実装したプリント基板2と層間部材20とを交互に重ね合わせ、最下層にI/O配線基板30を重ねて熱プレスすることにより一体化された構造となっている(図1参照)。
【0017】
まず、半導体チップ3を実装したプリント基板2の製造方法について説明する。
【0018】
プリント基板2の出発材料は、片面銅張積層板4である。この片面銅張積層板4は、例えば板状のガラス布エポキシ樹脂により形成される厚さ75μmの絶縁性基板5の一方の面(図2において上面)に、全面に厚さ12μmの銅箔6が貼り付けられた周知の構造である。この片面銅張積層板4において、銅箔6とは反対側の面をポリエチレンテレフタレート(PET)製の保護フィルム7で保護しておく(図2A)。
【0019】
この保護フィルム7が施されている面側(図2において下面側)から、所定の位置に例えばパルス発振型炭酸ガスレーザ加工装置によってレーザ照射を行うことにより、絶縁性基板5を貫通して銅箔6に達するビアホール8を形成する(図2B)。加工条件は、パルスエネルギーが2.0〜10.0mJ、パルス幅が1〜100μs、パルス間隔が0.5ms以上、ショット数が3〜50の範囲内であることが好ましい。次いで、このビアホール8の内部に残留する樹脂を取り除くためのデスミア処理を行う。その後、銅箔6面を保護フィルム7で保護しておき、銅箔6を一方の電極として電解メッキ法によってビアホール8内にメッキ導体9を形成させる(図2C)。なお、メッキ導体9の充填深さは、その上面が保護フィルム7の表面と面一になる程度が好ましい。
【0020】
次に、銅箔6側の保護フィルム7を剥離した後に、感光性のドライフィルム10を貼りつける。このドライフィルム10を所定のパターンにより露光・現像処理することにより、孔部11を形成する(図2D)。この孔部11内に電解メッキを施すことにより、半導体チップ3を実装するための実装用バンプ12となるメッキ層を形成する(図2E)。
【0021】
その後、ドライフィルム10を剥離し、実装用バンプ12を突出させる。同時に、下面側の保護フィルム7を剥離することで、メッキ導体9の先端部が絶縁性基板5の表面から突出されて接続用バンプ13とされる(図3F)。
【0022】
次いで、電着法により、上面側全面と下面側の接続用バンプ13上にフォトレジスト層14を形成させる(図3G)。次に、上面側のフォトレジスト層14を所定の配線回路15のパターンに合わせて露光・現像処理する。この後、フォトレジスト層14により保護されていない銅箔6部分をエッチング処理することにより、配線回路15を形成させる(図3H)。配線回路15の一部は、後述する層間部材20の導電性バンプ25と接続するための接続用ランド15Aとされている。最後に、フォトレジスト層14を除去することにより、プリント基板2の製造が完了する(図3I)。
【0023】
このプリント基板2の上面側の中央部分には、半導体チップ3が実装される(図3J)。半導体チップ3は、プリント基板2の中央に接着層16により固着され、半導体チップ3の下面側に形成された端子部(図示せず)が実装用バンプ12に埋め込まれることにより、プリント基板2の配線回路15と電気的に接続される。
【0024】
次に、層間部材20の製造方法について説明する。
【0025】
層間部材20の出発材料は、例えばガラス布基材にエポキシ樹脂を含浸し、加熱半硬化状態として板状に形成されたプリプレグ21である(図4A)。このプリプレグ21の厚さは、後述のキャビティ(本発明の開口部に該当する)26内に半導体チップ3を収容する必要性から、プリント基板2の上面から半導体チップ3の上面までの高さよりもやや厚く、例えば130μmとされている。また、プリプレグ21の上面および下面の面積は対向するプリント基板2の面積と略等しくされている。
【0026】
このプリプレグ21の両面をPET製の保護フィルム22で保護しておき(図4B)、対向するプリント基板2の接続用ランド15Aおよび接続用バンプ13に対応する位置に、例えばパルス発振型炭酸ガスレーザ加工装置によってレーザ照射を行うことにより、プリプレグ21の厚さ方向に貫通するスルーホール23を形成させる(図4C)。次いで、このスルーホール23内部に残留する樹脂を取り除くデスミア処理を行う。
【0027】
このスルーホール23内に、導電性ペースト24を充填する(図4D)。充填は、例えばスクリーン印刷機を使用して導電性ペースト24を保護フィルム22上から印刷することにより行うことができる。そして、保護フィルム22を剥離すると、導電性ペースト24は保護フィルム22の厚さ分だけプリプレグ21の表面から突出されて導電性バンプ25とされる(図4E)。
【0028】
そして、プリプレグ21の中央部分に例えばレーザ照射を行うことによりキャビティ26を貫通形成させて、層間部材20の製造が完了する(図4F)。キャビティ26の大きさは半導体チップ3の外形寸法よりやや大きくされて、その内部に半導体チップ3を収容可能とされている。
【0029】
上記のように製造されたプリント基板2と層間部材20とを交互に重ね合わせる(図5A)。このとき、最上層にはプリント基板2が、半導体チップ3を実装された面が下面側になるように配置され、その下方には層間部材20が配置される。層間部材20は、そのキャビティ26内にプリント基板2の半導体チップ3を収容し、また、導電性バンプ25がプリント基板2の接続用ランド15Aおよび接続用バンプ13と接続可能なように重ね合わせられる。そして、その下方にはさらにプリント基板2および層間部材20が同様に重ね合わせられ、最下層にはI/O配線基板30が積層される。このI/O配線基板30は、絶縁性基板33の所定の位置にビアホール34が形成され、その上下に所定の配線回路(図示せず)およびランド31が形成されたものである。
【0030】
次いで、プレスにより加圧加熱を行うと、プリプレグ21はいったん溶融流動し、時間の経過に伴って硬化するとともに上下のプリント基板2およびI/O配線基板30と接着して、半導体モジュール1が形成される。このとき、各プリント基板2の接続用ランド15A、接続用パンプ13、およびI/O配線基板30のランド31と、隣接する層間部材20の導電性バンプ25とが接続されており、これにより上下のプリント基板2およびI/O配線基板30の配線回路間が電気的に接続される。また、I/O配線基板30の下面側のランド31には、外部基板との接続用のはんだボール32が形成される。
【0031】
以上のように本実施形態によれば、層間部材20としてプリプレグ21を使用する。プリプレグ21に導電性バンプ25を形成する際には、所定の位置に形成させたスルーホール23に導電性ペースト24を充填する。このスルーホール23は両方の開口が開放されているため、導電性ペースト24の充填の際に孔内に隙間が生じてしまうことを回避でき、接続信頼性を高めることができる。また、時間と手間を要する電解メッキを行う必要がないため、簡便かつ安価に半導体モジュール1を製造することができる。
【0032】
また、プリプレグ21は半硬化状態であるため、プリント基板2と交互に積層して加熱加圧することによりいったん溶融流動し、時間の経過とともに硬化して上下に配されたプリント基板2と接着する。このため、プリント基板2と層間部材20の間に接着層を設けることが不要となり、簡便かつ安価に半導体モジュール1を製造することができる。
【0033】
なお、本発明の技術的範囲は、上記した実施形態によって限定されるものではなく、例えば、次に記載するようなものも本発明の技術的範囲に含まれる。その他、本発明の技術的範囲は、均等の範囲にまで及ぶものである。
(1)本実施形態では、半導体モジュール1はそれぞれ2枚のプリント基板2と層間部材20、およびI/O配線基板30の5層で構成されているいるが、本発明によれば積層枚数は本実施形態の限りではなく、例えば1枚のプリント基板、層間部材およびI/O配線基板の3層で構成されてもよい。あるいはそれぞれ3枚のプリント基板と層間部材、およびI/O配線基板の7層で構成されてもよく、さらに多層化させてもよい。
(2)本実施形態では、電解メッキ法によってメッキ導体9を形成させているが、本発明によればメッキ導体の形成方法は本実施形態の限りではなく、例えば無電界メッキによって形成させてもよい。
【図面の簡単な説明】
【図1】本実施形態におけるプリント基板と層間部材とを積層させて半導体モジュールを製造する前の様子を示す斜視図
【図2】プリント基板の製造方法を示す断面図−1
【図3】プリント基板の製造方法を示す断面図−2
【図4】層間部材の製造方法を示す断面図
【図5】プリント基板と層間部材とを積層させた断面図
【図6】従来におけるICパッケージの側断面図
【図7】(a)従来におけるICパッケージを実装した基板の側面図
(b)従来におけるICパッケージを実装した基板の平面図
【符号の説明】
1…半導体モジュール
2…プリント基板
3…半導体チップ
5…絶縁性基材
15…配線回路
20…層間部材
21…プリプレグ
22…保護フィルム
23…スルーホール
24…導電性ペースト
25…導電性バンプ
26…キャビティ(開口部)
Claims (2)
- 所定の配線回路を形成させて一面側に半導体チップを実装したプリント基板を、前記配線回路に接続可能な導電性バンプと前記半導体チップを収容可能な開口部とを備えた層間部材を介して積層する半導体モジュールの製造方法であって、
あらかじめ所定の前記配線回路を形成させた前記プリント基板の前記一面側に前記半導体チップを実装する工程と、前記層間部材となる絶縁性基材の両面に保護フィルムを貼り付ける工程と、前記絶縁性基材の所定の位置にスルーホールを形成する工程と、前記スルーホールに導電性ペーストを充填して導電性バンプを形成する工程と、前記保護フィルムを剥離する工程と、前記絶縁性基材に前記半導体チップを収容可能な前記開口部を形成する工程と、前記絶縁性基材と前記プリント基板とを交互に積層して接着する工程とを経ることを特徴とする半導体モジュールの製造方法。 - 前記絶縁性基材がプリプレグであることを特徴とする請求項1に記載の半導体モジュールの製造方法。
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