JP4365515B2 - 半導体モジュールの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体モジュールの製造方法に関するものである。
【０００２】
【従来の技術】
近年には、ＩＣチップの高密度実装化に対応するために、ＩＣチップを積層した半導体モジュールを製造する技術が開発されてきている。例えば、特開平９−２１９４９０号公報、特開平１０−１３５２６７号公報、及び特開平１０−１６３４１４号公報には、そのような積層パッケージが開示されている。
【０００３】
このような従来の技術では、ＴＳＯＰ（Thin Small Outline Package）、ＴＣＰ（Tape Carrier Package）、ＢＧＡ（Ball Grid Array）等のＩＣパッケージを一層毎に組み立てた後に、複数のＩＣパッケージを積層する。このとき、各層間は、予め各パッケージに設けられた外部接続用の端子を介して接続される。このように従来の工法では、多くの製造工程を経なければならないことから、加工コストが増加していた。
【０００４】
ところで、図６および図７には、上記のような従来の工法により製造された積層パッケージを示した。図６に示すものは、樹脂でモールドされたパッケージを積層したものである。また、図７は、図６のパッケージを搭載したモジュール基板の側面図および平面図である。このＩＣパッケージ１００Ａ、１００Ｂには、ＩＣ実装部１０６と、その上面に実装されたＩＣチップ１０２と、ＩＣチップ１０２と外部部品とを接続するリード１０１と、ＩＣチップ１０２とリード１０１とを樹脂内部で接続するボンディングワイヤ１０３とが設けられている。また、ＩＣチップ１０２を含む所定の領域は、樹脂体１０４により被覆されている。
【０００５】
このような構造のＩＣパッケージ１００Ａの上側には、他のＩＣパッケージ１００Ｂが積層された状態とされて、基板１０５に実装されている。
【０００６】
【発明が解決しようとする課題】
上記のＩＣパッケージ１００Ａ、１００Ｂを厚さ方向に積み重ねて、基板１０５に実装しようとすると、樹脂体１０４の厚みのために総モジュール厚が厚くなってしまうという問題がある。また、ＩＣパッケージ１００Ａ、１００Ｂを横方向に基板１０５に実装する場合には、総モジュールが大きくなるという問題がある。さらに、上下のパッケージ１００Ａ、１００Ｂは、それぞれのリード１０１によって基板１０５に接続されているので、パッケージ１００Ａ、１００Ｂの積層時に位置ずれが生じると、リード１０１間が短絡してしまう可能性があった。
【０００７】
今後は、例えばＩＣカードや携帯電話等の電子機器の小型化に伴い、ＩＣパッケージに対しても、更なる高密度化と薄型化が図られると考えられているが、従来の工法によっては、そのような高密度・薄型化を図ることは困難である。
【０００８】
この問題を解決するためには、ＩＣチップ１０２を樹脂体１０４でモールドする構成を変更し、例えばプリント基板を層間部材を介して積層しながらその層間にＩＣチップを実装するという構成が考えられる。このとき、層間部材としては、その上下両面に配される配線回路間の接続を図るための導電性物質を充填したビアホールを備えたプリント基板を使用することができる。そのようなプリント基板を製造するためには、例えば片面銅張積層板の絶縁層を貫通して導体層に到達するビアホールを形成させ、このビアホール内に導電性ペーストを充填する、あるいは電解メッキによってメッキ金属を充填するなどの方法が考えられる。
【０００９】
しかし、導電性ペーストを充填する方法では、ビアホールの一方の開口が導体層により閉止されていること、半導体チップの収容に必要な空間を確保するために層間部材の厚みを厚くする必要があることから、ビアホール内に導電性ペーストを隙間なく充填することが困難な場合がある。一方、電解メッキ法では多大な時間と手間を要し、生産性が低下するおそれがある。また、これらのプリント基板及び層間部材を積層する際には、各プリント基板と層間部材との間に接着層を設けることが必要であり、コストが高くなるおそれがある。
【００１０】
本発明は、上記した事情に鑑みてなされたものであり、その目的は、積層型の半導体モジュールを簡便かつ安価に製造できる方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記の課題を解決するための請求項１の発明に係る半導体モジュールの製造方法は、所定の配線回路を形成させて一面側に半導体チップを実装したプリント基板を、前記配線回路に接続可能な導電性バンプと前記半導体チップを収容可能な開口部とを備えた層間部材を介して積層する半導体モジュールの製造方法であって、あらかじめ所定の前記配線回路を形成させた前記プリント基板の前記一面側に前記半導体チップを実装する工程と、前記層間部材となる絶縁性基材の両面に保護フィルムを貼り付ける工程と、前記絶縁性基材の所定の位置にスルーホールを形成する工程と、前記スルーホールに導電性ペーストを充填して導電性バンプを形成する工程と、前記保護フィルムを剥離する工程と、前記絶縁性基材に前記半導体チップを収容可能な前記開口部を形成する工程と、前記絶縁性基材と前記プリント基板とを交互に積層して接着する工程とを経ることを特徴とする。
【００１２】
請求項２の発明は、請求項１に記載の半導体モジュールの製造方法であって、前記絶縁性基材がプリプレグであることを特徴とする。
【００１３】
ここで、プリプレグとは、基材に熱硬化性樹脂を含浸させて加熱により半硬化状態としたものであり、基材としては例えば紙、ガラス布、ガラス不織布、合成繊維布等が、熱硬化性樹脂としては例えばエポキシ樹脂、フェノール樹脂等が使用できる。
【００１４】
【発明の作用、および発明の効果】
請求項１の発明によれば、両面に保護フィルムを貼りつけた絶縁性基材の所定の位置にスルーホールを形成させ、このスルーホールに導電性ペーストを充填した後に、保護フィルムを剥離することにより、絶縁性基材の両面に突出した導電性バンプを形成することができる。この方法においては、両方の開口が開放されたスルーホールに導電性ペーストを充填するため、一方の開口が閉止されたビアホールの場合と比較して、充填の際に孔内に隙間が生じてしまうことを回避でき、接続信頼性を高めることができる。また、時間と手間を要する電解メッキを行う必要がないため、簡便かつ安価に半導体モジュールを製造することができる。
【００１５】
請求項２の発明によれば、絶縁性基材としてはプリプレグを使用する。プリプレグは半硬化状態であるため、プリント基板と交互に積層してプレスにより加熱加圧することにより、上下に配されたプリント基板と接着、硬化する。このため、プリント基板と層間部材の間に接着層を形成させることが不要となり、簡便かつ安価に半導体モジュールを製造することができる。
【００１６】
【発明の実施の形態】
以下、本発明を具体化した一実施形態について、図１〜図５を参照しつつ詳細に説明する。本実施形態の半導体モジュール１は、半導体チップ３を実装したプリント基板２と層間部材２０とを交互に重ね合わせ、最下層にＩ／Ｏ配線基板３０を重ねて熱プレスすることにより一体化された構造となっている（図１参照）。
【００１７】
まず、半導体チップ３を実装したプリント基板２の製造方法について説明する。
【００１８】
プリント基板２の出発材料は、片面銅張積層板４である。この片面銅張積層板４は、例えば板状のガラス布エポキシ樹脂により形成される厚さ７５μｍの絶縁性基板５の一方の面（図２において上面）に、全面に厚さ１２μｍの銅箔６が貼り付けられた周知の構造である。この片面銅張積層板４において、銅箔６とは反対側の面をポリエチレンテレフタレート（ＰＥＴ）製の保護フィルム７で保護しておく（図２Ａ）。
【００１９】
この保護フィルム７が施されている面側（図２において下面側）から、所定の位置に例えばパルス発振型炭酸ガスレーザ加工装置によってレーザ照射を行うことにより、絶縁性基板５を貫通して銅箔６に達するビアホール８を形成する（図２Ｂ）。加工条件は、パルスエネルギーが２．０〜１０．０ｍＪ、パルス幅が１〜１００μｓ、パルス間隔が０．５ｍｓ以上、ショット数が３〜５０の範囲内であることが好ましい。次いで、このビアホール８の内部に残留する樹脂を取り除くためのデスミア処理を行う。その後、銅箔６面を保護フィルム７で保護しておき、銅箔６を一方の電極として電解メッキ法によってビアホール８内にメッキ導体９を形成させる（図２Ｃ）。なお、メッキ導体９の充填深さは、その上面が保護フィルム７の表面と面一になる程度が好ましい。
【００２０】
次に、銅箔６側の保護フィルム７を剥離した後に、感光性のドライフィルム１０を貼りつける。このドライフィルム１０を所定のパターンにより露光・現像処理することにより、孔部１１を形成する（図２Ｄ）。この孔部１１内に電解メッキを施すことにより、半導体チップ３を実装するための実装用バンプ１２となるメッキ層を形成する（図２Ｅ）。
【００２１】
その後、ドライフィルム１０を剥離し、実装用バンプ１２を突出させる。同時に、下面側の保護フィルム７を剥離することで、メッキ導体９の先端部が絶縁性基板５の表面から突出されて接続用バンプ１３とされる（図３Ｆ）。
【００２２】
次いで、電着法により、上面側全面と下面側の接続用バンプ１３上にフォトレジスト層１４を形成させる（図３Ｇ）。次に、上面側のフォトレジスト層１４を所定の配線回路１５のパターンに合わせて露光・現像処理する。この後、フォトレジスト層１４により保護されていない銅箔６部分をエッチング処理することにより、配線回路１５を形成させる（図３Ｈ）。配線回路１５の一部は、後述する層間部材２０の導電性バンプ２５と接続するための接続用ランド１５Ａとされている。最後に、フォトレジスト層１４を除去することにより、プリント基板２の製造が完了する（図３Ｉ）。
【００２３】
このプリント基板２の上面側の中央部分には、半導体チップ３が実装される（図３Ｊ）。半導体チップ３は、プリント基板２の中央に接着層１６により固着され、半導体チップ３の下面側に形成された端子部（図示せず）が実装用バンプ１２に埋め込まれることにより、プリント基板２の配線回路１５と電気的に接続される。
【００２４】
次に、層間部材２０の製造方法について説明する。
【００２５】
層間部材２０の出発材料は、例えばガラス布基材にエポキシ樹脂を含浸し、加熱半硬化状態として板状に形成されたプリプレグ２１である（図４Ａ）。このプリプレグ２１の厚さは、後述のキャビティ（本発明の開口部に該当する）２６内に半導体チップ３を収容する必要性から、プリント基板２の上面から半導体チップ３の上面までの高さよりもやや厚く、例えば１３０μｍとされている。また、プリプレグ２１の上面および下面の面積は対向するプリント基板２の面積と略等しくされている。
【００２６】
このプリプレグ２１の両面をＰＥＴ製の保護フィルム２２で保護しておき（図４Ｂ）、対向するプリント基板２の接続用ランド１５Ａおよび接続用バンプ１３に対応する位置に、例えばパルス発振型炭酸ガスレーザ加工装置によってレーザ照射を行うことにより、プリプレグ２１の厚さ方向に貫通するスルーホール２３を形成させる（図４Ｃ）。次いで、このスルーホール２３内部に残留する樹脂を取り除くデスミア処理を行う。
【００２７】
このスルーホール２３内に、導電性ペースト２４を充填する（図４Ｄ）。充填は、例えばスクリーン印刷機を使用して導電性ペースト２４を保護フィルム２２上から印刷することにより行うことができる。そして、保護フィルム２２を剥離すると、導電性ペースト２４は保護フィルム２２の厚さ分だけプリプレグ２１の表面から突出されて導電性バンプ２５とされる（図４Ｅ）。
【００２８】
そして、プリプレグ２１の中央部分に例えばレーザ照射を行うことによりキャビティ２６を貫通形成させて、層間部材２０の製造が完了する（図４Ｆ）。キャビティ２６の大きさは半導体チップ３の外形寸法よりやや大きくされて、その内部に半導体チップ３を収容可能とされている。
【００２９】
上記のように製造されたプリント基板２と層間部材２０とを交互に重ね合わせる（図５Ａ）。このとき、最上層にはプリント基板２が、半導体チップ３を実装された面が下面側になるように配置され、その下方には層間部材２０が配置される。層間部材２０は、そのキャビティ２６内にプリント基板２の半導体チップ３を収容し、また、導電性バンプ２５がプリント基板２の接続用ランド１５Ａおよび接続用バンプ１３と接続可能なように重ね合わせられる。そして、その下方にはさらにプリント基板２および層間部材２０が同様に重ね合わせられ、最下層にはＩ／Ｏ配線基板３０が積層される。このＩ／Ｏ配線基板３０は、絶縁性基板３３の所定の位置にビアホール３４が形成され、その上下に所定の配線回路（図示せず）およびランド３１が形成されたものである。
【００３０】
次いで、プレスにより加圧加熱を行うと、プリプレグ２１はいったん溶融流動し、時間の経過に伴って硬化するとともに上下のプリント基板２およびＩ／Ｏ配線基板３０と接着して、半導体モジュール１が形成される。このとき、各プリント基板２の接続用ランド１５Ａ、接続用パンプ１３、およびＩ／Ｏ配線基板３０のランド３１と、隣接する層間部材２０の導電性バンプ２５とが接続されており、これにより上下のプリント基板２およびＩ／Ｏ配線基板３０の配線回路間が電気的に接続される。また、Ｉ／Ｏ配線基板３０の下面側のランド３１には、外部基板との接続用のはんだボール３２が形成される。
【００３１】
以上のように本実施形態によれば、層間部材２０としてプリプレグ２１を使用する。プリプレグ２１に導電性バンプ２５を形成する際には、所定の位置に形成させたスルーホール２３に導電性ペースト２４を充填する。このスルーホール２３は両方の開口が開放されているため、導電性ペースト２４の充填の際に孔内に隙間が生じてしまうことを回避でき、接続信頼性を高めることができる。また、時間と手間を要する電解メッキを行う必要がないため、簡便かつ安価に半導体モジュール１を製造することができる。
【００３２】
また、プリプレグ２１は半硬化状態であるため、プリント基板２と交互に積層して加熱加圧することによりいったん溶融流動し、時間の経過とともに硬化して上下に配されたプリント基板２と接着する。このため、プリント基板２と層間部材２０の間に接着層を設けることが不要となり、簡便かつ安価に半導体モジュール１を製造することができる。
【００３３】
なお、本発明の技術的範囲は、上記した実施形態によって限定されるものではなく、例えば、次に記載するようなものも本発明の技術的範囲に含まれる。その他、本発明の技術的範囲は、均等の範囲にまで及ぶものである。
（１）本実施形態では、半導体モジュール１はそれぞれ２枚のプリント基板２と層間部材２０、およびＩ／Ｏ配線基板３０の５層で構成されているいるが、本発明によれば積層枚数は本実施形態の限りではなく、例えば１枚のプリント基板、層間部材およびＩ／Ｏ配線基板の３層で構成されてもよい。あるいはそれぞれ３枚のプリント基板と層間部材、およびＩ／Ｏ配線基板の７層で構成されてもよく、さらに多層化させてもよい。
（２）本実施形態では、電解メッキ法によってメッキ導体９を形成させているが、本発明によればメッキ導体の形成方法は本実施形態の限りではなく、例えば無電界メッキによって形成させてもよい。
【図面の簡単な説明】
【図１】本実施形態におけるプリント基板と層間部材とを積層させて半導体モジュールを製造する前の様子を示す斜視図
【図２】プリント基板の製造方法を示す断面図−１
【図３】プリント基板の製造方法を示す断面図−２
【図４】層間部材の製造方法を示す断面図
【図５】プリント基板と層間部材とを積層させた断面図
【図６】従来におけるＩＣパッケージの側断面図
【図７】（ａ）従来におけるＩＣパッケージを実装した基板の側面図
（ｂ）従来におけるＩＣパッケージを実装した基板の平面図
【符号の説明】
１…半導体モジュール
２…プリント基板
３…半導体チップ
５…絶縁性基材
１５…配線回路
２０…層間部材
２１…プリプレグ
２２…保護フィルム
２３…スルーホール
２４…導電性ペースト
２５…導電性バンプ
２６…キャビティ（開口部）
【発明の属する技術分野】
本発明は、半導体モジュールの製造方法に関するものである。
【０００２】
【従来の技術】
近年には、ＩＣチップの高密度実装化に対応するために、ＩＣチップを積層した半導体モジュールを製造する技術が開発されてきている。例えば、特開平９−２１９４９０号公報、特開平１０−１３５２６７号公報、及び特開平１０−１６３４１４号公報には、そのような積層パッケージが開示されている。
【０００３】
このような従来の技術では、ＴＳＯＰ（Thin Small Outline Package）、ＴＣＰ（Tape Carrier Package）、ＢＧＡ（Ball Grid Array）等のＩＣパッケージを一層毎に組み立てた後に、複数のＩＣパッケージを積層する。このとき、各層間は、予め各パッケージに設けられた外部接続用の端子を介して接続される。このように従来の工法では、多くの製造工程を経なければならないことから、加工コストが増加していた。
【０００４】
ところで、図６および図７には、上記のような従来の工法により製造された積層パッケージを示した。図６に示すものは、樹脂でモールドされたパッケージを積層したものである。また、図７は、図６のパッケージを搭載したモジュール基板の側面図および平面図である。このＩＣパッケージ１００Ａ、１００Ｂには、ＩＣ実装部１０６と、その上面に実装されたＩＣチップ１０２と、ＩＣチップ１０２と外部部品とを接続するリード１０１と、ＩＣチップ１０２とリード１０１とを樹脂内部で接続するボンディングワイヤ１０３とが設けられている。また、ＩＣチップ１０２を含む所定の領域は、樹脂体１０４により被覆されている。
【０００５】
このような構造のＩＣパッケージ１００Ａの上側には、他のＩＣパッケージ１００Ｂが積層された状態とされて、基板１０５に実装されている。
【０００６】
【発明が解決しようとする課題】
上記のＩＣパッケージ１００Ａ、１００Ｂを厚さ方向に積み重ねて、基板１０５に実装しようとすると、樹脂体１０４の厚みのために総モジュール厚が厚くなってしまうという問題がある。また、ＩＣパッケージ１００Ａ、１００Ｂを横方向に基板１０５に実装する場合には、総モジュールが大きくなるという問題がある。さらに、上下のパッケージ１００Ａ、１００Ｂは、それぞれのリード１０１によって基板１０５に接続されているので、パッケージ１００Ａ、１００Ｂの積層時に位置ずれが生じると、リード１０１間が短絡してしまう可能性があった。
【０００７】
今後は、例えばＩＣカードや携帯電話等の電子機器の小型化に伴い、ＩＣパッケージに対しても、更なる高密度化と薄型化が図られると考えられているが、従来の工法によっては、そのような高密度・薄型化を図ることは困難である。
【０００８】
この問題を解決するためには、ＩＣチップ１０２を樹脂体１０４でモールドする構成を変更し、例えばプリント基板を層間部材を介して積層しながらその層間にＩＣチップを実装するという構成が考えられる。このとき、層間部材としては、その上下両面に配される配線回路間の接続を図るための導電性物質を充填したビアホールを備えたプリント基板を使用することができる。そのようなプリント基板を製造するためには、例えば片面銅張積層板の絶縁層を貫通して導体層に到達するビアホールを形成させ、このビアホール内に導電性ペーストを充填する、あるいは電解メッキによってメッキ金属を充填するなどの方法が考えられる。
【０００９】
しかし、導電性ペーストを充填する方法では、ビアホールの一方の開口が導体層により閉止されていること、半導体チップの収容に必要な空間を確保するために層間部材の厚みを厚くする必要があることから、ビアホール内に導電性ペーストを隙間なく充填することが困難な場合がある。一方、電解メッキ法では多大な時間と手間を要し、生産性が低下するおそれがある。また、これらのプリント基板及び層間部材を積層する際には、各プリント基板と層間部材との間に接着層を設けることが必要であり、コストが高くなるおそれがある。
【００１０】
本発明は、上記した事情に鑑みてなされたものであり、その目的は、積層型の半導体モジュールを簡便かつ安価に製造できる方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記の課題を解決するための請求項１の発明に係る半導体モジュールの製造方法は、所定の配線回路を形成させて一面側に半導体チップを実装したプリント基板を、前記配線回路に接続可能な導電性バンプと前記半導体チップを収容可能な開口部とを備えた層間部材を介して積層する半導体モジュールの製造方法であって、あらかじめ所定の前記配線回路を形成させた前記プリント基板の前記一面側に前記半導体チップを実装する工程と、前記層間部材となる絶縁性基材の両面に保護フィルムを貼り付ける工程と、前記絶縁性基材の所定の位置にスルーホールを形成する工程と、前記スルーホールに導電性ペーストを充填して導電性バンプを形成する工程と、前記保護フィルムを剥離する工程と、前記絶縁性基材に前記半導体チップを収容可能な前記開口部を形成する工程と、前記絶縁性基材と前記プリント基板とを交互に積層して接着する工程とを経ることを特徴とする。
【００１２】
請求項２の発明は、請求項１に記載の半導体モジュールの製造方法であって、前記絶縁性基材がプリプレグであることを特徴とする。
【００１３】
ここで、プリプレグとは、基材に熱硬化性樹脂を含浸させて加熱により半硬化状態としたものであり、基材としては例えば紙、ガラス布、ガラス不織布、合成繊維布等が、熱硬化性樹脂としては例えばエポキシ樹脂、フェノール樹脂等が使用できる。
【００１４】
【発明の作用、および発明の効果】
請求項１の発明によれば、両面に保護フィルムを貼りつけた絶縁性基材の所定の位置にスルーホールを形成させ、このスルーホールに導電性ペーストを充填した後に、保護フィルムを剥離することにより、絶縁性基材の両面に突出した導電性バンプを形成することができる。この方法においては、両方の開口が開放されたスルーホールに導電性ペーストを充填するため、一方の開口が閉止されたビアホールの場合と比較して、充填の際に孔内に隙間が生じてしまうことを回避でき、接続信頼性を高めることができる。また、時間と手間を要する電解メッキを行う必要がないため、簡便かつ安価に半導体モジュールを製造することができる。
【００１５】
請求項２の発明によれば、絶縁性基材としてはプリプレグを使用する。プリプレグは半硬化状態であるため、プリント基板と交互に積層してプレスにより加熱加圧することにより、上下に配されたプリント基板と接着、硬化する。このため、プリント基板と層間部材の間に接着層を形成させることが不要となり、簡便かつ安価に半導体モジュールを製造することができる。
【００１６】
【発明の実施の形態】
以下、本発明を具体化した一実施形態について、図１〜図５を参照しつつ詳細に説明する。本実施形態の半導体モジュール１は、半導体チップ３を実装したプリント基板２と層間部材２０とを交互に重ね合わせ、最下層にＩ／Ｏ配線基板３０を重ねて熱プレスすることにより一体化された構造となっている（図１参照）。
【００１７】
まず、半導体チップ３を実装したプリント基板２の製造方法について説明する。
【００１８】
プリント基板２の出発材料は、片面銅張積層板４である。この片面銅張積層板４は、例えば板状のガラス布エポキシ樹脂により形成される厚さ７５μｍの絶縁性基板５の一方の面（図２において上面）に、全面に厚さ１２μｍの銅箔６が貼り付けられた周知の構造である。この片面銅張積層板４において、銅箔６とは反対側の面をポリエチレンテレフタレート（ＰＥＴ）製の保護フィルム７で保護しておく（図２Ａ）。
【００１９】
この保護フィルム７が施されている面側（図２において下面側）から、所定の位置に例えばパルス発振型炭酸ガスレーザ加工装置によってレーザ照射を行うことにより、絶縁性基板５を貫通して銅箔６に達するビアホール８を形成する（図２Ｂ）。加工条件は、パルスエネルギーが２．０〜１０．０ｍＪ、パルス幅が１〜１００μｓ、パルス間隔が０．５ｍｓ以上、ショット数が３〜５０の範囲内であることが好ましい。次いで、このビアホール８の内部に残留する樹脂を取り除くためのデスミア処理を行う。その後、銅箔６面を保護フィルム７で保護しておき、銅箔６を一方の電極として電解メッキ法によってビアホール８内にメッキ導体９を形成させる（図２Ｃ）。なお、メッキ導体９の充填深さは、その上面が保護フィルム７の表面と面一になる程度が好ましい。
【００２０】
次に、銅箔６側の保護フィルム７を剥離した後に、感光性のドライフィルム１０を貼りつける。このドライフィルム１０を所定のパターンにより露光・現像処理することにより、孔部１１を形成する（図２Ｄ）。この孔部１１内に電解メッキを施すことにより、半導体チップ３を実装するための実装用バンプ１２となるメッキ層を形成する（図２Ｅ）。
【００２１】
その後、ドライフィルム１０を剥離し、実装用バンプ１２を突出させる。同時に、下面側の保護フィルム７を剥離することで、メッキ導体９の先端部が絶縁性基板５の表面から突出されて接続用バンプ１３とされる（図３Ｆ）。
【００２２】
次いで、電着法により、上面側全面と下面側の接続用バンプ１３上にフォトレジスト層１４を形成させる（図３Ｇ）。次に、上面側のフォトレジスト層１４を所定の配線回路１５のパターンに合わせて露光・現像処理する。この後、フォトレジスト層１４により保護されていない銅箔６部分をエッチング処理することにより、配線回路１５を形成させる（図３Ｈ）。配線回路１５の一部は、後述する層間部材２０の導電性バンプ２５と接続するための接続用ランド１５Ａとされている。最後に、フォトレジスト層１４を除去することにより、プリント基板２の製造が完了する（図３Ｉ）。
【００２３】
このプリント基板２の上面側の中央部分には、半導体チップ３が実装される（図３Ｊ）。半導体チップ３は、プリント基板２の中央に接着層１６により固着され、半導体チップ３の下面側に形成された端子部（図示せず）が実装用バンプ１２に埋め込まれることにより、プリント基板２の配線回路１５と電気的に接続される。
【００２４】
次に、層間部材２０の製造方法について説明する。
【００２５】
層間部材２０の出発材料は、例えばガラス布基材にエポキシ樹脂を含浸し、加熱半硬化状態として板状に形成されたプリプレグ２１である（図４Ａ）。このプリプレグ２１の厚さは、後述のキャビティ（本発明の開口部に該当する）２６内に半導体チップ３を収容する必要性から、プリント基板２の上面から半導体チップ３の上面までの高さよりもやや厚く、例えば１３０μｍとされている。また、プリプレグ２１の上面および下面の面積は対向するプリント基板２の面積と略等しくされている。
【００２６】
このプリプレグ２１の両面をＰＥＴ製の保護フィルム２２で保護しておき（図４Ｂ）、対向するプリント基板２の接続用ランド１５Ａおよび接続用バンプ１３に対応する位置に、例えばパルス発振型炭酸ガスレーザ加工装置によってレーザ照射を行うことにより、プリプレグ２１の厚さ方向に貫通するスルーホール２３を形成させる（図４Ｃ）。次いで、このスルーホール２３内部に残留する樹脂を取り除くデスミア処理を行う。
【００２７】
このスルーホール２３内に、導電性ペースト２４を充填する（図４Ｄ）。充填は、例えばスクリーン印刷機を使用して導電性ペースト２４を保護フィルム２２上から印刷することにより行うことができる。そして、保護フィルム２２を剥離すると、導電性ペースト２４は保護フィルム２２の厚さ分だけプリプレグ２１の表面から突出されて導電性バンプ２５とされる（図４Ｅ）。
【００２８】
そして、プリプレグ２１の中央部分に例えばレーザ照射を行うことによりキャビティ２６を貫通形成させて、層間部材２０の製造が完了する（図４Ｆ）。キャビティ２６の大きさは半導体チップ３の外形寸法よりやや大きくされて、その内部に半導体チップ３を収容可能とされている。
【００２９】
上記のように製造されたプリント基板２と層間部材２０とを交互に重ね合わせる（図５Ａ）。このとき、最上層にはプリント基板２が、半導体チップ３を実装された面が下面側になるように配置され、その下方には層間部材２０が配置される。層間部材２０は、そのキャビティ２６内にプリント基板２の半導体チップ３を収容し、また、導電性バンプ２５がプリント基板２の接続用ランド１５Ａおよび接続用バンプ１３と接続可能なように重ね合わせられる。そして、その下方にはさらにプリント基板２および層間部材２０が同様に重ね合わせられ、最下層にはＩ／Ｏ配線基板３０が積層される。このＩ／Ｏ配線基板３０は、絶縁性基板３３の所定の位置にビアホール３４が形成され、その上下に所定の配線回路（図示せず）およびランド３１が形成されたものである。
【００３０】
次いで、プレスにより加圧加熱を行うと、プリプレグ２１はいったん溶融流動し、時間の経過に伴って硬化するとともに上下のプリント基板２およびＩ／Ｏ配線基板３０と接着して、半導体モジュール１が形成される。このとき、各プリント基板２の接続用ランド１５Ａ、接続用パンプ１３、およびＩ／Ｏ配線基板３０のランド３１と、隣接する層間部材２０の導電性バンプ２５とが接続されており、これにより上下のプリント基板２およびＩ／Ｏ配線基板３０の配線回路間が電気的に接続される。また、Ｉ／Ｏ配線基板３０の下面側のランド３１には、外部基板との接続用のはんだボール３２が形成される。
【００３１】
以上のように本実施形態によれば、層間部材２０としてプリプレグ２１を使用する。プリプレグ２１に導電性バンプ２５を形成する際には、所定の位置に形成させたスルーホール２３に導電性ペースト２４を充填する。このスルーホール２３は両方の開口が開放されているため、導電性ペースト２４の充填の際に孔内に隙間が生じてしまうことを回避でき、接続信頼性を高めることができる。また、時間と手間を要する電解メッキを行う必要がないため、簡便かつ安価に半導体モジュール１を製造することができる。
【００３２】
また、プリプレグ２１は半硬化状態であるため、プリント基板２と交互に積層して加熱加圧することによりいったん溶融流動し、時間の経過とともに硬化して上下に配されたプリント基板２と接着する。このため、プリント基板２と層間部材２０の間に接着層を設けることが不要となり、簡便かつ安価に半導体モジュール１を製造することができる。
【００３３】
なお、本発明の技術的範囲は、上記した実施形態によって限定されるものではなく、例えば、次に記載するようなものも本発明の技術的範囲に含まれる。その他、本発明の技術的範囲は、均等の範囲にまで及ぶものである。
（１）本実施形態では、半導体モジュール１はそれぞれ２枚のプリント基板２と層間部材２０、およびＩ／Ｏ配線基板３０の５層で構成されているいるが、本発明によれば積層枚数は本実施形態の限りではなく、例えば１枚のプリント基板、層間部材およびＩ／Ｏ配線基板の３層で構成されてもよい。あるいはそれぞれ３枚のプリント基板と層間部材、およびＩ／Ｏ配線基板の７層で構成されてもよく、さらに多層化させてもよい。
（２）本実施形態では、電解メッキ法によってメッキ導体９を形成させているが、本発明によればメッキ導体の形成方法は本実施形態の限りではなく、例えば無電界メッキによって形成させてもよい。
【図面の簡単な説明】
【図１】本実施形態におけるプリント基板と層間部材とを積層させて半導体モジュールを製造する前の様子を示す斜視図
【図２】プリント基板の製造方法を示す断面図−１
【図３】プリント基板の製造方法を示す断面図−２
【図４】層間部材の製造方法を示す断面図
【図５】プリント基板と層間部材とを積層させた断面図
【図６】従来におけるＩＣパッケージの側断面図
【図７】（ａ）従来におけるＩＣパッケージを実装した基板の側面図
（ｂ）従来におけるＩＣパッケージを実装した基板の平面図
【符号の説明】
１…半導体モジュール
２…プリント基板
３…半導体チップ
５…絶縁性基材
１５…配線回路
２０…層間部材
２１…プリプレグ
２２…保護フィルム
２３…スルーホール
２４…導電性ペースト
２５…導電性バンプ
２６…キャビティ（開口部）
Claims (2)
- 所定の配線回路を形成させて一面側に半導体チップを実装したプリント基板を、前記配線回路に接続可能な導電性バンプと前記半導体チップを収容可能な開口部とを備えた層間部材を介して積層する半導体モジュールの製造方法であって、
あらかじめ所定の前記配線回路を形成させた前記プリント基板の前記一面側に前記半導体チップを実装する工程と、前記層間部材となる絶縁性基材の両面に保護フィルムを貼り付ける工程と、前記絶縁性基材の所定の位置にスルーホールを形成する工程と、前記スルーホールに導電性ペーストを充填して導電性バンプを形成する工程と、前記保護フィルムを剥離する工程と、前記絶縁性基材に前記半導体チップを収容可能な前記開口部を形成する工程と、前記絶縁性基材と前記プリント基板とを交互に積層して接着する工程とを経ることを特徴とする半導体モジュールの製造方法。 - 前記絶縁性基材がプリプレグであることを特徴とする請求項１に記載の半導体モジュールの製造方法。
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