JP4363845B2 - 不揮発性メモリチップの低電圧感知手段 - Google Patents
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Description
【発明の属する技術分野】
本発明は、不揮発性強誘電体メモリ装置に関するもので、特に、不揮発性メモリセルの動作開始時点及び動作停止時点をチップ活性化信号に同期させて臨界電圧領域におけるメモリセルの動作を安定的に保障できるようにする不揮発性強誘電体メモリ(FeRAM)チップの低電圧感知手段に関する。
【0002】
【従来の技術】
一般に、不揮発性強誘電体メモリ装置(FeRAM:Ferroelectric Random Access Memory)はDRAM(Dynamic Random Access Memory)と類似したデータ処理速度を有し、電源がオフの時にもデータが保存されるという特性のため次世代記憶素子として注目を浴びている。
【0003】
FeRAMはDARMと殆ど類似した構造を有する記憶素子であって、キャパシタの材料で強誘電体を用いて強誘電体の特性の高い残留分極の特性を利用したものである。このような残留分極特性によって電界を除去してもメモリセルに記録されていたデータが消えない。
【0004】
図1は一般的な強誘電体の特性のヒステリシスループを示すグラフである。
図1のように、電界によって誘起された分極が電界を除去しても残留分極の存在によって消滅せず一定量(d、a状態)を維持していることが分かる。
不揮発性強誘電体メモリセルはかかる‘d’及び‘a’状態を各々1、0に対応させて記憶素子として応用したものである。
【0005】
図2は従来の不揮発性強誘電体メモリの単位セルを示す図である。
図2に示すように、片方向にビットラインB/Lが形成され、ビットラインと交差する方向にワードラインW/Lが形成され、ワードラインW/Lから一定間隔を離れてワードラインW/Lと平行にプレートラインP/Lが形成される。また、ゲート端子がワードラインW/Lに連結され、ソース端子はビットラインB/Lに連結されるNMOSトランジスタ及び二つの端子の中、第1端子がNOMSトランジスタのドレイン端子に連結し、第2端子はプレートラインP/Lに連結する強誘電体キャパシタFC1が形成される(例えば、特許文献1参照)。
【0006】
このような不揮発性強誘電体メモリ素子のデータ入/出力動作を以下に説明する。
図3は一般的な不揮発性強誘電体メモリ装置のライトモード(write mode)動作を示すタイミング図であり、図4はリードモード(read mode)
の動作を示すタイミング図である。
【0007】
先ず、図3について説明する。
外部から印加されるチップイネーブル信号CSBPADがハイ(high)からロー(low)に活性化され、同時にライトイネーブル信号WEBPADをハイからローに印加するとライトモードが開始する。
次にライトモードでアドレスデコーディングが開始すると該当ワードラインW/Lに印加されるパルスがローからハイに遷移してセルが選択される。
【0008】
このようにワードラインW/Lがハイ状態を維持している区間で該当プレートラインP/Lには順次一定区間のハイ信号と一定区間のロー信号が印加される。そして、選択されたセルにロジック値‘1’又は‘0’を書込むために該当ビットラインにライトイネーブル信号WEBPADに同期される‘ハイ’又は‘ロー’信号が印加される。
【0009】
即ち、下記表1のとおりビットラインB/Lにハイ信号を印加しワードラインW/Lに印加される信号がハイ状態の区間でプレートラインP/Lに印加される信号がローであれば、強誘電体キャパシタFC1にはロジック値‘1’が書き込まれる。そして、ビットラインB/Lにロー信号を印加し、プレートラインP/Lに印加される信号がハイ信号であれば強誘電体キャパシタFC1にはロジック値‘0’が書き込まれる。
【0010】
【表1】
【0011】
次に図4に示すリードモード動作を説明する。
外部からチップイネーブル信号CSBPADをハイからローに活性化させると該当ワードラインが選択される前に全ビットラインはイクォライズ信号によってロー電圧に等電位される。
【0012】
そして、各ビットラインを非活性化させた後、アドレスをデコーディングしデコーディングされたアドレスによって該当ワードラインにはロー信号がハイ信号に遷移されて該当セルを選択する。選択されたセルのプレートラインP/Lにハイ信号を印加して強誘電体メモリセルに保存されたロジック値‘1’に相応するデータQsを破壊する。
【0013】
もし、強誘電体メモリセルにロジック値‘0’が保存されていたら、これに相応するデータQsは破壊されない。
【0014】
このように、破壊されたデータと破壊されなかったデータは前記ヒステリシスループの原理によって互いに異なる値をビットラインに出力することになりこれを利用してセンスアンプはロジック値‘1’又は‘0’をセンシングすることになる。
【0015】
即ち、データが破壊された場合は、図1のヒステリシスル−プのように‘d’から‘f’に変わる場合であり、データが破壊されない場合は‘a’から‘f’に変わる場合である。
従って、センスアンプがイネーブルされた後データが破壊された場合は、増幅してロジック値‘1’を出力し、データが破壊されない場合は増幅してロジック値‘0’を出力する。
【0016】
センスアンプでデータを増幅した後には元のデータに復元すべきである。
従って、該当ワードラインにハイ信号が印加された状態でプレートラインP/Lをハイからローに非活性化させる。
【0017】
記憶素子として不揮発性強誘電体メモリを用いるシステムで、システムコントローラは制御信号としてチップイネーブル信号CSBPADを不揮発性強誘電体メモリチップに出力する。メモリチップ内のメモリ装置はチップイネーブル信号CSBPADに沿ってチップのメモリセルを動作させるためのチップ内部コントロール信号CICSを発生させメモリにデータを記録したりメモリに記録されたデータを読み出した後これをデータバスを通してシステムコントローラに伝送する。
【0018】
かかる不揮発性強誘電体メモリを用いるシステムにおいて、システムコントローラが動作する動作電圧と不揮発性強誘電体メモリ装置が動作する動作電圧は異なりうる。
即ち、システムコントローラの動作電圧が不揮発性強誘電体メモリ装置の動作電圧より小さい場合、電源電圧の非正常な電源電圧降下状態でもシステムコントローラは正常なコントロール信号を発し、これをメモリ装置に出力することができるようになる。
【0019】
このように、電圧が降下してもシステムコントローラは正常動作を行うことができるが、不揮発性強誘電体メモリ装置では正常動作が行われない恐れがある。それにも関わらず、リードモードで不揮発性強誘電体メモリ装置はセルに保存されたデータを破壊する方法によりデータを読み出すから非正常な電源電圧降下や低電圧状態では読みとり動作中に破壊されたデータが未だ復旧されない状態でリードサイクルが終了するおそれがある。
【0020】
従って、不揮発性強誘電体メモリ装置ではリード時にもデータ保存方法が特別に求められている。
これによるデータ保存方法としては低電圧感知回路を利用する方法が用いられている。
【0021】
図5は従来技術による不揮発性強誘電体メモリ装置の低電圧感知回路を示す。低電圧感知回路は電源電圧端VCCと接地電圧VSSの間に直列連結され、ゲート端子が共通連結されたPMOSトランジスタT1及びNMOSトランジスタT2と、PMOSトランジスタT1の出力電圧によって制御され、ノードAと接地電圧端の間に連結されたNMOSトランジスタT3と、ノードAと電源電圧端の間に連結され、ゲートが接地電圧端に連結されたPMOSトランジスタT4を備える。
【0022】
ここに、NMOSトランジスタT3の出力電圧を反転させる第1インバーターINV1と、第1インバーターINV1の出力を反転させる第2インバーターINV2と、第2インバーターINV2の出力を反転させて第1出力信号PONF1を出力する第3インバーターINV3を備える。
【0023】
そして、第1インバーターINV1と並列的に連結されNMOSトランジスタT3の出力電圧を反転させる第4インバーターINV4と、第4インバーターの出力信号を反転させる第5インバーターINV5と、第5インバーターINV5の出力信号によって制御され、電源電圧端と第4インバーターINV4の出力端の間に連結されるPMOSトランジスタT5と、第5インバーターINV5の出力信号を反転させて第2出力信号PONF2を出力する第6インバーターINV6を備える。
【0024】
図6は電源電圧VCCが正常電圧から低電圧に下降する時、外部から印加されるチップイネーブル信号CSBPADと内部の不揮発性強誘電体メモリ装置のコントロール信号(チップ内部コントロール信号)との関係を示すタイミング図である。
【0025】
又、図7は電源電圧VCCが低電圧から正常な電圧に増加するとき、チップイネーブル信号CSBPAD及びチップ内部のコントロール信号CICSの関係を示すタイミング図である。
【0026】
図6に示すように、電源電圧が正常電圧から低電圧に下降して電圧が一定レベル以下に下がると、低電圧感知回路はこれを感知して第1出力信号PONF1をローレベルに出力する。
低電圧感知回路は第1出力信号PONF1がローレベルに遷移されて出力され、一定時間Twbだけ遅延させた後、第2出力信号PONF2をローレベルに遷移させる。
【0027】
内部チップコントロール信号は第1出力信号PONF1及び第2出力信号PONF2の組合せによって低電圧が感知された時点から一定時間Twbだけハイレベルを維持した後、ローレベルに遷移される。
これはシステムの電源電圧VCCが低電圧に降下した場合、データ復旧時間を十分に確保するためである。
【0028】
反面、図7に示すように、電源電圧VCCが低電圧から正常電圧に上昇する場合、電圧が一定レベル以上になると低電圧感知回路はこれを感知して第1出力信号PONF1及び第2出力PONF2を同時にローレベルからハイレベルに遷移させる。
即ち、図7の場合、正常電圧が感知された時点ですぐチップ内部コントロール信号CICSがハイレベルに遷移されることによって正常なリードサイクル波形が発生されえないことが分かる。
【0029】
勿論、これを防止するために第1出力信号PONF1及び第2出力PONF2が同時に出力されないように、いずれか一つの信号を遅延させることもできるが、この場合該当サイクルが遅延することによって、以後のシステム動作に影響を及ぼすことがある。従って、前記問題点はこれらの二つの出力信号の中、いずれか一つの信号を単に遅延することで解決できる簡単な問題ではない。
【0030】
このように従来の低電圧感知回路は外部から印加されるチップイネーブル信号CSBPADとは無関係に電源電圧VCCの電圧レベルを用いて出力信号PONF1、PONF2を発生させる。
これによって電源電圧が正常な電圧で低電圧に下がる場合はリードサイクルを十分に確保できるから破壊データを復旧することができるが、システム電圧が低電圧から正常な電圧に上昇する場合はリードサイクルのサイクルタイムが非正常になってリード動作時破壊されたデータが復旧できない状態で次のリードサイクルに移ることになって破壊されたデータを安定的に復旧できなくなる。
【0031】
【特許文献1】
特開平11−127105号公報
【0032】
【発明が解決しようとする課題】
本発明は、上記従来技術の問題点を解決するためのもので、電源電圧の変化による不揮発性強誘電体メモリセルの動作開始及び開始時点及び動作停止時点をチップ活性化信号(CE:外部チップイネーブル信号CSBPADの反転信号)に同期させることで低電圧の場合にはメモリセルが動作しないようにし、正常電圧の場合はチップの活性化電圧領域と非活性化電圧領域を明確に区別して臨界電圧領域におけるメモリセルの動作を安定させ保障することが目的である。
【0033】
又、本発明の他の目的は新しい波形のリセット信号を発生させてチップ活性化信号の状態と無関係にメモリセルの動作初期にチップ内部コントロール信号CICSをローレベルに固定することで、より安定した前記動作が行われるようにすることが目的である。
【0034】
【課題を解決するための手段】
上記目的を達成するための本発明による低電圧感知手段は、外部からリセット信号を用いてチップ活性化信号の変化に関わらず、電源電圧が不揮発性強誘電体メモリ(FeRAM)セルの動作開始のための臨界値に至る前にチップ内部コントロール信号をローレベルに固定して前記メモリセルを強制的に非活性化させる。
【0035】
又、本発明の不揮発性強誘電体メモリチップの低電圧感知手段は、電源電圧が低電圧から正常電圧に上昇する時、一定レベルの電圧まではローレベルを維持し、前記正常電圧または前記正常電圧から前記低電圧に下降する時、一定レベルまでは前記電源電圧の形態に頼るハイレベルを維持するリセットバー信号を出力するリセット部、及び前記リセットバー信号によって前記電源電圧が前記低電圧時には不揮発性強誘電体メモリセルを非活性化し、前記電源電圧が前記正常電圧時には前記不揮発性強誘電体メモリセルの動作開始時点及び動作停止時点をチップ活性化信号と同期させる低電圧感知同期回路を備える。
【0037】
又、前記リセット部は印加された電圧の大きさを一定期間維持するラッチ部と、前記プルアップされた電圧ラッチ部の出力電圧を通して前記電源電圧の変化をセンシングしてその大きさを調節するパワーセンシング部及び、前記ラッチ部の出力電圧をハイレベルにプルアップさせ前記パワーセンシング部によって調節された信号を反転させて前記低電圧感知同期回路に出力するプルアップ部を備える。
【0038】
前記低電圧感知同期回路は、前記電源電圧を一定比率で降下させて出力する電源電圧減圧分配部と、前記電源電圧減圧分配部の出力信号変化をチップイネーブル信号と同期させる第1信号同期部と、前記電源電圧減圧分配部の出力信号と前記リセット部からの前記リセットバー信号によって前記電源電圧の低電圧可否を感知する低電圧感知部と、前記低電圧感知部の出力信号から前記低電圧と前記正常電圧を区別する低電圧判別部と、前記電源電圧が前記正常電圧の時、チップ活性化信号に同期してチップ内部のコントロール信号を出力する第2信号同期部を備える。
【0039】
前記第2信号同期部は前記電源電圧が前記正常電圧の場合、前記リセットバー信号、前記低電圧判別部の出力信号及び前記チップ活性化信号の論理的組合せによって前記チップ活性化信号に同期される前記チップ内部のコントロール信号を出力する。
【0040】
前記低電圧感知部で出力された信号が時間の経過によって変化しないように維持するレベル維持部を更に備える。
【0041】
前記レベル維持部は、前記低電圧感知部の出力信号がハイレベルの場合、その状態を維持させるための第1レベル維持部と、前記第1レベル維持部によって調節された電圧がローレベルに下がらないようにする第2レベル維持部と、前記低電圧感知部の出力信号と前記チップ活性化信号によって第2レベル維持部を制御する制御部を更に備える。
【0042】
又、前記電源電圧減圧分配部は電源電圧部と前記第1信号同期部との間に直列連結された多数のスイッチング素子又は抵抗で備えられる。
【0043】
又、不揮発性強誘電体メモリを記憶素子に用いるシステムにおいて、
前記システムの運用のために前記不揮発性強誘電体メモリにデータを記録したり記録されたデータを読みとるためのチップイネーブル信号を出力するシステムコントローラーと、前記チップイネーブル信号を反転させたチップ活性化信号を出力するバッファ及び、前記チップ活性化信号を印加され前記システムの電源変化を感知して正常電圧領域で前記不揮発性強誘電体メモリを動作させるためのチップ内部コントロール信号を前記チップ活性化信号CEに同期させて発生するメモリ駆動装置を備える。
【0044】
又、前記メモリ駆動装置は、前記電源電圧が低電圧から正常電圧に上昇する時一定レベルの電圧まではローレベルを維持し、前記正常電圧または前記正常電圧から低電圧に下降する時前記電源電圧の形態に頼るハイレベルを維持するリセットバー信号を出力するリセット部及び前記電源電圧の変化を感知し前記リセットバー信号を用いて前記不揮発性強誘電体メモリの動作開始時点及び動作停止時点を前記チップ活性化信号と同期させる低電圧感知同期回路を備える。
【0045】
又、前記リセット部は印加された電圧の大きさを一定期間維持するラッチ部、前記プルアップされた電圧ラッチ部の出力電圧を通して電源電圧の変化をセンシングしてその大きさを調節するパワーセンシング部及び前記ラッチ部の出力電圧をハイレベルにプルアップさせ前記パワーセンシング部によって調節した信号を反転して前記低電圧感知同期回路に出力するプルアップ部を備える。
【0046】
又、前記低電圧感知同期回路は前記リセットバー信号及び前記電源電圧の変化によって前記電源電圧が前記低電圧時には前記不揮発性強誘電体メモリを非活性化させ、前記正常電圧時には前記チップ活性化信号と同期されて前記不揮発性強誘電体メモリを活性化させる。
【0047】
又、前記低電圧感知同期回路は、前記リセットバー信号を用いて前記チップ活性化信号の変化に関わらず前記電源電圧が前記不揮発性強誘電体メモリの動作開始のための臨界値に至る前に、前記チップ内部コントロール信号をローレベルに固定して前記不揮発性強誘電体メモリを強制的に非活性化させる。
【0048】
又、前記低電圧感知同期回路は電源電圧を一定比率で降下させて出力する電源電圧減圧分配部、前記電源電圧減圧分配部の出力信号変化をチップイネーブル信号に同期する第1信号同期部、前記電源電圧減圧分配部の出力信号と前記リセット部からのリセットバー信号によって電源電圧の低電圧可否を感知する低電圧感知部、前記低電圧感知部の出力信号から低電圧と正常電圧とを区別する低電圧判別部及び電源電圧が正常電圧である時チップ活性化信号に同期してチップ内部コントロール信号を出力する第2信号同期部とを備える。
【0049】
又、前記第2信号同期部は電源電圧が正常電圧の場合、前記リセットバー信号、前記低電圧判別部の出力信号及びチップ活性化信号の論理的な組合せによって前記チップ活性化信号に同期されるチップ内部コントロール信号を出力する。
又、低電圧感知システムは前記低電圧感知部から出力された信号が時間の経過によって変化しないように維持するレベル維持部を更に備える。
【0050】
又、前記レベル維持部は低電圧感知部の出力信号がハイレベルの場合その状態を維持させるための第1レベル維持部、前記第1レベル維持部によって調節された電圧がローレベルに降下しないようにする第2レベル維持部及び前記低電圧感知部の出力信号とチップ活性化信号によて第2レベル維持部を制御する制御部とを更に備える。
又、前記電源電圧減圧分配部は電源電圧部と前記第1信号同期部との間に直列連結された多数のスイッチング素子又は抵抗からなる。
【0051】
又、外部からリセットバー信号を用いてチップ活性化信号の変化に関わらず電源電圧変化による不揮発性強誘電体メモリセルの動作開始時点以前に、チップ内部コントロール信号をローレベルに固定させる。
【0052】
又、前記リセットバー信号は、前記電源電圧が低電圧から正常電圧に上昇する時、前記不揮発性強誘電体メモリセルの動作開始時点以前まではローレベルを維持し、前記電源電圧が前記正常電圧または前記正常電圧から前記低電圧に下降する時、前記電源電圧の形態に頼るハイレベルを維持する。
【0053】
又、前記リセットバー信号の発生方法は、前記電源電圧が前記低電圧から一定レベルまでプルアップされたものをセンシングし、その結果を反転させて出力する第1段階と、前記センシングの結果前記電源電圧が前記一定レベルまでプルアップされると、前記プルアップされた電圧をローレベルにダウンさせローレベルを維持させる第2段階及び、前記第2段階の結果を反転させて前記電源電圧の形態に頼る形態に出力する第3段階を含む。
【0054】
又、電源電圧が低電圧から正常電圧に上昇する時、一定レベルの電圧まではローレベルを維持し、前記正常電圧または前記正常電圧から前記低電圧に下降する時、前記電源電圧の形態に頼るハイレベルを維持するリセットバー信号を用い、前記電源電圧の変動による不揮発性強誘電体メモリセルの動作開始時点及び動作停止時点をチップ活性化信号に同期させる。
【0055】
又、前記不揮発性強誘電体メモリセルの動作開始時点を前記チップ活性化信号に同期する方法は、前記リセットバー信号をローレベルに固定し、初期チップ内部コントロール信号をローレベルに固定し前記電源電圧の変化を感知する第1段階と、前記感知結果を用いて電源電圧が前記一定レベルに至ると前記リセットバー信号をハイレベルに遷移させてローレベルの信号を発生させる第2段階と、前記第1段階における前記チップ内部コントロール信号値と、前記第2段階による信号値を用いて前記チップ内部コントロール信号を前記チップ活性化信号に同期して出力する第3段階とを含む。
【0056】
又、前記チップ内部コントロール信号は前記電源電圧が前記正常電圧から前記低電圧に下降する場合前記電源電圧が前記不揮発性強誘電体メモリセルの動作停止時点に到達し、前記チップ活性化信号がハイレベルからローレベルに遷移される時点でローレベルに固定される。
【0057】
【発明の実施の形態】
以下、添付の図面を参照して本発明を更に詳細に説明する。
【0058】
図8は本発明による不揮発性強誘電体メモリ駆動装置を用いた低電圧感知システムを示す構成図である。
システムコントローラー10はシステムの運用のために不揮発性強誘電体メモリにデータを記録したり記録されたデータを読みとるためのチップイネーブル信号CSBPADを出力する。
【0059】
バッファー20はチップイネーブルCSBPADを臨時貯蔵し、これを反転させたチップ活性化信号CEを出力する。
メモリセル駆動装置30は電源電圧の変化を感知して正常電圧領域で不揮発性強誘電体メモリセルの動作をチップ活性化信号CEに同期させるチップ内部コントロール信号CICSを発生する。
【0060】
かかるメモリセル駆動装置30は電源電圧VCCが低電圧から正常電圧に上昇する時、一定レベルの電源電圧まではローレベルを維持し、正常電圧又は正常電圧から低電圧に下降する時、一定レベルの電源電圧まではハイレベルを維持するリセットバー信号RESETBを出力するリセット回路40及び電源電圧の変化を感知しリセットバー信号を利用して不揮発性強誘電体メモリセルの動作開始時点及び動作停止時点をチップ活性化信号と同期させる低電圧感知同期回路50を備える。
【0061】
図9は本発明によるリセット回路40の回路図である。
従来リセット信号は電源電圧VCCが低電圧から正常電圧に上昇する時、これに依存して上昇し、ある臨界値に至るとローレベルに遷移された後その値を維持する形態を有していた。
しかしながら、本発明のリセット回路40は、かかる従来リセット信号と反対に電源電圧VCCが低電圧から臨界値まで上昇する時にはローレベルを維持し、臨界値以上の電源電圧及び正常電圧から低電圧に下降する場合一定レベルの電源電圧まではハイレベルを維持するリセットバー信号RESETBを低電圧感知同地回路50に印加する。
【0062】
特にリセット回路40は低電圧から正常電圧に上昇時ローレベルの信号を低電圧感知同期回路50に与えることによって初期チップ内部コントロール信号CICSを強制的にローレベルに作る。
【0063】
かかるリセット回路40をより詳しく説明する。
リセット回路40は印加された電圧の大きさを一定期間維持するラッチ部42,プルアップされたラッチ部42の出力電圧を通して電源電圧の変化をセンシングしてその大きさを調節するパワーセンシング部44及びラッチ部42の出力電圧をハイレベルにプルアップさせパワーセンシング部44によって調節した信号を反転して低電圧感知同期回路50に出力するプルアップ部46を備える。
【0064】
ラッチ部42は電源電圧端とノードBとの間に直列連結され各ゲート端子がノードCと連結されるPMOSトランジスタP1とNMOSトランジスタN1、電源電圧端とノードBとの間に直列連結され、各ゲート端子がノードAと連結されるPMOSトランジスタP2とNMOSトランジスタN2、ドレイン端子とソース端子が接地電圧端に共通連結されゲート端子がノードAと連結されたNMOSトランジスタN3、及びノードBと接地電圧端の間に連結されゲート端子がノードCと連結されたNMOSトランジスタN4からなる。
【0065】
パワーセンシング部44はノードDと接地電圧端の間に連結され、ゲート端子がノードCと連結するNMOSトランジスタN5、ノードCと接地電圧端の間に連結されゲート端子がノードDに連結されたNMOSトランジスタN6、電源電圧端と、ノードDの間に連結されゲート端子が接地電圧端と連結されるPMOSトランジスタP5、電源電圧端とノードDとの間に連結されゲート端子が電源電圧端に共通連結されるNMOSトランジスタN7、及びドレイン端子とソース端子がノードDに共通連結されゲート端子が接地電圧端に連結されるNMOSトランジスタN8からなる。
【0066】
プルアップ部46はドレイン端子とソース端子が電源電圧端に共通連結されゲート端子がノードCと連結されたPMOSトランジスタP3、ノードCの信号を反転出力するインバーターI1、及び電源電圧端とノードCの間に連結されゲート端子がインバーターI1の出力端子と連結されるPMOSトランジスタP4からなる。
【0067】
図10を用いてリセット回路40の動作を簡単に説明すると、電源電圧VCCが低電圧から正常電圧に上昇する動作初期にノードAはNMOSトランジスタN3によってローレベルに固定されPMOSトランジスタP2をオンにする。
電源電圧VCCが増加するとPMOSトランジスタP2を通してノードCに電流が供給されてノードCの電圧は電源電圧の増加に依存して増加する。
【0068】
ノードC電圧の大きさが一定レベルに至るとラッチイネーブルゲートのNMOSトランジスタN4をオンにしてノードAはラッチ回路構成によってローレベルになる。又、NMOSトランジスタN5もオンになってノードDがローレベルになる。
【0069】
ノードDの電圧は初期にはNMOSトランジスタN8によってローレベルを有し、NMOSトランジスタN5によってローレベルを維持する。ところが電源電圧VCCが徐々に増加するとPMOSトランジスタP5とNMOSトランジスタN7を通してノードDに供給される電流量が増加してノードDの電圧の大きさはNMOSトランジスタN7及びPMOSトランジスタP5を通してノードDに流れ込む電流とNMOSトランジスタN5を通して漏れる電流の比によって決められる。
【0070】
NMOSトランジスタN7及びPMOSトランジスタP5を通してノードDに流れ込む電流が増加してノードDの電圧が一定レベルを超えるとNMOSトランジスタN6がオンになってノードCはローレベルに遷移される。そうなるとラッチ部42のNMOSトランジスタN4がオフ状態に変わることになってノードCのローレベルによってノードAはハイレベルにプルアップされる。これによってノードCもこれ以上プルアップさせる電流が遮られて続けてローレベルを維持する。
【0071】
又、パワーセンシング部44ではノードCのローレベルによってNMOSトランジスタN5がオフ状態に変わるのでノードDはPMOSトランジスタP5によって電源電圧レベルにプルアップされる。
従って、NMOSトランジスタN6がオン状態を維持し続けることになってノードCはローレベルに固定される。
【0072】
ノードCの電圧はインバーターI1によって反転して図9のようなリセットバー信号RESETBを本発明の低電圧感知同期信号50に印加する。
図11は本発明による低電圧感知同期回路50の回路図である。
本発明の低電圧感知同期回路50は電源電圧が一定の割合で降下して出力する電源電圧減圧分配部51、電源電圧減圧分配部51の出力信号変化をチップイネーブル信号と同期させる第1信号同期部52、電源電圧減圧分配部51の出力信号とリセットバー信号RESETBに沿って電源電圧の低電圧可否を感知する低電圧感知部53、低電圧感知部の出力信号がハイレベルの場合、その状態を維持するための第1レベル維持部54、第1レベル維持部54によって調節された電圧がローレベルに降下しないようにする第2レベル維持部55、低電圧感知部53の出力信号とチップ活性化信号によって第2レベル維持部55を制御する制御部56、低電圧感知部53の出力信号から低電圧と正常電圧を区別する低電圧判別部57及び電源電圧が正常電圧の場合リセットバー信号RESETB、低電圧判別部57の出力信号及びチップ活性化信号CEによってチップ活性化信号に同期されるチップ内部コントロール信号CICSを出力する第2信号同期部58を備える。
【0073】
以下、かかる本発明の低電圧感知同期回路50をより詳しく説明する。
電源電圧減圧分配部51は多数のNMOSトランジスタNn1〜Nnnが電源電圧端VCCと第1信号同期部52との間に直列連結され各ゲート端子などは電源電圧端VCCに共通連結される。
【0074】
第1信号同期部52はNMOSトランジスタN9及びNMOSトランジスタN10が電源電圧減圧分配部51と接地電圧端VSSの間に並列連結されNMOSトランジスタN9のゲート端子はチップ活性化信号CEを印加されてNMOSトランジスタN10のゲート端子は低電圧判別部57の出力信号を印加される。
【0075】
電源電圧減圧分配部は第1信号同期部によって電源電圧の電圧変動によってチップイネーブル信号CSBPADと同期する信号を出力する。
特に第1信号同期部52は低電圧判別部57の出力信号によって電源電圧減圧分配部51が差別された波形の波高を出力するようにすることで低電圧領域と正常電圧領域におけるメモリ動作をはっきりと区別してコントロールできるようにする。
【0076】
低電圧感知部53は電源電圧端VCCとノードOUT2との間に連結されリセットバー信号RESETBをゲート端子に印加されるPMOSトランジスタP6、ノードOUT2と接地電圧端の間に直列連結されノードOUT1の信号とリセット信号RESETBを各々ゲート端子に印加されるNMOSトランジスタN11及びNMOSトランジスタN12からなる。
低電圧感知部は電源電圧が低電圧の場合にはハイレベルの信号を出力し、正常電圧の場合にはローレベルの信号を出力する。
【0077】
第1レベル維持部54はノードOUT2に印加された低電圧感知部の出力信号を反転するインバーターI2及び電源電圧端VCCとノードOUT2との間に連結されインバーターI2の出力信号によってオン/オフになるPMOSトランジスタP6からなる。
第1レベル維持部は低電圧感知部の出力信号がハイレベルの場合にだけ動作してノードOUT2の電圧レベルをハイレベルに維持しローレベルでは動作しない。
【0078】
第2レベル維持部55は電源電圧端とノードOUT2との間に連結されゲート端子がノードOUT4に連結されるPMOSトランジスタP8からなる。
かかる第1及び第2レベル維持部54、55は低電圧感知部53によってハイレベル状態になったノードOUT2が時間の経過によってローレベルに変化することを防止するためである。
【0079】
制御部56は出力信号を反転させるインバーターI3及びインバーターI4の出力信号とチップ活性化信号CEを入力信号にして論理演算した後、その結果を第2レベル維持部55のゲート端子に出力する第1論理素子ND1からなる。
即ち、チップイネーブル信号CSBPADが活性化してチップ活性化信号CEがハイレベルになり低電圧感知部53の出力がローレベルになると出力信号がローレベルになって第2レベル維持部55を活性化することでノードOUT2に電流を供給することになる。
【0080】
しかしながら、正常電圧ではリセットバー信号RESETBに沿ってNMOSトランジスタN12によって漏れる電流の量が第2レベル維持部55から供給される電流の量より多くてノードOUT2の電圧を十分にローレベルに維持することができる。
【0081】
低電圧判別部57は低電圧感知部53の出力信号を反転するインバーターI4及びインバーターI4の信号を反転させるインバーターI5が直列連結される。電源電圧が低電圧領域の場合はノードOUT2及びノードOUT3の電圧はハイレベルになり正常電圧の領域の場合はローレベルになる。
【0082】
第2信号同期部58はラッチ形態に構成された第2論理素子ND2、第3論理素子ND3及び第3論理素子ND3の出力信号を反転させてメモリセルを駆動させるためのチップ内部コントロール信号CICSに出力するインバーターI6からなる。
【0083】
即ち、第2論理素子ND2は低電圧判別部57の出力と第3論理素子ND3の出力を入力にし出力される信号を第3論理素子ND3の片側入力に伝える。
第3論理素子ND3はチップ活性化信号CE、リセットバー信号RESETB及び第2論理素子の出力を入力にして、出力される信号を第2論理素子NAND2及びインバーターI6の入力に伝える。インバーターI6は第3論理素子の出力を反転して内部チップコントロール信号を出力する。
ここで、第3論理素子ND3の一つの入力にリセット回路40からの出力信号RESETBを印加することでチップ内部コントロール信号CICSはチップ活性化信号CE又は低電圧判別部の出力信号の状態とは関わりなく動作初期ローレベルに維持される。
【0084】
図12は図11の低電圧感知同期回路の動作を説明するためのタイミング図であって、これを用いてチップ内部コントロール信号CICSが低電圧領域ではローレベルを維持し、正常電圧領域ではチップ活性化信号CEに同期して発生される動作に対して説明する。
A領域は電源電圧が正常電圧の領域であり、B、C領域は電源電圧が低電圧の領域を示し、点線はメモリセルが動作又は停止する電源電圧VCCの臨界値を示す。
チップ活性化信号CEの波形は電源電圧VCCの変動によって外部信号CSBPADと反対位相に変化する。
【0085】
電源電圧VCCがオンになる場合のように電源電圧が低電圧から正常電圧に増加する場合(B領域)、電源電圧VCCが徐々に増加するとリセットバー信号RESETB信号がローレベルを維持する間には(5)波形のようにノードOUT2の電圧はPMOSトランジスタP6によって徐々に増加する。ノードOUT3の電圧も低電圧判別部57の出力信号によって徐々に増加し、ハイレベルを維持する。
電源電圧減圧分配部は第1信号同期部の動作によって外部CSBPAD信号に同期して電源電圧を一定比率で降下してノードOUT1に出力する。
【0086】
即ち、電源電圧減圧分配部51(4)波形のように外部CSBPADが活性化する間は些か低い信号を出力し、非活性化する間は少し高い信号を出力する。この時外部CSBPAD信号はローレベルで活性化状態になり、ハイレベルでは非活性化状態になる。
【0087】
第1レベル維持部54はノードOUT2の電圧がハイレベルの場合、その状態を維持し続けローレベルの場合は動作しない。
制御部56はB領域ではノードOUT2の電圧がハイレベルに維持されるのでチップ活性化信号CEの状態に関わりなくハイレベルの信号をノードOUT4に出力して第2レベル維持部55は動作しないことになる。
【0088】
第2信号同期部58は電源電圧が一定レベルまで増加する間にはローレベルに維持されるリセットバー信号RESETBによってチップ活性化信号CEの状態に関わりなくローレベルのチップ内部コントロール信号CICSを出力してチップ内部コントロール信号CICSの初期状態を強制的にローレベルにする。
【0089】
電源電圧VCCが十分に増加して一定レベルに至るとリセット回路40のパワーセンシング部44によってリセットバー信号レベルがハイレベルに遷移される。これによって低電圧感知部53のPMOSトランジスタP6はオフになり、NMOSトランジスタN12はオンになってノードOUT2及びノードOUT3はハイレベルからローレベルに遷移される。
【0090】
ノードOUT3がハイレベルからローレベルに移りながら第1信号同期部52のNMOSトランジスタN10がオフになって第1信号同期部52による電源電圧VCCの電圧降下が急に減ることになる。これによって正常電圧領域(A領域)直前に電源電圧減圧分配部51の出力波形が差別された波形(図12の(4)波形の点線の円部分)に変化して第1信号同期部52は低電圧領域と正常電圧領域における動作をはっきりと区別してコントロールできる。
【0091】
ノードOUT2がローレベルに遷移すると、第2レベル維持部55は制御部56の出力信号によってチップ活性化信号CEに同期してノードOUT2に電流を供給する。
しかしながら、NMOSトランジスタN4による電流漏れが第2レベル維持部55による電流供給より多くてノードOUT2の電圧は(5)波形のように正常電圧領域(A領域)で十分にローレベルを維持することができる。
【0092】
ノードOUT3がメモリセルの動作開時点以前からローレベルに維持されるので第2信号同期部58の第2論理素子ND2は第3論理素子ND3の片側入力によりハイレベルの信号を出力する。
【0093】
第3論理素子ND3の三つの入力中、二つの入力信号(リセットバー信号RESETB、第2論理素子ND2からの信号)がハイレベルであるので第3論理素子ND3の出力は他の片側の入力信号のチップ活性化信号CEに同期して反転されたチップ活性化信号が出力される。該信号はインバーターI6によって更に反転してチップ内部コントロール信号CICSに出力してメモリセルを活性化する。
【0094】
正常電圧領域(A領域)でもノードOUT3はローレベルに維持されリセットバー信号RESETBはハイレベルを維持するので第2信号同期部58はチップ活性化信号CEに同期されるチップ内部コントロール信号CICSを出力する。
【0095】
このように電源電圧VCCの変動に電源電圧VCCがチップ活性化信号と同期しない状態でメモリセルの動作開始のための臨界値に至っても直ちにメモリセルを活性化するためのチップ内部のコントロール信号CICSを発することはなくチップ活性化信号に同期して発生させる。
【0096】
次に電源電圧VCCのオフ時のように電源電圧VCCが正常電圧領域で低電圧領域に下降してメモリセルの動作停止時点に到達した後、チップ活性化信号CEがハイレベルからローレベルに遷移する反面、リセットバー信号RESETBも十分に低くなって低電圧感知部53のNMOSトランジスタN12はオフになりPMOSトランジスタP6がオンになる。
【0097】
これによってノードOUT2及びノードOUT3は(5)波形のC領域のように更にハイレベルに遷移される。またこの時チップ内部コントロール信号CICSはローレベルであるので第2論理素子ND2はローレベルの信号を出力することになる。
従って、第2論理素子ND2からの出力がローレベルであるので第3論理素子ND3はチップ活性化信号CEやリセット信号RESETBに関わりなくハイレベルの信号を出力することになって、チップ内部コントロール信号CICSはローレベルに遷移される。
【0098】
又、ノードOUT3と第3論理素子ND3の出力がハイレベルに固定されるのでラッチ回路からなる第2信号同期部58はC領域でチップ活性化信号CEの状態に関わりなくローレベルに固定されたチップ内部のコントロール信号CICSを出力することになる。
【0099】
又、ノードOUT3がハイレベルに遷移されてNMOSトランジスタN2をオンにすることで第1信号同期部52による電源電圧VCCの電圧降下が正常電圧領域(A領域)でより瞬間的に大きく発生してノードOUT1の出力波形が前述したB領域のように差別的に変化することになる。
【0100】
しかしながら、ノードOUT2及びノードOUT3がC領域で更にハイレベルに遷移される時点の電圧より低いので、C領域でNMOSトランジスタN2による電圧変化の程度はA領域における変化程度より小さく起こる。
ノードOUT4はC領域でノードOUT2がハイレベルに遷移されることでチップ活性化信号CEの状態と関わらずハイレベルを維持することになって第2レベル維持部55をオフにする。
【0101】
つまり、チップ内部コントロール信号CICSは低電圧領域(B、C領域)ではローレベルに固定してメモリセルを動作しないことになり、正常電圧領域(A領域)ではチップ活性化信号CEに同期してメモリセルを活性化させることで活性化電圧領域と非活性化電圧領域とが明確に区別できる。
【0102】
図13は本発明による低電圧感知同期回路の他の実施例を示す図である。
本実施例では電源電圧減圧分配部に多数のNMOSトランジスタに代えて多数の抵抗R1、R2を電源電圧VCCと第1信号同期部72との間に直列連結して用いる。
このように抵抗R1,R2を用いて電源電圧を減圧して出力する以外は前記の図11の低電圧感知同期回路50と構成及び動作原理が同一であるのでこれに対する詳細な説明は省略する。
【0103】
以上本発明の好適な一実施形態に対して説明したが、前記実施形態のものに
限定されるわけではなく、本発明の技術思想に基づいて種々の変形又は変更が可能である。
【0104】
【発明の効果】
以上説明したように、本発明の不揮発性強誘電体メモリセル駆動装置及びその方法は電源電圧のオン/オフ時のような電源電圧の変動により電源電圧がチップ活性化信号と同期しない状態でメモリセルの動作開始又は停止のための臨界値に到達してもすぐメモリセルを動作させるためのチップ内部のコントロール信号CICSを発生させることなくチップ活性化信号に同期して発生させる。従って、電源電圧の変化による動作開始及び動作停止時点をチップ活性化電圧領域と非活性化電圧領域とにはっきりと区分することで臨界電圧領域におけるメモリセルの動作を安定して保障できる。
【0105】
又、追加回路を構成することなくチップのレイアウト面積の効率性を期待できる。
【図面の簡単な説明】
【図1】一般的な強誘電体のヒステリシスループ特性図である。
【図2】一般的な不揮発性強誘電体メモリ装置による単位セルの構成図である。
【図3】一般的な不揮発性強誘電体メモリ装置のライト(write)モードの動作を示すタイミング図である。
【図4】一般的な不揮発性強誘電体メモリ装置のリード(read)モードの動作を示すタイミング図である。
【図5】従来技術による不揮発性強誘電体メモリ装置の駆動回路図である。
【図6】図5のメモリ装置の動作波形図である。
【図7】図5のメモリ装置の動作波形図である。
【図8】本発明による不揮発性強誘電体メモリ駆動装置を用いる低電圧感知システム構成を示す構成図である。
【図9】本発明によるリセット回路の回路図である。
【図10】図9のリセット回路の動作波形図である。
【図11】本発明による不揮発性強誘電体メモリセル駆動装置の回路図である。
【図12】図11の不揮発性強誘電体メモリセル駆動装置の動作波形図である。
【図13】本発明による不揮発性強誘電体メモリセル駆動装置の他の実施例を示す図である。
Claims (6)
- 電源電圧が低電圧から正常電圧に上昇する時、一定レベルの電圧まではローレベルを維持し、前記正常電圧または前記正常電圧から前記低電圧に下降する時、一定レベルまでは前記電源電圧の形態に頼るハイレベルを維持するリセットバー信号を出力するリセット部、及び
前記リセットバー信号によって前記電源電圧が前記低電圧時には不揮発性強誘電体メモリセルを非活性化し、前記電源電圧が前記正常電圧時には前記不揮発性強誘電体メモリセルの動作開始時点及び動作停止時点をチップ活性化信号と同期させる低電圧感知同期回路を備え、
前記リセット部は
印加された電圧の大きさを一定期間維持するラッチ部と、
プルアップされた電圧ラッチ部の出力電圧を通して前記電源電圧の変化をセンシングしてその大きさを調節するパワーセンシング部及び、
前記ラッチ部の出力電圧をハイレベルにプルアップさせ前記パワーセンシング部によって調節された信号を反転させて前記低電圧感知同期回路に出力するプルアップ部を備えることを特徴とする不揮発性強誘電体メモリチップの低電圧感知手段。 - 前記低電圧感知同期回路は、
前記電源電圧を一定比率で降下させて出力する電源電圧減圧分配部と、
前記電源電圧減圧分配部の出力信号変化をチップイネーブル信号と同期させる第1信号同期部と、
前記電源電圧減圧分配部の出力信号と前記リセット部からの前記リセットバー信号によって前記電源電圧の前記低電圧可否を感知する低電圧感知部と、
前記低電圧感知部の出力信号から前記低電圧と前記正常電圧を区別する低電圧判別部と、
前記電源電圧が前記正常電圧の時、前記チップ活性化信号に同期してチップ内部のコントロール信号を出力する第2信号同期部を備えることを特徴とする請求項1に記載の不揮発性強誘電体メモリチップの低電圧感知手段。 - 前記第2信号同期部は前記電源電圧が前記正常電圧の場合、前記リセットバー信号、前記低電圧判別部の出力信号及び前記チップ活性化信号の論理的組合せによって前記チップ活性化信号に同期される前記チップ内部のコントロール信号を出力することを特徴とする請求項2に記載の不揮発性強誘電体メモリチップの低電圧感知手段。
- 前記低電圧感知部で出力された信号が時間の経過によって変化しないように維持するレベル維持部を更に備えることを特徴とする請求項2に記載の不揮発性強誘電体メモリチップの低電圧感知手段。
- 前記レベル維持部は、
前記低電圧感知部の出力信号がハイレベルの場合、その状態を維持させるための第1レベル維持部と、
前記第1レベル維持部によって調節された電圧がローレベルに下がらないようにする第2レベル維持部と、
前記低電圧感知部の出力信号と前記チップ活性化信号によって第2レベル維持部を制御する制御部を更に備えることを特徴とする請求項4に記載の不揮発性強誘電体メモリチップの低電圧感知手段。 - 前記電源電圧減圧分配部は電源電圧部と前記第1信号同期部との間に直列連結された多数のスイッチング素子又は抵抗で備えられることを特徴とする請求項2に記載の不揮発性強誘電体メモリチップの低電圧感知手段。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0051934A KR100527571B1 (ko) | 2002-08-30 | 2002-08-30 | 불휘발성 메모리 칩의 저전압 감지 수단 및 감지 방법,그리고 그 감지 수단을 이용하는 저전압 감지 시스템 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004095136A JP2004095136A (ja) | 2004-03-25 |
JP4363845B2 true JP4363845B2 (ja) | 2009-11-11 |
Family
ID=36936083
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002382257A Expired - Fee Related JP4363845B2 (ja) | 2002-08-30 | 2002-12-27 | 不揮発性メモリチップの低電圧感知手段 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6850428B2 (ja) |
JP (1) | JP4363845B2 (ja) |
KR (1) | KR100527571B1 (ja) |
CN (2) | CN1272841C (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100665844B1 (ko) * | 2005-01-04 | 2007-01-09 | 삼성전자주식회사 | 강유전체 메모리 장치 및 그의 구동방법 |
KR100660628B1 (ko) | 2005-07-28 | 2006-12-21 | 삼성전자주식회사 | 데이터 보호회로를 구비하는 반도체 장치 및 데이터보호방법 |
JP4908560B2 (ja) * | 2009-08-31 | 2012-04-04 | 株式会社東芝 | 強誘電体メモリ及びメモリシステム |
DE102010007629B4 (de) * | 2010-02-11 | 2013-08-14 | Texas Instruments Deutschland Gmbh | Integrierte Schaltung mit einem FRAM-Speicher und Verfahren zum Gewähren eines Lesezugriffs auf einen FRAM-Speicher |
KR101218096B1 (ko) * | 2010-12-17 | 2013-01-03 | 에스케이하이닉스 주식회사 | 반도체 장치의 테스트 방법 및 반도체 장치의 테스트 시스템 |
US8437169B2 (en) * | 2010-12-20 | 2013-05-07 | Texas Instruments Incorporated | Fast response circuits and methods for FRAM power loss protection |
JP5953803B2 (ja) | 2012-02-21 | 2016-07-20 | 富士通セミコンダクター株式会社 | アクティブ信号生成回路及び半導体記憶装置 |
KR102031661B1 (ko) * | 2012-10-23 | 2019-10-14 | 삼성전자주식회사 | 데이터 저장 장치 및 컨트롤러, 그리고 데이터 저장 장치의 동작 방법 |
KR102081923B1 (ko) | 2013-02-04 | 2020-02-26 | 삼성전자주식회사 | 메모리 시스템 및 메모리 컨트롤러의 동작 방법 |
CN109560795A (zh) * | 2017-09-27 | 2019-04-02 | 深圳市汇春科技股份有限公司 | 一种低压复位电路 |
CN107942235A (zh) * | 2017-12-22 | 2018-04-20 | 北京嘉楠捷思信息技术有限公司 | 单芯片的测试装置 |
KR102419173B1 (ko) * | 2018-03-08 | 2022-07-11 | 에스케이하이닉스 주식회사 | 저전압 감지 회로 및 이를 포함하는 메모리 장치 |
CN110428858B (zh) * | 2019-07-11 | 2021-09-24 | 清华大学 | 基于具有滞回特性器件的静态存储器 |
US11474548B2 (en) * | 2020-04-03 | 2022-10-18 | Wuxi Petabyte Technologies Co, Ltd. | Digital low-dropout regulator (DLDO) with fast feedback and optimized frequency response |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2576425B2 (ja) * | 1994-10-27 | 1997-01-29 | 日本電気株式会社 | 強誘電体メモリ装置 |
US5828596A (en) * | 1996-09-26 | 1998-10-27 | Sharp Kabushiki Kaisha | Semiconductor memory device |
KR100255956B1 (ko) * | 1997-07-16 | 2000-05-01 | 윤종용 | 강유전체 메모리 장치 및 그것의 데이터 보호 방법 |
US6031755A (en) * | 1998-03-25 | 2000-02-29 | Rohm Co., Ltd. | Non-volatile semiconductor memory device and its testing method |
US6208542B1 (en) * | 1998-06-30 | 2001-03-27 | Sandisk Corporation | Techniques for storing digital data in an analog or multilevel memory |
DE19913571C2 (de) * | 1999-03-25 | 2002-11-07 | Infineon Technologies Ag | Integrierter Speicher mit Speicherzellen, die je einen ferroelektrischen Speichertransistor aufweisen |
US6201731B1 (en) * | 1999-05-28 | 2001-03-13 | Celis Semiconductor Corporation | Electronic memory with disturb prevention function |
DE10005619A1 (de) * | 2000-02-09 | 2001-08-30 | Infineon Technologies Ag | Integrierter Halbleiterspeicher mit Speicherzellen mit ferroelektrischem Speichereffekt |
KR100370161B1 (ko) * | 2000-02-16 | 2003-01-30 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치의 구동회로 및 그 구동방법 |
JP2002042496A (ja) * | 2000-07-26 | 2002-02-08 | Matsushita Electric Ind Co Ltd | 強誘電体メモリ |
JP4233205B2 (ja) * | 2000-09-28 | 2009-03-04 | シャープ株式会社 | リセット装置、半導体集積回路装置および半導体記憶装置 |
-
2002
- 2002-08-30 KR KR10-2002-0051934A patent/KR100527571B1/ko not_active IP Right Cessation
- 2002-12-27 JP JP2002382257A patent/JP4363845B2/ja not_active Expired - Fee Related
- 2002-12-31 US US10/331,589 patent/US6850428B2/en not_active Expired - Lifetime
- 2002-12-31 CN CNB021611351A patent/CN1272841C/zh not_active Expired - Fee Related
- 2002-12-31 CN CN200610067619XA patent/CN1825467B/zh not_active Expired - Fee Related
-
2005
- 2005-01-13 US US11/033,762 patent/US7038933B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
CN1825467A (zh) | 2006-08-30 |
CN1825467B (zh) | 2010-06-02 |
US20050122829A1 (en) | 2005-06-09 |
KR100527571B1 (ko) | 2005-11-09 |
US20040042253A1 (en) | 2004-03-04 |
US6850428B2 (en) | 2005-02-01 |
CN1479361A (zh) | 2004-03-03 |
US7038933B2 (en) | 2006-05-02 |
CN1272841C (zh) | 2006-08-30 |
KR20040020340A (ko) | 2004-03-09 |
JP2004095136A (ja) | 2004-03-25 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050912 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080430 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080507 |
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A521 | Written amendment |
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|
A02 | Decision of refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081217 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090113 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090818 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120828 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130828 Year of fee payment: 4 |
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LAPS | Cancellation because of no payment of annual fees |