JP4363845B2 - 不揮発性メモリチップの低電圧感知手段 - Google Patents
不揮発性メモリチップの低電圧感知手段 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性強誘電体メモリ装置に関するもので、特に、不揮発性メモリセルの動作開始時点及び動作停止時点をチップ活性化信号に同期させて臨界電圧領域におけるメモリセルの動作を安定的に保障できるようにする不揮発性強誘電体メモリ（ＦｅＲＡＭ）チップの低電圧感知手段に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ装置（ＦeＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と類似したデータ処理速度を有し、電源がオフの時にもデータが保存されるという特性のため次世代記憶素子として注目を浴びている。
【０００３】
ＦｅＲＡＭはＤＡＲＭと殆ど類似した構造を有する記憶素子であって、キャパシタの材料で強誘電体を用いて強誘電体の特性の高い残留分極の特性を利用したものである。このような残留分極特性によって電界を除去してもメモリセルに記録されていたデータが消えない。
【０００４】
図１は一般的な強誘電体の特性のヒステリシスループを示すグラフである。
図１のように、電界によって誘起された分極が電界を除去しても残留分極の存在によって消滅せず一定量（ｄ、ａ状態）を維持していることが分かる。
不揮発性強誘電体メモリセルはかかる‘ｄ’及び‘ａ’状態を各々１、０に対応させて記憶素子として応用したものである。
【０００５】
図２は従来の不揮発性強誘電体メモリの単位セルを示す図である。
図２に示すように、片方向にビットラインＢ／Ｌが形成され、ビットラインと交差する方向にワードラインＷ／Ｌが形成され、ワードラインＷ／Ｌから一定間隔を離れてワードラインＷ／Ｌと平行にプレートラインＰ／Ｌが形成される。また、ゲート端子がワードラインＷ／Ｌに連結され、ソース端子はビットラインＢ／Ｌに連結されるＮＭＯＳトランジスタ及び二つの端子の中、第１端子がＮＯＭＳトランジスタのドレイン端子に連結し、第２端子はプレートラインＰ／Ｌに連結する強誘電体キャパシタＦＣ１が形成される（例えば、特許文献１参照）。
【０００６】
このような不揮発性強誘電体メモリ素子のデータ入／出力動作を以下に説明する。
図３は一般的な不揮発性強誘電体メモリ装置のライトモード（write mode）動作を示すタイミング図であり、図４はリードモード（read mode）
の動作を示すタイミング図である。
【０００７】
先ず、図３について説明する。
外部から印加されるチップイネーブル信号ＣＳＢＰＡＤがハイ(high)からロー(low)に活性化され、同時にライトイネーブル信号ＷＥＢＰＡＤをハイからローに印加するとライトモードが開始する。
次にライトモードでアドレスデコーディングが開始すると該当ワードラインＷ／Ｌに印加されるパルスがローからハイに遷移してセルが選択される。
【０００８】
このようにワードラインＷ／Ｌがハイ状態を維持している区間で該当プレートラインＰ／Ｌには順次一定区間のハイ信号と一定区間のロー信号が印加される。そして、選択されたセルにロジック値‘１’又は‘０’を書込むために該当ビットラインにライトイネーブル信号ＷＥＢＰＡＤに同期される‘ハイ’又は‘ロー’信号が印加される。
【０００９】
即ち、下記表１のとおりビットラインＢ／Ｌにハイ信号を印加しワードラインＷ／Ｌに印加される信号がハイ状態の区間でプレートラインＰ／Ｌに印加される信号がローであれば、強誘電体キャパシタＦＣ１にはロジック値‘１’が書き込まれる。そして、ビットラインＢ／Ｌにロー信号を印加し、プレートラインＰ／Ｌに印加される信号がハイ信号であれば強誘電体キャパシタＦＣ１にはロジック値‘０’が書き込まれる。
【００１０】
【表１】
【００１１】
次に図４に示すリードモード動作を説明する。
外部からチップイネーブル信号ＣＳＢＰＡＤをハイからローに活性化させると該当ワードラインが選択される前に全ビットラインはイクォライズ信号によってロー電圧に等電位される。
【００１２】
そして、各ビットラインを非活性化させた後、アドレスをデコーディングしデコーディングされたアドレスによって該当ワードラインにはロー信号がハイ信号に遷移されて該当セルを選択する。選択されたセルのプレートラインＰ／Ｌにハイ信号を印加して強誘電体メモリセルに保存されたロジック値‘１’に相応するデータＱｓを破壊する。
【００１３】
もし、強誘電体メモリセルにロジック値‘０’が保存されていたら、これに相応するデータＱｓは破壊されない。
【００１４】
このように、破壊されたデータと破壊されなかったデータは前記ヒステリシスループの原理によって互いに異なる値をビットラインに出力することになりこれを利用してセンスアンプはロジック値‘１’又は‘０’をセンシングすることになる。
【００１５】
即ち、データが破壊された場合は、図１のヒステリシスル−プのように‘ｄ’から‘ｆ’に変わる場合であり、データが破壊されない場合は‘ａ’から‘ｆ’に変わる場合である。
従って、センスアンプがイネーブルされた後データが破壊された場合は、増幅してロジック値‘１’を出力し、データが破壊されない場合は増幅してロジック値‘０’を出力する。
【００１６】
センスアンプでデータを増幅した後には元のデータに復元すべきである。
従って、該当ワードラインにハイ信号が印加された状態でプレートラインＰ／Ｌをハイからローに非活性化させる。
【００１７】
記憶素子として不揮発性強誘電体メモリを用いるシステムで、システムコントローラは制御信号としてチップイネーブル信号ＣＳＢＰＡＤを不揮発性強誘電体メモリチップに出力する。メモリチップ内のメモリ装置はチップイネーブル信号ＣＳＢＰＡＤに沿ってチップのメモリセルを動作させるためのチップ内部コントロール信号ＣＩＣＳを発生させメモリにデータを記録したりメモリに記録されたデータを読み出した後これをデータバスを通してシステムコントローラに伝送する。
【００１８】
かかる不揮発性強誘電体メモリを用いるシステムにおいて、システムコントローラが動作する動作電圧と不揮発性強誘電体メモリ装置が動作する動作電圧は異なりうる。
即ち、システムコントローラの動作電圧が不揮発性強誘電体メモリ装置の動作電圧より小さい場合、電源電圧の非正常な電源電圧降下状態でもシステムコントローラは正常なコントロール信号を発し、これをメモリ装置に出力することができるようになる。
【００１９】
このように、電圧が降下してもシステムコントローラは正常動作を行うことができるが、不揮発性強誘電体メモリ装置では正常動作が行われない恐れがある。それにも関わらず、リードモードで不揮発性強誘電体メモリ装置はセルに保存されたデータを破壊する方法によりデータを読み出すから非正常な電源電圧降下や低電圧状態では読みとり動作中に破壊されたデータが未だ復旧されない状態でリードサイクルが終了するおそれがある。
【００２０】
従って、不揮発性強誘電体メモリ装置ではリード時にもデータ保存方法が特別に求められている。
これによるデータ保存方法としては低電圧感知回路を利用する方法が用いられている。
【００２１】
図５は従来技術による不揮発性強誘電体メモリ装置の低電圧感知回路を示す。低電圧感知回路は電源電圧端ＶＣＣと接地電圧ＶＳＳの間に直列連結され、ゲート端子が共通連結されたＰＭＯＳトランジスタＴ１及びＮＭＯＳトランジスタＴ２と、ＰＭＯＳトランジスタＴ１の出力電圧によって制御され、ノードＡと接地電圧端の間に連結されたＮＭＯＳトランジスタＴ３と、ノードＡと電源電圧端の間に連結され、ゲートが接地電圧端に連結されたＰＭＯＳトランジスタＴ４を備える。
【００２２】
ここに、ＮＭＯＳトランジスタＴ３の出力電圧を反転させる第１インバーターＩＮＶ１と、第１インバーターＩＮＶ１の出力を反転させる第２インバーターＩＮＶ２と、第２インバーターＩＮＶ２の出力を反転させて第１出力信号ＰＯＮＦ１を出力する第３インバーターＩＮＶ３を備える。
【００２３】
そして、第１インバーターＩＮＶ１と並列的に連結されＮＭＯＳトランジスタＴ３の出力電圧を反転させる第４インバーターＩＮＶ４と、第４インバーターの出力信号を反転させる第５インバーターＩＮＶ５と、第５インバーターＩＮＶ５の出力信号によって制御され、電源電圧端と第４インバーターＩＮＶ４の出力端の間に連結されるＰＭＯＳトランジスタＴ５と、第５インバーターＩＮＶ５の出力信号を反転させて第２出力信号ＰＯＮＦ２を出力する第６インバーターＩＮＶ６を備える。
【００２４】
図６は電源電圧ＶＣＣが正常電圧から低電圧に下降する時、外部から印加されるチップイネーブル信号ＣＳＢＰＡＤと内部の不揮発性強誘電体メモリ装置のコントロール信号（チップ内部コントロール信号）との関係を示すタイミング図である。
【００２５】
又、図７は電源電圧ＶＣＣが低電圧から正常な電圧に増加するとき、チップイネーブル信号ＣＳＢＰＡＤ及びチップ内部のコントロール信号ＣＩＣＳの関係を示すタイミング図である。
【００２６】
図６に示すように、電源電圧が正常電圧から低電圧に下降して電圧が一定レベル以下に下がると、低電圧感知回路はこれを感知して第１出力信号ＰＯＮＦ１をローレベルに出力する。
低電圧感知回路は第１出力信号ＰＯＮＦ１がローレベルに遷移されて出力され、一定時間Ｔｗｂだけ遅延させた後、第２出力信号ＰＯＮＦ２をローレベルに遷移させる。
【００２７】
内部チップコントロール信号は第１出力信号ＰＯＮＦ１及び第２出力信号ＰＯＮＦ２の組合せによって低電圧が感知された時点から一定時間Ｔｗｂだけハイレベルを維持した後、ローレベルに遷移される。
これはシステムの電源電圧ＶＣＣが低電圧に降下した場合、データ復旧時間を十分に確保するためである。
【００２８】
反面、図７に示すように、電源電圧ＶＣＣが低電圧から正常電圧に上昇する場合、電圧が一定レベル以上になると低電圧感知回路はこれを感知して第１出力信号ＰＯＮＦ１及び第２出力ＰＯＮＦ２を同時にローレベルからハイレベルに遷移させる。
即ち、図７の場合、正常電圧が感知された時点ですぐチップ内部コントロール信号ＣＩＣＳがハイレベルに遷移されることによって正常なリードサイクル波形が発生されえないことが分かる。
【００２９】
勿論、これを防止するために第１出力信号ＰＯＮＦ１及び第２出力ＰＯＮＦ２が同時に出力されないように、いずれか一つの信号を遅延させることもできるが、この場合該当サイクルが遅延することによって、以後のシステム動作に影響を及ぼすことがある。従って、前記問題点はこれらの二つの出力信号の中、いずれか一つの信号を単に遅延することで解決できる簡単な問題ではない。
【００３０】
このように従来の低電圧感知回路は外部から印加されるチップイネーブル信号ＣＳＢＰＡＤとは無関係に電源電圧ＶＣＣの電圧レベルを用いて出力信号ＰＯＮＦ１、ＰＯＮＦ２を発生させる。
これによって電源電圧が正常な電圧で低電圧に下がる場合はリードサイクルを十分に確保できるから破壊データを復旧することができるが、システム電圧が低電圧から正常な電圧に上昇する場合はリードサイクルのサイクルタイムが非正常になってリード動作時破壊されたデータが復旧できない状態で次のリードサイクルに移ることになって破壊されたデータを安定的に復旧できなくなる。
【００３１】
【特許文献１】
特開平１１−１２７１０５号公報
【００３２】
【発明が解決しようとする課題】
本発明は、上記従来技術の問題点を解決するためのもので、電源電圧の変化による不揮発性強誘電体メモリセルの動作開始及び開始時点及び動作停止時点をチップ活性化信号（ＣＥ：外部チップイネーブル信号ＣＳＢＰＡＤの反転信号）に同期させることで低電圧の場合にはメモリセルが動作しないようにし、正常電圧の場合はチップの活性化電圧領域と非活性化電圧領域を明確に区別して臨界電圧領域におけるメモリセルの動作を安定させ保障することが目的である。
【００３３】
又、本発明の他の目的は新しい波形のリセット信号を発生させてチップ活性化信号の状態と無関係にメモリセルの動作初期にチップ内部コントロール信号ＣＩＣＳをローレベルに固定することで、より安定した前記動作が行われるようにすることが目的である。
【００３４】
【課題を解決するための手段】
上記目的を達成するための本発明による低電圧感知手段は、外部からリセット信号を用いてチップ活性化信号の変化に関わらず、電源電圧が不揮発性強誘電体メモリ（ＦｅＲＡＭ）セルの動作開始のための臨界値に至る前にチップ内部コントロール信号をローレベルに固定して前記メモリセルを強制的に非活性化させる。
【００３５】
又、本発明の不揮発性強誘電体メモリチップの低電圧感知手段は、電源電圧が低電圧から正常電圧に上昇する時、一定レベルの電圧まではローレベルを維持し、前記正常電圧または前記正常電圧から前記低電圧に下降する時、一定レベルまでは前記電源電圧の形態に頼るハイレベルを維持するリセットバー信号を出力するリセット部、及び前記リセットバー信号によって前記電源電圧が前記低電圧時には不揮発性強誘電体メモリセルを非活性化し、前記電源電圧が前記正常電圧時には前記不揮発性強誘電体メモリセルの動作開始時点及び動作停止時点をチップ活性化信号と同期させる低電圧感知同期回路を備える。
【００３７】
又、前記リセット部は印加された電圧の大きさを一定期間維持するラッチ部と、前記プルアップされた電圧ラッチ部の出力電圧を通して前記電源電圧の変化をセンシングしてその大きさを調節するパワーセンシング部及び、前記ラッチ部の出力電圧をハイレベルにプルアップさせ前記パワーセンシング部によって調節された信号を反転させて前記低電圧感知同期回路に出力するプルアップ部を備える。
【００３８】
前記低電圧感知同期回路は、前記電源電圧を一定比率で降下させて出力する電源電圧減圧分配部と、前記電源電圧減圧分配部の出力信号変化をチップイネーブル信号と同期させる第１信号同期部と、前記電源電圧減圧分配部の出力信号と前記リセット部からの前記リセットバー信号によって前記電源電圧の低電圧可否を感知する低電圧感知部と、前記低電圧感知部の出力信号から前記低電圧と前記正常電圧を区別する低電圧判別部と、前記電源電圧が前記正常電圧の時、チップ活性化信号に同期してチップ内部のコントロール信号を出力する第２信号同期部を備える。
【００３９】
前記第２信号同期部は前記電源電圧が前記正常電圧の場合、前記リセットバー信号、前記低電圧判別部の出力信号及び前記チップ活性化信号の論理的組合せによって前記チップ活性化信号に同期される前記チップ内部のコントロール信号を出力する。
【００４０】
前記低電圧感知部で出力された信号が時間の経過によって変化しないように維持するレベル維持部を更に備える。
【００４１】
前記レベル維持部は、前記低電圧感知部の出力信号がハイレベルの場合、その状態を維持させるための第１レベル維持部と、前記第１レベル維持部によって調節された電圧がローレベルに下がらないようにする第２レベル維持部と、前記低電圧感知部の出力信号と前記チップ活性化信号によって第２レベル維持部を制御する制御部を更に備える。
【００４２】
又、前記電源電圧減圧分配部は電源電圧部と前記第１信号同期部との間に直列連結された多数のスイッチング素子又は抵抗で備えられる。
【００４３】
又、不揮発性強誘電体メモリを記憶素子に用いるシステムにおいて、
前記システムの運用のために前記不揮発性強誘電体メモリにデータを記録したり記録されたデータを読みとるためのチップイネーブル信号を出力するシステムコントローラーと、前記チップイネーブル信号を反転させたチップ活性化信号を出力するバッファ及び、前記チップ活性化信号を印加され前記システムの電源変化を感知して正常電圧領域で前記不揮発性強誘電体メモリを動作させるためのチップ内部コントロール信号を前記チップ活性化信号ＣＥに同期させて発生するメモリ駆動装置を備える。
【００４４】
又、前記メモリ駆動装置は、前記電源電圧が低電圧から正常電圧に上昇する時一定レベルの電圧まではローレベルを維持し、前記正常電圧または前記正常電圧から低電圧に下降する時前記電源電圧の形態に頼るハイレベルを維持するリセットバー信号を出力するリセット部及び前記電源電圧の変化を感知し前記リセットバー信号を用いて前記不揮発性強誘電体メモリの動作開始時点及び動作停止時点を前記チップ活性化信号と同期させる低電圧感知同期回路を備える。
【００４５】
又、前記リセット部は印加された電圧の大きさを一定期間維持するラッチ部、前記プルアップされた電圧ラッチ部の出力電圧を通して電源電圧の変化をセンシングしてその大きさを調節するパワーセンシング部及び前記ラッチ部の出力電圧をハイレベルにプルアップさせ前記パワーセンシング部によって調節した信号を反転して前記低電圧感知同期回路に出力するプルアップ部を備える。
【００４６】
又、前記低電圧感知同期回路は前記リセットバー信号及び前記電源電圧の変化によって前記電源電圧が前記低電圧時には前記不揮発性強誘電体メモリを非活性化させ、前記正常電圧時には前記チップ活性化信号と同期されて前記不揮発性強誘電体メモリを活性化させる。
【００４７】
又、前記低電圧感知同期回路は、前記リセットバー信号を用いて前記チップ活性化信号の変化に関わらず前記電源電圧が前記不揮発性強誘電体メモリの動作開始のための臨界値に至る前に、前記チップ内部コントロール信号をローレベルに固定して前記不揮発性強誘電体メモリを強制的に非活性化させる。
【００４８】
又、前記低電圧感知同期回路は電源電圧を一定比率で降下させて出力する電源電圧減圧分配部、前記電源電圧減圧分配部の出力信号変化をチップイネーブル信号に同期する第１信号同期部、前記電源電圧減圧分配部の出力信号と前記リセット部からのリセットバー信号によって電源電圧の低電圧可否を感知する低電圧感知部、前記低電圧感知部の出力信号から低電圧と正常電圧とを区別する低電圧判別部及び電源電圧が正常電圧である時チップ活性化信号に同期してチップ内部コントロール信号を出力する第２信号同期部とを備える。
【００４９】
又、前記第２信号同期部は電源電圧が正常電圧の場合、前記リセットバー信号、前記低電圧判別部の出力信号及びチップ活性化信号の論理的な組合せによって前記チップ活性化信号に同期されるチップ内部コントロール信号を出力する。
又、低電圧感知システムは前記低電圧感知部から出力された信号が時間の経過によって変化しないように維持するレベル維持部を更に備える。
【００５０】
又、前記レベル維持部は低電圧感知部の出力信号がハイレベルの場合その状態を維持させるための第１レベル維持部、前記第１レベル維持部によって調節された電圧がローレベルに降下しないようにする第２レベル維持部及び前記低電圧感知部の出力信号とチップ活性化信号によて第２レベル維持部を制御する制御部とを更に備える。
又、前記電源電圧減圧分配部は電源電圧部と前記第１信号同期部との間に直列連結された多数のスイッチング素子又は抵抗からなる。
【００５１】
又、外部からリセットバー信号を用いてチップ活性化信号の変化に関わらず電源電圧変化による不揮発性強誘電体メモリセルの動作開始時点以前に、チップ内部コントロール信号をローレベルに固定させる。
【００５２】
又、前記リセットバー信号は、前記電源電圧が低電圧から正常電圧に上昇する時、前記不揮発性強誘電体メモリセルの動作開始時点以前まではローレベルを維持し、前記電源電圧が前記正常電圧または前記正常電圧から前記低電圧に下降する時、前記電源電圧の形態に頼るハイレベルを維持する。
【００５３】
又、前記リセットバー信号の発生方法は、前記電源電圧が前記低電圧から一定レベルまでプルアップされたものをセンシングし、その結果を反転させて出力する第１段階と、前記センシングの結果前記電源電圧が前記一定レベルまでプルアップされると、前記プルアップされた電圧をローレベルにダウンさせローレベルを維持させる第２段階及び、前記第２段階の結果を反転させて前記電源電圧の形態に頼る形態に出力する第３段階を含む。
【００５４】
又、電源電圧が低電圧から正常電圧に上昇する時、一定レベルの電圧まではローレベルを維持し、前記正常電圧または前記正常電圧から前記低電圧に下降する時、前記電源電圧の形態に頼るハイレベルを維持するリセットバー信号を用い、前記電源電圧の変動による不揮発性強誘電体メモリセルの動作開始時点及び動作停止時点をチップ活性化信号に同期させる。
【００５５】
又、前記不揮発性強誘電体メモリセルの動作開始時点を前記チップ活性化信号に同期する方法は、前記リセットバー信号をローレベルに固定し、初期チップ内部コントロール信号をローレベルに固定し前記電源電圧の変化を感知する第１段階と、前記感知結果を用いて電源電圧が前記一定レベルに至ると前記リセットバー信号をハイレベルに遷移させてローレベルの信号を発生させる第２段階と、前記第１段階における前記チップ内部コントロール信号値と、前記第２段階による信号値を用いて前記チップ内部コントロール信号を前記チップ活性化信号に同期して出力する第３段階とを含む。
【００５６】
又、前記チップ内部コントロール信号は前記電源電圧が前記正常電圧から前記低電圧に下降する場合前記電源電圧が前記不揮発性強誘電体メモリセルの動作停止時点に到達し、前記チップ活性化信号がハイレベルからローレベルに遷移される時点でローレベルに固定される。
【００５７】
【発明の実施の形態】
以下、添付の図面を参照して本発明を更に詳細に説明する。
【００５８】
図８は本発明による不揮発性強誘電体メモリ駆動装置を用いた低電圧感知システムを示す構成図である。
システムコントローラー１０はシステムの運用のために不揮発性強誘電体メモリにデータを記録したり記録されたデータを読みとるためのチップイネーブル信号ＣＳＢＰＡＤを出力する。
【００５９】
バッファー２０はチップイネーブルＣＳＢＰＡＤを臨時貯蔵し、これを反転させたチップ活性化信号ＣＥを出力する。
メモリセル駆動装置３０は電源電圧の変化を感知して正常電圧領域で不揮発性強誘電体メモリセルの動作をチップ活性化信号ＣＥに同期させるチップ内部コントロール信号ＣＩＣＳを発生する。
【００６０】
かかるメモリセル駆動装置３０は電源電圧ＶＣＣが低電圧から正常電圧に上昇する時、一定レベルの電源電圧まではローレベルを維持し、正常電圧又は正常電圧から低電圧に下降する時、一定レベルの電源電圧まではハイレベルを維持するリセットバー信号ＲＥＳＥＴＢを出力するリセット回路４０及び電源電圧の変化を感知しリセットバー信号を利用して不揮発性強誘電体メモリセルの動作開始時点及び動作停止時点をチップ活性化信号と同期させる低電圧感知同期回路５０を備える。
【００６１】
図９は本発明によるリセット回路４０の回路図である。
従来リセット信号は電源電圧ＶＣＣが低電圧から正常電圧に上昇する時、これに依存して上昇し、ある臨界値に至るとローレベルに遷移された後その値を維持する形態を有していた。
しかしながら、本発明のリセット回路４０は、かかる従来リセット信号と反対に電源電圧ＶＣＣが低電圧から臨界値まで上昇する時にはローレベルを維持し、臨界値以上の電源電圧及び正常電圧から低電圧に下降する場合一定レベルの電源電圧まではハイレベルを維持するリセットバー信号ＲＥＳＥＴＢを低電圧感知同地回路５０に印加する。
【００６２】
特にリセット回路４０は低電圧から正常電圧に上昇時ローレベルの信号を低電圧感知同期回路５０に与えることによって初期チップ内部コントロール信号ＣＩＣＳを強制的にローレベルに作る。
【００６３】
かかるリセット回路４０をより詳しく説明する。
リセット回路４０は印加された電圧の大きさを一定期間維持するラッチ部４２，プルアップされたラッチ部４２の出力電圧を通して電源電圧の変化をセンシングしてその大きさを調節するパワーセンシング部４４及びラッチ部４２の出力電圧をハイレベルにプルアップさせパワーセンシング部４４によって調節した信号を反転して低電圧感知同期回路５０に出力するプルアップ部４６を備える。
【００６４】
ラッチ部４２は電源電圧端とノードＢとの間に直列連結され各ゲート端子がノードＣと連結されるＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１、電源電圧端とノードＢとの間に直列連結され、各ゲート端子がノードＡと連結されるＰＭＯＳトランジスタＰ２とNMOSトランジスタＮ２、ドレイン端子とソース端子が接地電圧端に共通連結されゲート端子がノードＡと連結されたＮＭＯＳトランジスタＮ３、及びノードＢと接地電圧端の間に連結されゲート端子がノードＣと連結されたＮＭＯＳトランジスタＮ４からなる。
【００６５】
パワーセンシング部４４はノードＤと接地電圧端の間に連結され、ゲート端子がノードＣと連結するＮＭＯＳトランジスタＮ５、ノードＣと接地電圧端の間に連結されゲート端子がノードＤに連結されたＮＭＯＳトランジスタＮ６、電源電圧端と、ノードＤの間に連結されゲート端子が接地電圧端と連結されるＰＭＯＳトランジスタＰ５、電源電圧端とノードＤとの間に連結されゲート端子が電源電圧端に共通連結されるＮＭＯＳトランジスタＮ７、及びドレイン端子とソース端子がノードＤに共通連結されゲート端子が接地電圧端に連結されるＮＭＯＳトランジスタＮ８からなる。
【００６６】
プルアップ部４６はドレイン端子とソース端子が電源電圧端に共通連結されゲート端子がノードＣと連結されたＰＭＯＳトランジスタＰ３、ノードＣの信号を反転出力するインバーターＩ１、及び電源電圧端とノードＣの間に連結されゲート端子がインバーターＩ１の出力端子と連結されるＰＭＯＳトランジスタＰ４からなる。
【００６７】
図１０を用いてリセット回路４０の動作を簡単に説明すると、電源電圧ＶＣＣが低電圧から正常電圧に上昇する動作初期にノードＡはＮＭＯＳトランジスタＮ３によってローレベルに固定されＰＭＯＳトランジスタＰ２をオンにする。
電源電圧ＶＣＣが増加するとＰＭＯＳトランジスタＰ２を通してノードＣに電流が供給されてノードＣの電圧は電源電圧の増加に依存して増加する。
【００６８】
ノードＣ電圧の大きさが一定レベルに至るとラッチイネーブルゲートのＮＭＯＳトランジスタＮ４をオンにしてノードＡはラッチ回路構成によってローレベルになる。又、ＮＭＯＳトランジスタＮ５もオンになってノードＤがローレベルになる。
【００６９】
ノードＤの電圧は初期にはＮＭＯＳトランジスタＮ８によってローレベルを有し、ＮＭＯＳトランジスタＮ５によってローレベルを維持する。ところが電源電圧ＶＣＣが徐々に増加するとＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ７を通してノードＤに供給される電流量が増加してノードＤの電圧の大きさはＮＭＯＳトランジスタＮ７及びＰＭＯＳトランジスタＰ５を通してノードＤに流れ込む電流とＮＭＯＳトランジスタＮ５を通して漏れる電流の比によって決められる。
【００７０】
NMOSトランジスタＮ７及びＰＭＯＳトランジスタＰ５を通してノードＤに流れ込む電流が増加してノードＤの電圧が一定レベルを超えるとＮＭＯＳトランジスタＮ６がオンになってノードＣはローレベルに遷移される。そうなるとラッチ部４２のＮＭＯＳトランジスタＮ４がオフ状態に変わることになってノードＣのローレベルによってノードＡはハイレベルにプルアップされる。これによってノードＣもこれ以上プルアップさせる電流が遮られて続けてローレベルを維持する。
【００７１】
又、パワーセンシング部４４ではノードＣのローレベルによってＮＭＯＳトランジスタＮ５がオフ状態に変わるのでノードＤはＰＭＯＳトランジスタＰ５によって電源電圧レベルにプルアップされる。
従って、ＮＭＯＳトランジスタＮ６がオン状態を維持し続けることになってノードＣはローレベルに固定される。
【００７２】
ノードＣの電圧はインバーターＩ１によって反転して図９のようなリセットバー信号ＲＥＳＥＴＢを本発明の低電圧感知同期信号５０に印加する。
図１１は本発明による低電圧感知同期回路５０の回路図である。
本発明の低電圧感知同期回路５０は電源電圧が一定の割合で降下して出力する電源電圧減圧分配部５１、電源電圧減圧分配部５１の出力信号変化をチップイネーブル信号と同期させる第１信号同期部５２、電源電圧減圧分配部５１の出力信号とリセットバー信号ＲＥＳＥＴＢに沿って電源電圧の低電圧可否を感知する低電圧感知部５３、低電圧感知部の出力信号がハイレベルの場合、その状態を維持するための第１レベル維持部５４、第１レベル維持部５４によって調節された電圧がローレベルに降下しないようにする第２レベル維持部５５、低電圧感知部５３の出力信号とチップ活性化信号によって第２レベル維持部５５を制御する制御部５６、低電圧感知部５３の出力信号から低電圧と正常電圧を区別する低電圧判別部５７及び電源電圧が正常電圧の場合リセットバー信号ＲＥＳＥＴＢ、低電圧判別部５７の出力信号及びチップ活性化信号ＣＥによってチップ活性化信号に同期されるチップ内部コントロール信号ＣＩＣＳを出力する第２信号同期部５８を備える。
【００７３】
以下、かかる本発明の低電圧感知同期回路５０をより詳しく説明する。
電源電圧減圧分配部５１は多数のＮＭＯＳトランジスタＮｎ１〜Ｎｎｎが電源電圧端ＶＣＣと第１信号同期部５２との間に直列連結され各ゲート端子などは電源電圧端ＶＣＣに共通連結される。
【００７４】
第１信号同期部５２はＮＭＯＳトランジスタＮ９及びＮＭＯＳトランジスタＮ１０が電源電圧減圧分配部５１と接地電圧端ＶＳＳの間に並列連結されＮＭＯＳトランジスタＮ９のゲート端子はチップ活性化信号ＣＥを印加されてＮＭＯＳトランジスタＮ１０のゲート端子は低電圧判別部５７の出力信号を印加される。
【００７５】
電源電圧減圧分配部は第１信号同期部によって電源電圧の電圧変動によってチップイネーブル信号ＣＳＢＰＡＤと同期する信号を出力する。
特に第１信号同期部５２は低電圧判別部５７の出力信号によって電源電圧減圧分配部５１が差別された波形の波高を出力するようにすることで低電圧領域と正常電圧領域におけるメモリ動作をはっきりと区別してコントロールできるようにする。
【００７６】
低電圧感知部５３は電源電圧端ＶＣＣとノードＯＵＴ２との間に連結されリセットバー信号ＲＥＳＥＴＢをゲート端子に印加されるＰＭＯＳトランジスタＰ６、ノードＯＵＴ２と接地電圧端の間に直列連結されノードＯＵＴ１の信号とリセット信号ＲＥＳＥＴＢを各々ゲート端子に印加されるＮＭＯＳトランジスタＮ１１及びＮＭＯＳトランジスタＮ１２からなる。
低電圧感知部は電源電圧が低電圧の場合にはハイレベルの信号を出力し、正常電圧の場合にはローレベルの信号を出力する。
【００７７】
第１レベル維持部５４はノードＯＵＴ２に印加された低電圧感知部の出力信号を反転するインバーターＩ２及び電源電圧端ＶＣＣとノードＯＵＴ２との間に連結されインバーターＩ２の出力信号によってオン／オフになるＰＭＯＳトランジスタＰ６からなる。
第１レベル維持部は低電圧感知部の出力信号がハイレベルの場合にだけ動作してノードＯＵＴ２の電圧レベルをハイレベルに維持しローレベルでは動作しない。
【００７８】
第２レベル維持部５５は電源電圧端とノードＯＵＴ２との間に連結されゲート端子がノードＯＵＴ４に連結されるＰＭＯＳトランジスタＰ８からなる。
かかる第１及び第２レベル維持部５４、５５は低電圧感知部５３によってハイレベル状態になったノードＯＵＴ２が時間の経過によってローレベルに変化することを防止するためである。
【００７９】
制御部５６は出力信号を反転させるインバーターＩ３及びインバーターＩ４の出力信号とチップ活性化信号ＣＥを入力信号にして論理演算した後、その結果を第２レベル維持部５５のゲート端子に出力する第１論理素子ＮＤ１からなる。
即ち、チップイネーブル信号ＣＳＢＰＡＤが活性化してチップ活性化信号ＣＥがハイレベルになり低電圧感知部５３の出力がローレベルになると出力信号がローレベルになって第２レベル維持部５５を活性化することでノードＯＵＴ２に電流を供給することになる。
【００８０】
しかしながら、正常電圧ではリセットバー信号ＲＥＳＥＴＢに沿ってＮＭＯＳトランジスタＮ１２によって漏れる電流の量が第２レベル維持部５５から供給される電流の量より多くてノードOUT2の電圧を十分にローレベルに維持することができる。
【００８１】
低電圧判別部５７は低電圧感知部５３の出力信号を反転するインバーターＩ４及びインバーターＩ４の信号を反転させるインバーターＩ５が直列連結される。電源電圧が低電圧領域の場合はノードＯＵＴ２及びノードＯＵＴ３の電圧はハイレベルになり正常電圧の領域の場合はローレベルになる。
【００８２】
第２信号同期部５８はラッチ形態に構成された第２論理素子ＮＤ２、第３論理素子ＮＤ３及び第３論理素子ＮＤ３の出力信号を反転させてメモリセルを駆動させるためのチップ内部コントロール信号ＣＩＣＳに出力するインバーターＩ６からなる。
【００８３】
即ち、第２論理素子ＮＤ２は低電圧判別部５７の出力と第３論理素子ＮＤ３の出力を入力にし出力される信号を第３論理素子ＮＤ３の片側入力に伝える。
第３論理素子ＮＤ３はチップ活性化信号ＣＥ、リセットバー信号ＲＥＳＥＴＢ及び第２論理素子の出力を入力にして、出力される信号を第２論理素子ＮＡＮＤ２及びインバーターＩ６の入力に伝える。インバーターＩ６は第３論理素子の出力を反転して内部チップコントロール信号を出力する。
ここで、第３論理素子ＮＤ３の一つの入力にリセット回路４０からの出力信号ＲＥＳＥＴＢを印加することでチップ内部コントロール信号ＣＩＣＳはチップ活性化信号ＣＥ又は低電圧判別部の出力信号の状態とは関わりなく動作初期ローレベルに維持される。
【００８４】
図１２は図１１の低電圧感知同期回路の動作を説明するためのタイミング図であって、これを用いてチップ内部コントロール信号ＣＩＣＳが低電圧領域ではローレベルを維持し、正常電圧領域ではチップ活性化信号ＣＥに同期して発生される動作に対して説明する。
Ａ領域は電源電圧が正常電圧の領域であり、Ｂ、Ｃ領域は電源電圧が低電圧の領域を示し、点線はメモリセルが動作又は停止する電源電圧ＶＣＣの臨界値を示す。
チップ活性化信号ＣＥの波形は電源電圧ＶＣＣの変動によって外部信号ＣＳＢＰＡＤと反対位相に変化する。
【００８５】
電源電圧ＶＣＣがオンになる場合のように電源電圧が低電圧から正常電圧に増加する場合（Ｂ領域）、電源電圧ＶＣＣが徐々に増加するとリセットバー信号ＲＥＳＥＴＢ信号がローレベルを維持する間には（５）波形のようにノードＯＵＴ２の電圧はＰＭＯＳトランジスタＰ６によって徐々に増加する。ノードＯＵＴ３の電圧も低電圧判別部５７の出力信号によって徐々に増加し、ハイレベルを維持する。
電源電圧減圧分配部は第１信号同期部の動作によって外部ＣＳＢＰＡＤ信号に同期して電源電圧を一定比率で降下してノードＯＵＴ１に出力する。
【００８６】
即ち、電源電圧減圧分配部５１（４）波形のように外部ＣＳＢＰＡＤが活性化する間は些か低い信号を出力し、非活性化する間は少し高い信号を出力する。この時外部ＣＳＢＰＡＤ信号はローレベルで活性化状態になり、ハイレベルでは非活性化状態になる。
【００８７】
第１レベル維持部５４はノードＯＵＴ２の電圧がハイレベルの場合、その状態を維持し続けローレベルの場合は動作しない。
制御部５６はＢ領域ではノードＯＵＴ２の電圧がハイレベルに維持されるのでチップ活性化信号ＣＥの状態に関わりなくハイレベルの信号をノードＯＵＴ４に出力して第２レベル維持部５５は動作しないことになる。
【００８８】
第２信号同期部５８は電源電圧が一定レベルまで増加する間にはローレベルに維持されるリセットバー信号ＲＥＳＥＴＢによってチップ活性化信号ＣＥの状態に関わりなくローレベルのチップ内部コントロール信号ＣＩＣＳを出力してチップ内部コントロール信号ＣＩＣＳの初期状態を強制的にローレベルにする。
【００８９】
電源電圧ＶＣＣが十分に増加して一定レベルに至るとリセット回路４０のパワーセンシング部４４によってリセットバー信号レベルがハイレベルに遷移される。これによって低電圧感知部５３のＰＭＯＳトランジスタＰ６はオフになり、ＮＭＯＳトランジスタＮ１２はオンになってノードＯＵＴ２及びノードＯＵＴ３はハイレベルからローレベルに遷移される。
【００９０】
ノードOUT３がハイレベルからローレベルに移りながら第１信号同期部５２のＮＭＯＳトランジスタＮ１０がオフになって第１信号同期部５２による電源電圧ＶＣＣの電圧降下が急に減ることになる。これによって正常電圧領域（Ａ領域）直前に電源電圧減圧分配部５１の出力波形が差別された波形（図１２の（４）波形の点線の円部分）に変化して第１信号同期部５２は低電圧領域と正常電圧領域における動作をはっきりと区別してコントロールできる。
【００９１】
ノードＯＵＴ２がローレベルに遷移すると、第２レベル維持部５５は制御部５６の出力信号によってチップ活性化信号ＣＥに同期してノードＯＵＴ２に電流を供給する。
しかしながら、ＮＭＯＳトランジスタＮ４による電流漏れが第２レベル維持部５５による電流供給より多くてノードＯＵＴ２の電圧は（５）波形のように正常電圧領域（Ａ領域）で十分にローレベルを維持することができる。
【００９２】
ノードＯＵＴ３がメモリセルの動作開時点以前からローレベルに維持されるので第２信号同期部５８の第２論理素子ＮＤ２は第３論理素子ＮＤ３の片側入力によりハイレベルの信号を出力する。
【００９３】
第３論理素子ＮＤ３の三つの入力中、二つの入力信号（リセットバー信号ＲＥＳＥＴＢ、第２論理素子ＮＤ２からの信号）がハイレベルであるので第３論理素子ＮＤ３の出力は他の片側の入力信号のチップ活性化信号ＣＥに同期して反転されたチップ活性化信号が出力される。該信号はインバーターＩ６によって更に反転してチップ内部コントロール信号ＣＩＣＳに出力してメモリセルを活性化する。
【００９４】
正常電圧領域（Ａ領域）でもノードＯＵＴ３はローレベルに維持されリセットバー信号ＲＥＳＥＴＢはハイレベルを維持するので第２信号同期部５８はチップ活性化信号ＣＥに同期されるチップ内部コントロール信号ＣＩＣＳを出力する。
【００９５】
このように電源電圧ＶＣＣの変動に電源電圧ＶＣＣがチップ活性化信号と同期しない状態でメモリセルの動作開始のための臨界値に至っても直ちにメモリセルを活性化するためのチップ内部のコントロール信号ＣＩＣＳを発することはなくチップ活性化信号に同期して発生させる。
【００９６】
次に電源電圧ＶＣＣのオフ時のように電源電圧ＶＣＣが正常電圧領域で低電圧領域に下降してメモリセルの動作停止時点に到達した後、チップ活性化信号ＣＥがハイレベルからローレベルに遷移する反面、リセットバー信号ＲＥＳＥＴＢも十分に低くなって低電圧感知部５３のＮＭＯＳトランジスタＮ１２はオフになりＰＭＯＳトランジスタＰ６がオンになる。
【００９７】
これによってノードＯＵＴ２及びノードＯＵＴ３は（５）波形のＣ領域のように更にハイレベルに遷移される。またこの時チップ内部コントロール信号ＣＩＣＳはローレベルであるので第２論理素子ＮＤ２はローレベルの信号を出力することになる。
従って、第２論理素子ＮＤ２からの出力がローレベルであるので第３論理素子ＮＤ３はチップ活性化信号ＣＥやリセット信号ＲＥＳＥＴＢに関わりなくハイレベルの信号を出力することになって、チップ内部コントロール信号ＣＩＣＳはローレベルに遷移される。
【００９８】
又、ノードＯＵＴ３と第３論理素子ＮＤ３の出力がハイレベルに固定されるのでラッチ回路からなる第２信号同期部５８はＣ領域でチップ活性化信号ＣＥの状態に関わりなくローレベルに固定されたチップ内部のコントロール信号ＣＩＣＳを出力することになる。
【００９９】
又、ノードＯＵＴ３がハイレベルに遷移されてＮＭＯＳトランジスタＮ２をオンにすることで第１信号同期部５２による電源電圧ＶＣＣの電圧降下が正常電圧領域（Ａ領域）でより瞬間的に大きく発生してノードＯＵＴ１の出力波形が前述したＢ領域のように差別的に変化することになる。
【０１００】
しかしながら、ノードＯＵＴ２及びノードＯＵＴ３がＣ領域で更にハイレベルに遷移される時点の電圧より低いので、Ｃ領域でＮＭＯＳトランジスタＮ２による電圧変化の程度はＡ領域における変化程度より小さく起こる。
ノードＯＵＴ４はＣ領域でノードＯＵＴ２がハイレベルに遷移されることでチップ活性化信号ＣＥの状態と関わらずハイレベルを維持することになって第２レベル維持部５５をオフにする。
【０１０１】
つまり、チップ内部コントロール信号ＣＩＣＳは低電圧領域（Ｂ、Ｃ領域）ではローレベルに固定してメモリセルを動作しないことになり、正常電圧領域（Ａ領域）ではチップ活性化信号ＣＥに同期してメモリセルを活性化させることで活性化電圧領域と非活性化電圧領域とが明確に区別できる。
【０１０２】
図１３は本発明による低電圧感知同期回路の他の実施例を示す図である。
本実施例では電源電圧減圧分配部に多数のＮＭＯＳトランジスタに代えて多数の抵抗Ｒ１、Ｒ２を電源電圧ＶＣＣと第１信号同期部７２との間に直列連結して用いる。
このように抵抗Ｒ１，Ｒ２を用いて電源電圧を減圧して出力する以外は前記の図１１の低電圧感知同期回路５０と構成及び動作原理が同一であるのでこれに対する詳細な説明は省略する。
【０１０３】
以上本発明の好適な一実施形態に対して説明したが、前記実施形態のものに
限定されるわけではなく、本発明の技術思想に基づいて種々の変形又は変更が可能である。
【０１０４】
【発明の効果】
以上説明したように、本発明の不揮発性強誘電体メモリセル駆動装置及びその方法は電源電圧のオン／オフ時のような電源電圧の変動により電源電圧がチップ活性化信号と同期しない状態でメモリセルの動作開始又は停止のための臨界値に到達してもすぐメモリセルを動作させるためのチップ内部のコントロール信号ＣＩＣＳを発生させることなくチップ活性化信号に同期して発生させる。従って、電源電圧の変化による動作開始及び動作停止時点をチップ活性化電圧領域と非活性化電圧領域とにはっきりと区分することで臨界電圧領域におけるメモリセルの動作を安定して保障できる。
【０１０５】
又、追加回路を構成することなくチップのレイアウト面積の効率性を期待できる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループ特性図である。
【図２】一般的な不揮発性強誘電体メモリ装置による単位セルの構成図である。
【図３】一般的な不揮発性強誘電体メモリ装置のライト(ｗｒｉｔｅ)モードの動作を示すタイミング図である。
【図４】一般的な不揮発性強誘電体メモリ装置のリード（ｒｅａｄ）モードの動作を示すタイミング図である。
【図５】従来技術による不揮発性強誘電体メモリ装置の駆動回路図である。
【図６】図５のメモリ装置の動作波形図である。
【図７】図５のメモリ装置の動作波形図である。
【図８】本発明による不揮発性強誘電体メモリ駆動装置を用いる低電圧感知システム構成を示す構成図である。
【図９】本発明によるリセット回路の回路図である。
【図１０】図９のリセット回路の動作波形図である。
【図１１】本発明による不揮発性強誘電体メモリセル駆動装置の回路図である。
【図１２】図１１の不揮発性強誘電体メモリセル駆動装置の動作波形図である。
【図１３】本発明による不揮発性強誘電体メモリセル駆動装置の他の実施例を示す図である。
【発明の属する技術分野】
本発明は、不揮発性強誘電体メモリ装置に関するもので、特に、不揮発性メモリセルの動作開始時点及び動作停止時点をチップ活性化信号に同期させて臨界電圧領域におけるメモリセルの動作を安定的に保障できるようにする不揮発性強誘電体メモリ（ＦｅＲＡＭ）チップの低電圧感知手段に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ装置（ＦeＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と類似したデータ処理速度を有し、電源がオフの時にもデータが保存されるという特性のため次世代記憶素子として注目を浴びている。
【０００３】
ＦｅＲＡＭはＤＡＲＭと殆ど類似した構造を有する記憶素子であって、キャパシタの材料で強誘電体を用いて強誘電体の特性の高い残留分極の特性を利用したものである。このような残留分極特性によって電界を除去してもメモリセルに記録されていたデータが消えない。
【０００４】
図１は一般的な強誘電体の特性のヒステリシスループを示すグラフである。
図１のように、電界によって誘起された分極が電界を除去しても残留分極の存在によって消滅せず一定量（ｄ、ａ状態）を維持していることが分かる。
不揮発性強誘電体メモリセルはかかる‘ｄ’及び‘ａ’状態を各々１、０に対応させて記憶素子として応用したものである。
【０００５】
図２は従来の不揮発性強誘電体メモリの単位セルを示す図である。
図２に示すように、片方向にビットラインＢ／Ｌが形成され、ビットラインと交差する方向にワードラインＷ／Ｌが形成され、ワードラインＷ／Ｌから一定間隔を離れてワードラインＷ／Ｌと平行にプレートラインＰ／Ｌが形成される。また、ゲート端子がワードラインＷ／Ｌに連結され、ソース端子はビットラインＢ／Ｌに連結されるＮＭＯＳトランジスタ及び二つの端子の中、第１端子がＮＯＭＳトランジスタのドレイン端子に連結し、第２端子はプレートラインＰ／Ｌに連結する強誘電体キャパシタＦＣ１が形成される（例えば、特許文献１参照）。
【０００６】
このような不揮発性強誘電体メモリ素子のデータ入／出力動作を以下に説明する。
図３は一般的な不揮発性強誘電体メモリ装置のライトモード（write mode）動作を示すタイミング図であり、図４はリードモード（read mode）
の動作を示すタイミング図である。
【０００７】
先ず、図３について説明する。
外部から印加されるチップイネーブル信号ＣＳＢＰＡＤがハイ(high)からロー(low)に活性化され、同時にライトイネーブル信号ＷＥＢＰＡＤをハイからローに印加するとライトモードが開始する。
次にライトモードでアドレスデコーディングが開始すると該当ワードラインＷ／Ｌに印加されるパルスがローからハイに遷移してセルが選択される。
【０００８】
このようにワードラインＷ／Ｌがハイ状態を維持している区間で該当プレートラインＰ／Ｌには順次一定区間のハイ信号と一定区間のロー信号が印加される。そして、選択されたセルにロジック値‘１’又は‘０’を書込むために該当ビットラインにライトイネーブル信号ＷＥＢＰＡＤに同期される‘ハイ’又は‘ロー’信号が印加される。
【０００９】
即ち、下記表１のとおりビットラインＢ／Ｌにハイ信号を印加しワードラインＷ／Ｌに印加される信号がハイ状態の区間でプレートラインＰ／Ｌに印加される信号がローであれば、強誘電体キャパシタＦＣ１にはロジック値‘１’が書き込まれる。そして、ビットラインＢ／Ｌにロー信号を印加し、プレートラインＰ／Ｌに印加される信号がハイ信号であれば強誘電体キャパシタＦＣ１にはロジック値‘０’が書き込まれる。
【００１０】
【表１】
次に図４に示すリードモード動作を説明する。
外部からチップイネーブル信号ＣＳＢＰＡＤをハイからローに活性化させると該当ワードラインが選択される前に全ビットラインはイクォライズ信号によってロー電圧に等電位される。
【００１２】
そして、各ビットラインを非活性化させた後、アドレスをデコーディングしデコーディングされたアドレスによって該当ワードラインにはロー信号がハイ信号に遷移されて該当セルを選択する。選択されたセルのプレートラインＰ／Ｌにハイ信号を印加して強誘電体メモリセルに保存されたロジック値‘１’に相応するデータＱｓを破壊する。
【００１３】
もし、強誘電体メモリセルにロジック値‘０’が保存されていたら、これに相応するデータＱｓは破壊されない。
【００１４】
このように、破壊されたデータと破壊されなかったデータは前記ヒステリシスループの原理によって互いに異なる値をビットラインに出力することになりこれを利用してセンスアンプはロジック値‘１’又は‘０’をセンシングすることになる。
【００１５】
即ち、データが破壊された場合は、図１のヒステリシスル−プのように‘ｄ’から‘ｆ’に変わる場合であり、データが破壊されない場合は‘ａ’から‘ｆ’に変わる場合である。
従って、センスアンプがイネーブルされた後データが破壊された場合は、増幅してロジック値‘１’を出力し、データが破壊されない場合は増幅してロジック値‘０’を出力する。
【００１６】
センスアンプでデータを増幅した後には元のデータに復元すべきである。
従って、該当ワードラインにハイ信号が印加された状態でプレートラインＰ／Ｌをハイからローに非活性化させる。
【００１７】
記憶素子として不揮発性強誘電体メモリを用いるシステムで、システムコントローラは制御信号としてチップイネーブル信号ＣＳＢＰＡＤを不揮発性強誘電体メモリチップに出力する。メモリチップ内のメモリ装置はチップイネーブル信号ＣＳＢＰＡＤに沿ってチップのメモリセルを動作させるためのチップ内部コントロール信号ＣＩＣＳを発生させメモリにデータを記録したりメモリに記録されたデータを読み出した後これをデータバスを通してシステムコントローラに伝送する。
【００１８】
かかる不揮発性強誘電体メモリを用いるシステムにおいて、システムコントローラが動作する動作電圧と不揮発性強誘電体メモリ装置が動作する動作電圧は異なりうる。
即ち、システムコントローラの動作電圧が不揮発性強誘電体メモリ装置の動作電圧より小さい場合、電源電圧の非正常な電源電圧降下状態でもシステムコントローラは正常なコントロール信号を発し、これをメモリ装置に出力することができるようになる。
【００１９】
このように、電圧が降下してもシステムコントローラは正常動作を行うことができるが、不揮発性強誘電体メモリ装置では正常動作が行われない恐れがある。それにも関わらず、リードモードで不揮発性強誘電体メモリ装置はセルに保存されたデータを破壊する方法によりデータを読み出すから非正常な電源電圧降下や低電圧状態では読みとり動作中に破壊されたデータが未だ復旧されない状態でリードサイクルが終了するおそれがある。
【００２０】
従って、不揮発性強誘電体メモリ装置ではリード時にもデータ保存方法が特別に求められている。
これによるデータ保存方法としては低電圧感知回路を利用する方法が用いられている。
【００２１】
図５は従来技術による不揮発性強誘電体メモリ装置の低電圧感知回路を示す。低電圧感知回路は電源電圧端ＶＣＣと接地電圧ＶＳＳの間に直列連結され、ゲート端子が共通連結されたＰＭＯＳトランジスタＴ１及びＮＭＯＳトランジスタＴ２と、ＰＭＯＳトランジスタＴ１の出力電圧によって制御され、ノードＡと接地電圧端の間に連結されたＮＭＯＳトランジスタＴ３と、ノードＡと電源電圧端の間に連結され、ゲートが接地電圧端に連結されたＰＭＯＳトランジスタＴ４を備える。
【００２２】
ここに、ＮＭＯＳトランジスタＴ３の出力電圧を反転させる第１インバーターＩＮＶ１と、第１インバーターＩＮＶ１の出力を反転させる第２インバーターＩＮＶ２と、第２インバーターＩＮＶ２の出力を反転させて第１出力信号ＰＯＮＦ１を出力する第３インバーターＩＮＶ３を備える。
【００２３】
そして、第１インバーターＩＮＶ１と並列的に連結されＮＭＯＳトランジスタＴ３の出力電圧を反転させる第４インバーターＩＮＶ４と、第４インバーターの出力信号を反転させる第５インバーターＩＮＶ５と、第５インバーターＩＮＶ５の出力信号によって制御され、電源電圧端と第４インバーターＩＮＶ４の出力端の間に連結されるＰＭＯＳトランジスタＴ５と、第５インバーターＩＮＶ５の出力信号を反転させて第２出力信号ＰＯＮＦ２を出力する第６インバーターＩＮＶ６を備える。
【００２４】
図６は電源電圧ＶＣＣが正常電圧から低電圧に下降する時、外部から印加されるチップイネーブル信号ＣＳＢＰＡＤと内部の不揮発性強誘電体メモリ装置のコントロール信号（チップ内部コントロール信号）との関係を示すタイミング図である。
【００２５】
又、図７は電源電圧ＶＣＣが低電圧から正常な電圧に増加するとき、チップイネーブル信号ＣＳＢＰＡＤ及びチップ内部のコントロール信号ＣＩＣＳの関係を示すタイミング図である。
【００２６】
図６に示すように、電源電圧が正常電圧から低電圧に下降して電圧が一定レベル以下に下がると、低電圧感知回路はこれを感知して第１出力信号ＰＯＮＦ１をローレベルに出力する。
低電圧感知回路は第１出力信号ＰＯＮＦ１がローレベルに遷移されて出力され、一定時間Ｔｗｂだけ遅延させた後、第２出力信号ＰＯＮＦ２をローレベルに遷移させる。
【００２７】
内部チップコントロール信号は第１出力信号ＰＯＮＦ１及び第２出力信号ＰＯＮＦ２の組合せによって低電圧が感知された時点から一定時間Ｔｗｂだけハイレベルを維持した後、ローレベルに遷移される。
これはシステムの電源電圧ＶＣＣが低電圧に降下した場合、データ復旧時間を十分に確保するためである。
【００２８】
反面、図７に示すように、電源電圧ＶＣＣが低電圧から正常電圧に上昇する場合、電圧が一定レベル以上になると低電圧感知回路はこれを感知して第１出力信号ＰＯＮＦ１及び第２出力ＰＯＮＦ２を同時にローレベルからハイレベルに遷移させる。
即ち、図７の場合、正常電圧が感知された時点ですぐチップ内部コントロール信号ＣＩＣＳがハイレベルに遷移されることによって正常なリードサイクル波形が発生されえないことが分かる。
【００２９】
勿論、これを防止するために第１出力信号ＰＯＮＦ１及び第２出力ＰＯＮＦ２が同時に出力されないように、いずれか一つの信号を遅延させることもできるが、この場合該当サイクルが遅延することによって、以後のシステム動作に影響を及ぼすことがある。従って、前記問題点はこれらの二つの出力信号の中、いずれか一つの信号を単に遅延することで解決できる簡単な問題ではない。
【００３０】
このように従来の低電圧感知回路は外部から印加されるチップイネーブル信号ＣＳＢＰＡＤとは無関係に電源電圧ＶＣＣの電圧レベルを用いて出力信号ＰＯＮＦ１、ＰＯＮＦ２を発生させる。
これによって電源電圧が正常な電圧で低電圧に下がる場合はリードサイクルを十分に確保できるから破壊データを復旧することができるが、システム電圧が低電圧から正常な電圧に上昇する場合はリードサイクルのサイクルタイムが非正常になってリード動作時破壊されたデータが復旧できない状態で次のリードサイクルに移ることになって破壊されたデータを安定的に復旧できなくなる。
【００３１】
【特許文献１】
特開平１１−１２７１０５号公報
【００３２】
【発明が解決しようとする課題】
本発明は、上記従来技術の問題点を解決するためのもので、電源電圧の変化による不揮発性強誘電体メモリセルの動作開始及び開始時点及び動作停止時点をチップ活性化信号（ＣＥ：外部チップイネーブル信号ＣＳＢＰＡＤの反転信号）に同期させることで低電圧の場合にはメモリセルが動作しないようにし、正常電圧の場合はチップの活性化電圧領域と非活性化電圧領域を明確に区別して臨界電圧領域におけるメモリセルの動作を安定させ保障することが目的である。
【００３３】
又、本発明の他の目的は新しい波形のリセット信号を発生させてチップ活性化信号の状態と無関係にメモリセルの動作初期にチップ内部コントロール信号ＣＩＣＳをローレベルに固定することで、より安定した前記動作が行われるようにすることが目的である。
【００３４】
【課題を解決するための手段】
上記目的を達成するための本発明による低電圧感知手段は、外部からリセット信号を用いてチップ活性化信号の変化に関わらず、電源電圧が不揮発性強誘電体メモリ（ＦｅＲＡＭ）セルの動作開始のための臨界値に至る前にチップ内部コントロール信号をローレベルに固定して前記メモリセルを強制的に非活性化させる。
【００３５】
又、本発明の不揮発性強誘電体メモリチップの低電圧感知手段は、電源電圧が低電圧から正常電圧に上昇する時、一定レベルの電圧まではローレベルを維持し、前記正常電圧または前記正常電圧から前記低電圧に下降する時、一定レベルまでは前記電源電圧の形態に頼るハイレベルを維持するリセットバー信号を出力するリセット部、及び前記リセットバー信号によって前記電源電圧が前記低電圧時には不揮発性強誘電体メモリセルを非活性化し、前記電源電圧が前記正常電圧時には前記不揮発性強誘電体メモリセルの動作開始時点及び動作停止時点をチップ活性化信号と同期させる低電圧感知同期回路を備える。
【００３７】
又、前記リセット部は印加された電圧の大きさを一定期間維持するラッチ部と、前記プルアップされた電圧ラッチ部の出力電圧を通して前記電源電圧の変化をセンシングしてその大きさを調節するパワーセンシング部及び、前記ラッチ部の出力電圧をハイレベルにプルアップさせ前記パワーセンシング部によって調節された信号を反転させて前記低電圧感知同期回路に出力するプルアップ部を備える。
【００３８】
前記低電圧感知同期回路は、前記電源電圧を一定比率で降下させて出力する電源電圧減圧分配部と、前記電源電圧減圧分配部の出力信号変化をチップイネーブル信号と同期させる第１信号同期部と、前記電源電圧減圧分配部の出力信号と前記リセット部からの前記リセットバー信号によって前記電源電圧の低電圧可否を感知する低電圧感知部と、前記低電圧感知部の出力信号から前記低電圧と前記正常電圧を区別する低電圧判別部と、前記電源電圧が前記正常電圧の時、チップ活性化信号に同期してチップ内部のコントロール信号を出力する第２信号同期部を備える。
【００３９】
前記第２信号同期部は前記電源電圧が前記正常電圧の場合、前記リセットバー信号、前記低電圧判別部の出力信号及び前記チップ活性化信号の論理的組合せによって前記チップ活性化信号に同期される前記チップ内部のコントロール信号を出力する。
【００４０】
前記低電圧感知部で出力された信号が時間の経過によって変化しないように維持するレベル維持部を更に備える。
【００４１】
前記レベル維持部は、前記低電圧感知部の出力信号がハイレベルの場合、その状態を維持させるための第１レベル維持部と、前記第１レベル維持部によって調節された電圧がローレベルに下がらないようにする第２レベル維持部と、前記低電圧感知部の出力信号と前記チップ活性化信号によって第２レベル維持部を制御する制御部を更に備える。
【００４２】
又、前記電源電圧減圧分配部は電源電圧部と前記第１信号同期部との間に直列連結された多数のスイッチング素子又は抵抗で備えられる。
【００４３】
又、不揮発性強誘電体メモリを記憶素子に用いるシステムにおいて、
前記システムの運用のために前記不揮発性強誘電体メモリにデータを記録したり記録されたデータを読みとるためのチップイネーブル信号を出力するシステムコントローラーと、前記チップイネーブル信号を反転させたチップ活性化信号を出力するバッファ及び、前記チップ活性化信号を印加され前記システムの電源変化を感知して正常電圧領域で前記不揮発性強誘電体メモリを動作させるためのチップ内部コントロール信号を前記チップ活性化信号ＣＥに同期させて発生するメモリ駆動装置を備える。
【００４４】
又、前記メモリ駆動装置は、前記電源電圧が低電圧から正常電圧に上昇する時一定レベルの電圧まではローレベルを維持し、前記正常電圧または前記正常電圧から低電圧に下降する時前記電源電圧の形態に頼るハイレベルを維持するリセットバー信号を出力するリセット部及び前記電源電圧の変化を感知し前記リセットバー信号を用いて前記不揮発性強誘電体メモリの動作開始時点及び動作停止時点を前記チップ活性化信号と同期させる低電圧感知同期回路を備える。
【００４５】
又、前記リセット部は印加された電圧の大きさを一定期間維持するラッチ部、前記プルアップされた電圧ラッチ部の出力電圧を通して電源電圧の変化をセンシングしてその大きさを調節するパワーセンシング部及び前記ラッチ部の出力電圧をハイレベルにプルアップさせ前記パワーセンシング部によって調節した信号を反転して前記低電圧感知同期回路に出力するプルアップ部を備える。
【００４６】
又、前記低電圧感知同期回路は前記リセットバー信号及び前記電源電圧の変化によって前記電源電圧が前記低電圧時には前記不揮発性強誘電体メモリを非活性化させ、前記正常電圧時には前記チップ活性化信号と同期されて前記不揮発性強誘電体メモリを活性化させる。
【００４７】
又、前記低電圧感知同期回路は、前記リセットバー信号を用いて前記チップ活性化信号の変化に関わらず前記電源電圧が前記不揮発性強誘電体メモリの動作開始のための臨界値に至る前に、前記チップ内部コントロール信号をローレベルに固定して前記不揮発性強誘電体メモリを強制的に非活性化させる。
【００４８】
又、前記低電圧感知同期回路は電源電圧を一定比率で降下させて出力する電源電圧減圧分配部、前記電源電圧減圧分配部の出力信号変化をチップイネーブル信号に同期する第１信号同期部、前記電源電圧減圧分配部の出力信号と前記リセット部からのリセットバー信号によって電源電圧の低電圧可否を感知する低電圧感知部、前記低電圧感知部の出力信号から低電圧と正常電圧とを区別する低電圧判別部及び電源電圧が正常電圧である時チップ活性化信号に同期してチップ内部コントロール信号を出力する第２信号同期部とを備える。
【００４９】
又、前記第２信号同期部は電源電圧が正常電圧の場合、前記リセットバー信号、前記低電圧判別部の出力信号及びチップ活性化信号の論理的な組合せによって前記チップ活性化信号に同期されるチップ内部コントロール信号を出力する。
又、低電圧感知システムは前記低電圧感知部から出力された信号が時間の経過によって変化しないように維持するレベル維持部を更に備える。
【００５０】
又、前記レベル維持部は低電圧感知部の出力信号がハイレベルの場合その状態を維持させるための第１レベル維持部、前記第１レベル維持部によって調節された電圧がローレベルに降下しないようにする第２レベル維持部及び前記低電圧感知部の出力信号とチップ活性化信号によて第２レベル維持部を制御する制御部とを更に備える。
又、前記電源電圧減圧分配部は電源電圧部と前記第１信号同期部との間に直列連結された多数のスイッチング素子又は抵抗からなる。
【００５１】
又、外部からリセットバー信号を用いてチップ活性化信号の変化に関わらず電源電圧変化による不揮発性強誘電体メモリセルの動作開始時点以前に、チップ内部コントロール信号をローレベルに固定させる。
【００５２】
又、前記リセットバー信号は、前記電源電圧が低電圧から正常電圧に上昇する時、前記不揮発性強誘電体メモリセルの動作開始時点以前まではローレベルを維持し、前記電源電圧が前記正常電圧または前記正常電圧から前記低電圧に下降する時、前記電源電圧の形態に頼るハイレベルを維持する。
【００５３】
又、前記リセットバー信号の発生方法は、前記電源電圧が前記低電圧から一定レベルまでプルアップされたものをセンシングし、その結果を反転させて出力する第１段階と、前記センシングの結果前記電源電圧が前記一定レベルまでプルアップされると、前記プルアップされた電圧をローレベルにダウンさせローレベルを維持させる第２段階及び、前記第２段階の結果を反転させて前記電源電圧の形態に頼る形態に出力する第３段階を含む。
【００５４】
又、電源電圧が低電圧から正常電圧に上昇する時、一定レベルの電圧まではローレベルを維持し、前記正常電圧または前記正常電圧から前記低電圧に下降する時、前記電源電圧の形態に頼るハイレベルを維持するリセットバー信号を用い、前記電源電圧の変動による不揮発性強誘電体メモリセルの動作開始時点及び動作停止時点をチップ活性化信号に同期させる。
【００５５】
又、前記不揮発性強誘電体メモリセルの動作開始時点を前記チップ活性化信号に同期する方法は、前記リセットバー信号をローレベルに固定し、初期チップ内部コントロール信号をローレベルに固定し前記電源電圧の変化を感知する第１段階と、前記感知結果を用いて電源電圧が前記一定レベルに至ると前記リセットバー信号をハイレベルに遷移させてローレベルの信号を発生させる第２段階と、前記第１段階における前記チップ内部コントロール信号値と、前記第２段階による信号値を用いて前記チップ内部コントロール信号を前記チップ活性化信号に同期して出力する第３段階とを含む。
【００５６】
又、前記チップ内部コントロール信号は前記電源電圧が前記正常電圧から前記低電圧に下降する場合前記電源電圧が前記不揮発性強誘電体メモリセルの動作停止時点に到達し、前記チップ活性化信号がハイレベルからローレベルに遷移される時点でローレベルに固定される。
【００５７】
【発明の実施の形態】
以下、添付の図面を参照して本発明を更に詳細に説明する。
【００５８】
図８は本発明による不揮発性強誘電体メモリ駆動装置を用いた低電圧感知システムを示す構成図である。
システムコントローラー１０はシステムの運用のために不揮発性強誘電体メモリにデータを記録したり記録されたデータを読みとるためのチップイネーブル信号ＣＳＢＰＡＤを出力する。
【００５９】
バッファー２０はチップイネーブルＣＳＢＰＡＤを臨時貯蔵し、これを反転させたチップ活性化信号ＣＥを出力する。
メモリセル駆動装置３０は電源電圧の変化を感知して正常電圧領域で不揮発性強誘電体メモリセルの動作をチップ活性化信号ＣＥに同期させるチップ内部コントロール信号ＣＩＣＳを発生する。
【００６０】
かかるメモリセル駆動装置３０は電源電圧ＶＣＣが低電圧から正常電圧に上昇する時、一定レベルの電源電圧まではローレベルを維持し、正常電圧又は正常電圧から低電圧に下降する時、一定レベルの電源電圧まではハイレベルを維持するリセットバー信号ＲＥＳＥＴＢを出力するリセット回路４０及び電源電圧の変化を感知しリセットバー信号を利用して不揮発性強誘電体メモリセルの動作開始時点及び動作停止時点をチップ活性化信号と同期させる低電圧感知同期回路５０を備える。
【００６１】
図９は本発明によるリセット回路４０の回路図である。
従来リセット信号は電源電圧ＶＣＣが低電圧から正常電圧に上昇する時、これに依存して上昇し、ある臨界値に至るとローレベルに遷移された後その値を維持する形態を有していた。
しかしながら、本発明のリセット回路４０は、かかる従来リセット信号と反対に電源電圧ＶＣＣが低電圧から臨界値まで上昇する時にはローレベルを維持し、臨界値以上の電源電圧及び正常電圧から低電圧に下降する場合一定レベルの電源電圧まではハイレベルを維持するリセットバー信号ＲＥＳＥＴＢを低電圧感知同地回路５０に印加する。
【００６２】
特にリセット回路４０は低電圧から正常電圧に上昇時ローレベルの信号を低電圧感知同期回路５０に与えることによって初期チップ内部コントロール信号ＣＩＣＳを強制的にローレベルに作る。
【００６３】
かかるリセット回路４０をより詳しく説明する。
リセット回路４０は印加された電圧の大きさを一定期間維持するラッチ部４２，プルアップされたラッチ部４２の出力電圧を通して電源電圧の変化をセンシングしてその大きさを調節するパワーセンシング部４４及びラッチ部４２の出力電圧をハイレベルにプルアップさせパワーセンシング部４４によって調節した信号を反転して低電圧感知同期回路５０に出力するプルアップ部４６を備える。
【００６４】
ラッチ部４２は電源電圧端とノードＢとの間に直列連結され各ゲート端子がノードＣと連結されるＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１、電源電圧端とノードＢとの間に直列連結され、各ゲート端子がノードＡと連結されるＰＭＯＳトランジスタＰ２とNMOSトランジスタＮ２、ドレイン端子とソース端子が接地電圧端に共通連結されゲート端子がノードＡと連結されたＮＭＯＳトランジスタＮ３、及びノードＢと接地電圧端の間に連結されゲート端子がノードＣと連結されたＮＭＯＳトランジスタＮ４からなる。
【００６５】
パワーセンシング部４４はノードＤと接地電圧端の間に連結され、ゲート端子がノードＣと連結するＮＭＯＳトランジスタＮ５、ノードＣと接地電圧端の間に連結されゲート端子がノードＤに連結されたＮＭＯＳトランジスタＮ６、電源電圧端と、ノードＤの間に連結されゲート端子が接地電圧端と連結されるＰＭＯＳトランジスタＰ５、電源電圧端とノードＤとの間に連結されゲート端子が電源電圧端に共通連結されるＮＭＯＳトランジスタＮ７、及びドレイン端子とソース端子がノードＤに共通連結されゲート端子が接地電圧端に連結されるＮＭＯＳトランジスタＮ８からなる。
【００６６】
プルアップ部４６はドレイン端子とソース端子が電源電圧端に共通連結されゲート端子がノードＣと連結されたＰＭＯＳトランジスタＰ３、ノードＣの信号を反転出力するインバーターＩ１、及び電源電圧端とノードＣの間に連結されゲート端子がインバーターＩ１の出力端子と連結されるＰＭＯＳトランジスタＰ４からなる。
【００６７】
図１０を用いてリセット回路４０の動作を簡単に説明すると、電源電圧ＶＣＣが低電圧から正常電圧に上昇する動作初期にノードＡはＮＭＯＳトランジスタＮ３によってローレベルに固定されＰＭＯＳトランジスタＰ２をオンにする。
電源電圧ＶＣＣが増加するとＰＭＯＳトランジスタＰ２を通してノードＣに電流が供給されてノードＣの電圧は電源電圧の増加に依存して増加する。
【００６８】
ノードＣ電圧の大きさが一定レベルに至るとラッチイネーブルゲートのＮＭＯＳトランジスタＮ４をオンにしてノードＡはラッチ回路構成によってローレベルになる。又、ＮＭＯＳトランジスタＮ５もオンになってノードＤがローレベルになる。
【００６９】
ノードＤの電圧は初期にはＮＭＯＳトランジスタＮ８によってローレベルを有し、ＮＭＯＳトランジスタＮ５によってローレベルを維持する。ところが電源電圧ＶＣＣが徐々に増加するとＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ７を通してノードＤに供給される電流量が増加してノードＤの電圧の大きさはＮＭＯＳトランジスタＮ７及びＰＭＯＳトランジスタＰ５を通してノードＤに流れ込む電流とＮＭＯＳトランジスタＮ５を通して漏れる電流の比によって決められる。
【００７０】
NMOSトランジスタＮ７及びＰＭＯＳトランジスタＰ５を通してノードＤに流れ込む電流が増加してノードＤの電圧が一定レベルを超えるとＮＭＯＳトランジスタＮ６がオンになってノードＣはローレベルに遷移される。そうなるとラッチ部４２のＮＭＯＳトランジスタＮ４がオフ状態に変わることになってノードＣのローレベルによってノードＡはハイレベルにプルアップされる。これによってノードＣもこれ以上プルアップさせる電流が遮られて続けてローレベルを維持する。
【００７１】
又、パワーセンシング部４４ではノードＣのローレベルによってＮＭＯＳトランジスタＮ５がオフ状態に変わるのでノードＤはＰＭＯＳトランジスタＰ５によって電源電圧レベルにプルアップされる。
従って、ＮＭＯＳトランジスタＮ６がオン状態を維持し続けることになってノードＣはローレベルに固定される。
【００７２】
ノードＣの電圧はインバーターＩ１によって反転して図９のようなリセットバー信号ＲＥＳＥＴＢを本発明の低電圧感知同期信号５０に印加する。
図１１は本発明による低電圧感知同期回路５０の回路図である。
本発明の低電圧感知同期回路５０は電源電圧が一定の割合で降下して出力する電源電圧減圧分配部５１、電源電圧減圧分配部５１の出力信号変化をチップイネーブル信号と同期させる第１信号同期部５２、電源電圧減圧分配部５１の出力信号とリセットバー信号ＲＥＳＥＴＢに沿って電源電圧の低電圧可否を感知する低電圧感知部５３、低電圧感知部の出力信号がハイレベルの場合、その状態を維持するための第１レベル維持部５４、第１レベル維持部５４によって調節された電圧がローレベルに降下しないようにする第２レベル維持部５５、低電圧感知部５３の出力信号とチップ活性化信号によって第２レベル維持部５５を制御する制御部５６、低電圧感知部５３の出力信号から低電圧と正常電圧を区別する低電圧判別部５７及び電源電圧が正常電圧の場合リセットバー信号ＲＥＳＥＴＢ、低電圧判別部５７の出力信号及びチップ活性化信号ＣＥによってチップ活性化信号に同期されるチップ内部コントロール信号ＣＩＣＳを出力する第２信号同期部５８を備える。
【００７３】
以下、かかる本発明の低電圧感知同期回路５０をより詳しく説明する。
電源電圧減圧分配部５１は多数のＮＭＯＳトランジスタＮｎ１〜Ｎｎｎが電源電圧端ＶＣＣと第１信号同期部５２との間に直列連結され各ゲート端子などは電源電圧端ＶＣＣに共通連結される。
【００７４】
第１信号同期部５２はＮＭＯＳトランジスタＮ９及びＮＭＯＳトランジスタＮ１０が電源電圧減圧分配部５１と接地電圧端ＶＳＳの間に並列連結されＮＭＯＳトランジスタＮ９のゲート端子はチップ活性化信号ＣＥを印加されてＮＭＯＳトランジスタＮ１０のゲート端子は低電圧判別部５７の出力信号を印加される。
【００７５】
電源電圧減圧分配部は第１信号同期部によって電源電圧の電圧変動によってチップイネーブル信号ＣＳＢＰＡＤと同期する信号を出力する。
特に第１信号同期部５２は低電圧判別部５７の出力信号によって電源電圧減圧分配部５１が差別された波形の波高を出力するようにすることで低電圧領域と正常電圧領域におけるメモリ動作をはっきりと区別してコントロールできるようにする。
【００７６】
低電圧感知部５３は電源電圧端ＶＣＣとノードＯＵＴ２との間に連結されリセットバー信号ＲＥＳＥＴＢをゲート端子に印加されるＰＭＯＳトランジスタＰ６、ノードＯＵＴ２と接地電圧端の間に直列連結されノードＯＵＴ１の信号とリセット信号ＲＥＳＥＴＢを各々ゲート端子に印加されるＮＭＯＳトランジスタＮ１１及びＮＭＯＳトランジスタＮ１２からなる。
低電圧感知部は電源電圧が低電圧の場合にはハイレベルの信号を出力し、正常電圧の場合にはローレベルの信号を出力する。
【００７７】
第１レベル維持部５４はノードＯＵＴ２に印加された低電圧感知部の出力信号を反転するインバーターＩ２及び電源電圧端ＶＣＣとノードＯＵＴ２との間に連結されインバーターＩ２の出力信号によってオン／オフになるＰＭＯＳトランジスタＰ６からなる。
第１レベル維持部は低電圧感知部の出力信号がハイレベルの場合にだけ動作してノードＯＵＴ２の電圧レベルをハイレベルに維持しローレベルでは動作しない。
【００７８】
第２レベル維持部５５は電源電圧端とノードＯＵＴ２との間に連結されゲート端子がノードＯＵＴ４に連結されるＰＭＯＳトランジスタＰ８からなる。
かかる第１及び第２レベル維持部５４、５５は低電圧感知部５３によってハイレベル状態になったノードＯＵＴ２が時間の経過によってローレベルに変化することを防止するためである。
【００７９】
制御部５６は出力信号を反転させるインバーターＩ３及びインバーターＩ４の出力信号とチップ活性化信号ＣＥを入力信号にして論理演算した後、その結果を第２レベル維持部５５のゲート端子に出力する第１論理素子ＮＤ１からなる。
即ち、チップイネーブル信号ＣＳＢＰＡＤが活性化してチップ活性化信号ＣＥがハイレベルになり低電圧感知部５３の出力がローレベルになると出力信号がローレベルになって第２レベル維持部５５を活性化することでノードＯＵＴ２に電流を供給することになる。
【００８０】
しかしながら、正常電圧ではリセットバー信号ＲＥＳＥＴＢに沿ってＮＭＯＳトランジスタＮ１２によって漏れる電流の量が第２レベル維持部５５から供給される電流の量より多くてノードOUT2の電圧を十分にローレベルに維持することができる。
【００８１】
低電圧判別部５７は低電圧感知部５３の出力信号を反転するインバーターＩ４及びインバーターＩ４の信号を反転させるインバーターＩ５が直列連結される。電源電圧が低電圧領域の場合はノードＯＵＴ２及びノードＯＵＴ３の電圧はハイレベルになり正常電圧の領域の場合はローレベルになる。
【００８２】
第２信号同期部５８はラッチ形態に構成された第２論理素子ＮＤ２、第３論理素子ＮＤ３及び第３論理素子ＮＤ３の出力信号を反転させてメモリセルを駆動させるためのチップ内部コントロール信号ＣＩＣＳに出力するインバーターＩ６からなる。
【００８３】
即ち、第２論理素子ＮＤ２は低電圧判別部５７の出力と第３論理素子ＮＤ３の出力を入力にし出力される信号を第３論理素子ＮＤ３の片側入力に伝える。
第３論理素子ＮＤ３はチップ活性化信号ＣＥ、リセットバー信号ＲＥＳＥＴＢ及び第２論理素子の出力を入力にして、出力される信号を第２論理素子ＮＡＮＤ２及びインバーターＩ６の入力に伝える。インバーターＩ６は第３論理素子の出力を反転して内部チップコントロール信号を出力する。
ここで、第３論理素子ＮＤ３の一つの入力にリセット回路４０からの出力信号ＲＥＳＥＴＢを印加することでチップ内部コントロール信号ＣＩＣＳはチップ活性化信号ＣＥ又は低電圧判別部の出力信号の状態とは関わりなく動作初期ローレベルに維持される。
【００８４】
図１２は図１１の低電圧感知同期回路の動作を説明するためのタイミング図であって、これを用いてチップ内部コントロール信号ＣＩＣＳが低電圧領域ではローレベルを維持し、正常電圧領域ではチップ活性化信号ＣＥに同期して発生される動作に対して説明する。
Ａ領域は電源電圧が正常電圧の領域であり、Ｂ、Ｃ領域は電源電圧が低電圧の領域を示し、点線はメモリセルが動作又は停止する電源電圧ＶＣＣの臨界値を示す。
チップ活性化信号ＣＥの波形は電源電圧ＶＣＣの変動によって外部信号ＣＳＢＰＡＤと反対位相に変化する。
【００８５】
電源電圧ＶＣＣがオンになる場合のように電源電圧が低電圧から正常電圧に増加する場合（Ｂ領域）、電源電圧ＶＣＣが徐々に増加するとリセットバー信号ＲＥＳＥＴＢ信号がローレベルを維持する間には（５）波形のようにノードＯＵＴ２の電圧はＰＭＯＳトランジスタＰ６によって徐々に増加する。ノードＯＵＴ３の電圧も低電圧判別部５７の出力信号によって徐々に増加し、ハイレベルを維持する。
電源電圧減圧分配部は第１信号同期部の動作によって外部ＣＳＢＰＡＤ信号に同期して電源電圧を一定比率で降下してノードＯＵＴ１に出力する。
【００８６】
即ち、電源電圧減圧分配部５１（４）波形のように外部ＣＳＢＰＡＤが活性化する間は些か低い信号を出力し、非活性化する間は少し高い信号を出力する。この時外部ＣＳＢＰＡＤ信号はローレベルで活性化状態になり、ハイレベルでは非活性化状態になる。
【００８７】
第１レベル維持部５４はノードＯＵＴ２の電圧がハイレベルの場合、その状態を維持し続けローレベルの場合は動作しない。
制御部５６はＢ領域ではノードＯＵＴ２の電圧がハイレベルに維持されるのでチップ活性化信号ＣＥの状態に関わりなくハイレベルの信号をノードＯＵＴ４に出力して第２レベル維持部５５は動作しないことになる。
【００８８】
第２信号同期部５８は電源電圧が一定レベルまで増加する間にはローレベルに維持されるリセットバー信号ＲＥＳＥＴＢによってチップ活性化信号ＣＥの状態に関わりなくローレベルのチップ内部コントロール信号ＣＩＣＳを出力してチップ内部コントロール信号ＣＩＣＳの初期状態を強制的にローレベルにする。
【００８９】
電源電圧ＶＣＣが十分に増加して一定レベルに至るとリセット回路４０のパワーセンシング部４４によってリセットバー信号レベルがハイレベルに遷移される。これによって低電圧感知部５３のＰＭＯＳトランジスタＰ６はオフになり、ＮＭＯＳトランジスタＮ１２はオンになってノードＯＵＴ２及びノードＯＵＴ３はハイレベルからローレベルに遷移される。
【００９０】
ノードOUT３がハイレベルからローレベルに移りながら第１信号同期部５２のＮＭＯＳトランジスタＮ１０がオフになって第１信号同期部５２による電源電圧ＶＣＣの電圧降下が急に減ることになる。これによって正常電圧領域（Ａ領域）直前に電源電圧減圧分配部５１の出力波形が差別された波形（図１２の（４）波形の点線の円部分）に変化して第１信号同期部５２は低電圧領域と正常電圧領域における動作をはっきりと区別してコントロールできる。
【００９１】
ノードＯＵＴ２がローレベルに遷移すると、第２レベル維持部５５は制御部５６の出力信号によってチップ活性化信号ＣＥに同期してノードＯＵＴ２に電流を供給する。
しかしながら、ＮＭＯＳトランジスタＮ４による電流漏れが第２レベル維持部５５による電流供給より多くてノードＯＵＴ２の電圧は（５）波形のように正常電圧領域（Ａ領域）で十分にローレベルを維持することができる。
【００９２】
ノードＯＵＴ３がメモリセルの動作開時点以前からローレベルに維持されるので第２信号同期部５８の第２論理素子ＮＤ２は第３論理素子ＮＤ３の片側入力によりハイレベルの信号を出力する。
【００９３】
第３論理素子ＮＤ３の三つの入力中、二つの入力信号（リセットバー信号ＲＥＳＥＴＢ、第２論理素子ＮＤ２からの信号）がハイレベルであるので第３論理素子ＮＤ３の出力は他の片側の入力信号のチップ活性化信号ＣＥに同期して反転されたチップ活性化信号が出力される。該信号はインバーターＩ６によって更に反転してチップ内部コントロール信号ＣＩＣＳに出力してメモリセルを活性化する。
【００９４】
正常電圧領域（Ａ領域）でもノードＯＵＴ３はローレベルに維持されリセットバー信号ＲＥＳＥＴＢはハイレベルを維持するので第２信号同期部５８はチップ活性化信号ＣＥに同期されるチップ内部コントロール信号ＣＩＣＳを出力する。
【００９５】
このように電源電圧ＶＣＣの変動に電源電圧ＶＣＣがチップ活性化信号と同期しない状態でメモリセルの動作開始のための臨界値に至っても直ちにメモリセルを活性化するためのチップ内部のコントロール信号ＣＩＣＳを発することはなくチップ活性化信号に同期して発生させる。
【００９６】
次に電源電圧ＶＣＣのオフ時のように電源電圧ＶＣＣが正常電圧領域で低電圧領域に下降してメモリセルの動作停止時点に到達した後、チップ活性化信号ＣＥがハイレベルからローレベルに遷移する反面、リセットバー信号ＲＥＳＥＴＢも十分に低くなって低電圧感知部５３のＮＭＯＳトランジスタＮ１２はオフになりＰＭＯＳトランジスタＰ６がオンになる。
【００９７】
これによってノードＯＵＴ２及びノードＯＵＴ３は（５）波形のＣ領域のように更にハイレベルに遷移される。またこの時チップ内部コントロール信号ＣＩＣＳはローレベルであるので第２論理素子ＮＤ２はローレベルの信号を出力することになる。
従って、第２論理素子ＮＤ２からの出力がローレベルであるので第３論理素子ＮＤ３はチップ活性化信号ＣＥやリセット信号ＲＥＳＥＴＢに関わりなくハイレベルの信号を出力することになって、チップ内部コントロール信号ＣＩＣＳはローレベルに遷移される。
【００９８】
又、ノードＯＵＴ３と第３論理素子ＮＤ３の出力がハイレベルに固定されるのでラッチ回路からなる第２信号同期部５８はＣ領域でチップ活性化信号ＣＥの状態に関わりなくローレベルに固定されたチップ内部のコントロール信号ＣＩＣＳを出力することになる。
【００９９】
又、ノードＯＵＴ３がハイレベルに遷移されてＮＭＯＳトランジスタＮ２をオンにすることで第１信号同期部５２による電源電圧ＶＣＣの電圧降下が正常電圧領域（Ａ領域）でより瞬間的に大きく発生してノードＯＵＴ１の出力波形が前述したＢ領域のように差別的に変化することになる。
【０１００】
しかしながら、ノードＯＵＴ２及びノードＯＵＴ３がＣ領域で更にハイレベルに遷移される時点の電圧より低いので、Ｃ領域でＮＭＯＳトランジスタＮ２による電圧変化の程度はＡ領域における変化程度より小さく起こる。
ノードＯＵＴ４はＣ領域でノードＯＵＴ２がハイレベルに遷移されることでチップ活性化信号ＣＥの状態と関わらずハイレベルを維持することになって第２レベル維持部５５をオフにする。
【０１０１】
つまり、チップ内部コントロール信号ＣＩＣＳは低電圧領域（Ｂ、Ｃ領域）ではローレベルに固定してメモリセルを動作しないことになり、正常電圧領域（Ａ領域）ではチップ活性化信号ＣＥに同期してメモリセルを活性化させることで活性化電圧領域と非活性化電圧領域とが明確に区別できる。
【０１０２】
図１３は本発明による低電圧感知同期回路の他の実施例を示す図である。
本実施例では電源電圧減圧分配部に多数のＮＭＯＳトランジスタに代えて多数の抵抗Ｒ１、Ｒ２を電源電圧ＶＣＣと第１信号同期部７２との間に直列連結して用いる。
このように抵抗Ｒ１，Ｒ２を用いて電源電圧を減圧して出力する以外は前記の図１１の低電圧感知同期回路５０と構成及び動作原理が同一であるのでこれに対する詳細な説明は省略する。
【０１０３】
以上本発明の好適な一実施形態に対して説明したが、前記実施形態のものに
限定されるわけではなく、本発明の技術思想に基づいて種々の変形又は変更が可能である。
【０１０４】
【発明の効果】
以上説明したように、本発明の不揮発性強誘電体メモリセル駆動装置及びその方法は電源電圧のオン／オフ時のような電源電圧の変動により電源電圧がチップ活性化信号と同期しない状態でメモリセルの動作開始又は停止のための臨界値に到達してもすぐメモリセルを動作させるためのチップ内部のコントロール信号ＣＩＣＳを発生させることなくチップ活性化信号に同期して発生させる。従って、電源電圧の変化による動作開始及び動作停止時点をチップ活性化電圧領域と非活性化電圧領域とにはっきりと区分することで臨界電圧領域におけるメモリセルの動作を安定して保障できる。
【０１０５】
又、追加回路を構成することなくチップのレイアウト面積の効率性を期待できる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループ特性図である。
【図２】一般的な不揮発性強誘電体メモリ装置による単位セルの構成図である。
【図３】一般的な不揮発性強誘電体メモリ装置のライト(ｗｒｉｔｅ)モードの動作を示すタイミング図である。
【図４】一般的な不揮発性強誘電体メモリ装置のリード（ｒｅａｄ）モードの動作を示すタイミング図である。
【図５】従来技術による不揮発性強誘電体メモリ装置の駆動回路図である。
【図６】図５のメモリ装置の動作波形図である。
【図７】図５のメモリ装置の動作波形図である。
【図８】本発明による不揮発性強誘電体メモリ駆動装置を用いる低電圧感知システム構成を示す構成図である。
【図９】本発明によるリセット回路の回路図である。
【図１０】図９のリセット回路の動作波形図である。
【図１１】本発明による不揮発性強誘電体メモリセル駆動装置の回路図である。
【図１２】図１１の不揮発性強誘電体メモリセル駆動装置の動作波形図である。
【図１３】本発明による不揮発性強誘電体メモリセル駆動装置の他の実施例を示す図である。
Claims (6)
- 電源電圧が低電圧から正常電圧に上昇する時、一定レベルの電圧まではローレベルを維持し、前記正常電圧または前記正常電圧から前記低電圧に下降する時、一定レベルまでは前記電源電圧の形態に頼るハイレベルを維持するリセットバー信号を出力するリセット部、及び
前記リセットバー信号によって前記電源電圧が前記低電圧時には不揮発性強誘電体メモリセルを非活性化し、前記電源電圧が前記正常電圧時には前記不揮発性強誘電体メモリセルの動作開始時点及び動作停止時点をチップ活性化信号と同期させる低電圧感知同期回路を備え、
前記リセット部は
印加された電圧の大きさを一定期間維持するラッチ部と、
プルアップされた電圧ラッチ部の出力電圧を通して前記電源電圧の変化をセンシングしてその大きさを調節するパワーセンシング部及び、
前記ラッチ部の出力電圧をハイレベルにプルアップさせ前記パワーセンシング部によって調節された信号を反転させて前記低電圧感知同期回路に出力するプルアップ部を備えることを特徴とする不揮発性強誘電体メモリチップの低電圧感知手段。 - 前記低電圧感知同期回路は、
前記電源電圧を一定比率で降下させて出力する電源電圧減圧分配部と、
前記電源電圧減圧分配部の出力信号変化をチップイネーブル信号と同期させる第１信号同期部と、
前記電源電圧減圧分配部の出力信号と前記リセット部からの前記リセットバー信号によって前記電源電圧の前記低電圧可否を感知する低電圧感知部と、
前記低電圧感知部の出力信号から前記低電圧と前記正常電圧を区別する低電圧判別部と、
前記電源電圧が前記正常電圧の時、前記チップ活性化信号に同期してチップ内部のコントロール信号を出力する第２信号同期部を備えることを特徴とする請求項１に記載の不揮発性強誘電体メモリチップの低電圧感知手段。 - 前記第２信号同期部は前記電源電圧が前記正常電圧の場合、前記リセットバー信号、前記低電圧判別部の出力信号及び前記チップ活性化信号の論理的組合せによって前記チップ活性化信号に同期される前記チップ内部のコントロール信号を出力することを特徴とする請求項２に記載の不揮発性強誘電体メモリチップの低電圧感知手段。
- 前記低電圧感知部で出力された信号が時間の経過によって変化しないように維持するレベル維持部を更に備えることを特徴とする請求項２に記載の不揮発性強誘電体メモリチップの低電圧感知手段。
- 前記レベル維持部は、
前記低電圧感知部の出力信号がハイレベルの場合、その状態を維持させるための第１レベル維持部と、
前記第１レベル維持部によって調節された電圧がローレベルに下がらないようにする第２レベル維持部と、
前記低電圧感知部の出力信号と前記チップ活性化信号によって第２レベル維持部を制御する制御部を更に備えることを特徴とする請求項４に記載の不揮発性強誘電体メモリチップの低電圧感知手段。 - 前記電源電圧減圧分配部は電源電圧部と前記第１信号同期部との間に直列連結された多数のスイッチング素子又は抵抗で備えられることを特徴とする請求項２に記載の不揮発性強誘電体メモリチップの低電圧感知手段。
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