JP4355238B2 - Data processing apparatus and image forming apparatus - Google Patents

Description

本発明は、入力されたデータ、例えば画像データに対して所定の処理を施して出力するデータ処理方法、データ処理装置及び画像形成装置に係り、特に、複数のデータ処理ブロックを備え、各ブロック毎に異なる処理を行うデータ処理装置の省エネルギ、省資源化を意図したデータ処理装置及び画像形成装置に関する。 The present invention relates to a data processing method, a data processing apparatus, and an image forming apparatus that perform predetermined processing on input data, for example, image data, and output the data. In particular, the present invention includes a plurality of data processing blocks, different energy saving process data processing apparatus that performs, regarding the data processing apparatus and an image forming apparatus intended for resource saving in.

例えば、画像形成装置に使用される画像処理装置では、大量の画像データを処理することから入力された画像データを圧縮し、出力する際に伸張することが行われている。入力画像データがスキャナから読み込んだ画像データである場合には、スキャナで読み取ってデジタル信号に変換された画像データに対して可視画像として出力するための処理の画像処理を施し、画像処理された画像データを圧縮した記憶装置に格納する。そして、格納された画像データは画像出力するときに読み出され、伸張される。   For example, in an image processing apparatus used for an image forming apparatus, a large amount of image data is processed, and thus input image data is compressed and decompressed when output. When the input image data is image data read from a scanner, the image data read by the scanner and converted into a digital signal is subjected to image processing for output as a visible image, and the image processed image Store data in compressed storage. The stored image data is read out and decompressed when the image is output.

このときの概念図を図５に示す。図は圧縮処理と伸張処理を行うＡＳＩＣ１００の概略構成を示すブロック図である。同図において、画像データに対して圧縮処理を行う圧縮処理ブロック１００Ａと、伸張処理を行う伸張処理ブロック１００Ｂは、１つのＡＳＩＣ１００上に設けられ、図示しないクロック制御部から動作用のクロックＣＬＫが各ブロック１００Ａ，１００Ｂに供給されている。このクロックは圧縮処理ブロック１００Ａ及び伸張処理ブロック１００Ｂにパラレルに供給されている。圧縮処理ブロック１００Ａと伸張処理ブロック１００Ｂは動作上は排他的な関係にあり、圧縮処理が実行されているときは、伸張処理は停止しており、伸張処理が実行されているときは圧縮処理は停止する。   A conceptual diagram at this time is shown in FIG. FIG. 1 is a block diagram showing a schematic configuration of the ASIC 100 that performs compression processing and expansion processing. In the figure, a compression processing block 100A that performs compression processing on image data and an expansion processing block 100B that performs expansion processing are provided on one ASIC 100, and an operation clock CLK is supplied from a clock control unit (not shown). It is supplied to the blocks 100A and 100B. This clock is supplied in parallel to the compression processing block 100A and the expansion processing block 100B. The compression processing block 100A and the expansion processing block 100B have an exclusive relationship in operation. When the compression processing is being executed, the expansion processing is stopped, and when the expansion processing is being executed, the compression processing is not executed. Stop.

しかし、図５から分かるように圧縮処理ブロック１００Ａと伸張処理ブロック１００Ｂには、同一のクロックＣＬＫが供給されている。このことは動作が停止したブロックにもクロックＣＬＫが供給されていることを示しており、省エネルギの点から見ると無駄なエネルギを消費していることになる。また、圧縮処理ブロック１００Ａと伸張処理ブロック１００Ｂには、共通の回路構成（共通の処理構成）を取る部分もあり、図５の構成では、同一のＡＳＩＣ１００に同一の回路構成が重複して形成されている部分があることになる。   However, as can be seen from FIG. 5, the same clock CLK is supplied to the compression processing block 100A and the expansion processing block 100B. This indicates that the clock CLK is also supplied to the block whose operation is stopped, and wasteful energy is consumed from the viewpoint of energy saving. Further, the compression processing block 100A and the decompression processing block 100B also have a portion having a common circuit configuration (common processing configuration). In the configuration of FIG. 5, the same circuit configuration is duplicated in the same ASIC 100. There will be some parts.

このような点から図６に示すように圧縮処理ブロック１００Ａ、伸張処理ブロック１００Ｂ及び両者の共通処理を行う共通処理ブロック１００Ｃに分けて、ＡＳＩＣ１００の構成を簡素化することが行われている。すなわち、圧縮処理ブロック１００Ａ、伸張処理ブロック１００Ｂ及び共通処理ブロック１００Ｃの３つのブロックから処理ブロックを構成し、各処理ブロックにはクロック制御部１１０からそれぞれ独立してクロックＣＬＫを供給する。このように構成すると、共通処理部分が重複することはないのでその分ＡＳＩＣ１００の構成は簡単になる。   From this point, as shown in FIG. 6, the configuration of the ASIC 100 is simplified by dividing it into a compression processing block 100A, an expansion processing block 100B, and a common processing block 100C that performs common processing of both. That is, a processing block is composed of three blocks, that is, a compression processing block 100A, an expansion processing block 100B, and a common processing block 100C, and a clock CLK is supplied to each processing block independently from the clock control unit 110. With this configuration, the common processing portion does not overlap, and the configuration of the ASIC 100 is simplified accordingly.

一方、このような構成の場合には、クロック制御部１１０には、３ビットの制御信号が入力され、動作が制御される。このときの信号の状態を図７に示す。この図では圧縮処理ブロック１００Ａ、伸張処理ブロック１００Ｂ及び共通処理ブロック１００ＣのクロックＣＬＫＡ、、ＣＬＫＢ、ＣＬＫＣのオンオフを制御する１ビットの信号と、その信号の組み合わせに基づいて実行される処理の状態を示す図である。この図からモード（Ｍｏｄｅ）０はＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣの全てが０であることから、圧縮処理ブロック１００Ａ、伸張処理ブロック１００Ｂ及び共通処理ブロック１００Ｃの各ブロックにはＣＬＫが供給されないので全てオフに、モード３はＣＬＫＢ、ＣＬＫＣが１でＣＬＫＡは０であることから、圧縮処理ブロックＡにはＣＬＫＡは供給されず、伸張処理ブロックＢ及び共通処理ブロックＣにＣＬＫＢ及びＣＬＫＣがそれぞれ供給されるので伸張処理に、モード５はＣＬＫＡ及びＣＬＫＣが共に１でＣＬＫＢが０であることから圧縮処理ブロックＡ及び共通処理ブロックＣにＣＬＫＡ及びＣＬＫＣが供給され、伸張処理ブロックＢにはＣＬＫＢが供給されないので圧縮処理に設定されたことを示す。   On the other hand, in the case of such a configuration, a 3-bit control signal is input to the clock control unit 110 to control the operation. The state of the signal at this time is shown in FIG. In this figure, a 1-bit signal that controls on / off of clocks CLKA, CLKB, and CLKC of the compression processing block 100A, the decompression processing block 100B, and the common processing block 100C, and the state of processing that is executed based on the combination of the signals are shown. FIG. From this figure, since all of CLKA, CLKB, and CLKC are 0 in mode (Mode) 0, CLK is not supplied to each block of the compression processing block 100A, the decompression processing block 100B, and the common processing block 100C, so all are turned off. In mode 3, since CLKB and CLKC are 1 and CLKA is 0, CLKA is not supplied to the compression processing block A, and CLKB and CLKC are supplied to the expansion processing block B and the common processing block C, respectively. In mode 5, since both CLKA and CLKC are 1 and CLKB is 0, CLKA and CLKC are supplied to the compression processing block A and common processing block C, and CLKB is not supplied to the decompression processing block B. Indicates that it is set to.

図７から図６のように共通処理ブロック１００Ｃを設け、ＡＳＩＣ１００の構成を簡略化したにもかかわらず、処理ブロックの選択は３ビットで行われ、しかも、そのうちの３つの組み合わせしか使用していないことが分かる。ここで、制御は３通りであり、２ビットあれば十分であることも理解できる。   Although the common processing block 100C is provided as shown in FIGS. 7 to 6 and the configuration of the ASIC 100 is simplified, the processing block is selected by 3 bits, and only three combinations thereof are used. I understand that. Here, there are three types of control, and it can be understood that two bits are sufficient.

そこで、本発明の目的は、共通の処理ブロックを設けたときに、より少ないビット数で制御し、制御を簡単にするとともにゲート数を削減し、低コスト化を図ることができるようにすることにある。   Accordingly, an object of the present invention is to control with a smaller number of bits when a common processing block is provided, to simplify the control, reduce the number of gates, and reduce costs. It is in.

前記目的を達成するため、第１の手段は、ｎ個のデータ処理ブロックと、前記ｎ個のデータ処理ブロックにｎ個のクロックを供給し、ｎ個のそれぞれのクロックを停止する電力制御モードを有するクロック制御部と、を備えたデータ処理装置において、前記ｎ個のデータ処理ブロックは、圧縮処理を行う圧縮処理ブロックと、伸張処理を行う伸張処理ブロックと、前記圧縮処理及び前記伸張処理との間で共通処理を行う共通処理ブロックとを備えると共に、当該圧縮処理ブロック、当該伸張処理ブロック、及び当該共通処理ブロックのうちの少なくとも１つを他のブロックと共通に構成し、前記クロック制御部は、前記圧縮処理ブロック、前記伸張処理ブロック、及び前記共通処理ブロックに対して（ｎ−１）ビットで前記クロックのすべてを停止する電力制御モードを備えていることを特徴とする。この上記データ処理装置において、前記電力制御モードが前記クロックを前記ｎが３のときの２ビットとすることは好ましい。 In order to achieve the above object, the first means includes n data processing blocks, and a power control mode for supplying n clocks to the n data processing blocks and stopping each of the n clocks. And the n data processing blocks include: a compression processing block that performs compression processing; a decompression processing block that performs decompression processing; and the compression processing and the decompression processing. A common processing block that performs common processing between them, and at least one of the compression processing block, the decompression processing block, and the common processing block is configured in common with other blocks, and the clock control unit All of the clocks with (n-1) bits for the compression processing block, the decompression processing block, and the common processing block Characterized in that it comprises a power control mode that stops. In the data processing apparatus, it is preferable that the power control mode is configured such that the clock is 2 bits when n is 3.

第２の手段は、上記データ処理装置において、電力制御モードは、前記ｎ個のデータ処理ブロックの中で排他的に動作するブロックをグループ分けし、当該ブロックにおける動作するグループのものには前記クロックを供給し、動作しないグループのものには当該クロックの供給を停止することを特徴とする。 According to a second means, in the data processing apparatus, the power control mode is a grouping of blocks that operate exclusively among the n data processing blocks, and the clocks of the groups operating in the block are included in the clock. And the supply of the clock is stopped for a group that does not operate .

第３の手段は、上記データ処理装置において、電力制御モードは、前記ｎ個のデータ処理ブロックを同時に動作するブロックと同時に動作しないグループとにグループ分けし、当該同時に動作するグループのものには前記クロックを供給し、当該同時に動作しないグループのものには当該クロックの供給を停止することを特徴とする。 The third means is that in the data processing apparatus, the power control mode is grouped into a group that does not operate simultaneously with the n data processing blocks that operate simultaneously, and the group that operates simultaneously includes A clock is supplied, and the supply of the clock is stopped for the group that does not operate simultaneously .

第４の手段は、上記第１の手段乃至第３の手段の何れか１つのデータ処理装置を備えて画像形成装置を構成したことを特徴とする。 A fourth means is characterized in that an image forming apparatus is configured by including any one of the data processing devices of the first to third means .

本発明によれば、共通の処理ブロックを設けたときに、より少ないビット数で制御し、制御を簡単にするとともにゲート数を削減し、低コスト化を図ることができる。   According to the present invention, when a common processing block is provided, it is possible to control with a smaller number of bits, simplify the control, reduce the number of gates, and reduce costs.

以下、本発明を実施するための最良の形態について図面に基づいて説明する。   The best mode for carrying out the present invention will be described below with reference to the drawings.

図１は本発明の実施形態に係る画像形成装置に備えられる画像処理装置の要部の構成を示すブロック図である。同図において画像処理装置は、ＣＰＵ１２０、デコーダ１２１、クロック制御部１２２、圧縮処理部１２３、共通処理部１２４、伸張処理部１２５、ＲＡＭ１２６、セレクタ１２７、第１及び第２のＤＭＡ（Direct Memory Access）１２８，１２９、アービタ１３０、メモリコントローラ１３１及びメモリ１３２から基本的に構成され、入力された画像データを圧縮処理部１２３で圧縮してメモリ１３２に格納し、画像出力する際にメモリ１３２から読み出して伸張し、図示しない画像形成処理部に渡すものである。   FIG. 1 is a block diagram showing a configuration of a main part of an image processing apparatus provided in an image forming apparatus according to an embodiment of the present invention. In the figure, the image processing apparatus includes a CPU 120, a decoder 121, a clock control unit 122, a compression processing unit 123, a common processing unit 124, an expansion processing unit 125, a RAM 126, a selector 127, and first and second DMA (Direct Memory Access). 128, 129, an arbiter 130, a memory controller 131, and a memory 132. The input image data is compressed by the compression processing unit 123, stored in the memory 132, and read out from the memory 132 when the image is output. The image is expanded and transferred to an image forming processing unit (not shown).

この実施形態では、クロック制御部１２２はデコーダ１２１からの２ビットの制御信号により制御され、圧縮処理、伸張処理、あるいは無処理が設定され、前記処理に必要なクロックＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣを送る。デコーダ１２１はＣＰＵ１２０によって制御され、図示しない各制御ブロックにＣＰＵ１２０から制御信号をデコードして出力し、ＣＰＵ１２０の制御を可能とする。圧縮処理部１２３、共通処理部１２４及び伸張処理部１２５には、これら各部を動作させるためのクロックＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣと８ビットの画像データがそれぞれ入力される。   In this embodiment, the clock control unit 122 is controlled by a 2-bit control signal from the decoder 121, and is set to compression processing, expansion processing, or no processing, and sends clocks CLKA, CLKB, and CLKC necessary for the processing. The decoder 121 is controlled by the CPU 120 and decodes and outputs a control signal from the CPU 120 to each control block (not shown), thereby enabling the CPU 120 to be controlled. The compression processing unit 123, the common processing unit 124, and the expansion processing unit 125 are input with clocks CLKA, CLKB, and CLKC for operating these units and 8-bit image data, respectively.

デコーダ１２１からクロック制御部１２２に出力される制御信号は、図２に示すように２ビットであり、例えば“００”で圧縮、“０１”で伸張、“１０”または“１１”で全てオフを示す。そこで、ＣＰＵ１２０からの指示によりデコーダ１２１から“００”が制御部１２２に出力された場合には、圧縮処理部１２３と共通処理部１２４にクロックＣＬＫＡ、ＣＬＫＣがそれぞれ供給され、両者が作動して図示しないインターフェイスから送られてくる画像データを圧縮し、セレクタ１２７側に送る。ＲＡＭ１２６は圧縮処理時あるいは後述の伸張処理時にデータバッファあるいは制御のためのデータ保持に使用される。   The control signal output from the decoder 121 to the clock control unit 122 is 2 bits as shown in FIG. 2, for example, “00” is compressed, “01” is expanded, “10” or “11” is all off. Show. Therefore, when “00” is output from the decoder 121 to the control unit 122 according to an instruction from the CPU 120, the clocks CLKA and CLKC are supplied to the compression processing unit 123 and the common processing unit 124, respectively, and both operate to be illustrated. The image data sent from the interface not to be compressed is compressed and sent to the selector 127 side. The RAM 126 is used for holding a data buffer or control data during compression processing or decompression processing described later.

圧縮処理部１２３から出力された圧縮画像データはセレクタ１２７に入力され、このセレクタで第１あるいは第２のＤＭＡ１２８，１２９が選択され、アービタ１３０によって必要なデータの調停が行われ、メモリコントローラ１３１に入力され、メモリコントローラ１３１によりメモリ１３２へ圧縮データが格納される。格納されたデータのアドレスはメモリコントローラ１３１によって管理される。   The compressed image data output from the compression processing unit 123 is input to the selector 127, and the first or second DMA 128 or 129 is selected by this selector, and arbitration of necessary data is performed by the arbiter 130. The compressed data is input to the memory 132 by the memory controller 131. The address of the stored data is managed by the memory controller 131.

一方、ＣＰＵ１２０からの指示によりデコーダ１２１から“０１”が制御部１２２に出力された場合には、伸張処理部１２５と共通処理部１２４にクロックＣＬＫＢ、ＣＬＫＣがそれぞれ供給され、両者が作動して伸張処理が実行される。伸張処理はメモリコントローラ１３１がメモリ１３２のアドレスを指定して、メモリ１３２に格納されていた必要な圧縮画像データを読み出し、アービタ１３０から第１あるいは第２のＤＭＡ１２８，１２９及びセレクタ１２７を介して伸張処理部１２５に入力する。セレクタ１２７はデコーダ１２１から選択信号によりアービタ１３０が送り出した第１あるいは第２のＤＭＡ１２８，１２９のいずれかを選択する。伸張処理部１２５では、伸張した８ビットの画像データを制御部１２２を介して画像形成処理部側に出力する。   On the other hand, when “01” is output from the decoder 121 to the control unit 122 in response to an instruction from the CPU 120, the clocks CLKB and CLKC are supplied to the expansion processing unit 125 and the common processing unit 124, respectively, and both operate to expand. Processing is executed. In the decompression process, the memory controller 131 designates the address of the memory 132, reads the necessary compressed image data stored in the memory 132, and decompresses the data from the arbiter 130 via the first or second DMA 128, 129 and the selector 127. The data is input to the processing unit 125. The selector 127 selects one of the first and second DMAs 128 and 129 sent from the decoder 121 by the selection signal from the arbiter 130. The decompression processing unit 125 outputs decompressed 8-bit image data to the image forming processing unit side via the control unit 122.

圧縮処理と伸張処理は排他的な処理であり両者が同時に実行されることはなく、セレクタ１２７及びアービタ１３０の機能及び制御により回路内で圧縮データと伸張データが衝突を生じることなく処理が行われる。   The compression process and the decompression process are exclusive processes, and both are not executed at the same time, and the process is performed without causing a collision between the compressed data and the decompressed data in the circuit by the function and control of the selector 127 and the arbiter 130. .

また、圧縮処理も伸張処理も行わない場合には、デコーダ１２１から“１０”または“１１”を制御部１２２に出力すれば、いずれの処理部１２３，１２４，１２５にもクロックＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣが供給されないので、いずれの処理も行われることはない。   When neither compression processing nor decompression processing is performed, if “10” or “11” is output from the decoder 121 to the control unit 122, the clocks CLKA, CLKB, CLKC are sent to any of the processing units 123, 124, 125. Is not supplied, so neither process is performed.

このように構成すると、従来においては、上記図６、図７を参照して説明したように３ビットで圧縮処理、伸張処理、何の処理も行わないという制御を行っていたものが、２ビットで同じ制御を行うことが可能になり、制御線及びゲート数を削減することができる。これにより、回路をさらに簡素化することが可能となる。 With this configuration, conventionally, as described with reference to FIG. 6 and FIG. 7, the control for performing compression processing, expansion processing, and no processing with 3 bits is performed with 2 bits. Thus, the same control can be performed, and the number of control lines and gates can be reduced. As a result, the circuit can be further simplified.

以下、本実施形態に係る画像形成装置について説明する。
図３は図１に示した画像処理装置を備えた画像形成装置の一例を示す概略構成図である。自動原稿送り装置（以後ＡＤＦ）１にある原稿台２に原稿の画像面を上にして置かれた原稿束は、操作部３０上のスタートキーが押下されると、一番下の原稿から給送ローラ３、給送ベルト４によってコンタクトガラス６上の所定の位置に給送される。読み取りユニット５０によってコンタクトガラス６上の原稿の画像データを読み取り後、読み取りが終了した原稿は、給送ベルト４及び排送ローラ５によって排出される。さらに、原稿セット検知センサ７によって原稿台２に次の原稿があることを検知した場合、前原稿と同様にコンタクトガラス６上に給送される。給送ローラ３、給送ベルト４、排送ローラ５は搬送モータ２６によって駆動される。 Hereinafter, the image forming apparatus according to the present embodiment will be described.
FIG. 3 is a schematic configuration diagram illustrating an example of an image forming apparatus including the image processing apparatus illustrated in FIG. When a start key on the operation unit 30 is pressed, a document bundle placed on the document table 2 in the automatic document feeder (hereinafter ADF) 1 is fed from the bottom document. The paper is fed to a predetermined position on the contact glass 6 by the feed roller 3 and the feed belt 4. After the image data of the original on the contact glass 6 is read by the reading unit 50, the original that has been read is discharged by the feeding belt 4 and the discharge roller 5. Further, when it is detected by the document set detection sensor 7 that there is a next document on the document table 2, it is fed onto the contact glass 6 in the same manner as the previous document. The feeding roller 3, the feeding belt 4, and the discharging roller 5 are driven by a conveyance motor 26.

第１トレイ８、第２トレイ９、第３トレイ１０に積載された転写紙は、各々第１給紙装置１１、第２給紙装置１２、第３給紙装置１３によって給紙され、縦搬送ユニット１４によって感光体１５に当接する位置まで搬送される。読み取りユニット５０によって読み込まれた画像データは、書き込みユニット５７からのレーザによって感光体１５に書き込まれ、現像ユニット２７を通過することによってトナー像が形成される。そして、転写紙は感光体１５の回転と等速で搬送ベルト１６によって搬送されながら、感光体１５上のトナー像が転写される。その後、定着ユニット１７にて画像を定着させ、排紙ユニット１８によって後処理装置のフィニシャ６０に排出される。   The transfer papers stacked on the first tray 8, the second tray 9, and the third tray 10 are fed by the first paper feeding device 11, the second paper feeding device 12, and the third paper feeding device 13, respectively, and are conveyed vertically. The unit 14 is transported to a position where it abuts on the photoreceptor 15. The image data read by the reading unit 50 is written on the photoconductor 15 by the laser from the writing unit 57 and passes through the developing unit 27 to form a toner image. Then, the toner image on the photoconductor 15 is transferred while the transfer paper is conveyed by the conveyance belt 16 at the same speed as the rotation of the photoconductor 15. Thereafter, the image is fixed by the fixing unit 17 and is discharged by the paper discharge unit 18 to the finisher 60 of the post-processing apparatus.

後処理装置のフィニシャ６０は、本体の排紙ローラ１９によって搬送された転写紙を、通常排紙ローラ６２方向と、ステープル処理部方向へに導くことができる。切り替え板６１を上に切り替えると、搬送ローラ６３を経由して通常排紙トレイ６４側に排紙し、切り替え板６１を下方向に切り替えると、搬送ローラ６５，６７を経由して、ステープル台６８に搬送することができる。   The finisher 60 of the post-processing apparatus can guide the transfer paper conveyed by the paper discharge roller 19 of the main body in the direction of the normal paper discharge roller 62 and the direction of the staple processing unit. When the switching plate 61 is switched upward, the paper is discharged to the normal paper discharge tray 64 via the transport roller 63, and when the switching plate 61 is switched downward, the staple table 68 is transported via the transport rollers 65 and 67. Can be conveyed.

ステープル台６８に積載された転写紙は、一枚排紙されるごとに紙揃え用のジョガー６９によって、紙端面が揃えられ、一部のコピー完了と共にステープラ６６によって綴じられる。ステープラ６６で綴じられた転写紙群は自重によって、ステープル完了排紙トレイ７０に収納される。   The transfer paper loaded on the staple table 68 is aligned by the paper jogger 69 every time one sheet is discharged, and is bound by the stapler 66 upon completion of a partial copy. The group of transfer sheets bound by the stapler 66 is stored in the staple completion discharge tray 70 by its own weight.

一方、通常の排紙トレイ６４は前後に移動可能な排紙トレイである。前後に移動可能な排紙トレイ部６４は、原稿毎、あるいは、画像メモリによってソーティングされたコピー部毎に、前後に移動し、簡易的に排出されてくるコピー紙を仕分ける機能を有する。   On the other hand, the normal paper discharge tray 64 is a paper discharge tray that can be moved back and forth. The paper discharge tray section 64 that can be moved back and forth has a function of moving back and forth for each original document or each copy section sorted by the image memory and sorting the copy paper that is simply discharged.

転写紙の両面に画像を作像する場合は、各給紙トレイ８〜１０から給紙され作像された転写紙を排紙トレイ６４側に導かないで、経路切り替えの為の分岐爪４１を上側にセットすることにより、一旦両面給紙ユニット８０にストックする。その後、両面給紙ユニット８０にストックされた転写紙は再び感光体１５に作像されたトナー画像を転写するために、両面給紙ユニット８０から再給紙され、経路切り替えの為の分岐爪４１を下側にセットし、排紙トレイ６４に導く。この様に転写紙の両面に画像を作成する場合に両面給紙ユニット８０は使用される。   When forming an image on both sides of the transfer paper, the transfer paper fed from each of the paper feed trays 8 to 10 and imaged is not guided to the paper discharge tray 64 side, and the branch claw 41 for switching the path is provided. By setting it on the upper side, it is once stocked in the duplex feeding unit 80. Thereafter, the transfer paper stocked on the double-sided paper feed unit 80 is re-fed from the double-sided paper feed unit 80 to transfer the toner image formed on the photosensitive member 15 again, and the branching claw 41 for switching the path. Is set on the lower side and guided to the paper discharge tray 64. In this way, the duplex feeding unit 80 is used when creating images on both sides of the transfer sheet.

感光体１５、搬送ベルト１６、定着ユニット１７、排紙ユニット１８、現像ユニット２７はメインモータ２５によって駆動され、各給紙装置１１〜１３はメインモータ２５の駆動を各々給紙クラッチ２２〜２４によって伝達駆動される。縦搬送ユニット１４はメインモータ２５の駆動を中間クラッチ２１によって伝達駆動される。   The photoreceptor 15, the transport belt 16, the fixing unit 17, the paper discharge unit 18, and the development unit 27 are driven by a main motor 25, and each of the paper feeding devices 11 to 13 is driven by the paper feeding clutches 22 to 24. Driven by transmission. The vertical conveyance unit 14 is driven to transmit the drive of the main motor 25 by the intermediate clutch 21.

図４はメインコントローラを中心に、制御装置を図示したものである。メインコントローラ２０は画像形成装置全体を制御する。メインコントローラ２０には、紙搬送等に必要なメインモータ２５、各種クラッチ２１〜２４が接続されている。また、オペレータに対する表示、オペレータからの機能設定入力制御を行う操作部３０、スキャナの制御、原稿画像を画像メモリに書き込む制御、画像メモリからの作像を行う制御等を行う画像処理ユニット（ＩＰＵ）４９、原稿自動送り装置（ＡＤＦ）１、等の分散制御装置が接続されている。前記表示は液晶ディスプレイ３１を介して行われ、オペレータからの機能設定入力はキー入力手段３２によって行われる。各分散制御装置とメインコントローラ２０は必要に応じて機械の状態、動作司令のやりとりを行っている。各分散制御装置が実行する制御プログラムは各分散制御装置内部のＲＯＭに格納されている。メインコントローラ２０にはＩＣカードスロット２７が接続されており、ＩＣカードスロット２７を介して、画像形成装置外部のＩＣカードに格納されている制御プログラムデータを分散制御装置内部のＲＯＭにダウンロードし、制御プログラムを変更することが可能である。なお、図１の画像処理装置はＩＰＵ４９に備えられる。   FIG. 4 illustrates a control device with a main controller as a center. The main controller 20 controls the entire image forming apparatus. A main motor 25 and various clutches 21 to 24 necessary for paper conveyance and the like are connected to the main controller 20. Further, an image processing unit (IPU) that performs display for an operator, an operation unit 30 that performs function setting input control from the operator, control of a scanner, control for writing a document image into an image memory, control for image formation from an image memory, and the like. 49, a distributed control device such as an automatic document feeder (ADF) 1 is connected. The display is performed via the liquid crystal display 31, and the function setting input from the operator is performed by the key input means 32. Each distributed controller and the main controller 20 exchange machine status and operation commands as necessary. A control program executed by each distributed control device is stored in a ROM inside each distributed control device. An IC card slot 27 is connected to the main controller 20, and control program data stored in an IC card outside the image forming apparatus is downloaded to the ROM inside the distributed control apparatus via the IC card slot 27 for control. It is possible to change the program. 1 is provided in the IPU 49.

再び図３を用いて画像形成装置における画像読み取りから画像の書き込みまでの動作を説明する。   The operation from image reading to image writing in the image forming apparatus will be described with reference to FIG. 3 again.

読み取りユニット５０は、原稿を載置するコンタクトガラス６と光学走査系で構成されており、光学走査系には、露光ランプ５１、第１ミラー５２、レンズ５３、ＣＣＤイメージセンサ５４等々で構成されている。露光ランプ５１及び第１ミラー５２は図示しない第１キャリッジ上に固定され、第２ミラー５５及び第３ミラー５６は図示しない第２キャリッジ上に固定されている。原稿像を読み取るときには、光路長が変わらないように、第１キャリッジと第２キャリッジとが２対１の相対速度で前述のように機械的に走査される。   The reading unit 50 includes a contact glass 6 on which an original is placed and an optical scanning system. The optical scanning system includes an exposure lamp 51, a first mirror 52, a lens 53, a CCD image sensor 54, and the like. Yes. The exposure lamp 51 and the first mirror 52 are fixed on a first carriage (not shown), and the second mirror 55 and the third mirror 56 are fixed on a second carriage (not shown). When reading a document image, the first carriage and the second carriage are mechanically scanned as described above at a relative speed of 2: 1 so that the optical path length does not change.

この光学走査系は、図示しないスキャナ駆動モータにて駆動される。原稿画像は、ＣＣＤイメージセンサ５４によって読み取られ、電気信号に変換されて処理される。レンズ５３及びＣＣＤイメージセンサ５４を図７において左右方向に移動させることにより、画像倍率が変わる。すなわち、指定された倍率に対応してレンズ５３及びＣＣＤイメージセンサ５４の左右方向に位置が設定される。   This optical scanning system is driven by a scanner drive motor (not shown). The document image is read by the CCD image sensor 54, converted into an electrical signal, and processed. The image magnification is changed by moving the lens 53 and the CCD image sensor 54 in the left-right direction in FIG. That is, the positions of the lens 53 and the CCD image sensor 54 are set in the left-right direction corresponding to the designated magnification.

書き込みユニット５７はレーザ出力ユニット５８、結像レンズ５９、ミラーで構成され、レーザ出力ユニット５８の内部には、レーザ光源であるレーザダイオード及びモータによって高速で定速回転する回転多面鏡（ポリゴンミラー）が備わっている。   The writing unit 57 includes a laser output unit 58, an imaging lens 59, and a mirror. Inside the laser output unit 58, a rotary polygon mirror (polygon mirror) that rotates at a high speed at a high speed by a laser diode that is a laser light source and a motor. Is equipped.

レーザ出力ユニット５８より照射されるレーザ光は、定速回転するポリゴンミラーで偏向され、結像レンズ５９を通り、ミラーで折り返され、感光体１５面上に集光結像する。   Laser light emitted from the laser output unit 58 is deflected by a polygon mirror that rotates at a constant speed, passes through an imaging lens 59, is folded by the mirror, and is focused on the surface of the photoconductor 15.

偏向されたレーザ光は感光体１５が回転する方向と直行する方向（主走査方向）に露光走査され、後述する画像処理部のセレクタより出力された画像信号のライン単位の記録を行う。感光体１５の回転速度と記録密度に対応した所定の周期で主走査を繰り返すことによって、感光体面上に画像（静電潜像）が形成される。   The deflected laser light is exposed and scanned in a direction (main scanning direction) perpendicular to the direction in which the photoconductor 15 rotates, and recording is performed in line units of an image signal output from a selector of an image processing unit described later. An image (electrostatic latent image) is formed on the surface of the photosensitive member by repeating main scanning at a predetermined cycle corresponding to the rotational speed and recording density of the photosensitive member 15.

上述のように、書き込みユニット５８から出力されるレーザ光が、画像作像系の感光体１５に照射される。図示しないが感光体１５の一端近傍のレーザビームを照射される位置に、主走査同期信号を発生するビームセンサが配置されている。   As described above, the laser beam output from the writing unit 58 is applied to the photoconductor 15 of the image forming system. Although not shown, a beam sensor for generating a main scanning synchronization signal is disposed at a position where a laser beam near one end of the photoconductor 15 is irradiated.

なお、上記実施形態では、画像処理の圧縮処理及び伸張処理を例に取り、３つのブロックに対して２ビットで制御する例であるが、４以上の処理ブロックがあり、そのうちの１つが共通処理を行う場合に拡張することも可能である。すなわち、ｎ個の処理ブロックがある場合に、１つの処理ブロックが共通であれば、（ｎ−１）ビットで動作の制御を行うことができる。   In the above embodiment, the compression process and the expansion process of the image process are taken as an example, and control is performed with 2 bits for three blocks. However, there are four or more process blocks, one of which is a common process. It is also possible to extend it when doing. That is, when there are n processing blocks, if one processing block is common, the operation can be controlled with (n-1) bits.

以上のように本実施形態によれば、共通処理ブロックを設けて３つのブロックを制御する際に、３−１＝２ビットで制御することができ、その分制御線の数とゲートの数を削減することが可能となり、回路をより簡素化することができる。   As described above, according to this embodiment, when a common processing block is provided and three blocks are controlled, control can be performed with 3−1 = 2 bits, and the number of control lines and the number of gates can be reduced accordingly. Therefore, the circuit can be simplified.

本発明の実施形態に係る画像処理装置の概略構成を示すブロック図である。1 is a block diagram illustrating a schematic configuration of an image processing apparatus according to an embodiment of the present invention. 図１の制御部での処理を選択する２ビットの信号の状態を示す図である。It is a figure which shows the state of a 2-bit signal which selects the process in the control part of FIG. 図１に示した画像処理装置を備えた本発明の実施形態に係る画像形成装置の一例を示す概略構成図である。It is a schematic block diagram which shows an example of the image forming apparatus which concerns on embodiment of this invention provided with the image processing apparatus shown in FIG. メインコントローラを中心にして構成された制御装置の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the control apparatus comprised focusing on the main controller. 圧縮処理と伸張処理を行うＡＳＩＣの従来構成を示すブロック図である。It is a block diagram which shows the conventional structure of ASIC which performs a compression process and an expansion | extension process. 圧縮処理部、伸張処理部及び共通処理部を設けたときのＡＳＩＣの従来構成を示すブロック図である。It is a block diagram which shows the conventional structure of ASIC when a compression process part, an expansion | extension process part, and a common process part are provided. クロック制御部に出力される３ビットの信号の状態を処理との関係を示す図である。It is a figure which shows the relationship with a process for the state of the 3-bit signal output to a clock control part.

符号の説明Explanation of symbols

１００ ＡＳＩＣ
１２０ ＣＰＵ
１２１ デコーダ
１２２ クロック制御部
１２３ 圧縮処理部
１２４ 共通処理部
１２５ 伸張処理部
１２６ ＲＡＭ
１２７ セレクタ
１２８，１２９ ＤＭＡ
１３０ アービタ
１３１ メモリコントローラ
１３２ メモリ 100 ASIC
120 CPU
121 Decoder 122 Clock Control Unit 123 Compression Processing Unit 124 Common Processing Unit 125 Decompression Processing Unit 126 RAM
127 selector 128, 129 DMA
130 Arbiter 131 Memory Controller 132 Memory

Claims (5)

ｎ個のデータ処理ブロックと、前記ｎ個のデータ処理ブロックにｎ個のクロックを供給し、ｎ個のそれぞれのクロックを停止する電力制御モードを有するクロック制御部と、を備えたデータ処理装置において、A data processing apparatus comprising: n data processing blocks; and a clock control unit having a power control mode for supplying n clocks to the n data processing blocks and stopping the n clocks. ,
前記ｎ個のデータ処理ブロックは、圧縮処理を行う圧縮処理ブロックと、伸張処理を行う伸張処理ブロックと、前記圧縮処理及び前記伸張処理との間で共通処理を行う共通処理ブロックとを備えると共に、当該圧縮処理ブロック、当該伸張処理ブロック、及び当該共通処理ブロックのうちの少なくとも１つを他のブロックと共通に構成し、The n data processing blocks include a compression processing block that performs compression processing, an expansion processing block that performs expansion processing, and a common processing block that performs common processing between the compression processing and the expansion processing, At least one of the compression processing block, the decompression processing block, and the common processing block is configured in common with other blocks,
前記クロック制御部は、前記圧縮処理ブロック、前記伸張処理ブロック、及び前記共通処理ブロックに対して（ｎ−１）ビットで前記クロックのすべてを停止する電力制御モードを備えていることを特徴とするデータ処理装置。The clock control unit includes a power control mode in which all of the clocks are stopped with (n-1) bits for the compression processing block, the decompression processing block, and the common processing block. Data processing device. 前記電力制御モードは、前記クロックを前記ｎが３のときの２ビットとすることを特徴とする請求項１記載のデータ処理装置。2. The data processing apparatus according to claim 1, wherein in the power control mode, the clock is set to 2 bits when n is 3. 前記電力制御モードは、前記ｎ個のデータ処理ブロックの中で排他的に動作するブロックをグループ分けし、当該ブロックにおける動作するグループのものには前記クロックを供給し、動作しないグループのものには当該クロックの供給を停止することを特徴とする請求項１又は２記載のデータ処理装置。In the power control mode, blocks that operate exclusively among the n data processing blocks are grouped, the clocks are supplied to the groups that operate in the blocks, and the blocks that do not operate are grouped. 3. The data processing apparatus according to claim 1, wherein the supply of the clock is stopped. 前記電力制御モードは、前記ｎ個のデータ処理ブロックを同時に動作するブロックと同時に動作しないグループとにグループ分けし、当該同時に動作するグループのものには前記クロックを供給し、当該同時に動作しないグループのものには当該クロックの供給を停止することを特徴とする請求項１又は２記載のデータ処理装置。In the power control mode, the n data processing blocks are grouped into groups that do not operate simultaneously with the blocks that operate simultaneously, the clocks are supplied to the groups that operate simultaneously, and the groups that do not operate simultaneously 3. The data processing apparatus according to claim 1, wherein the supply of the clock is stopped. 請求項１乃至４の何れか１項に記載のデータ処理装置を備えていることを特徴とする画像形成装置。An image forming apparatus comprising the data processing apparatus according to claim 1.

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