JP4349310B2 - 固体撮像素子の駆動方法、固体撮像素子および撮像装置 - Google Patents

Description

本発明は、固体撮像素子の駆動方法、固体撮像素子および撮像装置に関し、特にＣＭＯＳイメージセンサに代表されるＸ−Ｙアドレス型固体撮像素子の駆動方法、その駆動方法を実現する固体撮像素子および当該固体撮像素子を撮像デバイスとして用いた撮像装置に関する。

固体撮像素子において、フレームレートの向上を図るために、一般的に、画素の情報を複数の画素間で加算することによって画素情報量を減らすようにしている（例えば、特許文献１参照）。

一例として、図１０に示すベイヤー配列のカラーコーディングにおいて、横３画素×縦３画素の領域の中から同色横２画素×縦２画素の加算を３画素ずつずらしながら行い、加算信号配列が元の画素配列と色の空間的繰り返しパターンを変えず、縦、横、斜めのピッチ比が変わらないように加算する場合について説明する。

奇数行に位置するＲ（赤）の画素３１１，３１３，３３１，３３３を加算すると、その加算Ｒ信号は重心Ａに位置することになる。同様に、３画素横にずれてＧ（緑）の画素３１４，３１６，３３４，３３６を加算すると、その加算Ｇ信号は重心Ｂに位置する。さらに３画素横にずれてＲ画素３１７，３１９，３３７，３３９を加算すると、その加算Ｒ信号は重心Ｃに位置することになる。

次に、３画素縦にずれて偶数行に位置するＧ画素３４１，３４３，３６１，３６３を加算すると、その加算Ｇ信号は重心Ｄに位置する。その３画素横にずれてＢ（青）の画素３４４，３４６，３６４，３６６を加算すると、その加算Ｂ信号は重心Ｅに位置する。このような画素加算を画素エリア全域に亘って行うことで、加算信号の色配列が元のカラーコーディングと比較して色の空間的繰り返しパターンが同じで、縦、横、斜めのピッチ比を保った加算ができる。

特開２００４−２６６３６９号公報

ところで、光電変換素子を含む画素の実効的集積度を高めるために、行列状に配置された画素配列において、奇数列の各画素に対して偶数列の各画素が、画素列内での画素同士のピッチの約１／２ピッチだけ列方向にずれ、また奇数行の各画素に対して偶数行の各画素が、画素行内での画素同士のピッチの約１／２ピッチだけ行方向にずれた配置となるいわゆる斜め画素配列の構成を採る固体撮像素子がある。この斜め画素配列の固体撮像素子にカラーフィルタを配置する場合、図１１に示すように、ベイヤー配列のカラーコーディングを４５°傾けた配置となる。

一方で、斜め画素配列のＣＭＯＳイメージセンサにおいて、画素の信号を線順次にて読み出す場合、図１２に示すように、画素１００が斜めに配列された画素領域１０１において、横ジグザグ行（２行）の画素１００に対して共通に配線された水平画素駆動線群１０５を垂直選択回路１０６によって駆動し、この水平画素駆動線群１０５を介して選択された横ジグザグ行の画素１００の信号を、画素列ごとに配線された垂直信号線群１０２を通して列ごとに設けられたカラム処理回路１０３に保持し、さらに水平選択回路１０４によって順次選択される水平スイッチ群１０７を介して１つずつ、順次、水平信号線１０８に読み出すようにしている。

この読出し方式では、１回の行単位の読出しで多くの画素の信号を読み出せるために読出し動作が高速であるというメリットがある反面、必ず隣り合った２行を同時に読み出さなければならない自由度の低さにより、図１１に示すベイヤー配列を４５°傾けたカラーコーディングにおいて画素加算を行うとした場合に、先述した通常のベイヤー配列のカラーコーディングにおける画素加算のように、加算信号の色配列が元のカラーコーディングと比較して色の空間的繰り返しパターンが同じで、縦、横、斜めのピッチ比を保った加算を行うことができない。

また、斜め画素配列のＣＭＯＳイメージセンサにおいて、別の読出し方式では、図１３に示すように、画素２００が斜めに配列された画素領域２０１において、画素行ごとに配線された水平画素駆動線群２０５を垂直選択回路２０６によって駆動し、この水平画素駆動線群２０５を介して選択された各行の画素２００の信号を、縦ジグザグ列（２列）の画素２００に対して共通に配線された垂直信号線群２０２を通してジグザグ列（２列）ごとに設けられたカラム処理回路２０３に保持し、さらに水平選択回路２０４によって順次選択される水平スイッチ群２０７を介して１つずつ、順次、水平信号線２０８に読み出すようにしている。

この読出し方式では、常に１行ずつしか読み出すことができないためにそもそも高速読出し動作に対応できいことに加えて、奇数行と偶数行が同じ垂直信号線群２０２を通して読み出され、同じカラム回路２０３で処理されることになるため、図１１に示すベイヤー配列を４５°傾けたカラーコーディングにおいて画素加算を行うとした場合に、やはり、加算信号の色配列が元のカラーコーディングと比較して色の空間的繰り返しパターンが同じで、縦、横、斜めのピッチ比を保った加算を行うことができない。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、斜め画素配列において、画素加算を行う上で、加算信号の色配列が元のカラーコーディングと比較して色の空間的繰り返しパターンが同じで、縦、横、斜めのピッチ比を保った加算を行うことを可能にした固体撮像素子の駆動方法、固体撮像素子および撮像装置を提供することにある。

上記目的を達成するために、本発明では、ベイヤー配列のカラーコーディングを有し、画素が斜め配列されてなる固体撮像素子において、奇数行、偶数行それぞれ別々に隣接横ｎ画素、縦ｎ画素（ｎは３以上の奇数）の領域の中で、同色の横ｘ画素、縦ｙ画素（ｎ≧ｘ≧ｙ）を加算し、前記隣接横ｎ画素、縦ｎ画素の領域を縦、横にｍ画素（ｍは３以上の奇数）ずつ動かしながら加算していき、このとき奇数行の隣接横ｎ画素、縦ｎ画素領域と偶数行の隣接横ｎ画素、縦ｎ画素領域との空間的位置関係は斜め配列画素上で斜め方向にｍ画素分ずれるようにする。

このような画素加算によれば、加算信号の色配列が元のカラーコーティングの色配列と比較して、色の空間的繰り返しパターンが同じで、縦、横、斜めのピッチ比を保った配列となる加算を行うことができる。

本発明によれば、ベイヤー配列のカラーコーディングを有し、斜め画素配列の固体撮像素子において、画素加算を行う上で、加算信号の色配列が元のカラーコーディングと比較して色の空間的繰り返しパターンが同じで、縦、横、斜めのピッチ比を保った加算を行うことができるため、空間的に均等なサンプリングによる良質の加算信号が得られると同時に、全画素読出しと同じ配列で加算信号が出力されるために後段の信号処理がし易くなる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

先ず、本発明に係る固体撮像素子の画素加算を行うための駆動方法について、いくつか実施例を挙げて説明する。

なお、本発明に係る駆動方法が適用される固体撮像素子は、光電変換素子を含む画素が行列状に多数配置されてなる画素配列において、画素の各々が、奇数列の各画素に対して偶数列の各画素が、画素列内での画素同士のピッチの約１／２ピッチだけ列方向にずれ、また奇数行の各画素に対して偶数行の各画素が、画素行内での画素同士のピッチの約１／２ピッチだけ行方向にずれた配置となる斜め画素配列となっていることを前提とする。

この斜め画素配列の固体撮像素子において、画素加算を行う上で、加算信号の色配列が元のカラーコーディングと比較して色の空間的繰り返しパターンが同じで、縦、横、斜めのピッチ比を保った加算を行うための実施例について以下に説明する。

（実施例１）
図１は、本発明の実施例１に係る駆動方法による画素加算の概念図である。本実施例に係る画素加算では、斜め画素配列に対応してベイヤー配列を４５°傾けたカラーコーディングにおいて、横３画素×縦３画素の領域の中から同色横２画素×縦２画素の加算を３画素ずつずらしながら行うことになる。その手順について以下に具体的に説明する。

図１において、奇数行に位置するＲ（赤）の画素１１１，１１３，１５１，１５３を加算すると、その加算Ｒ信号は重心Ａに位置することになる。３画素横にずれて、Ｂ（青）の画素１１４，１１６，１５４，１５６を加算すると、その加算Ｂ信号は重心Ｂに位置する。さらに３画素横にずれて、Ｒ画素１１７，１１９，１５７，１５９を加算すると、その加算Ｒ信号は重心Ｃに位置することになる。

次に、斜め方向に３画素にずれて、偶数行に位置するＧ（緑）の画素１４２，１４４，１８２，１８４を加算すると、その加算Ｇ信号は重心Ｄに位置することになる。その３画素横にずれて、Ｇ画素１４５，１４７，１８５，１８７を加算すると、その加算Ｇ信号は重心Ｅに位置する。

このような手順で画素加算を画素エリア全域に亘って行うことで、加算信号の色配列が元のカラーコーディングの色配列と比較して、色の空間的繰り返しパターンが同じで、縦、横、斜めのピッチ比を保った配列となる加算を行うことができる。斜め画素配列においては、このような加算を行うには、奇数行、偶数行で異なる列の加算を行う必要があることが特徴的である。その結果、空間的に均等なサンプリングによる良質の加算信号が得られると同時に、画素の信号を独立に読み出す全画素読出しと同じ色配列で加算信号が出力されるために後段の信号処理がし易いというメリットが得られる。

（実施例２）
図２は、本発明の実施例２に係る駆動方法による画素加算の概念図である。本実施例に係る画素加算では、斜め画素配列に対応してベイヤー配列を４５°傾けたカラーコーディングにおいて、横５画素×縦５画素の領域の中から同色横３画素×縦３画素加算を３画素ずつずらしながら行うことになる。その手順について以下に具体的に説明する。

図２において、奇数行に位置するＲ画素２１１，２１３，２１５，２５１，２５３，２５５，２９１，２９３，２９５を加算すると、その加算Ｒ信号は重心Ａに位置することになる。３画素横にずれて、Ｂ画素２１４，２１６，２１８，２５４，２５６，２５８，２９４，２９６，２９８を加算すると、その加算Ｂ信号は重心Ｂに位置する。さらに３画素横にずれて、Ｒ画素２１７，２１９，２１ｂ，２５７，２５９，２５ｂ，２９７、２９９，２９ｂを加算すると、その加算Ｒ信号は重心Ｃに位置することになる。

次に、斜めに３画素ずれて、偶数行に位置するＧ画素２４２，２４４，２４６，２８２，２８４，２８６，２ｃ２，２ｃ４，２ｃ６を加算すると、その加算Ｇ信号は重心Ｄに位置することになる。その３画素横にずれて、Ｇ画素２４５，２４７，２４９，２８５，２８７，２８９，２ｃ５，２ｃ７，２ｃ９を加算すると、その加算Ｇ信号は重心Ｅに位置することになる。

このような手順で画素加算を画素エリア全域に亘って行うことで、加算信号の色配列が元のカラーコーディングの色配列と比較して、色の空間的繰り返しパターンが同じで、縦、横、斜めのピッチ比を保った配列となる加算を行うことができる。その結果、空間的に均等なサンプリングによる良質の加算信号が得られると同時に、全画素読出しと同じ色配列で加算信号が出力されるために後段の信号処理がし易いというメリットが得られる。

（実施例３）
図３は、本発明の実施例３に係る駆動方法による画素加算の概念図である。本実施例に係る画素加算では、カラーフィルタ無しの斜め画素配列において、横３画素×縦３画素の領域の中から隣接横２画素×縦２画素の加算を３画素ずつずらしながら行うことになる。その手順について以下に具体的に説明する。

図３において、奇数行に位置する画素３１１，３１２，３３１，３３３を加算すると、その加算信号は重心Ａに位置することになる。３画素横にずれて、画素３１４，３１５，３３４，３３５を加算すると、その加算信号は重心Ｂに位置する。さらに３画素横にずれて、画素３１７，３１８，３３７，３３８を加算すると、その加算信号は重心Ｃに位置することになる。

次に、斜め方向に３画素ずれて、偶数行に位置する画素３４２，３４３，３６２，３６３を加算すると、その加算信号は重心Ｄに位置することになる。その３画素横にずれて、画素３４５，３４６，３６５，３６６を加算すると、その加算信号は重心Ｅに位置することになる。

このような手順で画素加算を画素エリア全域に亘って行うことで、加算信号の配列が、元の画素配列と比較して、縦、横、斜めのピッチ比を保った配列となる加算を行うことができる。その結果、空間的に均等なサンプリングによる良質の加算信号が得られると同時に、全画素読出しと同じ配列で加算信号が出力されるために後段の信号処理がし易いというメリットが得られる。

（実施例４）
図４は、本発明の実施例４に係る駆動方法による画素加算の概念図である。本実施例に係る画素加算では、カラーフィルタ無しの斜め画素配列において、横３画素×縦３画素の領域の中から隣接横３画素×縦３画素の加算を３画素ずつずらしながら行うことになる。その手順について以下に具体的に説明する。

図４において、奇数行に位置する画素４１１，４１２，４１３，４３１，４３２，４３３，４５１，４５２，４５３を加算すると、その加算信号は重心Ａに位置することになる。３画素横にずれて、画素４１４，４１５，４１６，４３４，４３５，４３６，４５４，４５５，４５６を加算すると、その加算信号は重心Ｂに位置する。さらに３画素横にずれて、画素４１７，４１８，４１９，４３７，４３８，４３９，４５７，４５８，４５９を加算すると、その加算信号は重心Ｃに位置することになる。

次に、斜め方向に３画素ずれて、偶数行に位置する画素４４２，４４３，４４４，４６２，４６３，４６４，４８２，４８３，４８４を加算すると、その加算信号は重心Ｄに位置することになる。その３画素横にずれて、画素４４５，４４６，４４７，４６５，４６６，４６７，４８５，４８６，４８７を加算すると、その加算信号は重心Ｅに位置することになる。

このような手順で画素加算を画素エリア全域に亘って行うことで、加算信号の配列が、元の画素配列と比較して、縦、横、斜めのピッチ比を保った配列となる加算を行うことができる。その結果、空間的に均等なサンプリングによる良質の加算信号が得られると同時に、全画素読出しと同じ配列で加算信号が出力されるために後段の信号処理がし易いというメリットが得られる。

（実施例５）
図５は、本発明の実施例５に係る駆動方法による画素加算の概念図である。本実施例に係る画素加算では、カラーコーティングが特殊な場合の例として、特定のカラーコーティングにおいて、横５画素×縦５画素の領域の中から同色横２画素×縦２画素加算を３画素ずつずらしながら行うことになる。その手順について以下に具体的に説明する。

図５において、奇数行に位置するＲ画素５１１，５１３，５５１，５５３を加算すると、その加算Ｒ信号は重心Ａに位置することになる。３画素横にずれて、Ｇ画素５１４，５１６，５５４，５５６を加算すると、その加算Ｇ信号は重心Ｂに位置することになる。さらに３画素横にずれて、Ｒ画素５１７，５１９，５５７，５５９を加算すると、その加算Ｒ信号は重心Ｃに位置することになる。

次に、斜め方向に３画素ずれて、偶数行に位置するＧ画素５４２，５４４，５８２，５８４を加算すると、その加算Ｇ信号は重心Ｄに位置することになる。その３画素横にずれて、Ｇ画素５４５，５４７，５８５，５８７を加算すると、その加算Ｇ信号は重心Ｅに位置することになる。

このような手順で画素加算を画素エリア全域に亘って行うことで、加算信号の色配列が元のカラーコーティングの色配列と比較して、色の空間的繰り返しパターンが同じで、縦、横、斜めのピッチ比を保った配列となる加算を行うことができる。その結果、空間的に均等なサンプリングによる良質の加算信号が得られると同時に、全画素読出しと同じ配列で加算信号が出力されるために後段の信号処理がし易いというメリットが得られる。

［基本形］
以上、いろいろなパターンで画素加算を行う実施例を示したが、それを一般化して説明すると、次のようになる。

すなわち、斜め画素配列の画素領域（画素アレイ部）を持つ固体撮像素子において、奇数行、偶数行それぞれ別々に、隣接横ｎ画素、縦ｎ画素（ｎは３以上の奇数）、計ｎの２乗の画素の領域の中で、同色の横ｘ画素、縦ｙ画素（ｎ≧ｘ≧ｙ）を加算し、隣接横ｎ画素、縦ｎ画素の領域を縦、横にｍ画素（ｍは３以上の奇数）ずつ動かしながら加算していき、このとき奇数行の隣接横ｎ画素、縦ｎ画素領域と偶数行の隣接横ｎ画素、縦ｎ画素領域との空間的位置関係は斜め配列画素上で斜め方向にｍ画素分ずれるようにする。

このような画素加算を行う駆動方法を採ることで、加算信号の色配列が元のカラーコーティングの色配列と比較して、色の空間的繰り返しパターンが同じで、縦、横、斜めのピッチ比を保った配列となる加算を行うことができる。

その結果、空間的に均等なサンプリングによる良質の加算信号が得られると同時に、全画素読出しと同じ配列で加算信号が出力されるために後段の信号処理がし易いというメリットが得られる。また、ｎ≧ｘ≧ｙとすることで、後述するように加算を実現するためにサンプルホールド容量を追加する必要が無いというメリットがある。

［固体撮像素子］
次に、以上説明した各実施例に係る画素加算のための駆動方法を実現する固体撮像素子の構成例について説明する。

図６は、本発明の一実施形態に係るＸ−Ｙアドレス型固体撮像素子、例えばＣＭＯＳイメージセンサの構成の概略を示すブロック図である。

図６において、光電変換素子を含む画素１０が行列状に多数配置されることで画素アレイ部（画素領域）１１を構成している。この画素アレイ部１１において、画素１０の各々は、奇数列の各画素に対して偶数列の各画素が、画素列内での画素同士のピッチの約１／２ピッチだけ列方向（図の上下方向）にずれ、また奇数行の各画素に対して偶数行の各画素が、画素行内での画素同士のピッチの約１／２ピッチだけ行方向（図の左右方向）にずれた配置となる斜め画素配列となっている。

この斜め画素配列の画素アレイ部１１において、各画素１０の上には、例えばベイヤー配列を４５°傾けたカラーコーディング（図１１を参照）のカラーフィルタ１２が設けられている。また、各画素１０に対して、奇数行ごとに奇数行駆動線群１３が、偶数行ごとに偶数行駆動線群１４がそれぞれ配線され、奇数列ごとに奇数列信号線（垂直信号線）群１５が、偶数列ごとに偶数列信号線（垂直信号線）群１６がそれぞれ接続されている。

奇数行駆動線群１３の各一端は、奇数行垂直選択回路１７の対応する出力端にそれぞれ接続されている。偶数行駆動線群１４の各一端は、偶数行垂直選択回路１８の対応する出力端に接続されている。奇数行垂直選択回路１７および偶数行垂直選択回路１８は、奇数行駆動線群１３および偶数行駆動線群１４を介して、画素アレイ部１１の隣り合わない奇数行と偶数行の各画素１０を選択する行選択手段を構成としている。

奇数列信号線群１５の各一端は、画素アレイ部１１の例えば一方側（本例では、図の下側）に配置された奇数行カラム処理回路（群）１９の各入力端に接続されている。奇数行カラム処理回路１９は、奇数行の画素の信号を保持するとともに、カラム（画素列）間、本例では１列おき（１列飛ばし）での加算を行う。

偶数列信号線群１６の各一端は、画素アレイ部１１の例えば他方側（本例では、図の上側）に配置された偶数行カラム処理回路（群）２０の各入力端に接続されている。偶数行カラム処理回路２０は、偶数行の画素の信号を保持するとともに、カラム間、本例では１列おきでの加算を行う。

奇数行カラム処理回路１９および偶数行カラム処理回路２０の具体的な回路構成については後述する。なお、図６中、奇数行カラム処理回路１９および偶数行カラム処理回路２０に付しているＡ，Ｂ，Ｃの記号は、図７で説明する加算スイッチの違いを表現したものである。

奇数行カラム処理回路１９の各出力端は、奇数行水平スイッチ２１を介して奇数行水平信号線２２に接続されている。奇数行水平スイッチ２１は、奇数行水平選択回路２３によって順に選択されることにより、奇数行カラム処理回路１９で加算された信号を奇数行水平信号線２２に読み出す。この奇数行水平信号線２２に読み出された信号は、出力アンプ２３で増幅されて出力される。

偶数行カラム処理回路２０の各出力端は、偶数行水平スイッチ２５を介して偶数行水平信号線２６に接続されている。偶数行水平スイッチ２５は、偶数行水平選択回路２７によって順に選択されることにより、偶数行カラム処理回路２０で加算された信号を偶数行水平信号線２６に読み出す。この偶数行水平信号線２６に読み出された信号は、出力アンプ２８で増幅されて出力される。

奇数行水平選択回路２３および偶数行水平選択回路２７は、奇数行における列番と偶数行における列番とが一致しないように列選択を行う列選択手段を構成している。奇数行垂直選択回路１７、偶数行垂直選択回路１８、奇数行カラム処理回路１９、偶数行カラム処理回路２０、奇数行水平選択回路２３および偶数行水平選択回路２７等の駆動制御は、タイミング発生回路２９から出力される各種のタイミング信号に基づいて行われる。

図７は、ベイヤー配列を４５°傾けたカラーコーディング（図１１を参照）において、同色横２画素×縦２画素の加算を行うことを想定した場合の例えば奇数行カラム処理回路１９の構成の一例を示す回路図である。ここでは、奇数行カラム処理回路１９を例に挙げて説明するが、偶数行カラム処理回路２０も基本的に同じ構成を採ることになる。

図７において、例えば３列を単位とする奇数行カラム処理回路１９Ａ，１９Ｂ，１９Ｃ（図６のカラム処理回路Ａ，Ｂ，Ｃに相当）には、クランプパルス線３１、クランプ電圧線３２、記録制御線３３、加算制御線３４、Ａスイッチ線３５、Ｂスイッチ線３６、Ｃスイッチ線３７およびクランプ電圧線３８が共通に配線されている。

カラム処理回路１９Ａ，１９Ｂ，１９Ｃは、基本的に、同じ回路構成を採っている。すなわち、カラム処理回路１９Ａは、クランプ容量４１Ａ、第１，第２，第３のスイッチ４２Ａ，４３Ａ，４４Ａおよびサンプルホールド容量４５Ａによって構成され、カラム処理回路１９Ｂは、クランプ容量４１Ｂ、第１，第２，第３のスイッチ４２Ｂ，４３Ｂ，４４Ｂおよびサンプルホールド容量４５Ｂによって構成され、カラム処理回路１９Ｃは、クランプ容量４１Ｃ、第１，第２，第３のスイッチ４２Ｃ，４３Ｃ，４４Ｃおよびサンプルホールド容量４５Ｃによって構成されている。第１，第２，第３のスイッチとしては、例えばＮチャネルＭＯＳトランジスタが用いられている。

カラム処理回路１９Ａを例に挙げてより具体的に説明すると、クランプ容量４１Ａは、一端が奇数列信号線群１５の各信号線（垂直信号線）の一端に接続されている。第１のスイッチ４２Ａは、クランプ容量４１Ａの他端とクランプ電圧線３２との間に接続されるとともに、ゲートがクランプパルス線３１に接続されている。第２のスイッチ４３Ａは、一方の主電極がクランプ容量４１Ａの他端に接続され、ゲート電極が記録制御線３３に接続されている。

第３のスイッチ４４Ａは、一方の主電極が第２のスイッチ４３Ａの他方の主電極に接続され、ゲート電極がＡスイッチ線３５に接続されている。なお、カラム処理回路１９Ｂでは、第３のスイッチ４４Ｂのゲート電極がＢスイッチ線３６に接続され、カラム処理回路１９Ｃでは、第３のスイッチ４４Ｃのゲート電極がＣスイッチ線３７に接続されることになる。サンプルホールド容量４５Ａは、一端が第３のスイッチ４４Ａの他方の主電極に、他端がクランプ電圧線３８にそれぞれ接続されている。

上記構成のカラム処理回路１９Ａ，１９Ｂ，１９Ｃにおいて、本例では、カラム処理回路１９Ａとカラム処理回路１９Ｃとの間で画素信号の加算が行われることから、カラム処理回路１９Ａとカラム処理回路１９Ｃとの間、具体的にはカラム処理回路１９Ａ，１９Ｃにおける第３のスイッチ４４Ａ，４４Ｃの各一方の主電極間に加算用スイッチ４６が接続されている。この加算用スイッチ４６としては、例えばＮチャネルＭＯＳトランジスタが用いられている。そして、加算用スイッチ４６のゲートは、加算制御線３４に接続されている。

次に、上記構成のカラム処理回路１９Ａ，１９Ｂ，１９Ｃを備えた本実施形態に係る斜め画素配列のＣＭＯＳイメージセンサの動作について、図８のタイミングチャートを用いて説明する。

図８には、画素１０においてフローティングディフュージョン領域の電位をリセットするためのリセットパルスおよび光電変換素子で光電変換された信号電荷をフローティングディフュージョン領域に転送するための電荷転送パルスに加えて、クランプパルス線３１に与えられるクランプパルス、記録制御線３３に与えられる記録制御パルス、加算制御線３４に与えられる加算制御パルス、Ａスイッチ線３５に与えられるＡスイッチパルス、Ｂスイッチ線３６に与えられるＢスイッチパルスおよびＣスイッチ線３７に与えられるＣスイッチパルスのタイミング関係が示されている。

本実施形態に係る斜め画素配列のＣＭＯＳイメージセンサを加算モードで動作させる場合は、加算制御パルスを“Ｈ”レベルにして加算用スイッチ４６を常にオン状態にする。加算を行わない場合は、加算制御パルスを“Ｌ”レベルにして加算用スイッチ４６を常時オフ状態とするが、そのとき垂直信号線群１５，１６の各信号線に付く加算用スイッチ４６の負荷容量のばらつきが見えないようにするために、カラム処理回路１９，２０内にダミーのスイッチを置いておく構成を採るのが望ましい。

図６において、奇数行垂直選択回路１７による垂直走査によって第１行目を行選択し、偶数行垂直選択回路１８による垂直走査によって第４行目を行選択する。このような行選択により、隣り合っていない奇数行と偶数行を同時に読み出すようにしている点が本発明の特徴とするところである。以下では、理解を容易にするためには、例えば実施例１（図１）と対応させて説明するものとする。

選択した２行（第１行目と第４行目）の画素に対して先ずリセットパルスを与えると、垂直信号線群１５，１６の各信号線には、画素のリセットレベルを反映したリセット電圧が現れる。このとき、クランプパルスを“Ｈ”レベルにすることで、図７において、第１のスイッチ４２Ａ，４２Ｂ，４２Ｃがオン状態となって垂直信号線群１５，１６の各信号線上のリセット電圧をクランプ容量４１Ａ，４１Ｂ，４１Ｃに記憶保持する（第１リセット電圧読出し期間）。そして、クランプパルスを“Ｌ”レベルにし、第１のスイッチ４２Ａ，４２Ｂ，４２Ｃをオフ状態にする。

次に、選択した２行（第１行目と第４行目）に対して電荷転送パルスを与えると、垂直信号線群１５，１６の各信号線には、画素の光信号レベルを反映した信号電圧が現れる。この信号電圧は、クランプ容量４１Ａ，４１Ｂ，４１Ｃの各々に保持されているリセット電圧との差分がとられることで、画素の固定パターンノイズが除去される（第１信号電圧読出し期間）。

このとき、記録制御パルスを“Ｈ”レベルにするとともに、Ａスイッチ線３５に第３のスイッチ４４Ａ（以下、「Ａスイッチ４４」と記す）が繋がった列の信号と、Ｃスイッチ線３７に第３のスイッチ４４Ｃ（以下、「Ｃスイッチ４４Ｃ」と記す）が繋がった列の信号を加算するために、Ａスイッチパルスを“Ｈ”レベルにする。

これにより、Ａスイッチ４４Ａが繋がった列の信号と、Ｃスイッチ４４Ｃが繋がった列の信号が加算用スイッチ４６を通して加算され、カラム処理回路Ａのサンプルホールド容量４５Ａに保持される。具体的には、図１において、奇数行側ではＲ画素１１１の信号とＲ画素１１３の信号、Ｇ画素１１４の信号とＧ画素１１６の信号、…が加算され、偶数行側ではＢ画素１４２の信号とＢ画素１４４の信号、Ｂ画素１４５の信号とＢ画素１４７の信号、…が加算される。

そして、記録制御パルスおよびＡスイッチパルスを共に“Ｌ”レベルにする。その後、選択２行の画素のフローティングディフュージョン（ＦＤ）をリセットする。ここまでの期間、即ち第１リセット電圧読出し期間および第１信号電圧読出し期間を含む期間が第１読出し期間である。

次に、図６の奇数行垂直選択回路１７による垂直走査によって第５行目を行選択し、偶数行垂直選択回路１８による垂直走査によって第８行目を行選択する。ここでも隣り合っていない奇数行と偶数行を同時に読み出すところが特徴的である。

選択した２行（第５行目と第８行目）の画素に対して先ずリセットパルスを与えると、垂直信号線群１５，１６の各信号線には、画素のリセットレベルを反映したリセット電圧が現れる。このとき、クランプパルスを“Ｈ”レベルにすることで、第１のスイッチ４２Ａ，４２Ｂ，４２Ｃがオン状態となって垂直信号線群１５，１６の各信号線上のリセット電圧をクランプ容量４１Ａ，４１Ｂ，４１Ｃに記憶保持する（第２リセット電圧読出し期間）。そして、クランプパルスを“Ｌ”レベルにし、第１のスイッチ４２Ａ，４２Ｂ，４２Ｃをオフ状態にする。

次に、選択した２行（第５行目と第８行目）に対して電荷転送パルスを与えると、垂直信号線群１５，１６の各信号線には、画素の光信号レベルを反映した信号電圧が現れる。この信号電圧は、クランプ容量４１Ａ，４１Ｂ，４１Ｃの各々に保持されているリセット電圧との差分がとられることで、画素の固定パターンノイズが除去される（第２信号電圧読出し期間）。

このとき、記録制御パルスを“Ｈ”レベルにするとともに、Ａスイッチ４４が繋がった列の信号と、Ｃスイッチ４４Ｃが繋がった列の信号を加算し、今度は、カラム処理回路１９Ｃのサンプルホールド容量４５に保持するために、Ｃスイッチパルスを“Ｈ”レベルにする。

これにより、Ａスイッチ４４Ａが繋がった列の信号と、Ｃスイッチ４４Ｃが繋がった列の信号が加算用スイッチ４６を通して加算され、カラム処理回路Ｃのサンプルホールド容量４５Ｃに保持される。具体的には、図１において、奇数行側ではＲ画素１５１の信号とＲ画素１５３の信号、Ｇ画素１５４の信号とＧ画素１５６の信号、…が加算され、偶数行側ではＢ画素１８２の信号とＢ画素１８３の信号、Ｂ画素１８５の信号とＢ画素１８７の信号、…が加算される。

その後、記録制御パルスおよびＣスイッチパルスを“Ｌ”レベルにし、次いで選択２行の画素のＦＤをリセットする。そして、ＡスイッチパルスとＣスイッチパルスを“Ｈ”レベルにし、Ａスイッチ４４ＡおよびＣスイッチ４４Ｃを共にオンさせる。これにより、カラム処理回路１９Ａ，１９Ｃの各サンプルホールド容量４５Ａ，４５Ｃに保持されている水平加算信号が垂直加算される（垂直加算期間）。

具体的には、奇数行側では、サンプルホールド容量４５Ａに保持されている水平加算信号（Ｒ画素１１１の信号＋Ｒ画素１１３の信号、Ｇ画素１１４の信号＋Ｇ画素１１６の信号、…）と、サンプルホールド容量４５Ｃに保持されている水平加算信号（Ｒ画素１５１の信号＋Ｒ画素１５３の信号、Ｇ画素１５４の信号＋Ｇ画素１５６の信号、…）とが垂直加算される。

偶数行側では、サンプルホールド容量４５Ａに保持されている水平加算信号（Ｂ画素１４２の信号＋Ｂ画素１４４の信号、Ｂ画素１４５の信号＋Ｂ画素１４７の信号、…）と、サンプルホールド容量４５Ｃに保持されている水平加算信号（Ｂ画素１８２の信号＋Ｂ画素１８３の信号、Ｂ画素１８５の信号＋Ｂ画素１８７の信号、…）とが垂直加算される。

以上により、例えば実施例１のベイヤー配列を４５°傾けたカラーコーディングにおいて、横３画素×縦３画素の領域の中から同色横２画素×縦２画素の画素加算を行うことができる。これら画素加算後の加算信号については、サンプルホールド容量４５Ａ，４５Ｃのどちらからでも読み出すことができる。ここまでの期間、即ち第２リセット電圧読出し期間、第２信号電圧読出し期間および垂直加算期間を含む期間が第２読出し期間である。

ここで、このような読出し方法を採る場合、横ｘ画素（本例では、ｘ＝２）の加算信号を１つのサンプルホールド容量４５（４５Ａ，４５Ｂ，４５Ｃ）に記憶保持し、それを縦加算分のｙ回（本例では、ｙ＝２）行うために、ｘ≧ｙの加算であれば、元の画素配列の列数分だけ用意されているサンプルホールド容量４５で足りるために、加算読出しのために追加でサンプルホールド容量を用意する必要が無いというメリットが得られる。

第１読出し期間と第２読出し期間で水平ブランキング期間が構成される。１水平ブランキング期間内に、隣り合わない奇数行と偶数行を複数回（本例では、垂直２画素（２行）加算であるため２回）読み出すようにしている点が本発明の特徴とするところである。水平ブランキング期間が終了すると水平読出し期間に移行する。

垂直加算期間に垂直加算した信号をカラム処理回路Ａのサンプルホールド容量４５から読み出すようにするとすれば、図６の構成を見れば、奇数行水平選択回路２３によって、第１列、第４列、第７列、…と選択してゆけば、奇数行の加算信号を取り出すことができる。同様に、偶数行水平選択回路２７によって、第２列、第５列、第８列、…と選択してゆけば、偶数行の加算信号を取り出すことができる。

ここで、奇数行の水平選択と偶数行の水平選択とで選択列にずれがあるところ、即ち奇数行水平選択回路２３によって選択される奇数行における列番と、偶数行によって選択される偶数行における列番とが一致していないところが特徴的である。これは、加算信号配列が元の画素信号の配列と一致するようにする上で必要なことである。

上述したように、斜め画素配列の固体撮像素子において、１水平ブランキング期間内に隣り合わない奇数行と偶数行とを同時に複数回選択する垂直選択回路１７，１８と、奇数行用、偶数行用それぞれ個別のスイッチ付きカラム処理回路１９（１９Ａ，１９Ｂ，１９Ｃ）と、それを選択する水平選択回路２３，２７とを備え、奇数行と偶数行とで水平選択にずれがある構成を採れば、画素加算を行う上で、加算信号の色配列が元のカラーコーディングの色配列と比較して色の空間的繰り返しパターンが同じで、縦、横、斜めのピッチ比を保った画素加算を実現できるため、空間的に均等なサンプリングによる良質の加算信号が得られると同時に、全画素の信号を独立に読み出す全画素読出しと同じ配列で加算信号が出力されるために後段の信号処理がし易くなる。

［適用例］
以上説明したＣＭＯＳイメージセンサに代表される斜め画素配列のＸ−Ｙアドレス型固体撮像素子は、デジタルスチルカメラやビデオカメラ等の撮像装置（カメラモジュール）において、その撮像デバイスとして用いて好適なものである。

図９は、本発明に係る撮像装置の構成の一例を示すブロック図である。図９に示すように、本例に係る撮像装置は、レンズ５１、撮像デバイス５２、信号処理回路５３、モード設定部５４およびデバイス駆動回路５５等によって構成されている。

レンズ５１は、被写体からの像光を撮像デバイス５２の撮像面に結像する。撮像デバイス５２は、デバイス駆動回路５５による駆動の下に、レンズ５１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス５２として、先述した実施形態に係るＣＭＯＳイメージセンサに代表される斜め画素配列のＸ−Ｙアドレス型固体撮像素子が用いられる。なお、デバイス駆動回路５５については、撮像デバイス５２にオンチップされている構成を採ることも可能である。

信号処理部５３は、撮像デバイス５２から出力される画像信号に対して種々の信号処理を行う。モード設定部５４は、撮像デバイス５２の動作モードとして、全画素の信号を独立に読み出す全画素読出しモードと、画素加算を行う加算読出しモードとをユーザによる指定に応じて選択的に設定する。

デバイス駆動回路５５は、図６のタイミング発生回路２９等によって構成され、モード設定部５４から与えられるモード信号に応じて撮像デバイス５２の駆動制御を行う。具体的には、図６に示すＣＭＯＳイメージセンサにおいて、全画素読出しモードが指定されたときは、垂直選択回路１７，１８によって奇数行、偶数行順に行選択を行うとともに、選択行の各画素から読み出された信号を水平選択回路２３，２７によって順に選択して読み出すための駆動制御を行う。

また、加算読出しモードが指定されたときは、垂直選択回路１７，１８によって１水平ブランキング期間内に隣り合わない奇数行と偶数行とを同時に複数回選択するとともに、奇数行用、偶数行用それぞれ個別のスイッチ付きカラム処理回路１９（１９Ａ，１９Ｂ，１９Ｃ）による水平方向での画素加算およびを水平選択回路２３，２７による加算信号の読み出しを行うための駆動制御を行う。

上述したように、デジタルスチルカメラやビデオカメラ等の撮像装置において、その撮像デバイスとして先述した実施形態に係るＣＭＯＳイメージセンサに代表される斜め画素配列のＸ−Ｙアドレス型固体撮像素子を搭載することで、全画素読出しと加算読出しの両方に対応でき、また加算読出し時に全画素読出し時と同じ色配列の加算信号を得ることができるために、空間的に均等なサンプリングによる良質な加算信号が得られるとともに、信号処理回路５３での信号処理がし易くなる。

本発明の実施例１に係る駆動方法による画素加算の概念図である。 本発明の実施例２に係る駆動方法による画素加算の概念図である。 本発明の実施例３に係る駆動方法による画素加算の概念図である。 本発明の実施例４に係る駆動方法による画素加算の概念図である。 本発明の実施例５に係る駆動方法による画素加算の概念図である。 本発明の一実施形態に係るＣＭＯＳイメージセンサの構成の概略を示すブロック図である。 奇数行カラム処理回路の構成の一例を示す回路図である。 本実施形態に係るＣＭＯＳイメージセンサの動作を説明するためのタイミングチャートである。 本発明に係る撮像装置の構成の一例を示すブロック図である。 ベイヤー配列のカラーコーディングを示す図である。 ベイヤー配列を４５°傾けたカラーコーディングを示す図である。 斜め画素配列のＣＭＯＳイメージセンサの概略構成例を示すブロック図である。 斜め画素配列のＣＭＯＳイメージセンサの他の概略構成例を示すブロック図である。

符号の説明

１０…画素、１１…画素アレイ部、１２…カラーフィルタ、１３…奇数行駆動線群、１４…偶数行駆動線群、１５…奇数列信号線（垂直信号線）群、１６…偶数列信号線（垂直信号線）群、１７…奇数行垂直選択回路、１８…偶数行垂直選択回路、１９…奇数行カラム処理回路、２０…偶数行カラム処理回路、２１…奇数行水平スイッチ、２２、奇数行水平信号線、２３…奇数行水平選択回路、２４，２８…出力アンプ、２５…偶数行水平スイッチ、２６…偶数行水平信号線、２７…偶数行水平選択回路、２９…タイミング発生回路

Claims (10)

1. ベイヤー配列のカラーコーディングを有し、画素が斜め配列されてなる固体撮像素子の駆動に当たって、
   奇数行、偶数行それぞれ別々に隣接横ｎ画素、縦ｎ画素（ｎは３以上の奇数）の領域の中で、同色の横ｘ画素、縦ｙ画素（ｎ≧ｘ≧ｙ）を加算し、
   前記隣接横ｎ画素、縦ｎ画素の領域を縦、横にｍ画素（ｍは３以上の奇数）ずつ動かしながら加算していき、このとき奇数行の隣接横ｎ画素、縦ｎ画素領域と偶数行の隣接横ｎ画素、縦ｎ画素領域との空間的位置関係は斜め配列画素上で斜め方向にｍ画素分ずれるようにする
   固体撮像素子の駆動方法。
2. １水平ブランキング期間内に、隣り合わない奇数行と偶数行とを同時に複数回選択する
   請求項１記載の固体撮像素子の駆動方法。
3. 前記画素配列における奇数行の画素の各列ごとに配線された奇数行垂直信号線群を通して出力される画素の信号を列間で加算するとともに、偶数行の画素の各列ごとに配線された偶数行垂直信号線群を通して出力される画素の信号を列間で加算し、
   奇数行側の加算信号と偶数行側の加算信号とを奇数行における列番と偶数行における列番とが一致しないように選択する
   請求項２記載の固体撮像素子の駆動方法。
4. ベイヤー配列のカラーコーディングを有し、画素が斜め配列されるとともに、当該画素配列における奇数行の画素の各列ごとに奇数行垂直信号線群が、偶数行の画素の各列ごとに偶数行垂直信号線群がそれぞれ配線された画素アレイ部と、
   前記画素配列の奇数行の選択と偶数行の選択とを別々に行う行選択手段と、
   前記奇数行垂直信号線群に繋がり、列間で画素の信号を加算する奇数行カラム処理回路群と、
   前記偶数行垂直信号線群に繋がり、列間で画素の信号を加算する偶数行カラム処理回路群と、
   前記奇数行カラム処理回路群の各カラム処理回路と前記偶数行カラム処理回路群の各カラム処理回路とを選択する列選択手段とを備え、
   前記行選択手段および前記列選択手段による選択制御の下に、前記奇数行カラム処理回路群および前記偶数行カラム処理回路群による加算処理により、
   奇数行、偶数行それぞれ別々に隣接横ｎ画素、縦ｎ画素（ｎは３以上の奇数）の領域の中で、同色の横ｘ画素、縦ｙ画素（ｎ≧ｘ≧ｙ）を加算し、
   前記隣接横ｎ画素、縦ｎ画素の領域を縦、横にｍ画素（ｍは３以上の奇数）ずつ動かしながら加算していき、このとき奇数行の隣接横ｎ画素、縦ｎ画素領域と偶数行の隣接横ｎ画素、縦ｎ画素領域との空間的位置関係は斜め配列画素上で斜め方向にｍ画素分ずれるようにする
   固体撮像素子。
5. 前記行選択手段は、１水平ブランキング期間内に、隣り合わない奇数行と偶数行とを同時に複数回選択する
   請求項４記載の固体撮像素子。
6. 前記列選択手段は、奇数行における列番と偶数行における列番とが一致しないように列選択を行う
   請求項５記載の固体撮像素子。
7. 前記奇数行カラム処理回路群の各カラム処理回路および前記偶数行カラム処理回路群の各カラム処理回路は、
   前記奇数行垂直信号線群および前記偶数行垂直信号線群を通して出力される画素の信号を所定のクランプ電圧にクランプするクランプ容量と、
   前記クランプ容量を経た画素の信号をサンプルホールドするサンプルホールド容量と、
   前記サンプルホールド容量の入力側において前記加算を行う列間に接続された加算用スイッチとを有する
   請求項４記載の固体撮像素子。
8. ベイヤー配列のカラーコーディングを有し、画素が斜め配列され、当該画素配列の奇数行、偶数行それぞれ別々に隣接横ｎ画素、縦ｎ画素（ｎは３以上の奇数）の領域の中で、同色の横ｘ画素、縦ｙ画素（ｎ≧ｘ≧ｙ）を加算し、前記隣接横ｎ画素、縦ｎ画素の領域を縦、横にｍ画素（ｍは３以上の奇数）ずつ動かしながら加算していき、このとき奇数行の隣接横ｎ画素、縦ｎ画素領域と偶数行の隣接横ｎ画素、縦ｎ画素領域との空間的位置関係は斜め配列画素上で斜め方向にｍ画素分ずれるようにする画素加算が可能な固体撮像素子と、
   前記画素配列の全画素の信号を独立に読み出す全画素読出しモードと、前記画素加算を行う画素加算読出しモードとを選択的に設定するモード設定手段と、
   前記モード設定手段によって設定された動作モードに応じて前記固体撮像素子を駆動する駆動手段と
   を備えた撮像装置。
9. 前記駆動手段は、前記固体撮像素子に対して前記画素加算読出しモードでは、１水平ブランキング期間内に、隣り合わない奇数行と偶数行とを同時に複数回選択する駆動を行う
   請求項８記載の撮像装置。
10. 前記駆動手段は、前記固体撮像素子に対して前記画素加算読出しモードでは、前記画素配列における奇数行の画素の各列ごとに配線された奇数行垂直信号線群を通して出力される画素の信号を列間で加算するとともに、偶数行の画素の各列ごとに配線された偶数行垂直信号線群を通して出力される画素の信号を列間で加算し、奇数行側の加算信号と偶数行側の加算信号とを奇数行における列番と偶数行における列番とが一致しないように選択する駆動を行う
    請求項９記載の撮像装置。

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