JP4348225B2 - Pll周波数シンセサイザ - Google Patents
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Description
=f4×3+f1/M
f6=f4×5+f1/M
=(940〜980MHz)×5+300MHz/3
=4700〜4900MHz+100MHz
=4800〜5000MHz
となる。M=1のときは、
f6=f4×5+f1/M
=(940〜980MHz)×5+300MHz/1
=4700〜4900MHz+300MHz
=5000〜5200MHz
となる。よって4800MHz〜5200MHzの可変幅400MHzを実現できる。
図1は、本発明の実施の形態1に係るPLL周波数シンセサイザの構成を示すブロック図である。図1のPLL周波数シンセサイザ100は、基準信号発振器101と、PLL102と、PLL103と、出力選択部104と、制御部105と、出力端106とから主に構成される。
Δf1+0.5×Δf2≧f2
f1=(986〜1014MHz)×5
=4930〜5070MHz
f2=140MHz
SW141=H、SW142=Hのときは、
f3=f1
=4930〜5070MHz
SW141=L、SW144=H、SW147=H、SW142=Lのときは、フィルタ145が選択され、
f3=f1+f2
=5070〜5210MHz
SW141=L、SW144=L、SW147=L、SW142=Lのときは、フィルタ146が選択され、
f3=f1−f2
=4790〜4930MHz
となる。よって4790〜5210MHzの可変幅420MHzを実現することができる。
図10は、本発明の実施の形態2に係るPLL周波数シンセサイザの構成を示すブロック図である。但し、図1と同一の構成となるものについては、図1と同一番号を付し、詳しい説明を省略する。
図12は、本発明の実施の形態3に係るPLL周波数シンセサイザの構成を示すブロック図である。但し、図1と同一の構成となるものについては、図1と同一番号を付し、詳しい説明を省略する。
図15は、本発明の実施の形態4に係るPLL周波数シンセサイザの構成を示すブロック図である。但し、図1および図12と同一の構成となるものについては、図1および図12と同一番号を付し、詳しい説明を省略する。
図17は、本発明の実施の形態5に係るPLL周波数シンセサイザの構成を示すブロック図である。但し、図1と同一の構成となるものについては、図1と同一番号を付し、詳しい説明を省略する。
図18は、本発明の実施の形態6に係るPLL周波数シンセサイザの構成を示すブロック図である。但し、図1および図10と同一の構成となるものについては、図1および図10と同一番号を付し、詳しい説明を省略する。
f3=f1
となり、SW141=L、SW142=Lのとき、制御部1802により可変バンドパスフィルタ1803の通過周波数帯域がf1+f2に制御されたとき、
f3=f1+f2
となり、SW141=L、SW142=Lのとき、制御部1802により可変バンドパスフィルタ1803の通過周波数帯域がf1−f2に制御されたとき、
f3=f1−f2
となる。
図20は、本発明の実施の形態7係るPLL周波数シンセサイザの構成を示すブロック図である。但し、図1および図10と同一の構成となるものについては、図1および図10と同一番号を付し、詳しい説明を省略する。
制御部2004により可変バンドパスフィルタ2005の通過周波数帯域がf1に制御されたとき、
f3=f1となり、
SW2002=ONのとき、制御部2004により可変バンドパスフィルタ2005の通過周波数帯域がf1+f2に制御されたとき、
f3=f1+f2となり、
SW2002=ONのとき、制御部2004により可変バンドパスフィルタ2005の通過周数帯域がf1−f2に制御されたとき、
f3=f1−f2
となる。
図22は、本発明の実施の形態8に係るPLL周波数シンセサイザの構成を示すブロック図である。但し、図1と同一の構成となるものについては、図1と同一番号を付し、詳しい説明を省略する。
f4=f1
となる。また出力端2207の信号については、PLL102の出力信号f1とPLL103の出力信号f2が乗算器2202により乗算され、その後分配器2203により分配されフィルタ2204に入力される。フィルタ2204の通過周波数帯域はf1+f2に設定されているので、
f5=f1+f2
となる。また出力端2208の信号については、PLL102の出力信号f1とPLL103の出力信号f2が第1の乗算器2202により乗算され、その後分配器2203により分配されフィルタ2205へ入力される。フィルタ2205の通過周波数帯域はf1−f2に設定されているので、
f6=f1−f2
となる。
f4=f1+Δf1
f5=f1+f2+Δf1+Δf2
f6=f1−f2+Δf1−Δf2
例えば、中心周波数f1が4GHz、チャネル間隔f2が100MHzであるとする。
f4=4GHz+100MHz=4.1GHz
f5=4GHz+100MHz+100MHz=4.2GHz
f6=4GHz−100MHz+100MHz=4.0GHz
また、チャネル間隔を10MHz広げる場合、PLL103の出力周波数を10MHzあげる。すなわち、Δf2を+10MHzとする。
f4=4GHz
f5=4GHz+100MHz+10MHz=4.11GHz
f6=4GHz−100MHz−10MHz=3.89GHz
そして、中心周波数を200MHz下げ、チャネル間隔を20MHz狭くする場合、PLL102の出力周波数を200MHz下げ、PLL103の出力周波数を20MHz下げる。すなわちΔf1を−200MHzとし、Δf2を−20MHzとする。
f4=4GHz−200MHz=3.8GHz
f5=4GHz+100MHz−200MHz−20MHz=3.88GHz
f6=4GHz−100MHz−200MHz+20MHz=3.72GHz
実施の形態1〜8のPLL周波数シンセサイザは、発振した信号をベースバンドまたは中間周波数の信号に乗算して無線周波数に変換する場合に用いて好適である。
102、103 PLL
104、1201 出力選択部
105、1001、1202、1501、1801、1802、2001、2004 制御部
141、142、144、147、1211、1213、1214、2002 スイッチ(SW)
143、1004、1212、2003、2202 乗算器
145、146、2204、2205 フィルタ
122、132、1002、1502 位相比較器
124、134、1003、1503 電圧制御発振器
125、135、1701 逓倍器
1803、2005 可変バンドパスフィルタ
2201、2203 分配器
121、126、131、136 分周器
123、133 ループフィルタ
2206、2207、2208 出力端
100、1000、1200、1500、1700、1800、2000、2200 PLL周波数シンセサイザ
1311、1314 入力端
1312、1315 入力回路
1313 出力端
1306、1307、1308 トランジスタ
1309、1310 負荷
1316、1318、1321 バイアス回路
1317、1319、1322、1323 直流電源
1320 コンデンサ
Claims (10)
- 可変可能な第1周波数の第1信号を出力する第1発振手段と、周波数可変範囲を補間する第2周波数の第2信号を出力する第2発振手段と、前記第1信号と前記第2信号とを乗算して、前記第1周波数の信号、前記第1周波数と前記第2周波数とを加算した周波数の信号、前記第1周波数から前記第2周波数を減算した周波数の信号のいずれかを選択的に出力する出力選択手段と、を具備し、
前記出力選択手段は、前記第1信号と前記第2信号とを乗算する乗算手段と、前記第1周波数と前記第2周波数とを加算した周波数の信号を通過させる第1フィルタと、前記第1周波数から前記第2周波数を減算した周波数の信号を通過させる第2フィルタと、前記第1フィルタから出力された信号と前記第2フィルタから出力された信号とのいずれかを選択する第1スイッチと、前記第1スイッチから出力された信号と前記第1信号とのいずれかを選択する第2スイッチと、を具備する、
ことを特徴とするPLL周波数シンセサイザ。 - 可変可能な第1周波数の第1信号を出力する第1発振手段と、周波数可変範囲を補間する第2周波数の第2信号を出力する第2発振手段と、前記第1信号と前記第2信号とを乗算して、前記第1周波数の信号、前記第1周波数と前記第2周波数とを加算した周波数の信号、前記第1周波数から前記第2周波数を減算した周波数の信号のいずれかを選択的に出力する出力選択手段と、を具備し、
前記出力選択手段は、前記第2信号の出力、出力せずのいずれかを行う第1スイッチと、前記第1スイッチの出力と前記第1信号とを乗算する乗算手段と、前記第1スイッチの出力と前記第1信号とを加算した周波数の信号を通過させる第1フィルタと、前記第1周波数から前記第1スイッチの出力を減算した周波数の信号を通過させる第2フィルタと、前記第1フィルタから出力された信号と前記第2フィルタから出力された信号と前記第1信号とのいずれかを選択する第2スイッチと、を具備する、
ことを特徴とするPLL周波数シンセサイザ。 - 可変可能な第1周波数の第1信号を出力する第1発振手段と、周波数可変範囲を補間する第2周波数の第2信号を出力する第2発振手段と、前記第1信号と前記第2信号とを乗算して、前記第1周波数の信号、前記第1周波数と前記第2周波数とを加算した周波数の信号、前記第1周波数から前記第2周波数を減算した周波数の信号のいずれかを選択的に出力する出力選択手段と、を具備し、
前記出力選択手段は、前記第1信号と前記第2信号とを乗算する乗算手段と、前記乗算手段における乗算後の信号から前記第1周波数と前記第2周波数とを加算した周波数、または前記第1周波数から前記第2周波数を減算した周波数のいずれかの信号を通過させる可変フィルタと、前記可変フィルタから出力された信号と前記第1信号とのいずれかを選択するスイッチと、を具備する、
ことを特徴とするPLL周波数シンセサイザ。 - 可変可能な第1周波数の第1信号を出力する第1発振手段と、周波数可変範囲を補間する第2周波数の第2信号を出力する第2発振手段と、前記第1信号と前記第2信号とを乗算して、前記第1周波数の信号、前記第1周波数と前記第2周波数とを加算した周波数の信号、前記第1周波数から前記第2周波数を減算した周波数の信号のいずれかを選択的に出力する出力選択手段と、を具備し、
前記出力選択手段は、前記第2信号の出力、出力せずのいずれかを行うスイッチと、前記スイッチの出力と前記第1信号とを乗算する乗算手段と、前記乗算手段における乗算後の信号から前記第1周波数、前記第1周波数と前記第2周波数とを加算した周波数、または前記第1周波数から前記第2周波数を減算した周波数のいずれかの信号を通過させる可変フィルタとを具備する、
ことを特徴とするPLL周波数シンセサイザ。 - 発振の基準となる周波数の基準信号を発振する基準信号発振手段を具備し、前記第1発振手段は、発振した信号と前記基準信号とを分周して位相を比較し、比較結果から周波数のずれを補正し、前記第2発振手段は、基準信号を逓倍して前記選択出力手段に出力することを特徴とする請求項1から請求項4のいずれかに記載のPLL周波数シンセサイザ。
- 前記第2発振手段は、基準となる周波数の信号と発振した信号とをそれぞれ分周した信号の位相を比較する位相比較手段と、位相比較の結果に対応して発振する信号の周波数を変化させる可変発振手段とを具備し、前記PLL周波数シンセサイザは、前記出力選択手段が前記第1周波数の信号のみを出力する場合、前記位相比較手段と前記可変発振手段の動作を停止する制御手段を具備することを特徴とする請求項1から請求項4のいずれかに記載のPLL周波数シンセサイザ。
- 1GHz以上の周波数の信号を生成することを特徴とする請求項1から請求項6のいずれかに記載のPLL周波数シンセサイザ。
- 2GHz以上の周波数の信号を生成することを特徴とする請求項1から請求項6のいずれかに記載のPLL周波数シンセサイザ。
- 4GHz以上の周波数の信号を生成することを特徴とする請求項1から請求項6のいずれかに記載のPLL周波数シンセサイザ。
- 請求項1から請求項9のいずれかに記載のPLL周波数シンセサイザと、ベースバンドまたは中間周波数の送信信号に前記PLL周波数シンセサイザにおいて生成した信号を乗算して無線周波数に変換する無線通信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004104612A JP4348225B2 (ja) | 2004-03-31 | 2004-03-31 | Pll周波数シンセサイザ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004104612A JP4348225B2 (ja) | 2004-03-31 | 2004-03-31 | Pll周波数シンセサイザ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005295035A JP2005295035A (ja) | 2005-10-20 |
JP4348225B2 true JP4348225B2 (ja) | 2009-10-21 |
Family
ID=35327517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004104612A Expired - Fee Related JP4348225B2 (ja) | 2004-03-31 | 2004-03-31 | Pll周波数シンセサイザ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4348225B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5854718B2 (ja) * | 2011-09-08 | 2016-02-09 | 日本無線株式会社 | 衛星信号受信機 |
EP3276832B1 (en) | 2015-04-15 | 2019-03-13 | Mitsubishi Electric Corporation | Synthesizer |
-
2004
- 2004-03-31 JP JP2004104612A patent/JP4348225B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2005295035A (ja) | 2005-10-20 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070309 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081113 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081118 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090113 |
|
A02 | Decision of refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090421 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090603 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090623 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120724 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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