JP4346015B2 - 高速コンパレータおよびそれを用いたdc/dcコンバータ - Google Patents
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Description
【発明の属する技術分野】
本発明は、入力電圧と所定電圧の誤差に応じてパルス幅変調を行い、それによりパルスを発生するPWM方式のDC/DCコンバータに関し、特に高速動作が可能なコンパレータ回路を用いたDC/DCコンバータに関するものである。
【0002】
【従来の技術】
従来のDC/DCコンバータの回路について、図10により説明する。
従来のチョッパ方式の昇圧型スイッチングレギュレータの昇圧動作部分は、図10に示すような基本構成を備えている。NMOSトランジスタ124がON状態の時に、入力電圧(VIN)121からコイル122にスイッチ電流が流れ、コイル122にエネルギーが溜まり、NMOSトランジスタ124がOFF状態になると、コイル122に蓄積されているエネルギーが入力電圧に重畳されて、ダイオード123により整流した後、その出力をコンデンサ125により平滑することにより昇圧動作を行う。
特に、昇圧PWM方式のスイッチングレギュレータでは、最大のパルス幅を決める際の出力パルスのデューティ比を制限するためにデットタイムコントロール電圧(DTC電圧)が設定されている。
【0003】
図11は、代表的な昇圧DC/DCコンバータのブロック図である。
図10に示す昇圧DC/DCコンバータ回路からCOUTの出力を介したフィードバック電圧(VFB)と基準電圧(Vref)をエラーアンプ140で比較し、その出力と三角波発生回路132の出力(三角波)とを第1コンパレータ141で比較する。また、コンデンサ136と抵抗137,138により設定されたソフトスタート機能を含むデットタイムコントロール電圧(DTC)と三角波発生回路132により発生された三角波とを第2コンパレータ142で比較する。さらに、第1コンパレータ141の出力と、第2コンパレータ142の出力とをNAND回路139で論理積をとることにより、デューティ幅を決定するとともに、NAND回路133によりそのデューティ幅を制御する。
また、外部に基準電圧131の端子を設けることにより、最大デューティ、ソフトスタート時間を設定できる構成になっている。
【0004】
従来は、このように上記電圧を比較する第1、第2コンパレータとして、2段増幅型のコンパレータ141,142を用いていた。しかし、近年、コイル等、部品の小型化を進めるため、高周波のスイッチング周波数を用いたDC/DCコンバータが、携帯機器、省スペースをターゲットとした製品で用いられている。そのため、コンパレータによる遅延が最大デューティ幅、DC/DCコンバータとしての安定性への影響として問題になってきている。
【0005】
図12は、従来型コンパレータを用いたDTC電圧とデューティの実験結果を示す図である。
左図では、DTCを0.2V〜0.9Vにしたとき、0.2〜0.3でデューティ0〜10%であり、DTCが0.9のときにはデューティ90〜100%である。また、右図では、DTCを0.82〜0.92にしたとき、0.9以上でデューティ90%を示す。この図から明らかなように、特にデューティが90%以上になるところでの直線性がなくなっていることがわかる。これは、コンパレータの遅延により、デューティが確保できなくなっていることを意味している。
【0006】
図8は、従来型の2段増幅型コンパレータの回路図である。
PMOSトランジスタ83とPMOSトランジスタ84のゲート入力を比較し、差出力をNMOSトランジスタ87のゲート電圧として印加し、PMOSトランジスタ82のソースとNMOSトランジスタ87のドレイン間の電圧を分割した出力電圧としてインバータ88に印加する。
ここで、NMOSトランジスタM1は、出力スイング幅を制限することにより、高速動作を可能にするためのものである。
【0007】
図9は、従来型のコンパレータ回路の他の例を示す図である。
この回路構成は、CMOS ANALOG CIRCUIT DESIGN 2nd edition(著者Phillip E.Allen他)(非特許文献1参照)を参照したものである。この回路は、前置増幅器と判定回路と出力バッファとから構成される。PMOSトランジスタ92,PMOSトランジスタ95はダイオードを構成しており、NMOSトランジスタ101,NMOSトランジスタ103のソースとゲート間で正帰還回路を形成している。
前置増幅器はダイオード接続された負荷を用いることで、利得を抑えて高速化を図るものであり、次段の判定回路は正帰還を用いて出力信号を確定するものであり、その確定された信号を自己バイアス型差動アンプを含む出力バッファ回路に出力する。この回路構成により、高速のコンパレータを実現している。
しかし、判定回路において、信号を確定するための物理的な時間が必要となり、この時間がコンパレータの遅延を生む一つの原因となっていた。
【0008】
【非特許文献1】
CMOS ANALOG CIRCUIT DESIGN 2nd edition(著者Phillip E.Allen他)
【0009】
【発明が解決しようとする課題】
このように、従来型のDC/DCコンバータの回路構成では、コンパレータが遅延するために必要なデューティが確保できなくなっており、他の回路構成では、出力信号を確保するための物理的な時間が必要となり、その時間がコンパレータの遅延を生む原因となっていた。
【0010】
そこで、本発明の目的は、コンパレータの遅延による最大デューティ幅や安定性への影響を小さくするため、高速に動作するコンパレータを提供することにある。
また、他の目的は、遅延時間の少ない高速なコンパレータを用いることで、スイッチング周波数の高いDC/DCコンバータにおいても、最大デューティを確保するとともに、安定した動作を行えるDC/DCコンバータを提供することにある。
【0011】
【課題を解決するための手段】
本発明のコンパレータは、ドレインとゲートを接続したダイオード接続の負荷を備えた差動回路と、該差動回路の出力を入力とする自己バイアス型差動アンプとを有し、かつ回路電源を内部電源回路により上記差動回路と自己バイアス型差動アンプとで共通化したことを特徴としている。
また、本発明のDC/DCコンバータは、スイッチングトランジスタのオン期間とオフ期間の比率を可変にして供給された電圧を調整した後に出力するパルス幅変調制御方式のDC/DCコンバータであって、上記調整後に出力した電圧を分圧して得た検出電圧の基準電圧からの差を増幅して出力するエラーアンプと、該エラーアンプの出力電圧と鋸歯状電圧とを比較する第1コンパレータと、ソフトスタート時間を決める電圧値と鋸歯状電圧とを比較する第2コンパレータと、両コンパレータの出力で前記スイッチングトランジスタをスイッチング制御する回路とを備え、上記第1および第2コンパレータに上記に記載のコンパレータを用いたことを特徴としている。
【0012】
【発明の実施の形態】
以下、本発明の実施形態を、図面により詳細に説明する。
図1は、本発明の一実施形態を示すコンパレータ回路構成図である。
本実施形態のコンパレータは、入力信号を比較する差動回路12と、自己バイアス型差動アンプ13と、出力段回路14とからなる構成を有し、それぞれの回路電圧を内部電源11により共通化している。
内部電源11は、レギュレータ回路になっており、出力電圧をある一定電圧に保つ構成になっている。
【0013】
図2は、図1における差動回路の詳細回路図である。
ここでは、ダイオード接続、すなわちNMOSトランジスタM2,M3のそれぞれのドレインとゲートが接続された負荷M2,M3を用いることで、利得を抑えて高速化を図っている。このとき、出力の幅としては、ダイオード接続のため、NMOSトランジスタM2,M3の閾値Vth付近でスイングする。
【0014】
図3は、図1における自己バイアス型差動アンプと出力段回路の詳細回路図である。
PMOSトランジス31とNMOSトランジスタ36が自己バイアスを形成しており、インバータ37が出力段を形成している。この自己バイアス型差動アンプは、前段の差動回路の出力がPMOSトランジスタ32,34とNMOSトランジスタ33,35の各ゲートに入力される際に、出力信号を加速させる構成になっている。
【0015】
図4は、図3における自己バイアス型差動アンプの動作説明図である。
ここでは、初段差動回路の出力レベルがNMOSトランジスタ43,45の閾値Vth付近であることにより、次段差動アンプのスレショルドの変化による影響を受け易い、という問題点が存在する。そこで、本実施形態では、これらの回路を内部電源下に置く構成を採用している。この回路構成を採用することにより、入力電圧が変化したときでさえ、初段差動回路と次段の差動アンプとの動作点を一定に保つことができ、その結果、高速なコンパレータを実現することができる。
また、本実施形態の回路構成を採用することにより、従来型のコンパレータ2における判定回路による遅延時間も省くことができ、より高速化を実現することができる。
【0016】
図7は、本発明と従来型の各コンパレータ回路による比較実験結果を示す図である。
左図は、従来型、本発明とも3.3Vの場合のDTCとデューティの関係図、右図は、従来型、本発明とも5.0Vの場合のDTCとデューティの関係図である。破線が本発明、実線が従来型を示している。
ここで実験に用いた回路は、コンパレータ回路のみが異なるものであり、周波数も一定となる条件で測定したものである。また、入力電圧は、3.3V,5.0Vのものであり、内部電源としては3V固定となる構成である。この実験結果により、本実施形態のコンパレータの遅延時間が従来型に比べて小さくなり、最大デューティが90%以上までとれ、入力電圧が変化したときでさえ、本発明の回路の動作に問題がないことがわかる。
【0017】
図5および図6は、本発明のコンパレータ回路でのDTC電圧とデューティの実験結果を示す図であり、図5は低周波(周波数1.1MEGの場合)、図6は高周波(周波数2.2MEGの場合)で、いずれも3.3V(実線)と5.0V(破線)の場合を示している。
図5,図6ともに、3.3Vと5.0Vの場合の曲線が重なっており、電圧が変化しても特性が変わらないことを示している。すなわち、図5では、本発明の回路が全てのDTC電圧範囲で正常に動作していることを示す結果であり、また図6に示すように、さらに高周波条件での実験においても問題なくデューティが確保され、コンパレータの高速化が図れることがわかる。
【0018】
【発明の効果】
以上説明したように、本発明によれば、ダイオード接続の負荷を持つ差動回路と自己バイアス型差動アンプを有するコンパレータ回路において、回路電源を内部電源回路により共通化したコンパレータ回路を用いることにより、スイッチング周波数の高いDC/DCコンバータにおいても最大デューティを確保することができ、かつ安定した動作を実現することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態を示すコンパレータ回路のブロック構成図である。
【図2】図1におけるコンパレータ回路内の差動回路の詳細回路図である。
【図3】図1におけるコンパレータ回路内の自己バイアス型差動アンプと出力段の回路構成図である。
【図4】図3における自己バイアス型差動アンプの動作説明図である。
【図5】本発明のコンパレータ回路でのDTC電圧とデューティの実験結果を示す図である。
【図6】本発明のコンパレータ回路での高周波におけるDTC電圧とデューティの実験結果を示す図である。
【図7】従来型と本発明のコンパレータ回路による比較実験結果を示す図である。
【図8】従来型コンパレータ回路の詳細回路構成図である。
【図9】従来型コンパレータ回路の他の詳細回路構成図である。
【図10】昇圧DC/DCコンバータ回路の要部の詳細回路図である。
【図11】昇圧DC/DCコンバータ回路の詳細構成図である。
【図12】従来型コンパレータ回路を用いたDTC電圧とデューティの実験結果を示す図である。
【符号の説明】
11…内部電源、12…差動回路、13…自己バイアス型差動アンプ、
14…出力段、M2,M3…ダイオードを形成するNMOSトランジスタ、
21…定電流負荷を形成するPMOSトランジスタ、
33,35,36,43,45…NMOSトランジスタ、
22,23,32,34,42,44…PMOSトランジスタ、、
31,41…抑制のためのPMOSトランジスタ、
36,46…加速のためのNMOSトランジスタ、
20…放電過電流検出器、36…負荷を形成するNMOSトランジスタ、
37,47…出力段を形成するインバータ、121…入力電圧、
122…コイル、124,134…NMOSトランジスタ、
125,135…コンデンサ、123…ダイオード、131…基準電圧、
132…三角波発生回路、133…AND回路、139…NAND回路、
141,142…コンパレータ1,2,3、140…エラーアンプ。
Claims (2)
- ドレインとゲートを接続したダイオード接続の負荷を備えた差動回路と、該差動回路の出力を入力とする自己バイアス型差動アンプとを有するコンパレータ回路において、
レギュレータ回路からなり入力電源を一定電圧の出力電圧に保って上記差動回路と自己バイアス型差動アンプとで共通化した回路電源として出力し、上記入力電源の電圧が変化した場合にも、上記差動回路と自己バイアス型差動アンプとの動作点を一定に保つ内部電源回路を有することを特徴とするコンパレータ回路。 - スイッチングトランジスタのオン期間とオフ期間の比率を可変にして供給された電圧を調整した後に出力するパルス幅変調制御方式のDC/DCコンバータであって、
上記調整後に出力した電圧を分圧して得た検出電圧の基準電圧からの差を増幅して出力するエラーアンプと、該エラーアンプの出力電圧と鋸歯状電圧とを比較する第1コンパレータと、ソフトスタート時間を決める電圧値と鋸歯状電圧とを比較する第2コンパレータと、両コンパレータの出力で前記スイッチングトランジスタをスイッチング制御する回路とを備え、かつ上記第1および第2コンパレータに請求項1に記載のコンパレータを用いたことを特徴とするDC/DCコンバータ。
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