JP4342613B2 - スイッチトキャパシタ回路 - Google Patents
スイッチトキャパシタ回路 Download PDFInfo
- Publication number
- JP4342613B2 JP4342613B2 JP17328898A JP17328898A JP4342613B2 JP 4342613 B2 JP4342613 B2 JP 4342613B2 JP 17328898 A JP17328898 A JP 17328898A JP 17328898 A JP17328898 A JP 17328898A JP 4342613 B2 JP4342613 B2 JP 4342613B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- operational amplifier
- switches
- capacitance
- capacitors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Filters That Use Time-Delay Elements (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、演算増幅器を用いて構成されるスイッチトキャパシタ回路に関する。
【０００２】
【従来の技術】
図２は、演算増幅器を用いた代表的なスイッチトキャパシタ回路の回路構成図である。このスイッチトキャパシタ回路では、まず、スイッチＳＷ１、ＳＷ２、ＳＷ３が閉状態となると共にスイッチＳＷ４、ＳＷ５が開状態となって、演算増幅器１がコンデンサＣ１、Ｃ２を用いこれらのコンデンサＣ１、Ｃ２が入力信号Ｖｉｎに対応する電荷を蓄積するサンプリング動作を行う。
【０００３】
次に、スイッチＳＷ１、ＳＷ２、ＳＷ３が開状態となると共にスイッチＳＷ４、ＳＷ５が閉状態となって、演算増幅器１がコンデンサＣ１、Ｃ２を用いてホールド動作を行う。
【０００４】
ところで、このスイッチトキャパシタ回路の伝達関数は、演算増幅器１のＤＣゲインをＡ、オフセットを「０」とすると、次式（１）のようになる。
Ｖｏｕｔ／Ｖｉｎ＝（Ｃ１＋Ｃ２）／（Ｃ１＋（Ｃ１＋Ｃ２）／Ａ）（式１）
したがって、Ｃ１＝Ｃ２とすれば（式１）は次に示す（式２）のようになる。
【０００５】
Ｖｏｕｔ／Ｖｉｎ＝２／（１＋２／Ａ）（式２）
ＤＣゲインＡの大きさが無限大であれば「Ｖｏｕｔ／Ｖｉｎ＝２」となって、入力信号Ｖｉｎを正確に２倍しながらサンプル・ホールド動作を行う回路が実現される。このスイッチトキャパシタ回路をパイプライン型Ａ／Ｄ変換器の１ステージに応用した場合を想定すると、例えばビット数が１０ビット以上になれば、Ｃ１、Ｃ２の相対精度の良さと同様に、入力信号Ｖｉｎをいかに正確に２倍するかでＡ／Ｄ変換器全体の精度が決定される。
【０００６】
【発明が解決しようとする課題】
ところで、コンデンサの相対精度については、現在のＣＭＯＳプロセス技術を用いれば、容量値そのものをある程度大きくする事により、相対精度０．１（％）以上を確保することが可能である。
【０００７】
しかし、演算増幅器のＤＣゲインは、せいぜい１００００倍程度のものが一般的であり、特に高速性が要求される演算増幅器にあっては、そのＤＣゲインは、１０００倍程度のものとなってしまう。
【０００８】
このＤＣゲインの値を大きくして、入力信号Ｖｉｎを正確に２倍するためには、回路系が複雑となって、回路動作の速度の劣化や消費電力の増加等を招いてしまうという問題があった。
【０００９】
本発明は、このような従来の課題を解決するために創作されたもので、その目的は、演算増幅器を用いて構成したスイッチトキャパシタ回路において演算増幅器のゲインが有限なことによる誤差分を補正するための手段を提供する点にある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、請求項１に係る発明によれば、非反転入力端子が基準電位に接続された演算増幅器と、一端が前記演算増幅器の反転入力端子に夫々接続され、互いに同じ容量値Ｃを有する第１及び第２のコンデンサと、前記第１のコンデンサの他端と信号入力端子との間に接続される第１のスイッチと、前記第２のコンデンサの他端と信号入力端子との間に接続される第２のスイッチと、前記第１及び第２のコンデンサの一端と基準電位との間に接続される第３のスイッチと、前記第２のコンデンサの他端と前記基準電位との間に接続される第４のスイッチと、前記第１のコンデンサの他端と前記演算増幅器の出力端子との間に接続される第５のスイッチと、を備え、前記演算増幅器が前記第１及び第２のコンデンサを用いて、前記信号入力端子から与えられた入力信号を、前記第１、第２及び第３のスイッチが閉状態となると共に前記第４及び第５のスイッチが開状態となってサンプルし、前記第１、第２及び第３のスイッチが開状態となると共に前記第４及び第５のスイッチが閉状態となって、ホールドして出力するように各スイッチを開閉制御するスイッチトキャパシタ回路であって、前記コンデンサ対のうちの前記第２のコンデンサに並列に、容量値がαＣで表される微小容量の容量素子を設け、前記αの値が、０．０００５以上、０．００２以下であることを特徴とするスイッチトキャパシタ回路が提供される。
【００１１】
ここで、微小容量としては、例えば、コンデンサ対を構成するコンデンサの容量の１０００分の１程度の大きさの容量値を持つ容量素子が挙げられる。
【００１２】
さらに、請求項２に係る発明によれば、請求項１において、少なくとも前記第２のコンデンサを構成する電極に接続されている２層の配線層を互いに平行にし、前記第２のコンデンサの前記配線層間に生じる寄生容量の大きさを、前記第１のコンデンサの容量よりも大きくすることを特徴とするスイッチトキャパシタ回路が提供される。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しつつ説明する。
図１は、本発明の実施の形態に係るスイッチトキャパシタ回路の回路構成図である。このスイッチトキャパシタ回路は、非反転入力端子を接地した演算増幅器１と、この演算増幅器１の反転入力端子に並列に接続されるコンデンサＣ１、Ｃ２と、このコンデンサＣ１、Ｃ２の夫々の一端に接続され、図示しない制御信号によって開閉制御可能なスイッチＳＷ１、ＳＷ２と、コンデンサＣ２の両端の夫々と接地点との間に接続され、図示しない制御信号によって開閉制御可能なスイッチＳＷ３、ＳＷ４と、演算増幅器１の出力端子とコンデンサＣ１の一端とに接続され、図示しない制御信号によって開閉制御可能なスイッチＳＷ５とを有していて、さらに、コンデンサＣ２に並列に微小容量Ｃ３を設けた構成になっている点に特徴がある。
【００１７】
このような微小容量Ｃ３は、コンデンサＣ２を構成する電極に接続されている配線層を平行にして、回路素子の寄生容量を用いて形成できる。図３を参照して、寄生容量を用いて微小容量Ｃ３を製造する方法を説明する。図３は、半導体回路の断面図であり、紙面上下方向が半導体チップの上下方向となる。コンデンサＣ２は、絶縁層４中に設けられたポリシリコン下層２ｂとポリシリコン上層２ａとの間に存在する容量分（Ｃ２）として製造される。さらに、ポリシリコン上層２ａおよびポリシリコン下層２ｂの夫々には、金属層である、上層メタル３ａと下層メタル３ｂとが接続され、上層メタル３ａと下層メタル３ｂとが平行になって配線されることによって寄生容量Ｃｐが形成され、これを適切な容量値を有する微小容量Ｃ３として製造するように配線レイアウトを調整する。なお、同様にしてコンデンサＣ１を製造することによって何らかの寄生容量が発生するため、コンデンサＣ２を製造する際に形成される寄生容量が、コンデンサＣ１を製造する際に形成される寄生容量よりも大きくなるようにしておけば、微小容量Ｃ３を実現することが可能になる。このようにして、２つのコンデンサＣ１、２の容量比を所望の比（例えば１：１）より、わずかにずらすように微小容量Ｃ３を設けることによる作用について説明する。
【００１８】
まず、図示しない制御信号を与えると、スイッチＳＷ１、ＳＷ２、ＳＷ３が閉状態となると共にスイッチＳＷ４、ＳＷ５が開状態となって、演算増幅器１がコンデンサＣ１、Ｃ２、微小容量Ｃ３を用いこれらのコンデンサＣ１、Ｃ２、微小容量Ｃ３が入力信号Ｖｉｎに対応する電荷を蓄積するサンプリング動作を行う。
【００１９】
次に、図示しない制御信号を与えると、スイッチＳＷ１、ＳＷ２、ＳＷ３が開状態となると共にスイッチＳＷ４、ＳＷ５が閉状態となって、演算増幅器１がコンデンサＣ１、Ｃ２、微小容量Ｃ３を用いてホールド動作を行う。
【００２０】
さて、このスイッチトキャパシタ回路の伝達関数は、演算増幅器１のＤＣゲインを「Ａ」、オフセットを「０」とすると、微小容量Ｃ３が付加されたので次式（３）のようになる。
【００２１】
ここで、Ｃ１＝Ｃ２として、さらにＣ３＝α・Ｃ１とすると、（式３）は次式（４）のようになる。
【００２２】
Ｖｏｕｔ／Ｖｉｎ＝（２＋α）／（１＋（２＋α）／Ａ）（式４）
今、演算増幅器１のＤＣゲインを「Ａ＝１０００」とし、式２と式４の夫々について、入力信号Ｖｉｎをいかに正確に２倍する動作を行っているかを比較する。この際、この２倍からのずれをｄＢ表示して分かり易くする。
【００２３】
まず、式２に対しては、「１０ｌｏｇ（２／１．９９６０）＝０．００８６（ｄＢ） （式５）」となる。
一方、式４に対しては、αの値を数種類変えて計算すると以下のようになる。
【００２４】
「α＝０．０００５の時、１０ｌｏｇ（２／１．９９６５）＝０．００７５（ｄＢ） 式（６）」、「α＝０．００１の時、１０ｌｏｇ（２／１．９９７０）＝０．００６５（ｄＢ） 式（７）」、「α＝０．００２の時、１０ｌｏｇ（２／１．９９８０）＝０．００４３（ｄＢ） 式（８）」、「α＝０．００３の時、１０ｌｏｇ（２／１．９９８９）＝０．００２１（ｄＢ） 式（９）」となる。
【００２５】
ここで、（式５）と、（式６）〜（式９）の値を比較すると、式４を満たし且つ入力信号Ｖｉｎが２倍に最も近くなるαを中心としてその値が２倍から２分の１までずれたとしても、式４によるものの方が精度良く入力信号Ｖｉｎを２倍していることが分かる。
【００２６】
このように、２つのコンデンサＣ１、Ｃ２の容量比を所望の容量比よりずらして設定して、より具体的には、一方のコンデンサＣ２と並列に微小容量Ｃ３を設けることにより、有限ＤＣゲインによる誤差分の補正を行うことが可能になる。
【００２７】
しかも、この微小容量Ｃ３は寄生容量で形成でき、また、この寄生容量はコンデンサを構成する電極に接続されている配線層を平行にして形成できるので、微小容量Ｃ３は容易に製造可能となる。即ち、ＣＭＯＳプロセス技術等を用いて、コンデンサＣ１、Ｃ２に対して千分の１程度の容量を実現することは難しいことであるが、配線容量等を積極的に利用して微小容量Ｃ３を実現することはさほど難しくないので、本発明ではこのことを利用して、演算増幅器の有限ＤＣゲインによる誤差分の補正を可能とした。
【００２８】
以上説明してきた本発明の実施の形態によれば、演算増幅器を用いて構成したスイッチトキャパシタ回路において演算増幅器のゲインが有限なことによる誤差分を補正することが可能になった。
【００２９】
【発明の効果】
以上説明したように、請求項１に係る発明によれば、コンデンサ対の内の一方のコンデンサに並列に微小容量を設けることにより、演算増幅器の有限ＤＣゲインによる誤差分の補正を行うことが可能となる。
【００３０】
また、請求項２に係る発明によれば、一方のコンデンサに並列に設けられた寄生容量の大きさを、他方のコンデンサに並列に設けられた寄生容量の大きさよりも大きくすることで、微小容量を設けることが可能となる。
【００３１】
さらに、請求項３に係る発明によれば、一方のコンデンサを構成する電極に接続されている配線層を平行にして、容易に寄生容量を形成することが可能となる。
【００３２】
また、請求項４に係る発明によれば、２つのコンデンサの容量比を所望の容量比よりずらして設定することで、演算増幅器の有限ＤＣゲインによる誤差分の補正を行うことが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るスイッチトキャパシタ回路である。
【図２】従来技術の説明図である。
【図３】寄生容量の製造方法の説明図である。
【符号の説明】
１ 演算増幅器
ＳＷ１ スイッチ
ＳＷ２ スイッチ
ＳＷ３ スイッチ
ＳＷ４ スイッチ
ＳＷ５ スイッチ
Ｃ１ コンデンサ
Ｃ２ コンデンサ
Ｃ３ 微小容量
２ａ ポリシリコン上層
２ｂ ポリシリコン下層
３ａ 上層メタル
３ｂ 下層メタル
４ 絶縁層
【発明の属する技術分野】
本発明は、演算増幅器を用いて構成されるスイッチトキャパシタ回路に関する。
【０００２】
【従来の技術】
図２は、演算増幅器を用いた代表的なスイッチトキャパシタ回路の回路構成図である。このスイッチトキャパシタ回路では、まず、スイッチＳＷ１、ＳＷ２、ＳＷ３が閉状態となると共にスイッチＳＷ４、ＳＷ５が開状態となって、演算増幅器１がコンデンサＣ１、Ｃ２を用いこれらのコンデンサＣ１、Ｃ２が入力信号Ｖｉｎに対応する電荷を蓄積するサンプリング動作を行う。
【０００３】
次に、スイッチＳＷ１、ＳＷ２、ＳＷ３が開状態となると共にスイッチＳＷ４、ＳＷ５が閉状態となって、演算増幅器１がコンデンサＣ１、Ｃ２を用いてホールド動作を行う。
【０００４】
ところで、このスイッチトキャパシタ回路の伝達関数は、演算増幅器１のＤＣゲインをＡ、オフセットを「０」とすると、次式（１）のようになる。
Ｖｏｕｔ／Ｖｉｎ＝（Ｃ１＋Ｃ２）／（Ｃ１＋（Ｃ１＋Ｃ２）／Ａ）（式１）
したがって、Ｃ１＝Ｃ２とすれば（式１）は次に示す（式２）のようになる。
【０００５】
Ｖｏｕｔ／Ｖｉｎ＝２／（１＋２／Ａ）（式２）
ＤＣゲインＡの大きさが無限大であれば「Ｖｏｕｔ／Ｖｉｎ＝２」となって、入力信号Ｖｉｎを正確に２倍しながらサンプル・ホールド動作を行う回路が実現される。このスイッチトキャパシタ回路をパイプライン型Ａ／Ｄ変換器の１ステージに応用した場合を想定すると、例えばビット数が１０ビット以上になれば、Ｃ１、Ｃ２の相対精度の良さと同様に、入力信号Ｖｉｎをいかに正確に２倍するかでＡ／Ｄ変換器全体の精度が決定される。
【０００６】
【発明が解決しようとする課題】
ところで、コンデンサの相対精度については、現在のＣＭＯＳプロセス技術を用いれば、容量値そのものをある程度大きくする事により、相対精度０．１（％）以上を確保することが可能である。
【０００７】
しかし、演算増幅器のＤＣゲインは、せいぜい１００００倍程度のものが一般的であり、特に高速性が要求される演算増幅器にあっては、そのＤＣゲインは、１０００倍程度のものとなってしまう。
【０００８】
このＤＣゲインの値を大きくして、入力信号Ｖｉｎを正確に２倍するためには、回路系が複雑となって、回路動作の速度の劣化や消費電力の増加等を招いてしまうという問題があった。
【０００９】
本発明は、このような従来の課題を解決するために創作されたもので、その目的は、演算増幅器を用いて構成したスイッチトキャパシタ回路において演算増幅器のゲインが有限なことによる誤差分を補正するための手段を提供する点にある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、請求項１に係る発明によれば、非反転入力端子が基準電位に接続された演算増幅器と、一端が前記演算増幅器の反転入力端子に夫々接続され、互いに同じ容量値Ｃを有する第１及び第２のコンデンサと、前記第１のコンデンサの他端と信号入力端子との間に接続される第１のスイッチと、前記第２のコンデンサの他端と信号入力端子との間に接続される第２のスイッチと、前記第１及び第２のコンデンサの一端と基準電位との間に接続される第３のスイッチと、前記第２のコンデンサの他端と前記基準電位との間に接続される第４のスイッチと、前記第１のコンデンサの他端と前記演算増幅器の出力端子との間に接続される第５のスイッチと、を備え、前記演算増幅器が前記第１及び第２のコンデンサを用いて、前記信号入力端子から与えられた入力信号を、前記第１、第２及び第３のスイッチが閉状態となると共に前記第４及び第５のスイッチが開状態となってサンプルし、前記第１、第２及び第３のスイッチが開状態となると共に前記第４及び第５のスイッチが閉状態となって、ホールドして出力するように各スイッチを開閉制御するスイッチトキャパシタ回路であって、前記コンデンサ対のうちの前記第２のコンデンサに並列に、容量値がαＣで表される微小容量の容量素子を設け、前記αの値が、０．０００５以上、０．００２以下であることを特徴とするスイッチトキャパシタ回路が提供される。
【００１１】
ここで、微小容量としては、例えば、コンデンサ対を構成するコンデンサの容量の１０００分の１程度の大きさの容量値を持つ容量素子が挙げられる。
【００１２】
さらに、請求項２に係る発明によれば、請求項１において、少なくとも前記第２のコンデンサを構成する電極に接続されている２層の配線層を互いに平行にし、前記第２のコンデンサの前記配線層間に生じる寄生容量の大きさを、前記第１のコンデンサの容量よりも大きくすることを特徴とするスイッチトキャパシタ回路が提供される。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しつつ説明する。
図１は、本発明の実施の形態に係るスイッチトキャパシタ回路の回路構成図である。このスイッチトキャパシタ回路は、非反転入力端子を接地した演算増幅器１と、この演算増幅器１の反転入力端子に並列に接続されるコンデンサＣ１、Ｃ２と、このコンデンサＣ１、Ｃ２の夫々の一端に接続され、図示しない制御信号によって開閉制御可能なスイッチＳＷ１、ＳＷ２と、コンデンサＣ２の両端の夫々と接地点との間に接続され、図示しない制御信号によって開閉制御可能なスイッチＳＷ３、ＳＷ４と、演算増幅器１の出力端子とコンデンサＣ１の一端とに接続され、図示しない制御信号によって開閉制御可能なスイッチＳＷ５とを有していて、さらに、コンデンサＣ２に並列に微小容量Ｃ３を設けた構成になっている点に特徴がある。
【００１７】
このような微小容量Ｃ３は、コンデンサＣ２を構成する電極に接続されている配線層を平行にして、回路素子の寄生容量を用いて形成できる。図３を参照して、寄生容量を用いて微小容量Ｃ３を製造する方法を説明する。図３は、半導体回路の断面図であり、紙面上下方向が半導体チップの上下方向となる。コンデンサＣ２は、絶縁層４中に設けられたポリシリコン下層２ｂとポリシリコン上層２ａとの間に存在する容量分（Ｃ２）として製造される。さらに、ポリシリコン上層２ａおよびポリシリコン下層２ｂの夫々には、金属層である、上層メタル３ａと下層メタル３ｂとが接続され、上層メタル３ａと下層メタル３ｂとが平行になって配線されることによって寄生容量Ｃｐが形成され、これを適切な容量値を有する微小容量Ｃ３として製造するように配線レイアウトを調整する。なお、同様にしてコンデンサＣ１を製造することによって何らかの寄生容量が発生するため、コンデンサＣ２を製造する際に形成される寄生容量が、コンデンサＣ１を製造する際に形成される寄生容量よりも大きくなるようにしておけば、微小容量Ｃ３を実現することが可能になる。このようにして、２つのコンデンサＣ１、２の容量比を所望の比（例えば１：１）より、わずかにずらすように微小容量Ｃ３を設けることによる作用について説明する。
【００１８】
まず、図示しない制御信号を与えると、スイッチＳＷ１、ＳＷ２、ＳＷ３が閉状態となると共にスイッチＳＷ４、ＳＷ５が開状態となって、演算増幅器１がコンデンサＣ１、Ｃ２、微小容量Ｃ３を用いこれらのコンデンサＣ１、Ｃ２、微小容量Ｃ３が入力信号Ｖｉｎに対応する電荷を蓄積するサンプリング動作を行う。
【００１９】
次に、図示しない制御信号を与えると、スイッチＳＷ１、ＳＷ２、ＳＷ３が開状態となると共にスイッチＳＷ４、ＳＷ５が閉状態となって、演算増幅器１がコンデンサＣ１、Ｃ２、微小容量Ｃ３を用いてホールド動作を行う。
【００２０】
さて、このスイッチトキャパシタ回路の伝達関数は、演算増幅器１のＤＣゲインを「Ａ」、オフセットを「０」とすると、微小容量Ｃ３が付加されたので次式（３）のようになる。
【００２１】
【００２２】
Ｖｏｕｔ／Ｖｉｎ＝（２＋α）／（１＋（２＋α）／Ａ）（式４）
今、演算増幅器１のＤＣゲインを「Ａ＝１０００」とし、式２と式４の夫々について、入力信号Ｖｉｎをいかに正確に２倍する動作を行っているかを比較する。この際、この２倍からのずれをｄＢ表示して分かり易くする。
【００２３】
まず、式２に対しては、「１０ｌｏｇ（２／１．９９６０）＝０．００８６（ｄＢ） （式５）」となる。
一方、式４に対しては、αの値を数種類変えて計算すると以下のようになる。
【００２４】
「α＝０．０００５の時、１０ｌｏｇ（２／１．９９６５）＝０．００７５（ｄＢ） 式（６）」、「α＝０．００１の時、１０ｌｏｇ（２／１．９９７０）＝０．００６５（ｄＢ） 式（７）」、「α＝０．００２の時、１０ｌｏｇ（２／１．９９８０）＝０．００４３（ｄＢ） 式（８）」、「α＝０．００３の時、１０ｌｏｇ（２／１．９９８９）＝０．００２１（ｄＢ） 式（９）」となる。
【００２５】
ここで、（式５）と、（式６）〜（式９）の値を比較すると、式４を満たし且つ入力信号Ｖｉｎが２倍に最も近くなるαを中心としてその値が２倍から２分の１までずれたとしても、式４によるものの方が精度良く入力信号Ｖｉｎを２倍していることが分かる。
【００２６】
このように、２つのコンデンサＣ１、Ｃ２の容量比を所望の容量比よりずらして設定して、より具体的には、一方のコンデンサＣ２と並列に微小容量Ｃ３を設けることにより、有限ＤＣゲインによる誤差分の補正を行うことが可能になる。
【００２７】
しかも、この微小容量Ｃ３は寄生容量で形成でき、また、この寄生容量はコンデンサを構成する電極に接続されている配線層を平行にして形成できるので、微小容量Ｃ３は容易に製造可能となる。即ち、ＣＭＯＳプロセス技術等を用いて、コンデンサＣ１、Ｃ２に対して千分の１程度の容量を実現することは難しいことであるが、配線容量等を積極的に利用して微小容量Ｃ３を実現することはさほど難しくないので、本発明ではこのことを利用して、演算増幅器の有限ＤＣゲインによる誤差分の補正を可能とした。
【００２８】
以上説明してきた本発明の実施の形態によれば、演算増幅器を用いて構成したスイッチトキャパシタ回路において演算増幅器のゲインが有限なことによる誤差分を補正することが可能になった。
【００２９】
【発明の効果】
以上説明したように、請求項１に係る発明によれば、コンデンサ対の内の一方のコンデンサに並列に微小容量を設けることにより、演算増幅器の有限ＤＣゲインによる誤差分の補正を行うことが可能となる。
【００３０】
また、請求項２に係る発明によれば、一方のコンデンサに並列に設けられた寄生容量の大きさを、他方のコンデンサに並列に設けられた寄生容量の大きさよりも大きくすることで、微小容量を設けることが可能となる。
【００３１】
さらに、請求項３に係る発明によれば、一方のコンデンサを構成する電極に接続されている配線層を平行にして、容易に寄生容量を形成することが可能となる。
【００３２】
また、請求項４に係る発明によれば、２つのコンデンサの容量比を所望の容量比よりずらして設定することで、演算増幅器の有限ＤＣゲインによる誤差分の補正を行うことが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るスイッチトキャパシタ回路である。
【図２】従来技術の説明図である。
【図３】寄生容量の製造方法の説明図である。
【符号の説明】
１ 演算増幅器
ＳＷ１ スイッチ
ＳＷ２ スイッチ
ＳＷ３ スイッチ
ＳＷ４ スイッチ
ＳＷ５ スイッチ
Ｃ１ コンデンサ
Ｃ２ コンデンサ
Ｃ３ 微小容量
２ａ ポリシリコン上層
２ｂ ポリシリコン下層
３ａ 上層メタル
３ｂ 下層メタル
４ 絶縁層
Claims (2)
- 非反転入力端子が基準電位に接続された演算増幅器と、
一端が前記演算増幅器の反転入力端子に夫々接続され、互いに同じ容量値Ｃを有する第１及び第２のコンデンサと、
前記第１のコンデンサの他端と信号入力端子との間に接続される第１のスイッチと、
前記第２のコンデンサの他端と信号入力端子との間に接続される第２のスイッチと、
前記第１及び第２のコンデンサの一端と基準電位との間に接続される第３のスイッチと、
前記第２のコンデンサの他端と前記基準電位との間に接続される第４のスイッチと、
前記第１のコンデンサの他端と前記演算増幅器の出力端子との間に接続される第５のスイッチと、を備え、
前記演算増幅器が前記第１及び第２のコンデンサを用いて、前記信号入力端子から与えられた入力信号を、前記第１、第２及び第３のスイッチが閉状態となると共に前記第４及び第５のスイッチが開状態となってサンプルし、前記第１、第２及び第３のスイッチが開状態となると共に前記第４及び第５のスイッチが閉状態となって、ホールドして出力するように各スイッチを開閉制御するスイッチトキャパシタ回路であって、
前記コンデンサ対のうちの前記第２のコンデンサに並列に、容量値がαＣで表される微小容量の容量素子を設け、
前記αの値が、０．０００５以上、０．００２以下であることを特徴とするスイッチトキャパシタ回路。 - 請求項１において、
前記第１のコンデンサを構成する電極に接続されている互いに平行な２層の配線層、前記第２のコンデンサを構成する電極に接続されている互いに平行な２層の配線層を、前記第２のコンデンサの電極に接続されている前記配線層間に生じる容量が、前記第１のコンデンサの電極に接続されている前記配線層間に生じる容量よりも大きくなるようにレイアウトされることを特徴とするスイッチトキャパシタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17328898A JP4342613B2 (ja) | 1998-06-19 | 1998-06-19 | スイッチトキャパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17328898A JP4342613B2 (ja) | 1998-06-19 | 1998-06-19 | スイッチトキャパシタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000013189A JP2000013189A (ja) | 2000-01-14 |
| JP4342613B2 true JP4342613B2 (ja) | 2009-10-14 |
Family
ID=15957677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17328898A Expired - Fee Related JP4342613B2 (ja) | 1998-06-19 | 1998-06-19 | スイッチトキャパシタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4342613B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107490438A (zh) * | 2016-06-12 | 2017-12-19 | 中芯国际集成电路制造(上海)有限公司 | 传感器电路及其使用方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215337B1 (en) * | 1999-01-12 | 2001-04-10 | Qualcomm Incorporated | Linear sampling switch |
| JP2006086981A (ja) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | スイッチトキャパシタ回路およびパイプラインａ／ｄ変換回路 |
-
1998
- 1998-06-19 JP JP17328898A patent/JP4342613B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107490438A (zh) * | 2016-06-12 | 2017-12-19 | 中芯国际集成电路制造(上海)有限公司 | 传感器电路及其使用方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000013189A (ja) | 2000-01-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5485292A (en) | High voltage differential sensor having a capacitive attenuator | |
| JPS6236404B2 (ja) | ||
| EP0897561B1 (en) | Voltage-to-current converter | |
| JP3079368B2 (ja) | スイッチトキャパシタ増幅回路 | |
| JPS59132231A (ja) | アナログ−デイジタル変換器 | |
| EP1944865B1 (en) | Amplifier, amplifying method and filter | |
| JP2003046349A (ja) | スイッチトキャパシタ回路 | |
| JP4342613B2 (ja) | スイッチトキャパシタ回路 | |
| US5467089A (en) | Capacitor array digital/analog converter with compensation array for stray capacitance | |
| JPH0119653B2 (ja) | ||
| JPH088465B2 (ja) | スイッチトキャパシタ回路 | |
| JPH06103807B2 (ja) | 集積回路用高精度増幅回路 | |
| JP3098327B2 (ja) | １チップマイクロコンピュータ | |
| JP2880422B2 (ja) | サンプルホールド回路 | |
| JP4393609B2 (ja) | キャパシタ回路およびスイッチトキャパシタフィルタならびにａ／ｄ変換器 | |
| JPH0927732A (ja) | プログラマブルキャパシタアレイ | |
| JPH0993086A (ja) | スイッチトキャパシタ回路及びこれを用いた信号処理回路 | |
| JPS6085625A (ja) | デジタル−アナログ変換回路配置 | |
| JPH0660688A (ja) | サンプル・ホールド回路 | |
| JPS6041810A (ja) | アクティブ・ロ−パス・フィルタ | |
| JP3703387B2 (ja) | サンプル＆ホールド回路 | |
| US6057713A (en) | Method and apparatus for performing voltage sampling | |
| JPH0575464A (ja) | Ａ／ｄ変換回路 | |
| JPH05152959A (ja) | アナログ／デジタル変換回路 | |
| JPH01126815A (ja) | 差動増幅回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041222 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070402 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20070402 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080930 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090512 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090605 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090630 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090708 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120717 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130717 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |