JP4342613B2 - スイッチトキャパシタ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、演算増幅器を用いて構成されるスイッチトキャパシタ回路に関する。
【0002】
【従来の技術】
図2は、演算増幅器を用いた代表的なスイッチトキャパシタ回路の回路構成図である。このスイッチトキャパシタ回路では、まず、スイッチSW1、SW2、SW3が閉状態となると共にスイッチSW4、SW5が開状態となって、演算増幅器1がコンデンサC1、C2を用いこれらのコンデンサC1、C2が入力信号Vinに対応する電荷を蓄積するサンプリング動作を行う。
【0003】
次に、スイッチSW1、SW2、SW3が開状態となると共にスイッチSW4、SW5が閉状態となって、演算増幅器1がコンデンサC1、C2を用いてホールド動作を行う。
【0004】
ところで、このスイッチトキャパシタ回路の伝達関数は、演算増幅器1のDCゲインをA、オフセットを「0」とすると、次式(1)のようになる。
Vout/Vin=(C1+C2)/(C1+(C1+C2)/A)(式1)
したがって、C1=C2とすれば(式1)は次に示す(式2)のようになる。
【0005】
Vout/Vin=2/(1+2/A)(式2)
DCゲインAの大きさが無限大であれば「Vout/Vin=2」となって、入力信号Vinを正確に2倍しながらサンプル・ホールド動作を行う回路が実現される。このスイッチトキャパシタ回路をパイプライン型A/D変換器の1ステージに応用した場合を想定すると、例えばビット数が10ビット以上になれば、C1、C2の相対精度の良さと同様に、入力信号Vinをいかに正確に2倍するかでA/D変換器全体の精度が決定される。
【0006】
【発明が解決しようとする課題】
ところで、コンデンサの相対精度については、現在のCMOSプロセス技術を用いれば、容量値そのものをある程度大きくする事により、相対精度0.1(%)以上を確保することが可能である。
【0007】
しかし、演算増幅器のDCゲインは、せいぜい10000倍程度のものが一般的であり、特に高速性が要求される演算増幅器にあっては、そのDCゲインは、1000倍程度のものとなってしまう。
【0008】
このDCゲインの値を大きくして、入力信号Vinを正確に2倍するためには、回路系が複雑となって、回路動作の速度の劣化や消費電力の増加等を招いてしまうという問題があった。
【0009】
本発明は、このような従来の課題を解決するために創作されたもので、その目的は、演算増幅器を用いて構成したスイッチトキャパシタ回路において演算増幅器のゲインが有限なことによる誤差分を補正するための手段を提供する点にある。
【0010】
【課題を解決するための手段】
上記課題を解決するために、請求項1に係る発明によれば、非反転入力端子が基準電位に接続された演算増幅器と、一端が前記演算増幅器の反転入力端子に夫々接続され、互いに同じ容量値Cを有する第1及び第2のコンデンサと、前記第1のコンデンサの他端と信号入力端子との間に接続される第1のスイッチと、前記第2のコンデンサの他端と信号入力端子との間に接続される第2のスイッチと、前記第1及び第2のコンデンサの一端と基準電位との間に接続される第3のスイッチと、前記第2のコンデンサの他端と前記基準電位との間に接続される第4のスイッチと、前記第1のコンデンサの他端と前記演算増幅器の出力端子との間に接続される第5のスイッチと、を備え、前記演算増幅器が前記第1及び第2のコンデンサを用いて、前記信号入力端子から与えられた入力信号を、前記第1、第2及び第3のスイッチが閉状態となると共に前記第4及び第5のスイッチが開状態となってサンプルし、前記第1、第2及び第3のスイッチが開状態となると共に前記第4及び第5のスイッチが閉状態となって、ホールドして出力するように各スイッチを開閉制御するスイッチトキャパシタ回路であって、前記コンデンサ対のうちの前記第2のコンデンサに並列に、容量値がαCで表される微小容量の容量素子を設け、前記αの値が、0.0005以上、0.002以下であることを特徴とするスイッチトキャパシタ回路が提供される。
【0011】
ここで、微小容量としては、例えば、コンデンサ対を構成するコンデンサの容量の1000分の1程度の大きさの容量値を持つ容量素子が挙げられる。
【0012】
さらに、請求項2に係る発明によれば、請求項1において、少なくとも前記第2のコンデンサを構成する電極に接続されている2層の配線層を互いに平行にし、前記第2のコンデンサの前記配線層間に生じる寄生容量の大きさを、前記第1のコンデンサの容量よりも大きくすることを特徴とするスイッチトキャパシタ回路が提供される。
【0016】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しつつ説明する。
図1は、本発明の実施の形態に係るスイッチトキャパシタ回路の回路構成図である。このスイッチトキャパシタ回路は、非反転入力端子を接地した演算増幅器1と、この演算増幅器1の反転入力端子に並列に接続されるコンデンサC1、C2と、このコンデンサC1、C2の夫々の一端に接続され、図示しない制御信号によって開閉制御可能なスイッチSW1、SW2と、コンデンサC2の両端の夫々と接地点との間に接続され、図示しない制御信号によって開閉制御可能なスイッチSW3、SW4と、演算増幅器1の出力端子とコンデンサC1の一端とに接続され、図示しない制御信号によって開閉制御可能なスイッチSW5とを有していて、さらに、コンデンサC2に並列に微小容量C3を設けた構成になっている点に特徴がある。
【0017】
このような微小容量C3は、コンデンサC2を構成する電極に接続されている配線層を平行にして、回路素子の寄生容量を用いて形成できる。図3を参照して、寄生容量を用いて微小容量C3を製造する方法を説明する。図3は、半導体回路の断面図であり、紙面上下方向が半導体チップの上下方向となる。コンデンサC2は、絶縁層4中に設けられたポリシリコン下層2bとポリシリコン上層2aとの間に存在する容量分(C2)として製造される。さらに、ポリシリコン上層2aおよびポリシリコン下層2bの夫々には、金属層である、上層メタル3aと下層メタル3bとが接続され、上層メタル3aと下層メタル3bとが平行になって配線されることによって寄生容量Cpが形成され、これを適切な容量値を有する微小容量C3として製造するように配線レイアウトを調整する。なお、同様にしてコンデンサC1を製造することによって何らかの寄生容量が発生するため、コンデンサC2を製造する際に形成される寄生容量が、コンデンサC1を製造する際に形成される寄生容量よりも大きくなるようにしておけば、微小容量C3を実現することが可能になる。このようにして、2つのコンデンサC1、2の容量比を所望の比(例えば1:1)より、わずかにずらすように微小容量C3を設けることによる作用について説明する。
【0018】
まず、図示しない制御信号を与えると、スイッチSW1、SW2、SW3が閉状態となると共にスイッチSW4、SW5が開状態となって、演算増幅器1がコンデンサC1、C2、微小容量C3を用いこれらのコンデンサC1、C2、微小容量C3が入力信号Vinに対応する電荷を蓄積するサンプリング動作を行う。
【0019】
次に、図示しない制御信号を与えると、スイッチSW1、SW2、SW3が開状態となると共にスイッチSW4、SW5が閉状態となって、演算増幅器1がコンデンサC1、C2、微小容量C3を用いてホールド動作を行う。
【0020】
さて、このスイッチトキャパシタ回路の伝達関数は、演算増幅器1のDCゲインを「A」、オフセットを「0」とすると、微小容量C3が付加されたので次式(3)のようになる。
【0021】
ここで、C1=C2として、さらにC3=α・C1とすると、(式3)は次式(4)のようになる。
【0022】
Vout/Vin=(2+α)/(1+(2+α)/A)(式4)
今、演算増幅器1のDCゲインを「A=1000」とし、式2と式4の夫々について、入力信号Vinをいかに正確に2倍する動作を行っているかを比較する。この際、この2倍からのずれをdB表示して分かり易くする。
【0023】
まず、式2に対しては、「10log(2/1.9960)=0.0086(dB) (式5)」となる。
一方、式4に対しては、αの値を数種類変えて計算すると以下のようになる。
【0024】
「α=0.0005の時、10log(2/1.9965)=0.0075(dB) 式(6)」、「α=0.001の時、10log(2/1.9970)=0.0065(dB) 式(7)」、「α=0.002の時、10log(2/1.9980)=0.0043(dB) 式(8)」、「α=0.003の時、10log(2/1.9989)=0.0021(dB) 式(9)」となる。
【0025】
ここで、(式5)と、(式6)〜(式9)の値を比較すると、式4を満たし且つ入力信号Vinが2倍に最も近くなるαを中心としてその値が2倍から2分の1までずれたとしても、式4によるものの方が精度良く入力信号Vinを2倍していることが分かる。
【0026】
このように、2つのコンデンサC1、C2の容量比を所望の容量比よりずらして設定して、より具体的には、一方のコンデンサC2と並列に微小容量C3を設けることにより、有限DCゲインによる誤差分の補正を行うことが可能になる。
【0027】
しかも、この微小容量C3は寄生容量で形成でき、また、この寄生容量はコンデンサを構成する電極に接続されている配線層を平行にして形成できるので、微小容量C3は容易に製造可能となる。即ち、CMOSプロセス技術等を用いて、コンデンサC1、C2に対して千分の1程度の容量を実現することは難しいことであるが、配線容量等を積極的に利用して微小容量C3を実現することはさほど難しくないので、本発明ではこのことを利用して、演算増幅器の有限DCゲインによる誤差分の補正を可能とした。
【0028】
以上説明してきた本発明の実施の形態によれば、演算増幅器を用いて構成したスイッチトキャパシタ回路において演算増幅器のゲインが有限なことによる誤差分を補正することが可能になった。
【0029】
【発明の効果】
以上説明したように、請求項1に係る発明によれば、コンデンサ対の内の一方のコンデンサに並列に微小容量を設けることにより、演算増幅器の有限DCゲインによる誤差分の補正を行うことが可能となる。
【0030】
また、請求項2に係る発明によれば、一方のコンデンサに並列に設けられた寄生容量の大きさを、他方のコンデンサに並列に設けられた寄生容量の大きさよりも大きくすることで、微小容量を設けることが可能となる。
【0031】
さらに、請求項3に係る発明によれば、一方のコンデンサを構成する電極に接続されている配線層を平行にして、容易に寄生容量を形成することが可能となる。
【0032】
また、請求項4に係る発明によれば、2つのコンデンサの容量比を所望の容量比よりずらして設定することで、演算増幅器の有限DCゲインによる誤差分の補正を行うことが可能になる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係るスイッチトキャパシタ回路である。
【図2】従来技術の説明図である。
【図3】寄生容量の製造方法の説明図である。
【符号の説明】
1 演算増幅器
SW1 スイッチ
SW2 スイッチ
SW3 スイッチ
SW4 スイッチ
SW5 スイッチ
C1 コンデンサ
C2 コンデンサ
C3 微小容量
2a ポリシリコン上層
2b ポリシリコン下層
3a 上層メタル
3b 下層メタル
4 絶縁層
Claims (2)
- 非反転入力端子が基準電位に接続された演算増幅器と、
一端が前記演算増幅器の反転入力端子に夫々接続され、互いに同じ容量値Cを有する第1及び第2のコンデンサと、
前記第1のコンデンサの他端と信号入力端子との間に接続される第1のスイッチと、
前記第2のコンデンサの他端と信号入力端子との間に接続される第2のスイッチと、
前記第1及び第2のコンデンサの一端と基準電位との間に接続される第3のスイッチと、
前記第2のコンデンサの他端と前記基準電位との間に接続される第4のスイッチと、
前記第1のコンデンサの他端と前記演算増幅器の出力端子との間に接続される第5のスイッチと、を備え、
前記演算増幅器が前記第1及び第2のコンデンサを用いて、前記信号入力端子から与えられた入力信号を、前記第1、第2及び第3のスイッチが閉状態となると共に前記第4及び第5のスイッチが開状態となってサンプルし、前記第1、第2及び第3のスイッチが開状態となると共に前記第4及び第5のスイッチが閉状態となって、ホールドして出力するように各スイッチを開閉制御するスイッチトキャパシタ回路であって、
前記コンデンサ対のうちの前記第2のコンデンサに並列に、容量値がαCで表される微小容量の容量素子を設け、
前記αの値が、0.0005以上、0.002以下であることを特徴とするスイッチトキャパシタ回路。 - 請求項1において、
前記第1のコンデンサを構成する電極に接続されている互いに平行な2層の配線層、前記第2のコンデンサを構成する電極に接続されている互いに平行な2層の配線層を、前記第2のコンデンサの電極に接続されている前記配線層間に生じる容量が、前記第1のコンデンサの電極に接続されている前記配線層間に生じる容量よりも大きくなるようにレイアウトされることを特徴とするスイッチトキャパシタ回路。
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