JP4339490B2

JP4339490B2 - 信号処理装置

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Publication number: JP4339490B2
Application number: JP2000124392A
Authority: JP
Inventors: チャールズイースティ，ピーター; アンドリュースコットアンガス，ジェームズ
Original assignee: Sony United Kingdom Ltd
Current assignee: Sony Europe BV United Kingdom Branch
Priority date: 1999-05-06
Filing date: 2000-04-25
Publication date: 2009-10-07
Anticipated expiration: 2020-04-25
Also published as: US6476752B1; GB2349756A; GB2349756B; JP2000341129A; GB9910523D0

Description

【０００１】
【発明の属する技術分野】
本発明は、信号処理装置に関するものである。本発明の好適な実施形態は、デジタル音声信号プロセッサに関するものである。説明の都合上、本明細書では音声（オーディオ）信号処理について述べるが、本発明は、音声信号に限定されるものではない。
【０００２】
【従来の技術】
微分量子化技術を用いてアナログ信号をデジタル信号に変換することは、周知である。微分量子化では、信号をサンプリングし、或るサンプル値と予定したサンプルの値との間の差を量子化している。予定サンプルは、前のサンプルでもよい。
【０００３】
一般原則として、上記の差は量子化してｍビット信号で表すことができる。ただし、ｍは１より大きいか又は１に等しい任意の整数である。
実際におけるｍの通常の値は、１，８及び１６である。ｍ＝１の場合を除き、上記の差は、正負符号のついた数、例えば２の補数によって表される。１ビットの信号は、２つの信号レベルを表す。ビットの数が多ければ多い程、表すレベルの数は多くなる。例えば、８ビットの信号は、２５６のレベルを表す。
【０００４】
１ビットのデジタル音声信号のプロセッサは、例えば英国特許ＧＢ−Ａ−２，３１９，９３１号にて提案されている。そのプロセッサは、デルタ・シグマ変調器（ＤＳＭ）のフィルタ部を含んでいる。１ビットのデジタル信号プロセッサは、音声信号を含む１ビットの出力を発生するが、その信号は、量子化雑音によって容認できないレベルにまでぼやける。その雑音スペクトラムを適当に整形して雑音のできるだけ多くを音声信号帯域の外に置くことが不可欠となる。雑音は、主として音声信号を１ビットに量子化することによって発生する。
【０００５】
ＤＳＭのフィルタ部は、上記の雑音を適当に整形して音声帯域内の雑音をできるだけ少なくするように設計されている。ＤＳＭフィルタ部は一般に、数ある回路の中で少なくとも１個の乗算器と１個の量子化器を含んでいる。乗算器は、ｎビットの係数と上記１ビット信号の積を作る。量子化器は、その積を１ビット信号として再び量子化する。ＤＳＭフィルタ部の他の回路は、一般に遅延素子や加算器を含んでいる。
【０００６】
１ビット信号の処理は、難しい量子化雑音の整形を伴うが、ハードウェアが簡単になる利点がある。例えば、１ビットの乗算器は比較的簡単な回路である。更に、１ビット信号プロセッサは、本来直列構造であって、デジタル技術の長所を保持しながら高品質アナログシステムに近い位相応答及び歪を有するという公知の利点をもつ。
【０００７】
【発明が解決しようとする課題】
本発明の課題は、１ビット信号処理装置の多くの利点を保持しながら量子化雑音を減少させることである。
【０００８】
【課題を解決するための手段】
本発明は、微分量子化されたデジタル信号を使用する信号処理装置であって、
量子化器と、デルタ・シグマ変調器を具える信号プロセッサとを有しており、
上記量子化器は、
アナログ信号を受ける入力と、
第１及び第２の出力と、
上記第１及び第２の出力に結合された夫々の出力を有し、夫々の第１の入力が上記アナログ信号を受ける入力に結合され、夫々の第２の入力の一方は正のインクリメントの半分の基準レベルを受け、その他方は負のインクリメントの半分の基準レベルを受ける第１及び第２の比較器と
を具え、各比較器は、上記アナログ信号が上記第２入力に加えられる基準レベルに比べより正であるか又はより負であるかを示す２値信号を生成し、これにより、上記デジタル信号として、３つの値のみを表す２ビットを有する３値信号で、ビット１１が＋１を表し、ビット００が−１を表し、ビット０１又は１０がゼロを表すものを生成し、
上記プロセッサは、上記３値信号の２つのビットを並列で受ける入力と、上記量子化器から２つのビットが並列に入力された上記３値信号にｎビット（ｎ＞１）の係数を乗じてｎビットの積を生成する係数乗算器とを、上記デルタ・シグマ変調器のフィルタ部に具えており、
上記乗算器は、上記係数のｎビットの各々に対し、該係数のビットを受ける第１の入力及び上記３値信号のビットの一方を受ける第２の入力を有する排他的ＯＲゲートと、該排他的ＯＲゲートの出力を受ける第１の入力及び上記３値信号の２ビットを排他的ＮＯＲゲートと結合したものを受ける第２の入力を有するＡＮＤゲートとを具える信号処理装置を提供する。
【０００９】
このように３つのレベルしか表さない２ビットの３値信号を設けると、雑音対信号比が１ビット信号より良くなり、ＤＳＭフィルタ部を雑音整形のために設計することが容易になる。また、３つのレベルを２ビットで表すことで、好適な実施形態では、１ビット信号プロセッサのＤＳＭフィルタ部の乗算器及び量子化器にごく僅かの修正を施すだけで済む。その修正は、コストを非常に効率的にするものである。
【００１０】
３つのレベルは、ビット１１が＋１を表し、ビット００が−１を表し、ビット０１又は１０がゼロを表すので、２つのビットを伝送する２ビット並列バスの２本の信号線を逆にしても、３値信号によって表される値に影響を与えない点に注目されたい。
【００１１】
本発明で使用する３値信号は、「従来の」２ビット信号のように００，０１，１０，１１の夫々により４つのレベルを表す２ビット信号ではない。それらが表すレベルは、ゼロに関して非対称であり、それらのどれもゼロ自体を表さない。このような従来の２ビット信号を使用する信号プロセッサは、本発明の３値信号を使用する場合より多くのゲートを必要とし、したがって本発明よりコストの効率が落ちる。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明を具体的に説明する。
図１は、本発明の実施例を組込んだ音声信号処理装置のブロック図である。図１において、アナログ信号源１０は、この例ではマイクロホンであって、アナログ音声信号を発生し、増幅器１２で増幅及び／又はレベル調整され、アナログ・デジタル（Ａ／Ｄ）変換器１４に適合したレベルの信号にされる。
【００１５】
Ａ／Ｄ変換器１４は、シグマ・デルタ変換器であって、アナログ信号をサンプリングし、或るサンプル値と予定されたサンプル値との差を表すデジタル信号を生成する。シグマ・デルタ変換器の動作原理は周知であるので、変換器１４については詳述しない。図１の本発明の実施例では、変換器１４は、次の如き３つのアナログ信号レベルのみを表す２ビット信号を発生する量子化器１６（その一例を図２にもっと詳しく示す。）を含む。

【００１６】
したがって、この２ビット信号は３値信号であり、以下３値信号ということにする。この３値信号はサンプル値と予定したものとの差を表すので、レベル＋１，０，−１もまた値の段階的変化とみなしてよい。
変換器１４の出力における３値信号は、２本の信号線上の２ビット並列信号である。
【００１７】
上記３値信号は、信号プロセッサ１８に供給される。この信号プロセッサは、音声信号の振幅／周波数特性を調節するイコライザを含むことがある。信号プロセッサ１８は、音声ミキサでもよい。信号プロセッサ１８は、音声信号の強弱を調整してもよい。これらの機能を果たすために、本例のプロセッサ１８は、ＤＳＭフィルタ部を具えている。ＤＳＭフィルタ部の例は、図４〜８においてもっと詳細に示す。
【００１８】
処理された３値信号は、ブロック１９で示すように、光ディスクレコーダ又はテープレコーダの如き記録装置或いは伝送チャンネルに供給される。
３値信号は、伝送チャンネルから受信されるか又は記録装置から再生されて、プロセッサ１８と類似のもう１つのプロセッサ１１８に供給される。アナログ音声信号を再生するため、処理された３値信号は、デジタル・アナログ（Ｄ／Ａ）変換器１１４でアナログ信号に変換され、増幅器１１２で増幅され、例えばラウドスピーカ１１０によって再生される。
なお、３値信号は、各機能ブロック１４，１８，１９から次のブロックに２ビット並列バスを介して供給される。
【００１９】
図２は、図１のアナログ・デジタル変換器の量子化器１６の概略ブロック図である。この量子化器は、第１及び第２の比較器２０，２２を有する。アナログ信号は、入力２４を介して各比較器に供給される。第１の比較器２０は、アナログ信号の値を基準値（＋１／２）と比較する。アナログ信号値が＋１／２を越える（より正になる）と、第１比較器はロジック（論理値）１を出力し、その他の場合はロジック０を出力する。第２の比較器２２は、アナログ信号の値を基準値（−１／２）と比較する。アナログ信号の値が−１／２を越える（より正になる）と、第２比較器はロジック１を出力し、その他の場合はロジック０を出力する。
【００２０】
このようにして、次表に従った２ビット３値信号が生成される。図３は、このようなアナログ信号の量子化を説明する図である。

【００２１】
上記の２ビット３値信号は、正負の符号ビットをもたない。それは、連続する信号サンプル間に変化がないことを表す値０１（又は１０）をもつ。それはまた、００及び１１がゼロの両側における等しいインクリメントを表し、また、ゼロの両側に同数（１つ）のレベルが存在するという意味において対称である。この３値信号は、２本の信号線を逆にしても影響を受けない点が特徴である。−１が００により、＋１が１１により表されるから、信号線を入れ替えても信号の値は変化しない。また、０値は同じような０１及び１０によって表されるから、信号線を入れ替えても信号値は変化しない。
【００２２】
上記３値信号には他の利点がある。それは、１ビット信号に比べて雑音対信号比がよく、高周波量子化雑音が少ないので、余計なハードウェアのコストが極めて少ないという１ビット信号の長所を保持しつつプロセッサ１８のフィルタ部を設計することがより簡単になる。高周波雑音が減少すれば、フィルタのカスケード接続がもっと簡単になることが分かるであろう。それはまた、４つのレベルを表す２ビット信号に比べてハードウェアのコストが低下する利点をもつ。
【００２３】
図４は、ＤＳＭのフィルタ部の例を示す概略ブロック図である。この図は、プロセッサ１８又は１１８に用いられる一般化されたｍ次フィルタ部の例を示す。このフィルタ部は、入力３値信号Ｘ（ｎ）用の２ビット並列入力バス２と、処理された３値信号Ｙ（ｎ）出力用の２ビット並列出力バス５とを有する。フィルタの次数ｍは、１か又はそれより大きくてもよい。
上記フィルタ部は、ｍ個の積分セクションと最終セクションとを具えている。ビットはすべて、公知のクロック装置（図示せず）によってフィルタ部を通じてクロックされている。
【００２４】
出力信号Ｙ（ｎ）は、最終段で量子化器Ｑによって生成される。量子化器Ｑの一例を図７に示す。量子化器Ｑは、その入力におけるｎビット信号を下記の如き３値信号として再量子化する。

積分セクションは、乗算器Ａ１〜Ａ６及びＣ１〜Ｃ６を含む。適当な乗算器の一例を図６に示す。
【００２５】
最初の積分セクションは、入力２に接続された第１の係数乗算器Ａ１と、量子化器Ｑの出力５に接続された第２の係数乗算器Ｃ１と、これら乗算器Ａ１及びＣ１の出力を加算する加算器６１と、加算器６１の出力を積分する積分器７１とを具える。積分器は、１サンプル期間の遅延を行う。係数乗算器Ａ１，Ｃ１は、３値信号にｐビットの係数Ａ１及びＣ１を乗じる。
【００２６】
ｍ−１個の中間の積分セクションも、夫々同様に、入力２に接続された第１の係数乗算器Ａ２，‥‥‥，Ａ５と、量子化器Ｑに接続された第２の係数乗算器Ｃ２，‥‥‥，Ｃ５と、加算器６２，‥‥‥，６５と、積分器７２，‥‥‥，７５とを具える。加算器６２〜６５の各々は、係数乗算器Ａ及びＣの出力の外に前段の積分器の出力を受ける。
【００２７】
最終セクションは、入力２に接続された係数乗算器Ａ６と、加算器６６と、量子化器Ｑとを具える。加算器６６は、前段の積分器７５即ち遅延素子の出力と、乗算器Ａ６とに接続される。
図４のフィルタ部はまた、フィードバック乗算器α，β，γをも具える。乗算器αは、積分器７２の出力に係数のαを乗じ、その積を加算器６２にフィードバックする。乗算器βは、積分器７４の出力に係数βを乗じ、その積を加算器６４にフィードバックする。乗算器γは、積分器７５の出力に係数γを乗じ、その積を乗算器６５にフィードバックする。
【００２８】
乗算器α，β，γは、フィルタ部に、例えばチェビシェフ特性を与えることを可能とする。これらは、他の特性が要求される場合は、省略してもよい。
係数Ａ１〜Ａ６，Ｃ１〜Ｃ６及びα，β，γをすべて指定することにより、フィルタに一定の特性を与えることができる。
係数Ａ１〜Ａ６は、フィルタ部の利得を調整するもので、可変であってもよい。係数Ａ１〜Ａ６が可変の場合、係数発生器４０を設けて制御信号４１により係数を制御する。係数発生器４０は、マイクロコンピュータを具えてもよい。以下の説明の都合上、乗算器α，β，γは省略されていると仮定する。
【００２９】
図４のフィルタ部は、信号ミキサとして動作するように一部変更してもよい。図５は、図４のＤＳＭをミキサ用に変形したものを示す概略ブロック図である。中間セクションの１つを示す図５において、各積分セクション及び最終セクションは、乗算器Ａ（これは、第１の３値音声信号を受けるための入力２に接続されている。）の外に、第１の音声信号と混合すべき第２の３値音声信号を受けるためのもう１つの入力２２に接続された追加乗算器Ｂを有する。この乗算器Ｂは、そのセクションの加算器６に接続される。
【００３０】
乗算器Ａ及びＢは、第１及び第２の音声信号に係数Ａ及びＢを乗じ、信号のミキシングを行う。係数Ａ及びＢは、可変ミキシングを行うため可変であるのがよい。
係数Ａ１〜Ａ６及び係数Ｃ１〜Ｃ６並びに与えられることがある係数Ｂ及び／又はα，β，γは、当業者に公知の方法により選定して所望の音声信号処理特性を与えることができる。これらの係数はまた、量子化雑音を整形し、音声信号の周波数帯域内でそれが最小となるように選定しなければならない。
【００３１】
例えば、係数Ａ，Ｃ及びＢ（与えられた場合）は、
ａ）所望のフィルタ特性、例えば雑音整形機能のＺ変換Ｈ（Ｚ）を見出すこと、及び
ｂ）Ｈ（Ｚ）を係数に変換すること
によって選定することができる。
【００３２】
これは、Journal of Audio Engineering Society,Volume 39, No.7/8,1991 July/August 所載のR.W.Adams らによる論文“Theory and Practical lmplementation of a Fifth Order Sigma-Dlta A/D Converter ”に記載された方法と当業者の知識を用いて行うことができる。参考までに、係数Ａ及びＣの計算の一方法の概略を本明細書の終わりに付記しておく。
【００３３】
乗算器Ａ，Ｂ，Ｃは、２ビットの３値数にｎビットの係数（ｎ＞２）を乗じてｎビットの数を生成する。加算器６は、当業者に公知の適当なｎビット加算器である。遅延素子Ｚ^-1もまた、当業者に公知の適当な素子である。
乗算器Ａ，Ｂ又はＣとして適当な回路の例を図６に示す。ここで、係数をｎビットの２の補数と仮定する。これらの乗算器は、２ビットの３値信号にｎビットの係数を乗算する。
【００３４】
２ビット３値信号は、＋１，０，−１を表す。係数がＮの場合、乗算器の積は、３値信号の値に応じて＋Ｎ，０又は−Ｎとなる。
図６は、一例として４ビットの乗算器を示す。４ビットの２の補数Ｎに３値信号を乗じる場合、３値信号が０を表す０１か１０であれば、その出力は０となることに注目されたい。３値信号が＋１を表す１１であれば、その出力は係数Ｎで変わらない。３値信号が−１を表す００であれば、その出力は該係数の符号が反転したものとなる。
【００３５】
上記乗算器は排他的ＯＲゲート６２を有し、該ゲートは、第１の入力に係数Ｎの各ビットを受ける。該ゲート６２の第２の入力は、インバータ６６を介して３値信号のビットのどちらか一方を共通に受ける。
ｎ個の排他的ＯＲゲートの出力は、ｎ個のＡＮＤゲート６４の夫々の第１入力に接続される。ＡＮＤゲートの第２入力は、３値信号の２ビットを受ける排他的ＮＯＲゲート６０の出力に共通に接続される。排他的ＮＯＲゲート６０は、次のような真理表を有する。

【００３６】
よって、３値信号が０を表す０１，１０の場合、ＡＮＤゲートの出力は、排他的ＯＲゲートの出力に関係なく、すべて論理値０である。ここで、００００は、ゼロに対する２の補数の表示である。３値信号が−１（００）又は＋１（１１）を表す場合、ＡＮＤゲート６４の出力は、排他的ＯＲゲート６２の出力によって決まる。
排他的ＯＲゲートは、次のような真理表を有する。

【００３７】
該ゲートへの一方の入力が論理値１のとき、その出力は、他方の入力ビットの反転したものとなる。該ゲートへの一方の入力が論理値０のとき、その出力は、他方の入力ビットとなる。
したがって、３値信号が１１（＋１）の場合、インバータ６６は、２つのビットの一方を０に反転し、ゲート６２は、係数Ｎのビットをそのまま、即ち２の補数Ｎを出力する。
３値信号が００（−１）の場合、ゲート６２は、係数Ｎの反転されたビットを出力する、即ち１の補数を生成する。
【００３８】
１の補数は、２の補数に十分近似したものと見なされるが、本発明の好適な実施例では、それに「１」を加えて本当の２の補数に変換する。図４又は５の例では、フィルタの各セクションはｐビットの加算器６を含んでいる。値００（−１）が現れると、図６の乗算器のＮＯＲゲート６５がこれを検出し、００（−１）に応答して論理値１を生成する。よって、ＮＯＲゲート６５が生成する論理値「１」は、１０進法の−１の存在を示す。これを図４又は５では「ｎｅｇ」で示す。ＮＯＲゲートの出力「１」は、図５の段の加算器６の桁上げ入力に供給される。図４又は５のＤＳＭの場合、すべての乗算器Ａ，Ｂ及びＣは、３値信号で動作し、００（−１）に応答して１の補数を「ｎｅｇ」信号と共に生成し、関連する加算器は１の補数を２の補数に変換するものとする。
【００３９】
図７は、図４の量子化器Ｑの例を示す。この量子化器は、その入力に、例えば４ビットの２の補数を受け取る。２の補数が正（ゼロを含む）の場合、ＭＳＢは常にゼロであり、２の補数が負の場合、ＭＳＢは常に１である。
値が＋４〜＋７の場合、次のＭＳＢは１であり、値が０〜＋３の場合、次のＭＳＢはゼロである。値が−１〜−３の場合、次のＭＳＢは１であり、値が−４〜−８の場合、次のＭＳＢはゼロである。
【００４０】
したがって、量子化器は、ＭＳＢ及び次のＭＳＢを受けるために接続された２本の信号線と、２の補数のＭＳＢを反転するためのインバータとを具える。４ビットの数の他のビットは、接続されない（Ｎ／Ｃ）。

【００４１】
図１の例のデジタル・アナログ変換器１１４は、２ビットの３値信号を受け、これをアナログ信号に変換する。しかし、変換器１１４は、図８及び９に示す本発明の他の実施例の説明から分かるように、１ビット信号を受けることもできる。
図８は、図４のＤＳＭを簡略化したＤＳＭを示す。それは、ｑビット信号を受ける入力と、ｒビット信号を出力する量子化器Ｑと、複数のセクションとを具える。図４を参照して更に詳細に述べる。
【００４２】
ｑビット入力信号は１ビットの信号でよく、ｒビット出力信号は、本発明による３値信号でもよい。或いは、ｑビット入力信号が３値信号で、ｒビット出力信号が１ビット信号でもよい。更にまた、図４を参照して述べたように、両方が３値信号でもよい。入力及び出力信号は、独立しているので異なる形式のものでよい。これらは共に、加算器及び乗算器によってｎビットの２の補数に変換されてから、ＤＳＭの各段の加算器で結合される。ｒビット出力信号は、量子化器Ｑの選択によって決まる。
【００４３】
図９は、カスケードされた、即ち直列に接続された複数のＤＳＭ９０，９１，９２を示す。最終のＤＳＭ９２は、Ｄ／Ａ変換器１１４に接続される。図９の例では、最終ＤＳＭは、３値信号を受け１ビット信号を変換器１１４に出力する。前段のＤＳＭ９０及び９１は、この例では３値信号を受け３値信号を出力する。最初のＤＳＭ９０は、変形例として、１ビット信号を受ける３値信号を出力することもできよう。カスケード接続されたＤＳＭにおいて３値信号を用いると、１ビット信号に比べて高周波雑音含有量が減少するので、雑音の増加による不安定性の問題が軽減される。
【００４４】
以上、４ビット係数を例として本発明の実施形態を説明したが、本発明は４ビット係数に限定されない。係数は、１より大きい、好ましくは１より遙かに大きい任意の適当な数のビットを有するものでよい。
図４，５及び８のフィルタ部は例示的なものにすぎず、構成が異なる他の種類のフィルタ部を使用してもよい。ＤＳＭフィルタ部の多くの他の構成が当業者に知られており、これらは本発明の範囲内に入るものである。
信号源は、任意の適当なアナログ信号源でよい。音声信号の信号源としては、アナログ・ディスク又はテープレコードがある。
【００４５】
【発明の効果】
本発明の効果については、既に繰返し述べたので重複記載を省略する。
【００４６】
係数の計算について
５次のＤＳＭを解析して所望のフィルタ特性の係数を計算する手順の概要を述べる。
ａ〜ｆ及びＡ〜Ｅの係数、加算器６及び積分器７を有する５次ＤＳＭを図１０に示す。各積分器７は１単位遅延を与える。積分器の出力は、左から右へｓ〜ｗで示す。ＤＳＭへの入力は、信号ｘ〔ｎ〕である。ただし、〔ｎ〕はクロックされる一連のサンプル列内の１サンプルを示す。量子化器Ｑへの入力は、ＤＳＭの出力信号でもあるｙ〔ｎ〕で示される。これの解析は、量子化器Ｑを、処理された信号にランダムノイズを加える単なる加算器であると仮定したモデル動作に基く。したがって、この解析では量子化器は無視する。
【００４７】
信号ｙ〔ｎ〕＝ｆｘ〔ｎ〕＋ｗ〔ｎ〕、即ちサンプル〔ｎ〕における出力信号ｙ〔ｎ〕は、入力信号ｘ〔ｎ〕に係数ｆを乗じたものに前段の積分器７の出力ｗ〔ｎ〕を足したものである。
同じ原理を積分器７の各出力信号に適用すると、方程式の組１が得られる。
ｙ〔ｎ〕＝ｆｘ〔ｎ〕＋ｗ〔ｎ〕
ｗ〔ｎ〕＝ｗ〔ｎ−１〕＋ｅｘ〔ｎ−１〕＋Ｅｙ〔ｎ−１〕＋ｖ〔ｎ−１〕
ｖ〔ｎ〕＝ｖ〔ｎ−１〕＋ｄｘ〔ｎ−１〕＋Ｄｙ〔ｎ−１〕＋ｕ〔ｎ−１〕
ｕ〔ｎ〕＝ｕ〔ｎ−１〕＋ｃｘ〔ｎ−１〕＋Ｃｙ〔ｎ−１〕＋ｔ〔ｎ−１〕
ｔ〔ｎ〕＝ｔ〔ｎ−１〕＋ｂｘ〔ｎ−１〕＋Ｂｙ〔ｎ−１〕＋ｓ〔ｎ−１〕
ｓ〔ｎ〕＝ｓ〔ｎ−１〕＋ａｘ〔ｎ−１〕＋Ａｙ〔ｎ−１〕
【００４８】
これらの方程式を当業者に周知のＺ変換方程式に変換すると、方程式の組２が得られる。
Ｙ〔ｚ〕＝ｆＸ〔ｚ〕＋Ｗ〔ｚ〕
Ｗ（ｚ)(１−ｚ^-1）＝ｚ^-1（ｅｘ（ｚ）＋ＥＹ（ｚ）＋Ｖ（ｚ））
Ｖ（ｚ)(１−ｚ^-1）＝ｚ^-1（ｄＸ（ｚ）＋ＤＹ（ｚ）＋Ｕ（ｚ））
Ｕ（ｚ)(１−ｚ^-1）＝ｚ^-1（ｃＸ（ｚ）＋ＣＹ（ｚ）＋Ｔ（ｚ））
Ｔ（ｚ)(１−ｚ^-1）＝ｚ^-1（ｂＸ（ｚ）＋ＢＹ（ｚ）＋Ｓ（ｚ））
Ｓ（ｚ)(１−ｚ^-1）＝ｚ^-1（ａＸ（ｚ）＋ＡＹ（ｚ））
【００４９】
Ｚ変換方程式を解いてＸ（Ｚ）の単一関数としてのＹ（Ｚ）を得ることができる（方程式３）。

【００５０】
これは、次の方程式（方程式４）の右側に示すように書き直せる。このＤＳＭの所望送達関数は、次の方程式の左側に与えられる直列形式

で表すことができる。これは方程式４の右側と等しい。

【００５１】
方程式４を解くことにより、係数α₀〜α₅から係数ｆ〜ａを、係数β₀〜β₅から係数Ｅ〜Ａを次のようにして得ることができる。ただし、係数α_n及びβ_nは、公知の如く所望の伝達関数を与えるように選定する。
ｆは分子における唯一のＺ⁰項であるから、ｆ＝α₀である。
それから、α₀（１−Ｚ^-1）⁵項を左側の分子から減算してα₀＋α₁Ｚ^-1‥‥‥＋α₅Ｚ^-5−α₀（１−Ｚ^-1）⁵を得、これを再計算する。
【００５２】
同様に、ｆ（１−Ｚ^-1）⁵を右側の分子から減算する。ｅは唯一のＺ^-1項なので、再計算された左側の分子における対応するα₁と等しい。
この過程は、分子におけるすべての項について繰返される。
この過程は、分母におけるすべての項について繰返される。
【図面の簡単な説明】
【図１】本発明の実施例を組込んだ音声信号処理装置のブロック図である。
【図２】図１の装置のアナログ・デジタル変換器の量子化器の概略ブロック図である。
【図３】アナログ信号の量子化を説明する図である。
【図４】ＤＳＭフィルタ部の例を示す概略ブロック図である。
【図５】ミキサとして用いる図４のＤＳＭの変形を示す概略ブロック図である。
【図６】図４又は５のＤＳＭの係数乗算器のブロック図である。
【図７】図４又は５のＤＳＭの再量子化器のブロック図である。
【図８】ＤＳＭの簡略化した例を示すブロック図である。
【図９】カスケード接続されたＤＳＭのブロック図である。
【図１０】５次ＤＳＭの例を示すブロック図である。
【符号の説明】
２４‥‥アナログ信号を受ける入力、２６，２８‥‥第１及び第２の出力、２０，２２‥‥第１及び第２の比較器、１６‥‥量子化器、１８，１１８‥‥信号プロセッサ、６２，６４‥‥係数乗算器、６２‥‥排他的ＯＲゲート、６４‥‥ＡＮＤゲート、６０‥‥排他的ＮＯＲゲート、６５‥‥ＮＯＲゲート、６‥‥加算器、９０〜９２‥‥‥ＤＳＭ

Claims

微分量子化されたデジタル信号を使用する信号処理装置であって、
量子化器と、デルタ・シグマ変調器を具える信号プロセッサとを有しており、
上記量子化器は、
アナログ信号を受ける入力と、
第１及び第２の出力と、
上記第１及び第２の出力に結合された夫々の出力を有し、夫々の第１の入力が上記アナログ信号を受ける入力に結合され、夫々の第２の入力の一方は正のインクリメントの半分の基準レベルを受け、その他方は負のインクリメントの半分の基準レベルを受ける第１及び第２の比較器と
を具え、各比較器は、上記アナログ信号が上記第２入力に加えられる基準レベルに比べより正であるか又はより負であるかを示す２値信号を生成し、これにより、上記デジタル信号として、３つの値のみを表す２ビットを有する３値信号で、ビット１１が＋１を表し、ビット００が−１を表し、ビット０１又は１０がゼロを表すものを生成し、
上記プロセッサは、上記３値信号の２つのビットを並列で受ける入力と、上記量子化器から２つのビットが並列に入力された上記３値信号にｎビット（ｎ＞１）の係数を乗じてｎビットの積を生成する係数乗算器とを、上記デルタ・シグマ変調器のフィルタ部に具えており、
上記乗算器は、上記係数のｎビットの各々に対し、該係数のビットを受ける第１の入力及び上記３値信号のビットの一方を受ける第２の入力を有する排他的ＯＲゲートと、該排他的ＯＲゲートの出力を受ける第１の入力及び上記３値信号の２ビットを排他的ＮＯＲゲートと結合したものを受ける第２の入力を有するＡＮＤゲートとを具える
信号処理装置。
上記プロセッサは更に、上記３値信号の２ビットとのＮＯＲ結合を形成してビット００を検出するＮＯＲゲートと、該ＮＯＲゲートの出力を上記乗算器の出力に加算する加算器とを具える
請求項１の装置。
上記プロセッサは、上記ｎビットの積を再量子化する再量子化器を含む
請求項１又は２の装置。
上記再量子化器は、上記ｎビットの積を３値信号として再量子化するものである
請求項３の装置。
上記再量子化器は、上記ｎビット信号積の２個の最上位ビットを選択し、選択したビットのうち最上位のものを反転する
請求項４の装置。
上記再量子化器は、上記ｎビット積を１ビット信号として再量子化するものである
請求項３の装置。