JP4333248B2 - Self-scanning light emitting element array chip and optical writing head - Google Patents

Description

本発明は、自己走査型発光素子アレイチップおよび光書込みヘッドに関する。   The present invention relates to a self-scanning light emitting element array chip and an optical writing head.

多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用ＩＣと組み合わせて光書込みヘッド等の光書込みヘッドとして利用されている。本発明者らは、発光素子アレイの構成要素としてＰＮＰＮ構造を持つ３端子発光サイリスタに注目し、発光点の自己走査が実現できることを既に特許出願（特許文献１，２，３，４参照）し、光プリンタ用ヘッドとして実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイ（ＳＬＥＤ）を作製できること等を示した。   A light emitting element array in which a large number of light emitting elements are integrated on the same substrate is used as an optical writing head such as an optical writing head in combination with a driving IC. The inventors have paid attention to a three-terminal light-emitting thyristor having a PNPN structure as a constituent element of the light-emitting element array, and have already filed a patent application (see Patent Documents 1, 2, 3, and 4) that self-scanning of the light-emitting point can be realized. It has been shown that it is easy to mount as an optical printer head, that the light emitting element pitch can be made fine, and that a compact self-scanning light emitting element array (SLED) can be produced.

さらに本発明者らは、スイッチ素子（発光サイリスタ）アレイをシフト部として、発光部である発光素子（発光サイリスタ）アレイと分離した多点点灯型の自己走査型発光素子アレイを提案している（特許文献５参照）。
特開平１−２３８９６２号公報 特開平２−１４５８４号公報 特開平２−９２６５０号公報 特開平２−９２６５１号公報 特許第２６８３７８１号公報 Furthermore, the present inventors have proposed a multi-point lighting type self-scanning light-emitting element array separated from a light-emitting element (light-emitting thyristor) array that is a light-emitting part using a switch element (light-emitting thyristor) array as a shift part ( (See Patent Document 5).
JP-A-1-238996 Japanese Patent Laid-Open No. 2-14584 Japanese Patent Laid-Open No. 2-92650 JP-A-2-92651 Japanese Patent No. 2683781

図１に、この多点点灯型の自己走査型発光素子アレイチップの等価回路図を示す。この自己走査型発光素子アレイは、サイリスタＴ₁ ，Ｔ₂ ，Ｔ₃ ，…を含むシフト部１と、サイリスタＬ₁ ，Ｌ₂ ，Ｌ₃ ，…を含む発光部２とを備えている。シフト部の構成は、ダイオード接続を用いている。すなわち、サイリスタのゲート間は、ダイオードＤ₁ ，Ｄ₂ ，…で結合されている。Ｖ_GAは電源であり、電源配線１１７から負荷抵抗Ｒ_L を経て各シフト部サイリスタのゲートに接続されている。また、奇数番目のシフト部サイリスタのゲートは、対応する発光部サイリスタのゲートにも接続される。シフト部サイリスタＴ₁ のゲートは、電流制限用抵抗Ｒ_S を経て画像データφ_S 入力端子に接続されている。シフト部サイリスタのカソードは、電流制限用抵抗Ｒ１，Ｒ２をそれぞれ経て、交互に２本の転送用クロックパルスφ１，φ２配線２１０，２１１に接続されている。 FIG. 1 shows an equivalent circuit diagram of this multi-point lighting type self-scanning light emitting element array chip. This self-scanning light emitting element array includes a shift unit 1 including thyristors T ₁ , T ₂ , T ₃ ,... And a light emitting unit 2 including thyristors L ₁ , L ₂ , L ₃ ,. The configuration of the shift unit uses a diode connection. That is, the gates of the thyristors are coupled by the diodes D ₁ , D ₂ ,. _VGA is a power supply, and is connected from the power supply wiring 117 to the gate of each shift unit thyristor via the load resistance R _L. The gates of the odd-numbered shift unit thyristors are also connected to the gates of the corresponding light emitting unit thyristors. The gate of the shift unit thyristor T ₁ is connected to the image data φ _S input terminal via the current limiting resistor R _S. The cathode of the shift unit thyristor is connected to two transfer clock pulse φ1, φ2 wirings 210, 211 alternately through current limiting resistors R1, R2, respectively.

発光部サイリスタのカソードは、電流制限用抵抗Ｒ_I を経て、発光信号φ_I 配線２１５に接続されている。 The cathode of the light emitting unit thyristor is connected to the light emission signal φ _I wiring 215 via the current limiting resistor R _I.

図１では、クロックパルスは２相φ１，φ２であるが、３相以上でもよい。一般に、多点点灯型自己走査型発光素子アレイにおいてクロックパルスをＭ相とした場合、Ｍ個おきにしか発光部サイリスタが存在しないため、１画素あたり、Ｍ＋１個の発光部サイリスタが必要となり、集積度を高めにくかった。また、シフト部サイリスタは、Ｍ個おきにしかデータが書き込めないため、データ転送が遅いという問題点があった。   In FIG. 1, the clock pulse has two phases φ1 and φ2, but may have three or more phases. In general, in a multi-point lighting self-scanning light emitting element array, when the clock pulse is set to M phase, there are only M light emitting unit thyristors for every M, so that M + 1 light emitting unit thyristors are required per pixel and integrated. It was difficult to increase the degree. Further, the shift unit thyristor has a problem that data transfer is slow because data can be written only every M pieces.

さらに、この多点点灯型自己走査型発光素子アレイを光プリンタヘッドとして使う場合、自己走査型発光素子アレイチップを搭載した基板と駆動回路基板とを分離した構造とすると、１チップあたり１本の画像データφ_S 配線をチップ搭載基板から取り出さなければならない。例えば、Ｍ＝４のチップを６０個使った光プリンタヘッド（１２００ｄｐｉ，２５６発光点のチップ６０個で、Ａ３用ヘッドの大きさに相当）では、データφ_S 配線が６０本、その他の駆動配線７本（φ１〜φ４，Ｖ_GA，ＧＮＤ，φ_I ）の併せて６７本の配線が必要である。 Further, when this multi-point lighting type self-scanning light-emitting element array is used as an optical printer head, if the substrate on which the self-scanning light-emitting element array chip is mounted and the driving circuit board are separated, one piece per chip is used. Image data φ _S wiring must be taken out from the chip mounting substrate. For example, in an optical printer head using 60 M = 4 chips (1200 dpi, 60 chips with 256 light emitting points, corresponding to the size of the head for A3), 60 data φ _S wirings and other driving wirings seven _{(φ1~φ4, V GA, GND,} φ I) is required 67 wires together of.

また、この多点点灯型自己走査型発光素子アレイは、全発光点が同時に点灯できる構造となっているため、１チップ２５６発光点が全点灯した場合、各発光点に電流が１０ｍＡずつ流れると、発光信号φ_I 配線には２．５６Ａの電流が流れることとなり、φ_I 配線は相当の電流容量が必要である。また、ヘッドとしても、６０チップで１５０Ａであり、φ_I 配線を駆動するドライバはやはり相当な駆動能力を要する。 In addition, since this multi-point lighting type self-scanning light emitting element array has a structure in which all the light emitting points can be turned on at the same time, when all the light emitting points of one chip 256 are turned on, a current of 10 mA flows through each light emitting point. Thus, a current of 2.56 A flows through the light emission signal φ _I wiring, and the φ _I wiring requires a considerable current capacity. Also, the head is 150 A with 60 chips, and the driver for driving the φ _I wiring still requires considerable driving capability.

本発明の目的は、画像データの転送速度が速い自己走査型発光素子アレイチップを提供することにある。   An object of the present invention is to provide a self-scanning light emitting element array chip having a high image data transfer rate.

本発明の他の目的は、光書込みヘッドの配線数を少なくすることのできる自己走査型発光素子アレイチップを提供することにある。   Another object of the present invention is to provide a self-scanning light emitting element array chip capable of reducing the number of wirings of an optical writing head.

本発明の他の目的は、発光点の全部が同時に点灯することのない構造の自己走査型発光素子アレイチップを提供することにある。   Another object of the present invention is to provide a self-scanning light emitting element array chip having a structure in which all of the light emitting points do not light simultaneously.

本発明の他の目的は、上記のような自己走査型発光素子アレイチップを用いた光書込みヘッドを提供することにある。   Another object of the present invention is to provide an optical writing head using the self-scanning light emitting element array chip as described above.

本発明の他の目的は、上記の自己走査型発光素子アレイチップおよび光書込みヘッドの駆動方法を提供することにある。   Another object of the present invention is to provide a driving method of the self-scanning light emitting element array chip and the optical writing head.

本発明の他の目的は、上記の光書込みヘッドを用いた光プリンタを提供することにある。   Another object of the present invention is to provide an optical printer using the above optical writing head.

本発明の代表的な自己走査型発光素子アレイチップは、Ｐ個（Ｐは整数）の第１の３端子発光サイリスタを１次元に配列し、隣接する第１のサイリスタのゲートをダイオードで互いに接続し、各ゲートをゲート負荷抵抗を介して電源配線に接続し、各第１のサイリスタのアノード／カソードを、Ｍ相（Ｍは２以上の整数）のクロックパルスを与えるＭ本のクロックパルス配線に、抵抗を介して位相を１つずつずらして接続し、１番目の第１のサイリスタのゲートに画像データ入力端子を接続したシフト部と、Ｐ個の第２の３端子発光サイリスタを１次元に配列し、各第２のサイリスタのゲートを、前記シフト部の対応する第１のサイリスタのゲートに接続し、前記Ｐ個の第２のサイリスタを、連続するＰ／Ｎ個ずつのＮ個のグループに分け、Ｎ本の発光信号線に対し、ｎ番目のグループ（１≦ｎ≦Ｎ）の各第２のサイリスタのアノード／カソードを、抵抗を介してｎ番目の発光信号配線に接続した発光部とを備える。   In a typical self-scanning light emitting element array chip of the present invention, P (P is an integer) first three-terminal light emitting thyristors are arranged one-dimensionally, and the gates of adjacent first thyristors are connected to each other by a diode. Then, each gate is connected to a power supply wiring through a gate load resistor, and the anode / cathode of each first thyristor is connected to M clock pulse wirings that supply M-phase (M is an integer of 2 or more) clock pulses. A shift unit in which the phase is shifted one by one through a resistor and an image data input terminal is connected to the gate of the first first thyristor, and P second three-terminal light-emitting thyristors are one-dimensionally arranged. Arranged, connecting the gates of the second thyristors to the gates of the corresponding first thyristors of the shift unit, and connecting the P second thyristors to N groups of P / N in succession. Divided into To the light-emitting signal lines, and a light emitting portion for the anode / cathode of the second thyristor of the n-th group (1 ≦ n ≦ N), connected to the n-th light emitting signal lines via a resistor.

本発明の代表的な光書込みヘッドは、１次元に配列された自己走査型発光素子アレイチップと、前記全てのチップの電源配線が接続される１本の共通電源配線と、前記全てのチップの第１の発光信号配線が接続される１本の第１の共通発光信号配線と、前記全てのチップの第２の発光信号配線が接続される１本の第２の共通発光信号配線と、前記複数個のチップを、連続するＱ個ずつのブロックに分け、各ブロックのチップのＭ本のクロックパルス配線が位相を１つずつずらして接続されるＭ本の共通クロックパルス配線と、各ブロックの全てのチップの画像データ入力端子がそれぞれ接続される複数本の共通データ配線とを備える。   A typical optical writing head of the present invention includes a self-scanning light emitting element array chip arranged in a one-dimensional manner, one common power supply wiring to which power supply wirings of all the chips are connected, and all of the chips. One first common light emission signal line to which the first light emission signal line is connected, one second common light emission signal line to which the second light emission signal lines of all the chips are connected, and A plurality of chips are divided into consecutive Q blocks, and M common clock pulse wirings, in which M clock pulse wirings of the chips of each block are connected one by one in phase, and each block And a plurality of common data lines to which the image data input terminals of all the chips are respectively connected.

本発明によれば、画像データの転送速度が速く、かつ全部の発光点が同時に発光することのない自己走査型発光素子アレイチップを提供することができ、さらには、光プリンタヘッドの配線数を少なくすることのできる自己走査型発光素子アレイチップを提供することができる。   According to the present invention, it is possible to provide a self-scanning light-emitting element array chip that has a high image data transfer speed and that does not emit all the light emitting points simultaneously. A self-scanning light-emitting element array chip that can be reduced can be provided.

以下、本発明の実施例を、図面を参照して説明する。   Embodiments of the present invention will be described below with reference to the drawings.

本実施例の２５６発光点の自己走査型発光素子アレイチップの等価回路を図２に示す。４相クロックパルスφ１，φ２，φ３，φ４を用いる例である。図からわかるように、シフト部サイリスタＴと発光部サイリスタＬとは１対１に対応している。図中１は、シフト部を構成する１単位を示し、サイリスタ４１，抵抗４２，４４，ダイオード４３よりなり、２は発光部を構成する１単位を示し、サイリスタ４５，抵抗４６よりなる。また図中、１７は電源Ｖ_GA端子，１４はデータφ_S 入力端子、１０はクロックパルスφ１端子、１１はクロックパルスφ２端子、１２はクロックパルスφ３端子、１３はクロックパルスφ４端子、１８はＧＮＤ端子である。４７は、データφ_S 入力端子１４に接続された電流制限用抵抗である。 FIG. 2 shows an equivalent circuit of the self-scanning light emitting element array chip having 256 light emitting points in this embodiment. In this example, four-phase clock pulses φ1, φ2, φ3, and φ4 are used. As can be seen from the figure, the shift unit thyristor T and the light emitting unit thyristor L have a one-to-one correspondence. In the figure, 1 indicates one unit constituting the shift unit, which is composed of a thyristor 41, resistors 42 and 44, and a diode 43, and 2 indicates one unit constituting a light emitting unit, which is composed of a thyristor 45 and a resistor 46. Also in the figure, the power supply V _GA terminal 17, the data phi _S input terminal 14, the clock pulse φ1 terminal 10, a clock pulse φ2 terminals 11, 12 clock pulses φ3 terminal, a clock pulse φ4 pin 13, 18 GND Terminal. Reference numeral 47 denotes a current limiting resistor connected to the data φ _S input terminal 14.

φ_I 配線は、中央で左右に分かれている。左側のφ_I 配線を２１５で、右側のφ_I 配線を２１６で示す。これら配線は、左側のφ_I Ｌ端子１５，右側のφ_I Ｒ端子１６にそれぞれ接続されている。 φ _I wiring is divided into left and right in the middle. The left φ _I wiring is indicated by 215, and the right φ _I wiring is indicated by 216. These wirings are connected to the left φ _I L terminal 15 and the right φ _I R terminal 16, respectively.

図１のチップを、ｐ型基板上のＰＮＰＮ構造で実現した構造を、図３，図４に示す。図３は、チップの平面図、図４（Ａ），（Ｂ）は、１対１に対応しているシフト部の１単位と発光部の１単位とを示す平面図およびＸ−Ｘ線断面図である。   A structure in which the chip of FIG. 1 is realized by a PNPN structure on a p-type substrate is shown in FIGS. FIG. 3 is a plan view of the chip, and FIGS. 4A and 4B are a plan view and a cross-sectional view taken along line XX showing one unit of the shift unit and one unit of the light emitting unit corresponding one-to-one. FIG.

この自己走査型発光素子アレイチップは、ｐ型ＧａＡｓ基板３０上に、ｐ型ＧａＡｓアノード層３１，ｎ型ＧａＡｓゲート層３２，ｐ型ＧａＡｓゲート層３３，ｎ型ＧａＡｓカソード層３４が順次積層されて、ＰＮＰＮ構造を形成している。図中、３５はｎ型用オーミック電極、３６はｐ型用オーミック電極、３７は裏面電極である。   In this self-scanning light emitting element array chip, a p-type GaAs anode layer 31, an n-type GaAs gate layer 32, a p-type GaAs gate layer 33, and an n-type GaAs cathode layer 34 are sequentially stacked on a p-type GaAs substrate 30. PNPN structure is formed. In the figure, 35 is an n-type ohmic electrode, 36 is a p-type ohmic electrode, and 37 is a back electrode.

図２の自己走査型発光素子アレイチップを駆動する駆動波形の一例を、図５〜図８に示す。図５，図６，図７，図８の順に波形が連続している。   Examples of drive waveforms for driving the self-scanning light emitting element array chip of FIG. 2 are shown in FIGS. The waveforms are continuous in the order of FIG. 5, FIG. 6, FIG. 7, and FIG.

画像データφ_S を、クロックパルスφ１がＬとなるタイミングでＨとすると、シフト部サイリスタＴ₁ がオンする。また、データφ_S をＬにすると、シフト部サイリスタＴ₁ はオンしない。サイリスタＴ₁ のオン状態は、クロックパルスφ２がＬとなることでサイリスタＴ₂ に移り、クロックパルスφ３，φ４を順にＬとすることで、オン状態はサイリスタＴ₃ からサイリスタＴ₄ へと移る。続いて、クロックパルスφ１が再びＬとなったとき、オン状態はサイリスタＴ₅ に移り、このタイミングでデータφ_S 端子１４にデータφ_S を与えることで、サイリスタＴ₁ のオン／オフが決まる。この動作を繰り返し、最初のデータがサイリスタＴ₂₅₆ まで移ったところで、図５に示すように、クロックパルスφ４の電圧をＬに固定し（クロックパルスφ１〜φ３はＨ）、発光信号φ_I ＬをＬとすると、オンしているシフト部サイリスタに対応する発光部サイリスタＬ_4n（ｎ＝１〜３２）が同時に点灯する。続いて、発光信号φ_I ＬをＨとした後、発光信号φ_I ＲをＬとすることで、サイリスタＬ_4n（ｎ＝３３〜６４）が同時に点灯する。 When the image data φ _{S is set} to H at the timing when the clock pulse φ 1 becomes L, the shift unit thyristor T ₁ is turned on. When the data φ _{S is set} to L, the shift unit thyristor T ₁ is not turned on. The on state of the thyristor T ₁ is shifted to the thyristor T ₂ when the clock pulse φ ₂ becomes L, and the on state is shifted from the thyristor T ₃ to the thyristor T ₄ by sequentially setting the clock pulses φ 3 and φ ₄ to L. Then, when the clock pulse φ1 becomes again L, the ON state passes to the thyristor T _5, by giving data phi _S to the data phi _S terminal 14 at this timing, it determines the on / off thyristors T _1. This operation is repeated, where the initial data has moved to the thyristors T _256, as shown in FIG. 5, to fix the voltage of the clock pulse φ4 to L (clock pulse φ1~φ3 is H), a light emission signal phi _I L When L, the light emitting unit thyristor L _4n (n = 1 to 32) corresponding to the shift unit thyristor that is turned on is turned on simultaneously. Subsequently, by setting the light emission signal φ _I L to H and then setting the light emission signal φ _I R to L, the thyristor L _4n (n = 33 to 64) is turned on simultaneously.

次にクロックパルスφ１〜φ４および発光信号φ_I Ｒ，φ_I ＬをすべてＨにしたのち、図６に示すように、データφ_S 端子１４にデータを与えながら最初のデータがサイリスタＴ₂₅₅ まで移ったところでクロックパルスφ３の電圧をＬに固定し（クロックパルスφ１，φ２，φ４はＨ）、サイリスタＬ_4n-1（ｎ＝１〜３２および３３〜６４）を点灯させる。 Then the clock pulse φ1~φ4 and emission signals phi _I R, After all the phi _I L H, as shown in FIG. 6, moves the first data until thyristor T ₂₅₅ while applying data to the data phi _S terminal 14 The voltage of the clock pulse φ3 is fixed at L (clock pulses φ1, φ2, and φ4 are H), and the thyristor L _4n−1 (n = _{1 to} 32 and 33 to 64) is turned on.

続いて、図７に示すように、サイリスタＴ₂₅₄ まで移ったところでクロックパルスφ２の電圧をＬに固定し（クロックパルスφ１，φ３，φ４はＨ）、サイリスタＬ_4n-2（ｎ＝１〜３２および３３〜６４）を点灯させる。 Subsequently, as shown in FIG. 7, when the thyristor T _{254 is} reached, the voltage of the clock pulse φ2 is fixed to L (clock pulses φ1, φ3, and φ4 are H), and the thyristor L _4n-2 (n = 1 to 32). And 33 to 64) are turned on.

続いて、図８に示すように、サイリスタＴ₂₅₃ まで移ったところでクロックパルスφ１の電圧をＬに固定し（クロックパルスφ２，φ３，φ４はＨ）、サイリスタＬ_4n-3（ｎ＝１〜３２および３３〜６４）を点灯させる。 Subsequently, as shown in FIG. 8, when the thyristor T _{253 is} reached, the voltage of the clock pulse φ1 is fixed to L (clock pulses φ2, φ3, and φ4 are H), and the thyristor L _4n-3 (n = 1 to 32). And 33 to 64) are turned on.

以上のような構造および駆動方法により、２５６個の発光点を８回にわけて最大３２個ずつ点灯させることができる。したがって、チップの発光信号配線２１５，２１６には大きな電流が流れることはない。   With the structure and driving method as described above, 256 light-emitting points can be lit up to 32 times in 8 steps. Therefore, a large current does not flow through the light emitting signal wirings 215 and 216 of the chip.

図９は、この自己走査型発光素子アレイチップを用いた光プリンタヘッドの構成を示す。図９（Ａ）は、１個のチップの端子（ボンディングパッド）の配置を、図９（Ｂ）は光プリンタヘッドの等価回路を示す。図９（Ａ）において、６０は、発光点アレイを示す。   FIG. 9 shows a configuration of an optical printer head using the self-scanning light emitting element array chip. FIG. 9A shows an arrangement of terminals (bonding pads) of one chip, and FIG. 9B shows an equivalent circuit of the optical printer head. In FIG. 9A, reference numeral 60 denotes an emission point array.

光プリンタヘッドを組み立てるとき、４個のチップを１ブロックとして接続した。ここで、チップ数４個は、φ１〜φ４の４本のクロック配線数に対応して決めている。図９（Ｂ）において、チップは＃１〜＃１０まで描いてあるが、チップ＃１〜４が第１ブロック、チップ＃５〜８が第２ブロックである。   When assembling the optical printer head, four chips were connected as one block. Here, the number of chips is determined in accordance with the number of four clock wirings φ1 to φ4. In FIG. 9B, the chips are drawn from # 1 to # 10, but the chips # 1 to 4 are the first block and the chips # 5 to 8 are the second block.

まず、すべてのチップの発光信号φ_I Ｌ端子１５，発光信号φ_I Ｒ端子１６，電源Ｖ_GA端子１７，裏面共通電極端子１８は、それぞれφ_I Ｌ配線１１５，φ_I Ｒ配線１１６，電源Ｖ_GA配線１１７，ＧＮＤ配線１１８に接続される。 First, the light emission signal φ _I L terminal 15, the light emission signal φ _I R terminal 16, the power source V _GA terminal 17, and the back surface common electrode terminal 18 of all the chips are the φ _I L wiring 115, the φ _I R wiring 116, and the power source V, respectively. _{The GA} wiring 117 and the GND wiring 118 are connected.

第１ブロックのチップのデータφ_S 端子１４は、第１のデータφ_S 配線１１４−１に、第２ブロックのチップのデータφ_S 端子１４は、第２のデータ入力配線１１４−２に、第３ブロックのチップのデータφ_S 端子１４は、第３のデータ入力配線１１４−３に接続されている。 The data φ _S terminal 14 of the first block chip is connected to the first data φ _S wiring 114-1, and the data φ _S terminal 14 of the second block chip is connected to the second data input wiring 114-2. The data φ _S terminal 14 of the three blocks of chips is connected to the third data input wiring 114-3.

第１，第２ブロックの１番目のチップ＃１，＃５のクロックパルスφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルス配線１１０，１１１，１１２，１１３に接続されている。   The clock pulse φ1 terminal 10, φ2 terminal 11, φ3 terminal 12, and φ4 terminal 13 of the first chips # 1 and # 5 of the first and second blocks are respectively connected to the clock pulse wirings 110, 111, 112, and 113, respectively. It is connected.

第１，第２ブロックの２番目のチップ＃２，＃６のクロックパルスφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルス配線１１１，１１２，１１３，１１０に接続されている。   The clock pulse φ1 terminal 10, φ2 terminal 11, φ3 terminal 12, and φ4 terminal 13 of the second chips # 2 and # 6 of the first and second blocks are respectively connected to the clock pulse wirings 111, 112, 113, and 110, respectively. It is connected.

第１，第２ブロックの３番目のチップ＃３，＃７のクロックパルスφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルス配線１１２，１１３，１１０，１１１に接続されている。   The clock pulse φ1 terminal 10, φ2 terminal 11, φ3 terminal 12, and φ4 terminal 13 of the third chips # 3 and # 7 of the first and second blocks are respectively connected to the clock pulse wirings 112, 113, 110, and 111, respectively. It is connected.

第１，第２ブロックの４番目のチップ＃４，＃８のクロックパルスφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルス配線１１３，１１０，１１１，１１２に接続されている。   The clock pulse φ1 terminal 10, φ2 terminal 11, φ3 terminal 12, and φ4 terminal 13 of the fourth chips # 4 and # 8 of the first and second blocks are respectively connected to the clock pulse wirings 113, 110, 111, and 112, respectively. It is connected.

さて、このチップ列に図１０で示す電圧波形φ（１１０），φ（１１１），φ（１１２），φ（１１３），φ_S （１１４），φ_I Ｌ（１１５），φ_I Ｒ（１１６）を与える。数字は、図９（Ａ）の配線の番号を示している。 Now, the voltage waveform shown in FIG. 10 in the chip sequence φ (110), φ (111 ), φ (112), φ (113), φ S (114), φ I L (115), φ I R (116 )give. The numerals indicate the wiring numbers in FIG.

各チップ毎にクロックパルス配線１１０〜１１４とクロックパルス端子１０〜１４の接続が異なるため、各チップ＃１〜＃４が受ける電圧波形は、それぞれ図１１〜図１４に示すようになる。すなわち、クロックパルスφ（１１０）がＬとなることにより、チップ＃１のクロックパルスφ１がＬとなり、画像データφ_S （１１４−１）の第１データＳ₁ がチップ＃１のシフト部サイリスタＴ₁ に読み込まれる。次にチップ＃１のクロックパルスφ２がＬとなることで、第１データＳ₁ はチップ＃１のシフト部サイリスタＴ₂ に移され、同時にチップ＃２のシフト部サイリスタＴ₁ に画像データφ_S （１１４−１）の第２データＳ₂ が読み込まれる。このように、順に画像データφ_S （１１４−１）のデータは各チップ＃１〜＃４のシフト部サイリスタＴ₁ に読み込まれ、順に隣に移されていく。このことにより、シリアルデータである画像データは、後ろ詰めで各チップのシフト部サイリスタ上にオン／オフの状態として展開される。第１データＳ₁ がチップ＃１の最終ビット（２５６番）まで達すると、転送を止め、発光信号φ_I ＬをＬとし、各チップ＃１〜＃４の左半分のシフト部情報を発光点の発光／非発光で出力する。続いて発光信号φ_I ＬをＨとした後、発光信号φ_I ＲをＬとすることで、チップ右半分のシフト部情報を発光点の発光／非発光で出力する。 Since the connections of the clock pulse wirings 110 to 114 and the clock pulse terminals 10 to 14 are different for each chip, the voltage waveforms received by the chips # 1 to # 4 are as shown in FIGS. That is, when the clock pulse φ (110) becomes L, the clock pulse φ1 of the chip # 1 becomes L, and the first data S ₁ of the image data φ _S (114-1) becomes the shift unit thyristor T of the chip # 1. ₁ is read. Next, when the clock pulse φ2 of the chip # 1 becomes L, the first data S ₁ is transferred to the shift unit thyristor T ₂ of the chip # 1, and at the same time, the image data φ _S is transferred to the shift unit thyristor T ₁ of the chip # 2. (114-1) second data S ₂ is read in. As described above, the data of the image data φ _S (114-1) is sequentially read into the shift unit thyristor T ₁ of each of the chips # 1 to # 4 and sequentially moved to the next. As a result, the image data, which is serial data, is developed as an on / off state on the shift unit thyristor of each chip in the last position. When the first data S ₁ is reached to the last bit of the chip # 1 (256 number), stop the transfer, emission signals φ and _I L is L, each chip # 1 to # emission point shift section information of the left half of the 4 Outputs with or without. Subsequently, the light emission signal φ _I L is set to H, and then the light emission signal φ _I R is set to L, so that the shift part information on the right half of the chip is output by light emission / non-light emission of the light emission point.

次に、一度全クロックパルスをＨとし、全データをリセットした後、今度は、図１５に示すように、クロックパルスφ（１１１），（１１２），（１１３），（１１０）の順でＬとする波形を加えながら、画像データをチップ上に展開し、発光部を点灯させる。   Next, once all clock pulses are set to H and all data is reset, this time, as shown in FIG. 15, L in the order of clock pulses φ (111), (112), (113), (110). While adding the waveform, the image data is developed on the chip and the light emitting unit is turned on.

続いて、図１６に示すように、クロックパルスφ（１１２），（１１３），（１１０），（１１１）の順でＬとする波形を加えながら、画像データをチップ上に展開し、発光部を点灯させる。   Subsequently, as shown in FIG. 16, the image data is developed on the chip while adding the waveforms of L in the order of the clock pulses φ (112), (113), (110), and (111), and the light emitting unit Lights up.

最後に、図１７に示すように、クロックパルスφ（１１３），（１１０），（１１１），（１１２）の順でＬとする波形を加えながら画像データをチップ上に展開し、発光部を点灯させる波形を与えることにより、１ラインのうち４チップの受け持つ全データがチップ上に展開され、発光として出力される。   Finally, as shown in FIG. 17, the image data is developed on the chip while adding the waveforms of L in the order of clock pulses φ (113), (110), (111), (112), and the light emitting unit is By giving a waveform to be lit, all data handled by four chips in one line is developed on the chip and output as light emission.

このときのデータの展開の仕方を図１８に示す。図中、縦の列はチップ＃１〜４を表す。チップ＃１には［００］、チップ＃２には［０１］、チップ＃３には［０２］、チップ＃４には［０３］という番地を振って示す。また、横の行は、各チップの発光点番号を示す。発光点番号は、データ端子側が若い番号になるように振られている。発光点は２５６個で、番地は［００］〜［ＦＦ］とした。各ｄ（ｘｘｙｙ）の表記は、［ｘｘ］番地のチップの［ｙｙ］番地の発光点の画像データ（０／１）を示す。   FIG. 18 shows how the data is developed at this time. In the figure, vertical columns represent chips # 1 to # 4. The chip # 1 is assigned an address [00], the chip # 2 is [01], the chip # 3 is [02], and the chip # 4 is [03]. The horizontal row indicates the light emitting point number of each chip. The light emitting point numbers are assigned so that the data terminal side has a smaller number. The number of emission points was 256, and the addresses were [00] to [FF]. The notation of each d (xxyy) indicates the image data (0/1) of the light emitting point at the address [yy] of the chip at the address [xx].

図１８において、データ展開は、左上のブロックの発光点ｄ（００ＦＦ）から、矢印で示すように、右下のブロックの発光点ｄ（０２００）まで行われる。   In FIG. 18, data expansion is performed from the light emission point d (00FF) of the upper left block to the light emission point d (0200) of the lower right block as indicated by an arrow.

図１８のデータ展開を数式で表すと、
Ｐ個の発光点／チップ，Ｑ個のチップ／ブロックとして、Ｃ番目のチップのＮ番目の発光点に書き込むデータを、１本のデータφ_s 配線でシリアルに伝送する場合のＤ番目のデータに対応させると、 When the data expansion of FIG.
Data written to the Nth light emitting point of the Cth chip as P light emitting points / chip and Q chips / block is converted into Dth data when serially transmitted by one data φ _s wiring. Correspondingly,

となる。なお、Ｑはクロックパルスの相数Ｍに等しくなるように選ばれる。 It becomes. Note that Q is selected to be equal to the number M of clock pulse phases.

実際には、このデータ展開は１通りではなく、どのチップからデータを与え始めるか、右上方向にデータを拾っていく（図１８の例）か、左上方向に拾っていくかによってなん通りかの展開方法がある。このため、より一般的には、   Actually, this data expansion is not one way, but depending on which chip starts to give data, picks up data in the upper right direction (example in FIG. 18), or picks up data in the upper left direction. There is a deployment method. For this reason, more generally,

なお、データの順序によって、クロックパルスφ１〜φ４の与え方も変える必要がある。また、チップ番号の順にチップを配列する必要は必ずしもない。 In addition, it is necessary to change how to give the clock pulses φ1 to φ4 depending on the order of data. Further, it is not always necessary to arrange the chips in the order of the chip numbers.

さらに、データを２回以上に分けて送ってもよい。例えば、図１８では４発光点に１個の割合でデータを書き込んだが、図１９に示すように８発光点に１個の割合で書き込んでも良い。このようにデータを分けて書き込むことにより、同時に点灯する発光点数が減るため、ヘッドの光出力は減るが、最大駆動電流を小さくできるため駆動回路の能力が小さくて済む。   Further, the data may be sent in two or more times. For example, in FIG. 18, data is written at a rate of 1 for 4 light emitting points, but may be written at a rate of 1 for 8 light emitting points as shown in FIG. By writing the data separately in this way, the number of light emitting points that are turned on at the same time is reduced, so that the light output of the head is reduced. However, the maximum drive current can be reduced, so that the capacity of the drive circuit can be reduced.

いま、図１８のデータ展開方法を用いて１２００ｄｐｉ，Ａ３横サイズを毎分１００枚（５００ｍｍ／ｓ）で印字する場合、１ラインに与えられた時間は、約６１．４μｓである。４回のデータ展開・露光で１本のラインを描くので、１回分に与えられる時間は、６１．４／４＝１５．４μｓとなる。さて、１回のデータ展開には、１回の転送に５０ｎｓ必要として、１２．８μｓが必要となる。したがって、露光に与えられる時間は、１５．４−１２．８＝２．６μｓであり、発光信号φ_I 配線を左右に分けるので、ｔ＝１．３μｓの露光時間となる。１発光点あたりの光出力をｐ＝５０μＷ、画素面積Ｓ＝（２１．１５μｍ）² としたときの露光量は、ｐｔ／Ｓ＝０．１４Ｊ／ｍ² となる。さらに結像用に透過率４％のロッドレンズを用いたときの露光量は、５．５ｍＪ／ｍ² となる。これは、標準的な感光ドラムを感光させるのに十分な露光量である。 Now, when printing at 1200 dpi, A3 horizontal size at 100 sheets per minute (500 mm / s) using the data development method of FIG. 18, the time given to one line is about 61.4 μs. Since one line is drawn by four times of data development / exposure, the time given to one time is 61.4 / 4 = 15.4 μs. Now, one data development requires 50 ns for one transfer and 12.8 μs. Therefore, the time given for exposure is 15.4 to 12.8 = 2.6 μs, and the light emission signal φ _I wiring is divided into left and right, so that the exposure time is t = 1.3 μs. When the light output per light emitting point is p = 50 μW and the pixel area S = (21.15 μm) ² , the exposure amount is pt / S = 0.14 J / m ² . Further, when a rod lens having a transmittance of 4% is used for imaging, the exposure amount is 5.5 mJ / m ² . This is an exposure amount sufficient to expose a standard photosensitive drum.

本実施例では、２つのグループに分けた自己走査型発光素子アレイチップの例について説明したが、１つであっても、あるいは３つ以上のグループに分けても同様な効果が得られる。   In this embodiment, an example of the self-scanning light-emitting element array chip divided into two groups has been described. However, the same effect can be obtained even if there is one or three or more groups.

実施例１では、Ｍ本のクロックパルス配線のある自己走査型発光素子アレイチップを使って、Ｍ個のチップを１ブロックとすることで、データφ_S 配線１１４の数をＭチップあたり１本で済むようにした。本実施例では、２Ｍ個のチップに対して１本のデータφ_S 配線で済むようにする。 In the first embodiment, a self-scanning light emitting element array chip having M clock pulse wirings is used to make M chips into one block, so that the number of data φ _S wirings 114 is one per M chip. I finished it. In this embodiment, one data φ _S wiring is sufficient for 2M chips.

このような自己走査型発光素子アレイチップの等価回路図を、図２０に示す。この回路では、シフト部のサイリスタＴ₀ が図２の等価回路に付け加わり、クロックパルスφ１〜φ４配線へ各シフト部サイリスタの結線が１個ずつずれている。また、チップ結線は、図２１に示すようにチップ＃１〜＃８を第１ブロックとして、各チップのデータφ_S 入力端子１４は、データφ_S 配線１１４−１に接続されている。 An equivalent circuit diagram of such a self-scanning light emitting element array chip is shown in FIG. In this circuit, the thyristor T ₀ of the shift portion Tsukekuwawari in the equivalent circuit of FIG. 2, connection of the shift unit thyristors are shifted one by one to the clock pulses φ1~φ4 wiring. Further, as shown in FIG. 21, chip connection is performed by using chips # 1 to # 8 as the first block, and the data φ _S input terminal 14 of each chip is connected to the data φ _S wiring 114-1.

チップ＃１のφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルスφ配線１１０，１１１，１１２，１１３に接続されている。   The φ1 terminal 10, φ2 terminal 11, φ3 terminal 12, and φ4 terminal 13 of the chip # 1 are sequentially connected to the clock pulse φ wirings 110, 111, 112, and 113, respectively.

チップ＃２のφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルスφ配線１１１，１１２，１１３，１１０に接続されている。   The φ1 terminal 10, φ2 terminal 11, φ3 terminal 12, and φ4 terminal 13 of the chip # 2 are sequentially connected to the clock pulse φ wirings 111, 112, 113, and 110, respectively.

チップ＃３のφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルスφ配線１１２，１１３，１１０，１１１に接続されている。   The φ1 terminal 10, φ2 terminal 11, φ3 terminal 12, and φ4 terminal 13 of the chip # 3 are sequentially connected to the clock pulse φ wirings 112, 113, 110, and 111, respectively.

チップ＃４のφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルスφ配線１１３，１１０，１１１，１１２に接続されている。   The φ1 terminal 10, φ2 terminal 11, φ3 terminal 12, and φ4 terminal 13 of the chip # 4 are sequentially connected to the clock pulse φ wirings 113, 110, 111, and 112, respectively.

チップ＃５のφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルスφ配線１１０，１１３，１１２，１１１に接続されている。   The φ1 terminal 10, φ2 terminal 11, φ3 terminal 12, and φ4 terminal 13 of the chip # 5 are connected to the clock pulse φ wirings 110, 113, 112, and 111, respectively, in order.

チップ＃６のφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルスφ配線１１３，１１２，１１１，１１０に接続されている。   The φ1 terminal 10, φ2 terminal 11, φ3 terminal 12, and φ4 terminal 13 of the chip # 6 are connected to the clock pulse φ wirings 113, 112, 111, and 110, respectively, in order.

チップ＃７のφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルスφ配線１１２，１１１，１１０，１１３に接続されている。   The φ1 terminal 10, φ2 terminal 11, φ3 terminal 12, and φ4 terminal 13 of the chip # 7 are connected to the clock pulse φ wirings 112, 111, 110, and 113, respectively, in order.

チップ＃８のφ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、順にそれぞれ各クロックパルスφ配線１１１，１１０，１１３，１１２に接続されている。   The φ1 terminal 10, φ2 terminal 11, φ3 terminal 12, and φ4 terminal 13 of the chip # 8 are sequentially connected to clock pulse φ wirings 111, 110, 113, and 112, respectively.

その他の配線は、図９と同じである。   Other wirings are the same as those in FIG.

ここで、クロックパルスφ配線１１０，１１１，１１２，１１３は、チップ＃１〜＃４では、   Here, the clock pulse φ wirings 110, 111, 112, and 113 are the chips # 1 to # 4, respectively.

の順番でφ１〜φ４端子に接続されている。 Are connected to the φ1 to φ4 terminals in this order.

一方、チップ＃５〜＃８は、   On the other hand, chips # 5 to # 8 are

の順番でφ１〜φ４端子に接続されている。表１に比べて、矢印の方向が逆になる。 Are connected to the φ1 to φ4 terminals in this order. Compared to Table 1, the direction of the arrow is reversed.

４本のクロックパルスφ配線１１０，１１１，１１２，１１３では、   In the four clock pulse φ wirings 110, 111, 112, 113,

の順番でＬパルスが与えられたときに、チップ＃１〜＃４ではデータが回路図の右方向に転送される。 When L pulses are given in this order, data is transferred in the right direction of the circuit diagram in the chips # 1 to # 4.

また、   Also,

の順番でＬパルスが与えられたときに、チップ＃５〜＃８ではデータが回路図の右方向に転送される。 When the L pulses are given in this order, data is transferred in the right direction of the circuit diagram in the chips # 5 to # 8.

したがって、表３または表４のように４本のクロックパルスφ配線のＬパルスを与えると、チップ＃１〜＃４か、チップ＃５〜＃８のいずれかは、サイリスタＴ₀ がオンしてもデータを右側に送れず、結局無効となる。したがって、表３，表４のようにＬパルスを与える順番を切り換えれば、１本のデータφ_S 配線から８チップに対してデータを分配できる。 Therefore, as shown in Table 3 or Table 4, when the L pulse of the four clock pulses φ wiring is given, the thyristor T ₀ is turned on in any of the chips # 1 to # 4 or the chips # 5 to # 8. However, the data cannot be sent to the right side and is eventually invalidated. Therefore, if the order of applying the L pulse is switched as shown in Tables 3 and 4, data can be distributed to 8 chips from one data φ _S wiring.

実施例２のチップ構成２つ分を１チップの中に組み込んだ例を図２２に示す。図からわかるように、シフト部サイリスタＴ₁₂₈ とＴ₁₂₉ との間でシフト部が２つに分かれている。図において、右側のシフト部には、データφ_S 入力端子１９が設けられる。なお、図２０とは異なり、φ_I 配線は左右に分けることなく、１本のφ_I 配線としている。 FIG. 22 shows an example in which two chip configurations of the second embodiment are incorporated in one chip. As can be seen from the figure, the shift unit is divided into two parts between the shift unit thyristors _T128 and _T129 . In the figure, a data φ _S input terminal 19 is provided in the right shift section. Unlike FIG. 20, the φ _I wiring is not divided into left and right, but is a single φ _I wiring.

この回路では、φ１→φ２→φ３→φ４→φ１の順でパルスを与えると、左半分の回路で発光点が右方向にシフトしていき、φ１→φ４→φ３→φ２→φ１の順でパルスを与えると、右半分の回路で発光点が左方向にシフトしていくことになる。   In this circuit, when pulses are given in the order of φ1 → φ2 → φ3 → φ4 → φ1, the light emission point is shifted to the right in the left half circuit, and pulses are given in the order of φ1 → φ4 → φ3 → φ2 → φ1. , The light emission point shifts to the left in the right half circuit.

このチップを使うことにより、左半分の１２８ビット分のデータ書込みと、右半分の１２８ビットのデータの書込みとを、クロックパルスφ１〜φ４の順番によって別々に行えるため、φ_I 配線を分ける必要がない。この構成は、シフト部のサイリスタ間の結合にダイオード結合を使っているが、抵抗結合でも良い。 By using this chip, the writing of data 128 bits of the left half, and the 128-bit data of the right half write, since performed separately by order of the clock pulses .phi.1 to .phi.4, the need to separate phi _I wirings Absent. In this configuration, diode coupling is used for coupling between thyristors of the shift unit, but resistance coupling may be used.

図２３に示すように、チップにデータ出力端子２０を設けることにより、複数のチップを１つのチップのように扱える。なお、このチップは、図２のチップにおいて発光信号φ_I 配線を１本にしたものである。図２４には、４個のチップを１チップとして扱い、１６チップで１ブロックとした例を示す。 As shown in FIG. 23, by providing the data output terminal 20 on the chip, a plurality of chips can be handled as one chip. This chip is one in which the light emission signal φ _I wiring is one in the chip of FIG. FIG. 24 shows an example in which four chips are handled as one chip, and 16 chips constitute one block.

図からわかるように、４個のチップ間で、データ出力端子２０が、隣接するチップのデータ入力端子１４に接続されている。また、４個のチップ単位で、φ１端子１０，φ２端子１１，φ３端子１２，φ４端子１３は、クロックパルスφ配線１１０，１１１，１１２，１１３に、接続状態を変えて結線されている。   As can be seen from the figure, the data output terminal 20 is connected to the data input terminal 14 of the adjacent chip between the four chips. Further, the φ 1 terminal 10, the φ 2 terminal 11, the φ 3 terminal 12, and the φ 4 terminal 13 are connected to the clock pulse φ wirings 110, 111, 112, and 113 by changing the connection state in units of four chips.

実施例１の光プリンタヘッド（図９）を駆動する場合を考える。Ａ３サイズ用ヘッドで６０チップ、１チップあたり２５６発光点として、最大この発光点の１／８が一斉に点灯する。すなわち、最大１９２０発光点が同時に点灯することになる。１発光点あたり１０ｍＡの電流が流れるとして、１９Ａもの電流をφ_I ドライバは駆動しなければならない。このためには大きな電流駆動能力のドライバ回路を準備し、また、配線抵抗などによる電圧降下の影響を極力避けなければならない。たとえば、−３．３Ｖの電源電圧で駆動する場合、全点灯と無点灯時の電圧降下の差を１％に抑えるには、配線抵抗も含む電源の出力インピーダンスを２ｍΩ程度に抑えなければならず、実現にはコストがかかる。 Consider the case of driving the optical printer head (FIG. 9) of the first embodiment. With the A3 size head, 60 chips per chip, and 256 light emitting points per chip, a maximum of 1/8 of the light emitting points are lit up simultaneously. That is, a maximum of 1920 light emission points are turned on simultaneously. Assuming that a current of 10 mA flows per light emitting point, the φ _I driver must drive a current of 19 A. For this purpose, a driver circuit having a large current driving capability must be prepared, and the influence of a voltage drop due to wiring resistance or the like must be avoided as much as possible. For example, when driving with a power supply voltage of −3.3 V, the output impedance of the power supply including the wiring resistance must be suppressed to about 2 mΩ in order to suppress the difference in voltage drop between full lighting and non-lighting to 1%. , Costly to realize.

そこで、図２５に示すように、図２０のチップを用いて、各チップの左右のφ_I Ｌ端子１５，φ_I Ｒ端子１６を、ドライバＩＣ２００の端子（２０１−１）〜（２０１−２０）に接続した。なお、出力端子の数は、１２０個であるが、図を簡単にするため、２０個のみ示してある。このようにチップ単位で発光信号φ_I Ｌ，φ_I Ｒを供給することにより、同時に点灯する発光点は最大３２個となり、高々３２０ｍＡの電流を駆動すればよい。 Therefore, as shown in FIG. 25, the left and right φ _I L terminals 15 and φ _I R terminals 16 of the chips are connected to the terminals (201-1) to (201-20) of the driver IC 200 using the chip of FIG. Connected to. The number of output terminals is 120, but only 20 are shown for the sake of simplicity. By supplying the light emission signals φ _I L and φ _I R in units of chips in this way, a maximum of 32 light emitting points that are turned on simultaneously may be driven, and a current of 320 mA at most may be driven.

このドライバＩＣ２００とチップとの間の配線数は、本実施例の場合、１チップあたり２本であり、６０チップの場合１２０本の結線が必要となるため、ドライバＩＣ２００をヘッドに内蔵することが望ましい。また、ドライバＩＣ２００は、チップ搭載基板の長手方向の両端または片端におかれることが望ましい。   In the case of this embodiment, the number of wirings between the driver IC 200 and the chip is two per chip, and in the case of 60 chips, 120 connections are required. Therefore, the driver IC 200 may be built in the head. desirable. In addition, the driver IC 200 is desirably placed at both ends or one end in the longitudinal direction of the chip mounting substrate.

ドライバＩＣ２００の構成例を図２６に示す。図面を簡単にするため、ドライバは１２個の出力端子を有するものとする。ドライバＩＣ２００は、１個のシフトレジスタ２１０，１２個のＯＲゲート２１１，１２個の電流バッファ２１２から構成されている。シフトレジスタ２１０を、シフトレジスタコントロール端子２０２（クロック入力），２０３（クリア），２０５（シフトレジスタデータ入力）がコントロールする。各ビットの出力は、ＯＲゲート２１１で、データ幅入力２０４とＯＲをとり、電流バッファ２１２を介して出力される。   A configuration example of the driver IC 200 is shown in FIG. In order to simplify the drawing, it is assumed that the driver has 12 output terminals. The driver IC 200 includes one shift register 210, twelve OR gates 211, and twelve current buffers 212. The shift register 210 is controlled by shift register control terminals 202 (clock input), 203 (clear), and 205 (shift register data input). The output of each bit is ORed with the data width input 204 by the OR gate 211 and output through the current buffer 212.

駆動波形例を図２７に示す。図２７は、８チップを１ブロックとしてデータをシフト部に書き込んだ後、発光信号φ_I Ｌ，φ_I Ｒ配線毎に順次点灯するように、発光信号φ_I Ｌ，φ_I Ｒ（２１１−１）〜（２１１−１２）が順にＬになる。これらの発光信号は、クリア信号Ｖ（２０３），クロック信号Ｖ（２０２），データ幅信号Ｖ（２０４），データ信号Ｖ（２０５）によってコントロールされる。本実施例では、クロック信号Ｖ（２０２）とデータ幅信号Ｖ（２０４）とは同じ波形とした。 An example of drive waveforms is shown in FIG. 27, 8 after writing to the shift unit the data chip as one block, the emission signal phi _I L, as sequentially turned on every phi _I R lines, emission signal _{φ I L, φ I R (} 211-1 ) To (211-12) sequentially become L. These light emission signals are controlled by a clear signal V (203), a clock signal V (202), a data width signal V (204), and a data signal V (205). In this embodiment, the clock signal V (202) and the data width signal V (204) have the same waveform.

さて、シフト部へのデータ展開が終わるときに、クリア信号Ｖ（２０３）をＬとし、シフトレジスタ２１０をクリアする。次にシフトレジスタ入力データ信号Ｖ（２０５）をＬとし、クロック信号Ｖ（２０２）で、Ｌのデータをシフトレジスタの１段目に格納する。このＬ出力と、データ幅信号Ｖ（２０４）のＯＲが発光信号φ_I Ｌ（２０１−１）となって出力される。続いて、クロック信号Ｖ（２０２）がＨとなり、再びＬとなると、シフトレジスタのＬデータは第２ビットに転送され、発光信号φ_I Ｒ（２０１−２）が出力される。ここで、各φ_I 配線がＬとなる時間はデータ幅信号Ｖ（２０４）で決められるため、チップ毎の光量の時間積分量を調整することができる。 When the data development to the shift unit is completed, the clear signal V (203) is set to L and the shift register 210 is cleared. Next, the shift register input data signal V (205) is set to L, and the L data is stored in the first stage of the shift register by the clock signal V (202). The L output and the OR of the data width signal V (204) are output as the light emission signal φ _I L (201-1). Subsequently, the clock signal V (202) becomes H, becomes again L, L data of the shift register is transferred to the second bit, the light-emitting signal φ _I R (201-2) is output. Here, since the time during which each φ _I wiring is L is determined by the data width signal V (204), the time integration amount of the light quantity for each chip can be adjusted.

本実施例では、シフトレジスタを用いた回路を示したが、カウンタ＋デコーダを用いてもよく、また、デコーダだけでもよい。   Although a circuit using a shift register is shown in this embodiment, a counter + decoder may be used, or only a decoder may be used.

実施例５の光プリンタヘッド（図２５）では、１チップあたり２個の３２０ｍＡを駆動できるドライバが必要となる。大電流を駆動できるドライバはオン抵抗を小さくするためチップ面積が大きくなる。このようなドライバが１２０個必要とされ、ドライバＩＣのコストが高くなる。そこで、大電流を駆動するドライバの個数を減らすために図２８のチップを構成した。図２のチップの構成とは、シフト部サイリスタ４１と発光部サイリスタ４５との間に抵抗４８が設けられ、また発光許可信号配線１２１が設けられ、発光部サイリスタ４５と発光許可信号配線１２１との間に抵抗４９が設けられており、発光信号φ_I 配線が１本で構成されている点が異なっている。なお、図２８において、２１は発光許可信号端子である。 In the optical printer head of Embodiment 5 (FIG. 25), two drivers capable of driving 320 mA per chip are required. A driver capable of driving a large current increases the chip area in order to reduce the on-resistance. 120 such drivers are required, which increases the cost of the driver IC. Therefore, the chip shown in FIG. 28 is configured to reduce the number of drivers that drive a large current. The configuration of the chip in FIG. 2 is that a resistor 48 is provided between the shift unit thyristor 41 and the light emitting unit thyristor 45, a light emission enabling signal wiring 121 is provided, and the light emitting unit thyristor 45 and the light emission enabling signal wiring 121 are connected. A difference is that a resistor 49 is provided between them, and the light emission signal φ _I wiring is composed of one line. In FIG. 28, 21 is a light emission permission signal terminal.

図２８の回路を、図２９，図３０の構成で実現した。図２９は、チップの平面図、図３０（Ａ），（Ｂ）は、１対１に対応しているシフト部の１単位と発光部の１単位とを示す平面図およびＹ−Ｙ線断面図である。図２９において、図２８と同一の構成要素には、同一の参照番号を付して示し、また図３０（Ａ），（Ｂ）において、図４（Ａ），（Ｂ）と同一の構成要素には、同一の参照番号を付して示してある。   The circuit of FIG. 28 is realized with the configurations of FIGS. FIG. 29 is a plan view of the chip, and FIGS. 30A and 30B are a plan view and a YY line cross section showing one unit of the shift unit and one unit of the light emitting unit corresponding one-to-one. FIG. 29, the same components as those in FIG. 28 are denoted by the same reference numerals, and in FIGS. 30A and 30B, the same components as those in FIGS. 4A and 4B are shown. Are denoted by the same reference numerals.

第ｎ番目のビットを図３１に抜き出して示す。抵抗４２の抵抗値をＲ_g 、抵抗４４の抵抗値をＲ_kt、抵抗４８の抵抗値をＲ_a 、抵抗４６の抵抗値をＲ_kl、抵抗４９の抵抗値をＲ_b とする。 The nth bit is extracted and shown in FIG. The resistance value of the resistor 42 is R _g , the resistance value of the resistor 44 is R _kt , the resistance value of the resistor 48 is R _a , the resistance value of the resistor 46 is R _kl , and the resistance value of the resistor 49 is R _b .

また、シフト部サイリスタＴ_n のゲート電圧をＶ_GT、発光部サイリスタＬ_n のゲート電圧をＶ_GLとする。 The gate voltage of the shift unit thyristor T _n is V _GT , and the gate voltage of the light emitting unit thyristor L _n is V _GL .

電源端子１７は−３．３Ｖに、発光信号φ_I 端子１５は０Ｖとする。シフト部サイリスタＴ_n のオン／オフと、発光許可信号端子２１のレベルＶ（２１）と、発光部サイリスタＬ_n のゲート電圧Ｖ_GLと、シフト部サイリスタＴ_n のゲート電圧Ｖ_GTとの関係を表５に示す。 The power supply terminal 17 is set to −3.3V, and the light emission signal φ _I terminal 15 is set to 0V. The relationship among the on / off of the shift unit thyristor T _n , the level V (21) of the light emission enable signal terminal 21, the gate voltage V _GL of the light emission unit thyristor L _n , and the gate voltage V _GT of the shift unit thyristor T _n Table 5 shows.

ここで、シフト部サイリスタＴ_n ＝ＯＮかつ発光許可信号Ｖ（２１）＝０以外では、発光部サイリスタＬ_n が点灯できないようにＲ_a ，Ｒ_b ，Ｒ_g は決められる。Ｔ_n ＝ＯＮかつＶ（２１）＝Ｖ_L と、Ｔ_n =ＯＦＦかつＶ（２１）＝０のときの発光部サイリスタＬ_n のゲート電圧Ｖ_GLは、いずれもＶ_L に近い方が望ましい。このためには、Ｒ_a ，Ｒ_b ≫Ｒ_g とすればよいが、Ｒ_a ，Ｒ_b をむやみに大きくできない場合は、両条件でのＶ_GLが等しくなるように選べばよい。すなわち、
Ｒ_a ／（Ｒ_a ＋Ｒ_b ）＝Ｒ_b ／（Ｒ_g ＋Ｒ_a ＋Ｒ_b ）
ここでは、比率だけが問題となるので、両辺をＲ_g で割ると、
（Ｒ_b ／Ｒ_g ）² ＝（Ｒ_a ／Ｒ_g ）＋（Ｒ_a ／Ｒ_g ）²
という関係となる。例えば、Ｒ_a ／Ｒ_g ＝３とすると、Ｒ_b ／Ｒ_g ＝１２^0.5 となる。Ｖ_L ＝−３．３Ｖとして、この場合の電圧関係を表６に示す。 Here, R _a , R _b , and R _g are determined so that the light emitting unit thyristor L _n cannot be turned on except for the shift unit thyristor T _n = ON and the light emission permission signal V (21) = 0. It is desirable that the gate voltage V _GL of the light emitting unit thyristor L _n when T _n = ON and V (21) = V _L and T _n = OFF and V (21) = 0 are both close to V _L. For this purpose, R _a , R _b >> R _g may be set. However, if R _a and R _b cannot be increased unnecessarily, the V _GL values under both conditions may be selected to be equal. That is,
R _a / (R _a + R _b ) = R _b / (R _g + R _a + R _b )
Here, only the ratio is a problem, so if you divide both sides by R _g ,
(R _b / R _g ) ² = (R _a / R _g ) + (R _a / R _g ) ²
It becomes the relationship. For example, if R _a / R _g = 3, then R _b / R _g = 12 ^0.5 . Table 6 shows the voltage relationship in this case with V _L = -3.3V.

発光部サイリスタは、ゲートの電圧よりも、しきい値Ｖ_thだけ低い電圧がカソードにかかるとオンする。いま、Ｖ_th＝１．５Ｖとすると、φ_I 配線に−１．５〜−３．０３Ｖの電圧を印加した場合、Ｔ_n ＝ＯＮ、Ｖ（２１）＝０のチップのφ_I 配線のうち、シフト部の指定した発光点が点灯できる。 The light emitting unit thyristor is turned on when a voltage lower than the gate voltage by the threshold V _th is applied to the cathode. Assuming that V _th = 1.5V, phi case of applying a voltage of -1.5 to-3.03V in _{I lines, T n = ON, V (} 21) = 0 of the chips of phi _I wirings The light emitting point designated by the shift unit can be turned on.

なお、φ_I 配線だけパルスのＬレベル電圧が異なるのでは使いにくい場合、図３２に示すように、発光部サイリスタＬ_n のゲートに１段分のダイオードＤ_S を設けてもよい。この場合、ダイオードＤ_s の電圧降下分だけ発光部サイリスタのオン電圧がシフトし、他のクロックと同様、Ｌレベルが−３．３Ｖのパルス電圧で動作可能である。 Incidentally, when the pulse of the L level voltage by phi _I wirings difficult to use than differs, as shown in FIG. 32, may be provided a diode D _S of one stage to the gate of the light-emitting portion thyristor L _n. In this case, the on-voltage of the light emitting unit thyristor is shifted by the voltage drop of the diode D _s , and the operation can be performed with the pulse voltage having the L level of −3.3 V, as with other clocks.

図２８のチップを用いて、光プリンタヘッドを構成した。図３３（Ａ），（Ｂ）には、チップの出力端子とヘッドの等価回路を示す。ヘッドには、発光許可信号を駆動するドライバＩＣ２２０が内蔵される。ＩＣドライバ２２０の構成を図３４に示す。ドライバＩＣは、１個のシフトレジスタ２３０と、８個の電流バッファ２３２とで構成される。図中、（２２１−１）〜（２２１−８）はドライバＩＣ出力端子、２２２はドライバＩＣクロック入力、２２３はクリア入力、２２５はシフトレジスタデータ信号を示している。図２５のドライバＩＣ２００は、φ_I 配線を直接駆動するため、大きな電流駆動能力が必要であったが、ドライバＩＣ２２０は、発光許可信号配線をドライブするだけなので、ドライブ能力は小さくても良い。例えば、図３１のＲ_g ＋Ｒ_a ＋Ｒ_b ＝３００ｋΩ程度に選べば、発光許可信号端子２１は、３ｍＡ程度でドライブ可能である。 An optical printer head was constructed using the chip of FIG. 33A and 33B show an equivalent circuit of the output terminal of the chip and the head. The head incorporates a driver IC 220 that drives a light emission permission signal. The configuration of the IC driver 220 is shown in FIG. The driver IC is composed of one shift register 230 and eight current buffers 232. In the figure, reference numerals (2211-1) to (221-8) denote driver IC output terminals, 222 denotes a driver IC clock input, 223 denotes a clear input, and 225 denotes a shift register data signal. Since the driver IC 200 of FIG. 25 directly drives the φ _I wiring, a large current driving capability is required. However, since the driver IC 220 only drives the light emission permission signal wiring, the driving capability may be small. For example, if R _g + R _a + R _b = 300 kΩ in FIG. 31 is selected, the light emission permission signal terminal 21 can be driven at about 3 mA.

図３５に駆動波形を示す。Ｖ（２２１−１）〜Ｖ（２２１−８）は、ドライバＩＣ出力端子の電圧を、Ｖ（２２３）はクリア信号の電圧を、Ｖ（２２２）はクロック信号の電圧を、Ｖ（２２５）は入力データの電圧を示している。   FIG. 35 shows drive waveforms. V (221-1) to V (221-8) are driver IC output terminal voltages, V (223) is a clear signal voltage, V (222) is a clock signal voltage, and V (225) is a clock signal voltage. The voltage of input data is shown.

図２５の発光電流φ_I をドライブするドライバ２００では、３２０〜６４０ｍＡといった大電流をドライブする必要があるが、本実施例のドライバ２２０は、１ヘッドに１個（必要に応じて、２〜８個）あればよく、ドライバＩＣ２００に比べてドライバＩＣを小型化できる。 In the driver 200 drives the light emission current phi _I in FIG. 25, it is necessary to drive a large current such 320～640MA, driver 220 of this embodiment, one (if necessary 1 head 2-8 The driver IC can be downsized compared to the driver IC 200.

以上、アノードコモン型の回路で説明したが、カソードコモン型の回路であっても、電圧の極性が異なるだけで、同様に用いることができる。また、−３．３Ｖ系の電源電圧での例を示したが、他の電源電圧であっても同様である。   The anode common type circuit has been described above. However, even the cathode common type circuit can be used in the same manner except that the polarity of the voltage is different. Moreover, although the example with the power supply voltage of -3.3V system was shown, it is the same also with other power supply voltages.

次に、以上に説明した光プリンタヘッドを用いた光プリンタについて説明する。図３６は、このような光プリンタヘッド１４０を備える光プリンタの構成を示す。円筒形の感光ドラム１４２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器１４４で一様に帯電させる。そして、光プリンタヘッド１４０で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和する。続いて、現像器１４８で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器１５０でカセット１５２中から送られてきた用紙１５４上に、トナーを転写する。用紙は、定着器１４６にて熱等を加えられ定着され、スタッカ１５８に送られる。一方、転写の終了したドラムは、消去ランプ１６０で帯電が全面にわたって中和され、清掃器６２で残ったトナーが除去される。   Next, an optical printer using the optical printer head described above will be described. FIG. 36 shows a configuration of an optical printer including such an optical printer head 140. A photoconductive material (photosensitive member) such as amorphous Si is formed on the surface of the cylindrical photosensitive drum 142. This drum rotates at the speed of printing. The surface of the photosensitive drum of the rotating drum is uniformly charged by the charger 144. Then, the optical printer head 140 irradiates the photosensitive member with light of a dot image to be printed, and neutralizes the charging where the light hits. Subsequently, the developing device 148 applies toner to the photoconductor in accordance with the charged state on the photoconductor. Then, the toner is transferred onto the paper 154 sent from the cassette 152 by the transfer device 150. The paper is heated and fixed by the fixing device 146 and sent to the stacker 158. On the other hand, the drum that has been transferred is neutralized by the erasing lamp 160 over the entire surface, and the remaining toner is removed by the cleaner 62.

従来の多点点灯型の自己走査型発光素子アレイチップの等価回路を示す図である。It is a figure which shows the equivalent circuit of the conventional multipoint lighting type self-scanning light emitting element array chip. ２５６発光点の自己走査型発光素子アレイチップの等価回路を示す図である。It is a figure which shows the equivalent circuit of the self-scanning light emitting element array chip of 256 light emission points. 図１のチップを、ｐ型基板上のＰＮＰＮ構造で実現した構造を示す図である。It is a figure which shows the structure which implement | achieved the chip | tip of FIG. 1 by the PNPN structure on a p-type board | substrate. 図３のシフト部の１単位と発光部の１単位とを示す平面図および断面図である。It is the top view and sectional drawing which show 1 unit of the shift part of FIG. 3, and 1 unit of a light emission part. 図２の自己走査型発光素子アレイチップを駆動する駆動波形の一例を示す図である。FIG. 3 is a diagram illustrating an example of a driving waveform for driving the self-scanning light emitting element array chip of FIG. 2. 図２の自己走査型発光素子アレイチップを駆動する駆動波形の一例を示す図である。FIG. 3 is a diagram illustrating an example of a driving waveform for driving the self-scanning light emitting element array chip of FIG. 2. 図２の自己走査型発光素子アレイチップを駆動する駆動波形の一例を示す図である。FIG. 3 is a diagram illustrating an example of a driving waveform for driving the self-scanning light emitting element array chip of FIG. 2. 図２の自己走査型発光素子アレイチップを駆動する駆動波形の一例を示す図である。FIG. 3 is a diagram illustrating an example of a driving waveform for driving the self-scanning light emitting element array chip of FIG. 2. 図２の自己走査型発光素子アレイチップを用いた光プリンタヘッドの構成を示す図である。It is a figure which shows the structure of the optical printer head using the self-scanning light emitting element array chip | tip of FIG. 図９の光プリンタヘッドに供給される信号の波形を示す図である。It is a figure which shows the waveform of the signal supplied to the optical printer head of FIG. チップ＃１が受ける信号の波形を示す図である。It is a figure which shows the waveform of the signal which chip | tip # 1 receives. チップ＃２が受ける信号の波形を示す図である。It is a figure which shows the waveform of the signal which chip | tip # 2 receives. チップ＃３が受ける信号の波形を示す図である。It is a figure which shows the waveform of the signal which chip | tip # 3 receives. チップ＃４が受ける信号の波形を示す図である。It is a figure which shows the waveform of the signal which chip | tip # 4 receives. 図９の光プリンタヘッドに供給されるクロックパルスの波形を示す図である。It is a figure which shows the waveform of the clock pulse supplied to the optical printer head of FIG. 図９の光プリンタヘッドに供給されるクロックパルスの波形を示す図である。It is a figure which shows the waveform of the clock pulse supplied to the optical printer head of FIG. 図９の光プリンタヘッドに供給されるクロックパルスの波形を示す図である。It is a figure which shows the waveform of the clock pulse supplied to the optical printer head of FIG. データ展開を説明する図である。It is a figure explaining data expansion | deployment. 他のデータ展開を説明する図である。It is a figure explaining other data expansion | deployment. 他の自己走査型発光素子アレイチップの等価回路図である。It is an equivalent circuit diagram of another self-scanning light emitting element array chip. 図２０のチップを用いた光プリンタヘッドの構成を示す図である。It is a figure which shows the structure of the optical printer head using the chip | tip of FIG. 他の自己走査型発光素子アレイチップの等価回路図である。It is an equivalent circuit diagram of another self-scanning light emitting element array chip. 他の自己走査型発光素子アレイチップの等価回路図である。It is an equivalent circuit diagram of another self-scanning light emitting element array chip. 図２３のチップを用いた光プリンタヘッドの構成を示す図である。It is a figure which shows the structure of the optical printer head using the chip | tip of FIG. 発光信号φ_I Ｌ，φ_I Ｒの供給にドライバＩＣを用いた光プリンタヘッドの構成を示す図である。Emission signal phi _I L, is a diagram showing the construction of an optical printer head using a driver IC to the supply of phi _I R. 図２５のドライバＩＣの構成を示す図である。FIG. 26 is a diagram illustrating a configuration of a driver IC in FIG. 25. 図２５の光プリンタヘッドの駆動波形を示す図である。It is a figure which shows the drive waveform of the optical printer head of FIG. 他の自己走査型発光素子アレイチップの等価回路図である。It is an equivalent circuit diagram of another self-scanning light emitting element array chip. 図２８のチップを、ｐ型基板上のＰＮＰＮ構造で実現した構造を示す図である。It is a figure which shows the structure which implement | achieved the chip | tip of FIG. 28 by the PNPN structure on a p-type board | substrate. 図２９のシフト部の１単位と発光部の１単位とを示す平面図および断面図である。It is the top view and sectional drawing which show 1 unit of the shift part of FIG. 29, and 1 unit of a light emission part. 図２８のｎ番目のビットを抜き出して示す回路図である。FIG. 29 is a circuit diagram showing an nth bit extracted from FIG. 28. 図３１の回路の変形例を示す図である。FIG. 32 is a diagram showing a modification of the circuit in FIG. 31. 発光許可信号の供給にドライバＩＣを用いた光プリンタヘッドの構成を示す図である。It is a figure which shows the structure of the optical printer head which used driver IC for supply of the light emission permission signal. 図３３のドライバＩＣの構成を示す図である。It is a figure which shows the structure of the driver IC of FIG. 図３３の光プリンタヘッドの駆動波形を示す図である。It is a figure which shows the drive waveform of the optical printer head of FIG. 光プリンタの構成を示す図である。It is a figure which shows the structure of an optical printer.

符号の説明Explanation of symbols

１０ クロックパルスφ１端子
１１ クロックパルスφ２端子
１２ クロックパルスφ３端子
１３ クロックパルスφ４端子
１４ データφ_S 入力端子
１５ 発光信号φ_I Ｌ端子
１６ 発光信号φ_I Ｒ端子
１７ 電源Ｖ_GA端子
１８ ＧＮＤ端子
４１，４５ サイリスタ
４２，４４，４６ 抵抗
４３ ダイオード
４７ 電流制限用抵抗
１１０，１１１，１１２，１１３ クロックパルス配線
２１５ 発光信号φ_I 配線
２１６ φ_I Ｒ配線
１１７ 電源配線
１１８ ＧＮＤ配線 10 clock pulse φ1 terminal 11 clock pulse φ2 terminal 12 clock pulse φ3 terminal 13 clock pulse φ4 terminal 14 data φ _S input terminal 15 light emission signal φ _I L terminal 16 light emission signal φ _I R terminal 17 power supply V _GA terminal 18 GND terminal 41, 45 Thyristor 42, 44, 46 Resistor 43 Diode 47 Current limiting resistor 110, 111, 112, 113 Clock pulse wiring 215 Light emission signal φ _I wiring 216 φ _I R wiring 117 Power supply wiring 118 GND wiring

Claims (8)

Ｐ個（Ｐは整数）の第１の３端子発光サイリスタを１次元に配列し、隣接する第１のサイリスタのゲートをダイオードで互いに接続し、各ゲートをゲート負荷抵抗を介して電源配線に接続し、各第１のサイリスタのアノード／カソードを、Ｍ相（Ｍは３以上の整数）のクロックパルスを与えるＭ本のクロックパルス配線に、抵抗を介して位相を１つずつずらして接続し、１番目の第１のサイリスタのゲートに画像データ入力端子を接続し、当該データ入力端子からＭ個おきに入力されたデータを、前記Ｍ相のクロックパルスによって、当該第１のサイリスタのオン／オフ状態として転送するシフト部と、
Ｐ個の第２の３端子発光サイリスタを１次元に配列し、各第２のサイリスタのゲートを、前記シフト部の対応する第１のサイリスタのゲートに接続し、前記Ｐ個の第２のサイリスタを、連続するＰ／Ｎ個ずつのＮ個（Ｎ≧２）のグループに分け、Ｎ本の発光信号線に対し、ｎ番目のグループ（１≦ｎ≦Ｎ）の各第２のサイリスタのアノード／カソードを、抵抗を介してｎ番目の発光信号配線に接続し、当該ｎ番目の発光信号配線に発光信号を与えて、オン状態にある当該第１のサイリスタに対応する当該第２のサイリスタを点灯させる発光部と、
を備える自己走査型発光素子アレイチップ。 P (P is an integer) first three-terminal light-emitting thyristors are arranged one-dimensionally, the gates of adjacent first thyristors are connected to each other with a diode, and each gate is connected to a power supply wiring via a gate load resistor Then, the anode / cathode of each first thyristor is connected to M clock pulse wirings that supply M-phase (M is an integer of 3 or more) clock pulses with a phase shifted one by one through a resistor, An image data input terminal is connected to the gate of the first first thyristor, and every M pieces of data input from the data input terminal are turned on / off by the M-phase clock pulse. A shift unit to transfer as a state ;
P second three-terminal light emitting thyristors are arranged one-dimensionally, the gates of the second thyristors are connected to the gates of the corresponding first thyristors of the shift unit, and the P second thyristors are connected. Are divided into N groups (N ≧ 2) of continuous P / N, and the anodes of the second thyristors of the nth group (1 ≦ n ≦ N) with respect to the N light emitting signal lines. / The cathode is connected to the nth light emission signal line through a resistor, and a light emission signal is given to the nth light emission signal line so that the second thyristor corresponding to the first thyristor in the on state is A light emitting unit to be lit ;
A self-scanning light emitting element array chip comprising: 請求項１に記載の自己走査型発光素子アレイチップであって、
前記Ｎ個は２個であり、一方のグループの各第２のサイリスタのアノード／カソードを、抵抗を介して第１の発光信号配線に接続し、他方のグループの各第２のサイリスタのアノード／カソードを、抵抗を介して第２の発光信号配線に接続した、自己走査型発光素子アレイチップ。 The self-scanning light-emitting element array chip according to claim 1,
The N are two, and the anode / cathode of each second thyristor in one group is connected to the first light emitting signal wiring through a resistor, and the anode / cathode of each second thyristor in the other group is connected. A self-scanning light-emitting element array chip in which a cathode is connected to a second light-emitting signal wiring through a resistor. 請求項１に記載の自己走査型発光素子アレイチップの駆動方法であって、
（ａ）前記シフト部において、前記データ入力端子からＭ個おきに入力されたデータを、前記Ｍ相のクロックパルスによって、前記第１のサイリスタのオン／オフ状態として転送するステップと、
（ｂ）前記第１の発光信号配線に発光信号を与えて、オン状態にある前記第１のサイリスタに対応する前記第２のサイリスタを点灯させるステップと、
（ｃ）前記第２の発光信号配線に発光信号を与えて、オン状態にある前記第１のサイリスタに対応する前記第２のサイリスタを点灯させるステップと、
（ｄ）前記ステップ（ａ）〜（ｃ）をＭ回繰り返すステップと、
を含む自己走査型発光素子アレイの駆動方法。 A method for driving a self-scanning light-emitting element array chip according to claim 1,
(A) in the shift unit, transferring every M pieces of data input from the data input terminal as an on / off state of the first thyristor by the M-phase clock pulse;
(B) applying a light emission signal to the first light emission signal wiring to turn on the second thyristor corresponding to the first thyristor in an on state;
(C) providing a light emission signal to the second light emission signal wiring to light the second thyristor corresponding to the first thyristor in an on state;
(D) repeating the steps (a) to (c) M times;
A method for driving a self-scanning light-emitting element array including: １次元に配列された複数個の請求項１に記載の自己走査型発光素子アレイチップと、
前記全てのチップの電源配線が接続される１本の共通電源配線と、
前記全てのチップの第１の発光信号配線が接続される１本の第１の共通発光信号配線と、
前記全てのチップの第２の発光信号配線が接続される１本の第２の共通発光信号配線と、
前記複数個のチップを、連続するＱ個ずつのブロックに分け、各ブロックのチップのＭ本のクロックパルス配線が位相を１つずつずらして接続されるＭ本の共通クロックパルス配線と、
各ブロックの全てのチップの画像データ入力端子がそれぞれ接続される複数本の共通データ配線と、
を備える光書込みヘッド。 A plurality of self-scanning light-emitting element array chips according to claim 1 arranged in a one-dimensional manner,
One common power supply line to which the power supply lines of all the chips are connected;
One first common light emission signal line to which the first light emission signal lines of all the chips are connected;
One second common light emitting signal wiring to which the second light emitting signal wiring of all the chips is connected;
Dividing the plurality of chips into consecutive Q blocks, and M common clock pulse wirings to which M clock pulse wirings of chips of each block are connected with a phase shifted by one;
A plurality of common data wirings to which the image data input terminals of all the chips in each block are respectively connected;
An optical writing head comprising: 請求項４に記載の光書込みヘッドの駆動方法であって、
各チップのシフト部サイリスタへの画像データを展開する場合に、前記１ブロックのＱ個のチップのＮ番目のシフト部サイリスタに書き込む画像データを、１本の共通データ配線でシリアルに伝送されるＤ番目の画像データに、下式を満足するように対応させる、

ことを特徴とする駆動方法。 The optical writing head driving method according to claim 4,
When developing the image data to the shift unit thyristor of each chip, the image data to be written to the Nth shift unit thyristor of the Q chips of the one block is serially transmitted through one common data wiring D Correspond to the second image data so that

A driving method characterized by that. 請求項４に記載の光書込みヘッドの駆動方法であって、
各チップのシフト部サイリスタへの画像データを展開する場合に、前記１ブロックのＱ個のチップのＮ番目のシフト部サイリスタに書き込む画像データを、１本の共通データ配線でシリアルに伝送されるＤ番目の画像データに、下式を満足するように対応させる、

ことを特徴とする駆動方法。 The optical writing head driving method according to claim 4,
When developing the image data to the shift unit thyristor of each chip, the image data to be written to the Nth shift unit thyristor of the Q chips of the one block is serially transmitted through one common data wiring D Correspond to the second image data so that

A driving method characterized by that. 前記画像データを２回以上に分けて送り、２Ｍ個以上ごとに１個の割合でシフト部サイリスタに画像データを書き込むことを特徴とする、請求項５または６に記載の光書込みヘッドの駆動方法。   7. The method of driving an optical writing head according to claim 5, wherein the image data is sent in two or more times, and the image data is written to the shift unit thyristor at a rate of 1 every 2M or more. . 請求項４に記載の光書込みヘッドを用いた光プリンタ。An optical printer using the optical writing head according to claim 4.

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