JP4332312B2

JP4332312B2 - Video signal processing apparatus, video display apparatus, and video signal processing method

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Publication number: JP4332312B2
Application number: JP2001341364A
Authority: JP
Inventors: 春樹高田; 孝明的野; 勝信木村; 武坂井; 和夫石倉
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-11-07
Filing date: 2001-11-07
Publication date: 2009-09-16
Anticipated expiration: 2021-11-07
Also published as: JP2003143476A

Description

【０００１】
【発明の属する技術分野】
本発明は、表示デバイス上に表示される映像の拡大／縮小をデジタル的に行うための拡大縮小処理回路を備えた、例えばテレビジョン受像機等の映像信号処理装置、映像表示装置並びに映像信号処理方法に係り、特に、該拡大縮小処理回路における消費電力及び／またはメモリ容量を低減するのに好適な映像信号処理装置、映像表示装置並びに映像信号処理方法に関する。
【０００２】
【従来の技術】
近年、コンピュータ、特にパーソナルコンピュータ(以下、パソコンという)では、性能向上とともに高精細表示をするため、ドット数が飛躍的に向上している。さらに、テレビジョンの分野でもＢＳデジタル放送が始まり、放送方式がアナログからデジタルへと変わりつつある。また、表示デバイスは、従来のＣＲＴによる直視テレビやプロジェクションテレビのみでなく、液晶表示モニタ（以下、ＬＣＤという）やプラズマディスプレイパネル（以下、ＰＤＰという）などのデジタルで信号処理を行って表示する固定画素の表示装置が続々と製品化されている。
【０００３】
このような状況の中、デジタル信号のまま表示装置に入力することで、Ａ／Ｄ，Ｄ／Ａを介さず高画質化を図ると共に、低価格を図ることができる為、デジタルで表示装置までインターフェースすることが考えられている。そのインターフェースはＤＶＩ(Digital Visual Interface)やＤＦＰ(Digital Flat Panel)等として規格化され、デジタル放送対応のセットトップボックス等の民生機器やパソコンへの適用が進められている。
【０００４】
パソコンから出力する映像信号や、デジタル放送対応のセットトップボックスで受信可能な(換言すれば、放送局側から送られる)デジタル映像信号のフォーマットには、様々な種類がある。その一例を図６に示す。例えば、テレビジョン信号では、現行のアナログ放送であるＮＴＳＣ方式や１０８０ｉ，７２０ｐというＨＤＴＶの放送規格がある。パソコン信号では、ＶＧＡからＵＸＧＡまでさまざまな信号があり、さらに最近では、ＵＸＧＡ以上の画素数の信号も提案され、高精細な信号が出力可能な機器も市場に出始めている。
【０００５】
【発明が解決しようとする課題】
ところで，上述した表示装置においては、図６に示すようなさまざまな信号仕様を持つ信号に対応して、映像を表示する必要がある。固定画素の表示デバイスは、そのデバイスごとに決められた画素数、リフレッシュレート、ドットクロックに、縮小や拡大処理により画像を変換し表示する必要がある。このため、表示デバイスを持つ装置、もしくは表示デバイスに映像信号を送信する装置においては、回路規模が大きいデジタル映像信号処理回路が必要となる。
【０００６】
また、図６に示すような様々な信号仕様に対し、入力されたデジタル映像信号のドットクロック周波数のまま縮小や拡大処理を行うと、次のような問題がある。例えば、入力映像信号がＵＸＧＡの場合は、約２３０ＭＨｚもの高速クロック信号でデジタルの画像処理を行う必要があり、高速でデジタル映像信号処理回路を動作させると消費電力が大きくなる。また縮小や拡大処理を行う為のメモリ容量も大きくなり、高価なシステムとなってしまう。
【０００７】
本発明は、上記した課題に鑑みてなされたものである。その目的は、入力された映像信号が高精細(クロック周波数が高い)である場合でも、その映像信号の信号処理にともなう消費電力の増大を抑制し、及び／または縮小や拡大処理を行う為のメモリ容量の増大を抑制可能にすることにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明では、デジタル的に、表示デバイス上に表示される映像を拡大／縮小するサイズ変換処理の前に、該入力映像信号の１水平期間における有効画素数(換言すれば、映像信号の速度)を減少させるための処理を行うようにした。
【０００９】
より具体的には、上記サイズ変換処理の前の段階において、入力映像信号の１水平周期当たりの有効画素数が表示デバイスの１水平ライン当たりのドット数よりも大きい場合に、該有効画素数を該ドット数と等しくするための処理を行うものである。例えば、入力映像信号の１水平周期当たりの有効画素数が８００で、表示デバイスの１水平ライン当たりのドット数が６４０である場合には、その有効画素数を、予め６４０に減少させる。
【００１０】
このような構成とすることで、デジタル的に画像の拡大縮小処理を行う前に、入力された高速ドットクロック周波数の映像信号を、低速なクロック周波数の映像信号とすることができるため、後段の(デジタル)拡大縮小処理回路のクロック周波数を低速にできる。従って、表示デバイスに最適な画素変換が可能となり、消費電力を大幅に低減することができる。また、縮小や拡大処理を行う為のメモリ容量も表示デバイスの表示能力に最適な容量であればよい。よって、低速で容量の少ない安価なメモリを使用でき、安価なシステムを構築可能となる。
【００１１】
【発明の実施の形態】
本発明の実施形態について、図面を参照しながら説明する。なお、各図面に共通な部分には同一符号を付す。図１は本発明に係る映像信号処理装置の第１の実施形態を示すブロック図である。尚、これ以降において説明される実施形態は、本発明を、液晶パネル、ＰＤＰなどの表示デバイスと、テレビジョン放送の所望チャンネルと同調するためのチューナ(図示せず)とを有するテレビジョン受像機に適用した例を示している。
【００１２】
デジタル映像信号入力端子１０１には、パソコンやデジタル放送対応のセットトップボックス等のデジタル映像信号が入力される。デジタル映像信号入力端子１０１に入力されたデジタル映像信号は、その入力デジタル映像信号に対し、１水平周期当たりの有効画素数を減少させるための処理(これ以降は、速度変換処理と呼ぶこともある)を行うための画素数変換手段であるデジタル／アナログ信号入力処理部１１３に供給される。デジタル／アナログ信号入力処理部１１３では、まず、デジタルフィルタで構成されたＬＰＦ（ＬＰＦ：ＬｏｗＰａｓｓＦｉｌｔｅｒ）１０６によって入力デジタル映像信号を帯域制限し、速度変換メモリ１０７に出力する。このとき、同期信号入力端子１０３に入力された、デジタル映像信号とともに送信された同期信号は、イネーブル制御回路１０８と第１のスイッチ回路１０９の、一方の入力端子に入力される。また、クロック入力端子１０２に入力された、デジタル映像信号とともに送信されたクロック信号は、速度変換メモリ１０７に入力される。前記イネーブル制御回路１０８は、変換する速度にあわせたイネーブル制御信号を、入力された同期信号から生成して速度変換メモリ１０７に入力する。
【００１３】
ＬＰＦ１０６からのデジタル映像信号は、デジタル映像信号に同期したクロック及びイネーブル制御信号を用いて速度変換メモリ１０７に書き込まれる。ＰＬＬ（ＰＬＬ：ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）１１１は、第１のスイッチ回路１１０で選択された同期信号(この場合は、デジタル映像信号とともに入力された同期信号)を入力し、該同期信号を基準にして読み出しクロックを生成して、速度変換メモリ１０７に供給する。この読み出しクロックは、後に詳述するように、入力クロック信号の周波数よりも低い周波数を持つ。速度変換メモリ１０７に書き込まれたデジタル映像信号は、上記読み出しクロックに応じて読み出される。従って、デジタル映像信号の速度は、書き込みクロック周波数と読み出しクロック周波数の比に応じて変換される。この速度変換されたデジタル映像信号は、第２のスイッチ回路１１２の、一方の入力端子に入力される。
【００１４】
一方、アナログ映像信号入力端子１０４には、従来のパソコンやＶＴＲ等の記録メディア機器等からのアナログ映像信号が入力される。アナログ映像信号入力端子１０４に入力されたアナログ映像信号は、Ａ／Ｄ変換器１０９に入力される。同期信号入力端子１０５から入力された同期信号は、アナログ映像信号とともに送信された同期信号が入力され、第１のスイッチ回路１１０の、他方の入力端子に導かれる。第１のスイッチ回路１１０は、デジタル映像信号を表示用の信号として用いる場合は、同期信号入力端子１０３の入力を選択し、アナログ映像信号を表示用の信号として用いる場合は、同期信号入力端子１０５の入力を選択するように動作する。この第１のスイッチ回路１１０で選択された同期信号は、ＰＬＬ回路１１１に入力される。ＰＬＬ回路１１１では、同期信号入力に同期したクロックを生成して、速度変換メモリ１０７とＡ／Ｄ変換回路１０９と、サイズ変換回路の一部を構成する縮小処理回路１１４のクロックとして入力する。前記Ａ／Ｄ変換回路１０９はアナログの映像信号をデジタルの信号に変換して、第２のスイッチ回路１１２の、他方の入力端子に入力する。
【００１５】
この第２のスイッチ回路１１２は、第１のスイッチ回路１１０と同様に、デジタル映像信号を表示用の信号として用いる場合は、速度変換メモリ１０７の出力を選択し、アナログ映像信号を表示用の信号として用いる場合は、Ａ／Ｄ変換回路１０９の出力を選択するように動作する。そして、第２のスイッチ回路１１２で選択されたデジタル映像信号は、サイズ変換回路の一部である縮小処理回路１１４に入力される。ここで、本実施形態では、サイズ変換回路は、縮小処理回路１１４、フレームメモリ１１５、拡大処理回路１１６を備えるものとする。
【００１６】
縮小処理回路１１４は、垂直方向や水平方向に縮小してフレームメモリ１１５にデータを書き込む。フレームメモリ１１５から読み出された映像信号は、拡大処理回路１１６に入力され、垂直方向や水平方向に拡大処理を行う。ここで、縮小処理回路１１４、フレームメモリ１１５、拡大処理回路１１６によりＬＣＤやＰＤＰ等の固定画素パネル１２２に必要な垂直水平画素数、リフレッシュレート、ドットクロックになるように画像の縮小や拡大を行い、この信号を前記出力端子１１６から出力する。また、同期生成回路１１８は、表示デバイスである固定画素パネル１２２(本実施形態では、表示デバイスとして液晶パネルやＰＤＰなどの固定画素パネルを用いるものとする)に与える同期信号を生成し、前記同期出力端子１２０から出力するとともに、前記クロック出力端子１２１からクロック信号を出力する。前記出力端子１１９からの映像信号出力と、前記同期出力端子１２０からの同期信号出力と、前記クロック出力端子１２１からのクロック出力とを固定画素パネル１１７与え、映像を表示する。
【００１７】
通常、デジタル／アナログ信号入力処理部１１３の後段のデジタル画像処理部は、図１に示している回路のみでなく、インターレース信号をプログレッシブ信号に変換するプログレッシブ回路、画質補正回路、ガンマ補正回路、フレームメモリ制御回路等の大規模な回路が必要となるが、本発明の本質に実質的に関わるものではないため、図１ではそれらの回路を示していない。
【００１８】
ここで、図６に示す信号のうち、入力信号としてＵＸＧＡ信号が入力され、固定画素パネルはＸＧＡ相当のドットを有する表示装置の場合を例に取り説明する。まず、デジタル映像信号入力端子１０１からＵＸＧＡ信号が入力された場合、ＬＰＦ１０６により帯域を制限され、速度変換メモリ１０７に入力する。イネーブル制御回路１０８は、入力デジタル映像信号の１水平周期当たりの有効画素数が、固定画素パネルの一水平ラインの有効画素数と同等になるような、水平縮小用のイネーブル制御信号を生成する。そして、このイネーブル制御信号を用いて速度変換メモリ１０７に映像データを書き込む。ここで、第１のスイッチ回路１１０は、デジタル映像信号とともに入力された同期信号がＰＬＬ１１１に供給されるように切換わり、ＰＬＬ１１１は、入力デジタル映像信号の１水平周期当たりの有効画素数が、固定画素パネルの一水平ラインの有効画素数と同等になるような周波数を持つクロック信号を生成し、速度変換メモリ１０７の読み出し用クロックとして入力する。
【００１９】
すなわち、速度変換メモリ１０７において、ＵＸＧＡ信号入力の水平方向の画素数１６００画素からＸＧＡ相当の水平方向の画素数１０２４画素になるように速度変換を行う。このとき、速度変換メモリの読み出しクロックの周波数は、クロック入力端子１０２から入力されたクロック信号の１０２４／１６００倍の周波数となる。すなわち、入力デジタル映像信号の１水平周期当たりの有効画素数と、固定画素パネル１２２の一水平ラインの有効画素数との比と等しい。
【００２０】
速度変換メモリ１０７から読み出された映像信号は第２のスイッチ回路１１２を通り、サイズ変換回路に入力される。まず、第２のスイッチ回路で選択された信号は、縮小処理回路１１４に入力され、縮小処理を行ってフレームメモリ１１５に入力される。縮小処理回路１１４は、固定画素パネル１２２の表示画素数に対応するように、垂直方向に画像を縮小し、ＵＸＧＡ信号入力の垂直方向の画素数である１２００画素からＸＧＡ相当の垂直方向の画素数７６８画素に変換してフレームメモリ１１５に書き込む。フレームメモリ１１５から読み出した映像信号は拡大処理回路１１６に入力される。この信号は、ＸＧＡ相当の画素数に変換されているため、固定画素パネル１２２にそのまま表示する場合は、拡大処理は行わずそのままの画素数で表示する。ただし、固定画素パネル１２２への表示は様々な形態が考えられ、例えば、画面の一部分を拡大して表示する場合等は、拡大処理回路１１６において表示形態に応じた拡大倍率で垂直方向、水平方向に拡大することで実現できる。
【００２１】
一方、アナログ映像入力端子１０４からＵＸＧＡ信号が入力された場合、映像信号はＡ／Ｄ変換回路１０９に導かれる。ここで、第1のスイッチ回路１１０は、アナログ入力の同期信号がＰＬＬ１１１に入力するように切換わり、ＰＬＬ１１１でＡ／Ｄ変換回路１０９用のクロックを生成する。この時、ＰＬＬ１１１は、入力デジタル映像信号の１水平周期当たりの有効画素数が、固定画素パネルの一水平ラインの有効画素数と同等になるような周波数を持つクロック信号を生成し、Ａ／Ｄ変換回路１０９でデジタル映像信号に変換する。このデジタル映像信号は第２のスイッチ回路１１２を通り、縮小処理回路１１４に入力する。縮小処理回路１１４以降の処理は上述のデジタル入力の場合と同様の動作を行って、固定画素パネル１２２の表示形態に応じた垂直水平画素数、リフレッシュレート、ドットクロックに画像を変換し固定画素パネルに表示する。
【００２２】
以上述べたように、高速なドットクロック周波数で入力されたデジタル映像信号は、入力してすぐに、速度変換メモリ１０７において低速なクロック周波数のデジタル映像信号とすることができるため、後段の回路規模の大きいデジタル画像処理部のクロック周波数を低速にでき、固定画素パネルに最適な画素変換を行うと共に、消費電力を大幅に低減することができる。また、高速なドットクロック周波数で入力されたアナログ映像信号の場合も、Ａ／Ｄ変換回路１０９において低速なクロック周波数のデジタル映像信号とすることができるため、同様に消費電力を大幅に低減する事が出来る。また、縮小や拡大処理を行う為のフレームメモリ１１５のメモリ容量も固定画素パネルの表示能力に最適な容量で処理ができ、低速で容量の少ない安価なメモリを使用でき、安価なシステムを構築することができる。特に、本実施の形態におけるデジタル入力を有する映像信号処理装置は、ＬＳＩ化することが一般的であり、低消費電力、メモリ容量の低減は特に有効である。また、アナログ入力の場合、クロック生成でＰＬＬは必須であり、デジタル入力の場合にも同じＰＬＬを共用することでシステムの簡単化とコスト低減を図ることができる。
【００２３】
以上、高精細である高速なドットクロック周波数の映像信号を入力して低速な周波数のデジタル映像信号に変換して固定画素パネルに表示する場合を説明したが、本実施の形態はこれに限定されるものではなく、低速なドットクロック周波数の映像信号を入力し、高速な周波数のデジタル映像信号を固定画素パネルに表示することも可能であり、後段のデジタル画像処理部に応じて最適なクロック周波数とすることができる。
【００２４】
上述の速度変換メモリ１０７の詳細な動作の一例を、図２を用いて説明する。図２(ａ)はクロック入力端子１０２からのデジタル映像信号の入力クロックを示し、かつ、速度変換メモリ１０７の書き込み用入力クロックを示す図である。図２(ｂ)は速度変換メモリ１０７のイネーブル制御信号を示す図、図２(ｃ)は速度変換メモリ１０７のデジタル映像信号入力を示す図、図２(ｄ)はＰＬＬ１１１出力であり、かつ、速度変換メモリ１０７の読み出し用クロックを示す図、図２(ｅ)は速度変換メモリ１０７でクロック周波数が速度変換されたデジタル映像信号の出力を示す図である。
【００２５】
図２では、説明を容易とするため、速度変換メモリ１０７のデジタル映像信号の出力周波数を入力周波数に対し、２／３倍とする場合について示している。
【００２６】
入力されたデジタル映像信号は、入力クロックに同期して図２（ｃ）に示すようにＡ１，Ａ２，Ａ３，Ａ４．…と入力される。このとき、速度変換メモリ１０７において入力に対し２／３倍とするため、イネーブル制御回路１０８は、図２（ｂ）に示すように３画素おきに速度変換メモリに書込みを停止するイネーブル制御信号を生成し、速度変換メモリへのデジタル映像データの書き込みを制御する。ＰＬＬ１１１では、図２（ｄ）に示すように、生成したクロック周波数が入力クロック周波数の２／３になるようなクロックを生成する。速度変換メモリ１０７から読み出されるデジタル映像信号は、図２（ｅ）に示されるように、Ａ１，Ａ２，Ａ４，Ａ５．…となり入力デジタル映像信号の２／３倍の速度として出力される。
【００２７】
このような動作を行うことで、高速なドットクロック周波数で入力されたデジタル映像信号は、入力してすぐ前記速度変換メモリ１０７において低速なクロック周波数のデジタル映像信号とすることができるため、後段の回路規模の大きいデジタル画像処理部のクロック周波数を低速にでき、固定画素パネルに最適な画素変換を行うと共に、消費電力を大幅に低減することができる。また、高速なドットクロック周波数で入力されたアナログ映像信号の場合も、Ａ／Ｄ変換回路１０９において低速なクロック周波数のデジタル映像信号とすることができるため、同様に消費電力を大幅に低減する事が出来る。また、縮小や拡大処理を行う為のフレームメモリ１１５のメモリ容量も固定画素パネルの表示能力に最適な容量で処理ができ、低速で容量の少ない安価なメモリを使用でき、安価なシステムを構築することができる。本実施の形態では、２／３倍の速度に変換する場合を説明したが、ＰＬＬ１１１の分周比を任意に制御することで任意の倍率の速度変換が可能となる。
【００２８】
図３は本発明による第２の実施形態の一例を示す構成ブロック図である。図３の実施形態は、テレビやモニタ等における左右２画面表示やピクチャインピクチャ等の２系統の映像入力を１画面に表示する機能を実現するため、デジタル／アナログ信号入力処理部を２系統にして多機能化を図っているものであり、この点で図１に示した実施形態と異なっている。
【００２９】
本実施形態において、第１のデジタル／アナログ信号入力処理部１１３は、第１の実施形態で説明したように、デジタル映像信号入力時は速度変換メモリ１０７によるデジタル映像信号のクロック周波数の速度変換を行い、アナログ入力時はＡ／Ｄ変換回路１０９においてデジタル信号に変換し、映像縮小多重回路３０７に出力する。第２のデジタル／アナログ信号入力処理部３０６においても、第１のデジタル／アナログ信号入力処理部１１３と同様の動作を行い、映像縮小多重回路３０７のもう一方の入力に出力する。映像縮小多重回路３０７は、例えば２画面を実現する場合、第１のデジタル／アナログ入力処理部１１３からの入力は水平方向に画面の１／２になるように水平縮小し、また、第２のデジタル／アナログ入力処理部３０６も水平方向に画面の１／２になるように水平縮小する。さらに、両方の入力は同期タイミングが異なるので、フレームメモリ１１５に書き込み読み出しを行って左右２画面の同期を合わせて拡大処理回路１１６に導く。映像縮小多重回路３０７、フレームメモリ１１５、拡大処理回路１１６では、第１の実施形態と同様に、固定画素パネルの表示形態に応じた垂直水平画素数、リフレッシュレート、ドットクロックに画像を変換し固定画素パネルに表示する。
【００３０】
以上述べたように、デジタル映像信号入力あるいはアナログ映像信号入力において、２系統の異なる映像信号を入力した場合の２画面、マルチ画面等のさまざまな画面表示を実現する事が出来ると共に、高速なドットクロック周波数で入力されたデジタル映像信号は、入力してすぐ前記速度変換メモリ１０７において低速なクロック周波数のデジタル映像信号とすることができるため、後段の回路規模の大きいデジタル画像処理部のクロック周波数を低速にでき、固定画素パネルに最適な画素変換を行うと共に、消費電力を大幅に低減することができる。また、高速なドットクロック周波数で入力されたアナログ映像信号の場合も、Ａ／Ｄ変換回路１０９において低速なクロック周波数のデジタル映像信号とすることができるため、同様に消費電力を大幅に低減する事が出来る。また、縮小や拡大処理を行う為のフレームメモリ１１５のメモリ容量も固定画素パネルの表示能力に最適な容量で処理ができ、低速で容量の少ない安価なメモリを使用でき、安価なシステムを構築することができる。
【００３１】
図４は本発明による第３の実施形態の一例を示す構成ブロック図である。図４の実施形態において、４０１はデジタル映像信号をアナログ映像信号に変換するＤ／Ａ変換回路、４０２はアナログ映像信号の出力端子、４０３はブラウン管タイプのＣＲＴモニタである。
【００３２】
図１に示す第１の実施形態では、デジタル映像信号入力あるいはアナログ映像信号入力で入力された信号を表示する固定画素パネルに合わせて変換してデジタルで映像信号を出力する構成であるが、本実施の形態では、アナログで映像信号を出力する構成とする事でテレビ表示を考慮した精細度の粗いＣＲＴモニタでも同様の効果を得る事が出来る。
【００３３】
本実施の形態において、アナログ／デジタル入力処理部１１３は、第１の実施形態で説明したように、デジタル映像信号入力時は速度変換メモリ１０７によりデジタル映像信号のクロック周波数の速度変換を行い、アナログ入力時はＡ／Ｄ変換回路１０９においてデジタル信号に変換し、第２のスイッチ回路１１２により映像信号を選択し、縮小処理回路１１４に出力する。縮小処理回路１１４、フレームメモリ１１５、拡大処理回路１１６によりＣＲＴモニタ４０３に必要な垂直水平画素数、リフレッシュレート、ドットクロックになるように画像の縮小や拡大等の画素の変換を行って、Ｄ／Ａ変換回路４０１に信号を導く。Ｄ／Ａ変換回路４０１でアナログ映像信号に変換された信号を出力端子４０２から出力し、ＣＲＴモニタ４０３に表示する。
【００３４】
以上述べたように、テレビ表示を考慮した精細度の粗いＣＲＴモニタにおいて、高速なドットクロック周波数で入力されたデジタル映像信号は、入力してすぐに、速度変換メモリ１０７において低速なクロック周波数のデジタル映像信号とすることができるため、後段の回路規模の大きいデジタル画像処理部のクロック周波数を低速にでき、ＣＲＴモニタに最適な画素変換を行うと共に、消費電力を大幅に低減することができる。また、高速なドットクロック周波数で入力されたアナログ映像信号の場合も、Ａ／Ｄ変換回路１０９において低速なクロック周波数のデジタル映像信号とすることができるため、同様に消費電力を大幅に低減する事が出来る。また、縮小や拡大処理を行う為のフレームメモリ１１５のメモリ容量も固定画素パネルの表示能力に最適な容量で処理ができ、低速で容量の少ない安価なメモリを使用でき、安価なシステムを構築することができる。
【００３５】
図５は本発明による第４の実施形態の一例を示す構成ブロック図である。図５の実施形態において、５０１はデジタル信号入力のクロック入力端子１０２からのクロックを分周したクロックを生成する第２のＰＬＬ回路、５０２はクロックを切り替える第３のスイッチ回路である。
【００３６】
図１に示す第１の実施形態では、デジタルとアナログ入力の同期信号を共用化したＰＬＬ１１１を構成していたが、本実施の形態では、例えば、アナログ信号入力部とデジタル信号入力部を別々のＬＳＩで構成する場合には、異なるＰＬＬを用いることで最適なシステム構成をとることができる。
【００３７】
本実施の形態において、図１の第１の実施形態と同様に、ＬＰＦ１０６の出力映像信号と、同期したクロック及びイネーブル制御信号により、速度変換メモリ１０７にデジタル映像信号を取り込む。速度変換メモリ１０７の読出しクロックは、第２のＰＬＬ５０１において固定画素パネル１２２に応じた低速のクロックを分周して発振させる。このクロックで速度変換メモリ１０７からデジタル映像信号を読み出し、第２のスイッチ回路１１２に入力する。また、第２のＰＬＬ回路５０１のクロックは第３のスイッチ回路５０２に入力する。
【００３８】
一方、アナログ映像信号入力端子１０４から入力された従来のパソコンやＶＴＲ等の記録メディア機器等のアナログ映像信号は、Ａ／Ｄ変換器１０９に入力される。アナログ映像信号の同期信号の入力端子１０５から入力された同期信号は、ＰＬＬ回路１１１に直接入力される。ＰＬＬ回路１１１では、同期信号入力に同期したクロックを生成し、前記Ａ／Ｄ変換回路１０９においてアナログの映像信号をディジタルの信号に変換して、第２のスイッチ回路１１２のもう一方の入力に入力する。また、ＰＬＬ回路１１１のクロックは第３のスイッチ回路５０２のもう一方の入力に入力する。この第２のスイッチ回路１１２と第３のスイッチ回路５０２は、デジタル映像信号を選択する場合は、速度変換メモリ１０７の出力と第２のＰＬＬ回路５０１のクロックを選択し、アナログ映像信号を選択する場合は、Ａ／Ｄ変換回路１０９の出力とＰＬＬ回路１１１のクロックを選択するように動作する。第２のスイッチ回路１１２で選択されたデジタル映像信号は、縮小処理回路１１４に入力される。縮小処理回路１１４以降の処理は第１の実施形態と同様の動作を行って、固定画素パネルの表示形態に応じた垂直水平画素数、リフレッシュレート、ドットクロックに画像を変換し、ＬＣＤやＰＤＰ等の固定画素パネルに固定画素パネル１２２に表示する。
【００３９】
以上述べたように、アナログ信号入力部とデジタル信号入力部で別々のＬＳＩで構成する場合にも、デジタル入力信号とアナログ入力信号で別々のクロック発振をさせる構成で第１の実施形態と同様の効果を得ることができる。すなわち、入力してすぐ前記速度変換メモリ１０７において低速なクロック周波数のデジタル映像信号とすることができるため、後段の回路規模の大きいデジタル画像処理部のクロック周波数を低速にでき、固定画素パネルに最適な画素変換を行うと共に、消費電力を大幅に低減することができる。また、高速なドットクロック周波数で入力されたアナログ映像信号の場合も、Ａ／Ｄ変換回路１０９において低速なクロック周波数のデジタル映像信号とすることができるため、同様に消費電力を大幅に低減する事が出来る。また、縮小や拡大処理を行う為のフレームメモリ１１５のメモリ容量も固定画素パネルの表示能力に最適な容量で処理ができ、低速で容量の少ない安価なメモリを使用でき、安価なシステムを構築することができる。特に、本実施の形態で説明したデジタル入力を有する映像信号処理装置は、ＬＳＩ化することが一般的であり、低消費電力、メモリ容量の低減は特に有効である。
【００４０】
【発明の効果】
以上説明した如く、本発明の構成によれば、高速なドットクロック周波数で入力されたデジタル映像信号を、サイズ変換処理の前に、低速なクロック周波数のデジタル映像信号に変換しているため、消費電力を低減することが可能となる。また、低速で容量の少ない安価なメモリを使用でき、安価なシステムを構築することができる。
【図面の簡単な説明】
【図１】本発明における第１の実施形態の一例を示すブロック図である。
【図２】本発明における速度変換メモリの詳細動作の一例を示すブロック図である。
【図３】本発明における第２の実施形態の一例を示すブロック図である。
【図４】本発明における第３の実施形態の一例を示すブロック図である。
【図５】本発明における第４の実施形態の一例を示すブロック図である。
【図６】テレビ信号やパソコン信号の信号仕様の一例を示す図である。
【符号の説明】
１０１…デジタル映像信号入力端子、１０２…クロック入力端子、１０３…デジタル同期信号入力端子、１０４…アナログ映像信号入力端子、１０５…アナログ同期信号入力端子、１０６…デジタルＬＰＦ、１０７…速度変換メモリ、１０８…イネーブル制御回路、１０９…Ａ／Ｄ変換回路、１１０…第1のスイッチ回路、１１１…ＰＬＬ回路、１１２…第２のスイッチ回路、１１３…デジタル／アナログ信号入力処理部、１１４…縮小処理回路、１１５…フレームメモリ、１１６…拡大処理回路、１１７…出力処理用クロック入力端子、１１８…同期生成回路、１１９…デジタル映像信号出力端子、１２０…同期出力、１２１…クロック出力端子、１２２…固定画素パネル、３０１…第２のデジタル映像信号入力端子、３０２…第２のクロック入力端子、３０３…第２のデジタル同期信号入力端子、３０４…第２のアナログ映像信号入力端子、３０５…第２のアナログ同期信号入力端子、３０６…第２のデジタル／アナログ信号入力処理部、３０７…映像縮小多重回路、４０１…Ｄ／Ａ変換回路、４０２…アナログ映像信号出力端子、４０３…ＣＲＴモニタ、５０１…第２のＰＬＬ回路、５０２…第３のスイッチ回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a video signal processing apparatus, such as a television receiver, provided with an enlargement / reduction processing circuit for digitally enlarging / reducing an image displayed on a display device, Video display device and video signal processing method In particular, a video signal processing apparatus suitable for reducing power consumption and / or memory capacity in the enlargement / reduction processing circuit, Video display device and video signal processing method About.
[0002]
[Prior art]
In recent years, in computers, particularly personal computers (hereinafter referred to as personal computers), the number of dots has been drastically improved in order to achieve high-definition display along with improved performance. Furthermore, BS digital broadcasting has started in the field of television, and the broadcasting system is changing from analog to digital. The display device is not only a direct-view television or projection television based on a conventional CRT but also a digital display such as a liquid crystal display monitor (hereinafter referred to as LCD) or a plasma display panel (hereinafter referred to as PDP). Pixel display devices are being commercialized one after another.
[0003]
In such a situation, by inputting the digital signal as it is to the display device, it is possible to improve the image quality without going through A / D and D / A and to reduce the price. It is considered to interface. The interface is standardized as DVI (Digital Visual Interface), DFP (Digital Flat Panel), and the like, and is being applied to consumer devices such as set-top boxes for digital broadcasting and personal computers.
[0004]
There are various types of formats of video signals output from a personal computer and digital video signals that can be received by a set-top box compatible with digital broadcasting (in other words, sent from the broadcasting station side). An example is shown in FIG. For example, television signals include the NTSC system, which is the current analog broadcast, and HDTV broadcast standards such as 1080i and 720p. There are various personal computer signals from VGA to UXGA, and more recently, signals with a pixel number greater than UXGA have been proposed, and devices capable of outputting high-definition signals are also on the market.
[0005]
[Problems to be solved by the invention]
Incidentally, in the above-described display device, it is necessary to display an image corresponding to signals having various signal specifications as shown in FIG. A fixed-pixel display device needs to convert and display an image by reduction or enlargement processing to the number of pixels, refresh rate, and dot clock determined for each device. For this reason, an apparatus having a display device or an apparatus for transmitting a video signal to the display device requires a digital video signal processing circuit having a large circuit scale.
[0006]
Further, when the reduction and enlargement processing is performed with respect to various signal specifications as shown in FIG. 6 while maintaining the dot clock frequency of the input digital video signal, there are the following problems. For example, when the input video signal is UXGA, it is necessary to perform digital image processing with a high-speed clock signal of about 230 MHz. If the digital video signal processing circuit is operated at high speed, power consumption increases. In addition, the memory capacity for performing the reduction and enlargement processing becomes large, resulting in an expensive system.
[0007]
The present invention has been made in view of the above problems. The purpose is to suppress an increase in power consumption due to signal processing of the video signal and / or to perform reduction or enlargement processing even when the input video signal is high definition (clock frequency is high). This is to make it possible to suppress an increase in memory capacity.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, according to the present invention, the number of effective pixels in one horizontal period of the input video signal (in other words, before the size conversion processing for digitally enlarging / reducing the video displayed on the display device) In this case, processing for reducing the speed of the video signal is performed.
[0009]
More specifically, when the number of effective pixels per horizontal period of the input video signal is larger than the number of dots per horizontal line of the display device in the stage before the size conversion process, the effective pixel number is A process for making the number of dots equal is performed. For example, when the number of effective pixels per horizontal period of the input video signal is 800 and the number of dots per horizontal line of the display device is 640, the number of effective pixels is reduced to 640 in advance.
[0010]
By adopting such a configuration, an input video signal with a high-speed dot clock frequency can be converted into a video signal with a low-speed clock frequency before digital image enlargement / reduction processing is performed. The clock frequency of the (digital) enlargement / reduction processing circuit can be reduced. Therefore, it is possible to perform pixel conversion optimal for the display device, and power consumption can be greatly reduced. Further, the memory capacity for performing the reduction or enlargement process may be any capacity that is optimal for the display capability of the display device. Therefore, an inexpensive memory with a low speed and a small capacity can be used, and an inexpensive system can be constructed.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described with reference to the drawings. In addition, the same code | symbol is attached | subjected to the part common to each drawing. FIG. 1 is a block diagram showing a first embodiment of a video signal processing apparatus according to the present invention. In the following embodiments, a television receiver having a display device such as a liquid crystal panel or a PDP and a tuner (not shown) for synchronizing with a desired channel of television broadcasting will be described. The example applied to is shown.
[0012]
The digital video signal input terminal 101 receives a digital video signal from a personal computer or a set top box compatible with digital broadcasting. The digital video signal input to the digital video signal input terminal 101 is a process for reducing the number of effective pixels per horizontal period with respect to the input digital video signal (hereinafter, referred to as a speed conversion process). ) Digital / analog signal input processing unit which is a pixel number conversion means 113 To be supplied. Digital / analog signal input processor 113 First, an input digital video signal is band-limited by an LPF (LPF: Low Pass Filter) 106 constituted by a digital filter, and is output to the speed conversion memory 107. At this time, the synchronization signal transmitted to the synchronization signal input terminal 103 and transmitted together with the digital video signal is input to one input terminal of the enable control circuit 108 and the first switch circuit 109. The clock signal transmitted together with the digital video signal input to the clock input terminal 102 is input to the speed conversion memory 107. The enable control circuit 108 generates an enable control signal in accordance with the conversion speed from the input synchronization signal and inputs it to the speed conversion memory 107.
[0013]
The digital video signal from the LPF 106 is written into the speed conversion memory 107 using a clock and enable control signal synchronized with the digital video signal. A PLL (PLL: Phase Locked Loop) 111 receives the synchronization signal selected by the first switch circuit 110 (in this case, the synchronization signal input together with the digital video signal), and reads it with reference to the synchronization signal. A clock is generated and supplied to the speed conversion memory 107. As will be described later in detail, this read clock has a frequency lower than the frequency of the input clock signal. The digital video signal written in the speed conversion memory 107 is read according to the read clock. Accordingly, the speed of the digital video signal is converted in accordance with the ratio between the write clock frequency and the read clock frequency. The speed-converted digital video signal is input to one input terminal of the second switch circuit 112.
[0014]
On the other hand, the analog video signal input terminal 104 receives an analog video signal from a recording media device such as a conventional personal computer or VTR. The analog video signal input to the analog video signal input terminal 104 is input to the A / D converter 109. As the synchronization signal input from the synchronization signal input terminal 105, the synchronization signal transmitted together with the analog video signal is input and guided to the other input terminal of the first switch circuit 110. The first switch circuit 110 selects the input of the synchronization signal input terminal 103 when the digital video signal is used as a display signal, and the synchronization signal input terminal 105 when the analog video signal is used as a display signal. Operates to select the input. The synchronization signal selected by the first switch circuit 110 is input to the PLL circuit 111. In the PLL circuit 111, a clock synchronized with the synchronization signal input is generated and input as a clock for the speed conversion memory 107, the A / D conversion circuit 109, and the reduction processing circuit 114 constituting a part of the size conversion circuit. The A / D conversion circuit 109 converts an analog video signal into a digital signal and inputs it to the other input terminal of the second switch circuit 112.
[0015]
Similar to the first switch circuit 110, the second switch circuit 112 selects the output of the speed conversion memory 107 and uses the analog video signal as a display signal when using a digital video signal as a display signal. When used as, the operation of selecting the output of the A / D conversion circuit 109 is performed. The digital video signal selected by the second switch circuit 112 is Size conversion circuit Is input to the reduction processing circuit 114, which is a part of. In this embodiment, the size conversion circuit includes a reduction processing circuit 114, a frame memory 115, and an enlargement processing circuit 116.
[0016]
The reduction processing circuit 114 reduces the data in the vertical direction or the horizontal direction and writes the data in the frame memory 115. The video signal read from the frame memory 115 is input to the enlargement processing circuit 116, and enlargement processing is performed in the vertical direction and the horizontal direction. Here, a fixed pixel panel such as an LCD or PDP is formed by the reduction processing circuit 114, the frame memory 115, and the enlargement processing circuit 116. 122 The image is reduced or enlarged so that the number of vertical and horizontal pixels, the refresh rate, and the dot clock necessary for this are obtained, and this signal is output from the output terminal 116. Further, the synchronization generation circuit 118 generates a synchronization signal to be given to the fixed pixel panel 122 which is a display device (in this embodiment, a fixed pixel panel such as a liquid crystal panel or PDP is used as the display device), and the synchronization In addition to outputting from the output terminal 120, a clock signal is output from the clock output terminal 121. A video signal output from the output terminal 119, a synchronization signal output from the synchronization output terminal 120, and a clock output from the clock output terminal 121 are supplied to the fixed pixel panel 117, and an image is displayed.
[0017]
Normally, the digital image processing unit subsequent to the digital / analog signal input processing unit 113 is not only the circuit shown in FIG. 1 but also a progressive circuit, an image quality correction circuit, a gamma correction circuit, a frame for converting an interlace signal into a progressive signal. Although a large-scale circuit such as a memory control circuit is required, it is not substantially related to the essence of the present invention, and therefore those circuits are not shown in FIG.
[0018]
Here, a case where a UXGA signal is input as an input signal among the signals shown in FIG. 6 and the fixed pixel panel has a dot equivalent to XGA will be described as an example. First, when a UXGA signal is input from the digital video signal input terminal 101, the band is limited by the LPF 106 and input to the speed conversion memory 107. The enable control circuit 108 generates an enable control signal for horizontal reduction so that the number of effective pixels per horizontal period of the input digital video signal is equal to the number of effective pixels in one horizontal line of the fixed pixel panel. Then, the video data is written into the speed conversion memory 107 using the enable control signal. Here, the first switch circuit 110 is switched so that the synchronization signal input together with the digital video signal is supplied to the PLL 111, and the PLL 111 has a fixed number of effective pixels per horizontal period of the input digital video signal. A clock signal having a frequency equivalent to the number of effective pixels in one horizontal line of the pixel panel is generated and input as a read clock for the speed conversion memory 107.
[0019]
That is, the speed conversion is performed in the speed conversion memory 107 so that the number of pixels in the horizontal direction of the UXGA signal input is 1600 pixels and the number of horizontal pixels corresponding to XGA is 1024 pixels. At this time, the frequency of the read clock of the speed conversion memory is 1024/1600 times the frequency of the clock signal input from the clock input terminal 102. That is, it is equal to the ratio between the number of effective pixels per horizontal period of the input digital video signal and the number of effective pixels in one horizontal line of the fixed pixel panel 122.
[0020]
The video signal read from the speed conversion memory 107 passes through the second switch circuit 112 and is input to the size conversion circuit. First, the signal selected by the second switch circuit is input to the reduction processing circuit 114, subjected to reduction processing, and input to the frame memory 115. The reduction processing circuit 114 reduces the image in the vertical direction so as to correspond to the number of display pixels of the fixed pixel panel 122, and the number of pixels in the vertical direction corresponding to XGA from 1200 pixels, which is the number of pixels in the vertical direction of the UXGA signal input. It is converted into 768 pixels and written into the frame memory 115. The video signal read from the frame memory 115 is input to the enlargement processing circuit 116. Since this signal has been converted to the number of pixels corresponding to XGA, when it is displayed on the fixed pixel panel 122 as it is, it is displayed with the number of pixels as it is without performing enlargement processing. However, various forms of display on the fixed pixel panel 122 are conceivable. For example, when a part of the screen is enlarged and displayed, the enlargement processing circuit 116 uses the enlargement magnification according to the display form in the vertical direction and the horizontal direction. It can be realized by expanding to.
[0021]
On the other hand, when a UXGA signal is input from the analog video input terminal 104, the video signal is guided to the A / D conversion circuit 109. Here, the first switch circuit 110 is switched so that an analog input synchronization signal is input to the PLL 111, and the PLL 111 generates a clock for the A / D conversion circuit 109. At this time, the PLL 111 generates a clock signal having a frequency such that the number of effective pixels per horizontal period of the input digital video signal is equal to the number of effective pixels of one horizontal line of the fixed pixel panel. The conversion circuit 109 converts the digital video signal. This digital video signal passes through the second switch circuit 112 and is input to the reduction processing circuit 114. The processing after the reduction processing circuit 114 performs the same operation as in the case of the digital input described above, converts the image into the number of vertical and horizontal pixels, the refresh rate, and the dot clock according to the display form of the fixed pixel panel 122, and then the fixed pixel panel. To display.
[0022]
As described above, since a digital video signal input at a high-speed dot clock frequency can be converted into a digital video signal at a low-speed clock frequency in the speed conversion memory 107 immediately after input, the circuit scale at the subsequent stage The clock frequency of a large digital image processing unit can be reduced, optimal pixel conversion can be performed for a fixed pixel panel, and power consumption can be greatly reduced. An analog video signal input at a high dot clock frequency can also be converted into a digital video signal at a low clock frequency by the A / D conversion circuit 109, so that the power consumption can be greatly reduced. I can do it. In addition, the memory capacity of the frame memory 115 for performing the reduction and enlargement processing can be processed with the optimum capacity for the display capability of the fixed pixel panel, and an inexpensive memory with a low capacity can be used, and an inexpensive system is constructed. be able to. In particular, the video signal processing apparatus having digital input in this embodiment is generally implemented as an LSI, and low power consumption and reduction in memory capacity are particularly effective. Further, in the case of analog input, a PLL is essential for clock generation, and in the case of digital input, the same PLL can be shared to simplify the system and reduce the cost.
[0023]
As described above, the case where a high-definition video signal with a high-speed dot clock frequency is input and converted into a digital video signal with a low-speed frequency and displayed on the fixed pixel panel has been described. However, the present embodiment is not limited to this. It is also possible to input a video signal with a low dot clock frequency and display a digital video signal with a high frequency on a fixed pixel panel, and an optimal clock frequency according to the digital image processing unit at the subsequent stage. It can be.
[0024]
An example of detailed operation of the speed conversion memory 107 will be described with reference to FIG. FIG. 2A shows an input clock for a digital video signal from the clock input terminal 102 and a write input clock for the speed conversion memory 107. 2 (b) is a diagram showing an enable control signal of the speed conversion memory 107, FIG. 2 (c) is a diagram showing a digital video signal input of the speed conversion memory 107, FIG. 2 (d) is an output of the PLL 111, and FIG. 2E is a diagram showing a read clock of the speed conversion memory 107, and FIG. 2E is a diagram showing an output of a digital video signal whose clock frequency is converted by the speed conversion memory 107.
[0025]
FIG. 2 shows a case where the output frequency of the digital video signal of the speed conversion memory 107 is 2/3 times the input frequency for ease of explanation.
[0026]
The input digital video signal is synchronized with the input clock, as shown in FIG. 2 (c), A1, A2, A3, A4. ... is entered. At this time, the enable control circuit 108 sets an enable control signal for stopping writing to the speed conversion memory every three pixels as shown in FIG. Generate and control the writing of digital video data to the speed conversion memory. As shown in FIG. 2D, the PLL 111 generates a clock whose generated clock frequency is 2/3 of the input clock frequency. As shown in FIG. 2E, the digital video signals read from the speed conversion memory 107 are A1, A2, A4, A5. ... and output at a rate 2/3 times the input digital video signal.
[0027]
By performing such an operation, a digital video signal input at a high dot clock frequency can be converted into a digital video signal at a low clock frequency in the speed conversion memory 107 immediately after being input. The clock frequency of the digital image processing unit having a large circuit scale can be reduced, and optimal pixel conversion can be performed for the fixed pixel panel and power consumption can be greatly reduced. An analog video signal input at a high dot clock frequency can also be converted into a digital video signal at a low clock frequency by the A / D conversion circuit 109, so that the power consumption can be greatly reduced. I can do it. In addition, the memory capacity of the frame memory 115 for performing the reduction and enlargement processing can be processed with the optimum capacity for the display capability of the fixed pixel panel, and an inexpensive memory with a low capacity can be used, and an inexpensive system is constructed. be able to. In this embodiment, the case where the speed is converted to 2/3 times has been described. However, by arbitrarily controlling the frequency division ratio of the PLL 111, the speed can be converted at an arbitrary magnification.
[0028]
FIG. 3 is a configuration block diagram showing an example of the second embodiment according to the present invention. The embodiment of FIG. 3 uses two systems of digital / analog signal input processing units in order to realize a function of displaying two systems of video inputs such as left and right two-screen display and picture-in-picture on a TV or monitor. In this respect, this embodiment is different from the embodiment shown in FIG.
[0029]
In the present embodiment, the first digital / analog signal input processing unit 113 performs speed conversion of the clock frequency of the digital video signal by the speed conversion memory 107 when the digital video signal is input, as described in the first embodiment. At the time of analog input, the A / D conversion circuit 109 converts it into a digital signal and outputs it to the video reduction multiplexing circuit 307. The second digital / analog signal input processing unit 306 performs the same operation as that of the first digital / analog signal input processing unit 113 and outputs it to the other input of the video reduction multiplexing circuit 307. For example, in the case of realizing two screens, the video reduction multiplexing circuit 307 horizontally reduces the input from the first digital / analog input processing unit 113 to ½ of the screen in the horizontal direction. The digital / analog input processing unit 306 also performs horizontal reduction so that it becomes half of the screen in the horizontal direction. Further, since both inputs have different synchronization timings, writing to and reading from the frame memory 115 is performed, and the left and right two screens are synchronized and led to the enlargement processing circuit 116. In the video reduction multiplexing circuit 307, the frame memory 115, and the enlargement processing circuit 116, as in the first embodiment, the image is converted and fixed to the number of vertical and horizontal pixels, the refresh rate, and the dot clock according to the display form of the fixed pixel panel. Display on the pixel panel.
[0030]
As described above, it is possible to realize various screen displays such as two screens and multiple screens when two different video signals are input in digital video signal input or analog video signal input, and high-speed dots. Since the digital video signal inputted at the clock frequency can be converted into a digital video signal having a low clock frequency in the speed conversion memory 107 immediately after being inputted, the clock frequency of the digital image processing unit having a large circuit scale at the subsequent stage can be set. The speed can be reduced, and the optimum pixel conversion for the fixed pixel panel can be performed, and the power consumption can be greatly reduced. An analog video signal input at a high dot clock frequency can also be converted into a digital video signal at a low clock frequency by the A / D conversion circuit 109, so that the power consumption can be greatly reduced. I can do it. In addition, the memory capacity of the frame memory 115 for performing the reduction and enlargement processing can be processed with the optimum capacity for the display capability of the fixed pixel panel, and an inexpensive memory with a low capacity can be used, and an inexpensive system is constructed. be able to.
[0031]
FIG. 4 is a configuration block diagram showing an example of the third embodiment according to the present invention. In the embodiment of FIG. 4, 401 is a D / A conversion circuit that converts a digital video signal into an analog video signal, 402 is an output terminal for the analog video signal, and 403 is a cathode ray tube type CRT monitor.
[0032]
In the first embodiment shown in FIG. 1, a signal input by digital video signal input or analog video signal input is converted according to a fixed pixel panel for displaying, and a digital video signal is output. In the embodiment, the same effect can be obtained even with a coarse CRT monitor considering television display by adopting a configuration in which an analog video signal is output.
[0033]
In the present embodiment, as described in the first embodiment, the analog / digital input processing unit 113 performs speed conversion of the clock frequency of the digital video signal by the speed conversion memory 107 when the digital video signal is input. At the time of input, the signal is converted into a digital signal by the A / D conversion circuit 109, and the video signal is selected by the second switch circuit 112 and output to the reduction processing circuit 114. The reduction processing circuit 114, the frame memory 115, and the enlargement processing circuit 116 perform pixel conversion such as image reduction and enlargement so that the number of vertical and horizontal pixels necessary for the CRT monitor 403, a refresh rate, and a dot clock are obtained. A signal is guided to the A conversion circuit 401. The signal converted into the analog video signal by the D / A conversion circuit 401 is output from the output terminal 402 and displayed on the CRT monitor 403.
[0034]
As described above, in a coarse-definition CRT monitor considering television display, a digital video signal input at a high-speed dot clock frequency is input to the digital of the low-speed clock frequency in the speed conversion memory 107 immediately after input. Since the video signal can be obtained, the clock frequency of the digital image processing unit having a large circuit scale in the subsequent stage can be reduced, pixel conversion optimal for the CRT monitor can be performed, and power consumption can be greatly reduced. An analog video signal input at a high dot clock frequency can also be converted into a digital video signal at a low clock frequency by the A / D conversion circuit 109, so that the power consumption can be greatly reduced. I can do it. In addition, the memory capacity of the frame memory 115 for performing the reduction and enlargement processing can be processed with the optimum capacity for the display capability of the fixed pixel panel, and an inexpensive memory with a low capacity can be used, and an inexpensive system is constructed. be able to.
[0035]
FIG. 5 is a configuration block diagram showing an example of the fourth embodiment according to the present invention. In the embodiment of FIG. 5, reference numeral 501 denotes a second PLL circuit that generates a clock obtained by dividing the clock from the clock input terminal 102 for digital signal input, and reference numeral 502 denotes a third switch circuit that switches the clock.
[0036]
In the first embodiment shown in FIG. 1, the PLL 111 sharing the digital and analog input synchronization signals is configured. However, in this embodiment, for example, the analog signal input unit and the digital signal input unit are separately provided. In the case of an LSI, an optimum system configuration can be obtained by using a different PLL.
[0037]
In the present embodiment, as in the first embodiment of FIG. 1, the digital video signal is taken into the speed conversion memory 107 by the output video signal of the LPF 106 and the synchronized clock and enable control signal. The read clock of the speed conversion memory 107 is oscillated by dividing the low-speed clock corresponding to the fixed pixel panel 122 in the second PLL 501. With this clock, the digital video signal is read from the speed conversion memory 107 and input to the second switch circuit 112. The clock of the second PLL circuit 501 is input to the third switch circuit 502.
[0038]
On the other hand, an analog video signal from a recording media device such as a conventional personal computer or VTR input from the analog video signal input terminal 104 is input to the A / D converter 109. The synchronization signal input from the analog video signal synchronization signal input terminal 105 is directly input to the PLL circuit 111. The PLL circuit 111 generates a clock synchronized with the synchronization signal input, converts the analog video signal into a digital signal in the A / D conversion circuit 109, and inputs it to the other input of the second switch circuit 112. To do. The clock of the PLL circuit 111 is input to the other input of the third switch circuit 502. When selecting the digital video signal, the second switch circuit 112 and the third switch circuit 502 select the output of the speed conversion memory 107 and the clock of the second PLL circuit 501, and select the analog video signal. In this case, the output of the A / D conversion circuit 109 and the clock of the PLL circuit 111 are selected. The digital video signal selected by the second switch circuit 112 is input to the reduction processing circuit 114. The processing after the reduction processing circuit 114 performs the same operation as in the first embodiment, converts the image into the number of vertical and horizontal pixels, the refresh rate, and the dot clock according to the display form of the fixed pixel panel, and the LCD, PDP, etc. Are displayed on the fixed pixel panel 122.
[0039]
As described above, even when the analog signal input unit and the digital signal input unit are configured by separate LSIs, the configuration is such that the digital input signal and the analog input signal oscillate different clocks as in the first embodiment. An effect can be obtained. In other words, since the digital video signal having a low clock frequency can be obtained immediately in the speed conversion memory 107, the clock frequency of the digital image processing unit having a large circuit scale in the subsequent stage can be reduced, which is optimal for a fixed pixel panel. As well as performing pixel conversion, power consumption can be greatly reduced. An analog video signal input at a high dot clock frequency can also be converted into a digital video signal at a low clock frequency by the A / D conversion circuit 109, so that the power consumption can be greatly reduced. I can do it. In addition, the memory capacity of the frame memory 115 for performing the reduction and enlargement processing can be processed with the optimum capacity for the display capability of the fixed pixel panel, and an inexpensive memory with a low capacity can be used, and an inexpensive system is constructed. be able to. In particular, the video signal processing apparatus having a digital input described in this embodiment is generally implemented as an LSI, and low power consumption and reduction in memory capacity are particularly effective.
[0040]
【The invention's effect】
As described above, according to the configuration of the present invention, a digital video signal input at a high speed dot clock frequency is converted into a digital video signal at a low speed clock frequency before the size conversion process. It becomes possible to reduce electric power. In addition, an inexpensive memory having a low speed and a small capacity can be used, and an inexpensive system can be constructed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an example of a first embodiment of the present invention.
FIG. 2 is a block diagram showing an example of detailed operation of a speed conversion memory in the present invention.
FIG. 3 is a block diagram showing an example of a second embodiment of the present invention.
FIG. 4 is a block diagram showing an example of a third embodiment of the present invention.
FIG. 5 is a block diagram showing an example of a fourth embodiment of the present invention.
FIG. 6 is a diagram illustrating an example of signal specifications of a television signal and a personal computer signal.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 101 ... Digital video signal input terminal, 102 ... Clock input terminal, 103 ... Digital synchronous signal input terminal, 104 ... Analog video signal input terminal, 105 ... Analog synchronous signal input terminal, 106 ... Digital LPF, 107 ... Speed conversion memory, 108 DESCRIPTION OF SYMBOLS ... Enable control circuit, 109 ... A / D conversion circuit, 110 ... 1st switch circuit, 111 ... PLL circuit, 112 ... 2nd switch circuit, 113 ... Digital / analog signal input processing part, 114 ... Reduction processing circuit, DESCRIPTION OF SYMBOLS 115 ... Frame memory, 116 ... Expansion processing circuit, 117 ... Output processing clock input terminal, 118 ... Synchronization generation circuit, 119 ... Digital video signal output terminal, 120 ... Synchronization output, 121 ... Clock output terminal, 122 ... Fixed pixel panel 301, second digital video signal input terminal, 302, second clock. Input terminal 303, second digital synchronization signal input terminal, 304 second analog video signal input terminal, 305 second analog synchronization signal input terminal, 306 second digital / analog signal input processing unit, 307: Video reduction multiplexing circuit, 401: D / A conversion circuit, 402: Analog video signal output terminal, 403: CRT monitor, 501: Second PLL circuit, 502: Third switch circuit

Claims

少なくとも、１水平周期当たりの画素数が異なる複数種類の映像信号が入力可能であって、該入力映像信号に対応して映像の表示が可能な映像表示装置において、
入力された映像信号の１水平周期当たりの有効画素数を小さくするように画素数の変換を行うための画素数変換手段と、
該画素数変換手段で画素数が変換された映像信号を入力し、該映像信号の垂直及び／または水平方向の画素数を変換してサイズを変換するためのサイズ変換回路と、
前記サイズ変換回路からの出力信号に基づき映像の表示を行うための、固定画素の表示デバイスと、
を備え、画素数変換手段は、前記入力映像信号の１水平周期当たりの有効画素数が、前記表示デバイスの１水平ライン当たりのドット数よりも大きい場合に、前記入力映像信号の１水平周期当たりの有効画素数を小さくするための画素数の変換処理を行って前記サイズ変換回路に供給することを特徴とする映像信号処理装置。In a video display device capable of inputting at least a plurality of types of video signals having different number of pixels per horizontal cycle and capable of displaying video corresponding to the input video signal,
Pixel number conversion means for converting the number of pixels so as to reduce the number of effective pixels per horizontal period of the input video signal;
A size conversion circuit for inputting a video signal in which the number of pixels is converted by the pixel number conversion means, converting the number of pixels in the vertical and / or horizontal direction of the video signal, and converting the size;
A fixed pixel display device for displaying video based on an output signal from the size conversion circuit;
The number-of-pixels conversion means includes: when the number of effective pixels per horizontal period of the input video signal is larger than the number of dots per horizontal line of the display device, A video signal processing apparatus characterized in that a conversion process of the number of pixels for reducing the number of effective pixels is performed and supplied to the size conversion circuit.

前記画素数変換手段は、前記入力映像信号の１水平周期当たりの有効画素数を、前記表示デバイスの１水平ライン当たりのドット数と等しくする処理を行うことを特徴とする請求項１に記載の映像表示装置。 The said pixel number conversion means performs the process which makes the number of effective pixels per horizontal period of the said input video signal equal to the number of dots per horizontal line of the said display device. Video display device.

前記入力映像信号はデジタル映像信号であり、該デジタル映像信号とともに、クロック信号及び同期信号が入力されることを特徴とする請求項１または２に記載の映像表示装置。 The video display device according to claim 1, wherein the input video signal is a digital video signal, and a clock signal and a synchronization signal are input together with the digital video signal.

前記画素数変換手段は、前記入力映像信号を帯域制限するＬＰＦと、該ＬＰＦにより帯域制限された映像信号が前記入力クロック信号により書き込まれるメモリと、該メモリの書き込みタイミングを制御するためのイネーブル制御信号を、前記入力同期信号に基づいて生成して前記メモリへ出力するイネーブル制御回路と、前記入力クロック信号の周波数よりも低い周波数の読み出しクロック信号を前記同期信号から生成して前記メモリへ出力するＰＬＬ回路とを備え、該読み出しクロックにより前記メモリから読み出された映像信号を前記サイズ変換回路に供給するようにしたことを特徴とする請求項３に記載の映像表示装置。 The pixel number conversion means includes an LPF for band-limiting the input video signal, a memory in which the video signal band-limited by the LPF is written by the input clock signal, and an enable control for controlling the write timing of the memory An enable control circuit that generates a signal based on the input synchronization signal and outputs the signal to the memory; and a read clock signal having a frequency lower than the frequency of the input clock signal is generated from the synchronization signal and output to the memory 4. The video display device according to claim 3, further comprising a PLL circuit, wherein a video signal read from the memory by the read clock is supplied to the size conversion circuit.

前記映像信号として、デジタル映像信号及びアナログ映像信号の両方が入力可能であり、該デジタル映像信号とともに、第１のクロック信号及び第１の同期信号が入力され、該アナログ映像信号とともに第２の同期信号が入力されることを特徴とする請求項３に記載の映像表示装置。 As the video signal, both a digital video signal and an analog video signal can be input. A first clock signal and a first synchronization signal are input together with the digital video signal, and a second synchronization is input together with the analog video signal. The video display apparatus according to claim 3, wherein a signal is input.

前記画素数変換手段は、前記入力映像信号を帯域制限するＬＰＦと、該ＬＰＦにより帯域制限された映像信号が前記第１のクロック信号により書き込まれるメモリと、該メモリの書き込みタイミングを制御するためのイネーブル制御信号を、前記第１の同期信号に基づいて生成して前記メモリへ出力するイネーブル制御回路と、前記第１の同期信号と第２の同期信号のいずれかを選択して出力する第１のスイッチ回路と、前記アナログ映像信号をデジタル信号に変換するＡ／Ｄ変換器と、前記第１のクロック信号の周波数よりも低い周波数の第２のクロック信号を、前記第１のスイッチ回路から出力された同期信号から生成して前記メモリ及び前記Ａ／Ｄ変換器へ出力するＰＬＬ回路と、前記第２のクロックにより前記メモリから読み出された映像信号と、Ａ／Ｄ変換器によりデジタル信号に変換された映像信号とのいずれかを選択して、前記サイズ変換回路に供給する第２のスイッチ回路とを備えることを特徴とする請求項５に記載の映像表示装置。 The number-of-pixels conversion means controls an LPF for band-limiting the input video signal, a memory in which the video signal band-limited by the LPF is written by the first clock signal, and a write timing for the memory An enable control circuit that generates an enable control signal based on the first synchronization signal and outputs the enable control signal to the memory; and a first that selects and outputs either the first synchronization signal or the second synchronization signal A switch circuit, an A / D converter that converts the analog video signal into a digital signal, and a second clock signal having a frequency lower than the frequency of the first clock signal is output from the first switch circuit. A PLL circuit that generates the generated synchronization signal and outputs it to the memory and the A / D converter, and is read from the memory by the second clock. 6. A second switch circuit that selects either a video signal or a video signal converted into a digital signal by an A / D converter and supplies the selected signal to the size conversion circuit. The video display device described in 1.

前記ＰＬＬ回路から出力される読み出しクロックの周波数は、前記入力映像信号の１水平周期当たりの有効画素数と、前記表示デバイスの１水平ライン当たりのドット数との比と等しいことを特徴とする請求項６または８に記載の映像表示装置。 The frequency of the readout clock output from the PLL circuit is equal to the ratio of the number of effective pixels per horizontal period of the input video signal and the number of dots per horizontal line of the display device. Item 9. The video display device according to Item 6 or 8.

前記ＰＬＬ回路から出力された読み出しクロックを、前記サイズ変換回路におけるサイズ変換処理のためのクロックとして用いることを特徴とする請求項４または６に記載の映像表示装置。 7. The video display device according to claim 4, wherein a read clock output from the PLL circuit is used as a clock for size conversion processing in the size conversion circuit.

前記サイズ変換回路は、少なくとも前記画素数変換回路から出力された映像信号のライン数を変換するための回路を備えることを特徴とする請求項１乃至８のいずれかに記載の映像信号処理装置。 9. The video signal processing apparatus according to claim 1, wherein the size conversion circuit includes at least a circuit for converting the number of lines of the video signal output from the pixel number conversion circuit.

１水平周期当たりの画素数が異なる複数種類の映像信号が入力可能であって、入力された映像信号に対し画素数の変換処理を施して固定画素の表示デバイスに表示させるための映像信号処理方法において、
１水平周期当たりの画素数が所定値よりも大きい映像信号が入力されたときに、当該入力映像信号の速度を低下させる処理を行うステップと、
該速度が低下された映像信号に対し、該映像信号の垂直及び／または水平方向の画素数を変換してサイズを変換する処理を行うステップと、
前記サイズが変換された映像信号を前記固定画素の表示デバイスに表示させるステップと、
を有し、前記入力映像信号の速度を低下させる処理を行うステップは、前記入力映像信号の１水平周期当たりの有効画素数が前記表示デバイスの１水平ライン当たりのドット数よりも大きい場合に、該有効画素数を該ドット数と等しくするための処理を含むことを特徴とする映像信号処理方法。Video signal processing method for inputting a plurality of types of video signals having different numbers of pixels per horizontal period, and performing conversion processing of the number of pixels on the input video signals to display them on a fixed pixel display device In
Performing a process of reducing the speed of the input video signal when a video signal having a number of pixels per horizontal period larger than a predetermined value is input;
Performing a process of converting the size of the video signal with the reduced speed by converting the number of pixels in the vertical and / or horizontal direction of the video signal;
Displaying the size-converted video signal on a display device of the fixed pixel;
And performing the process of reducing the speed of the input video signal when the number of effective pixels per horizontal period of the input video signal is larger than the number of dots per horizontal line of the display device, A video signal processing method comprising: processing for making the number of effective pixels equal to the number of dots.