JP2002218415A - Video signal processor and video display device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a video signal processor and a video display device capable of displaying input video signals of a plurality of formats with very high image quality while minimizing increases in a hardware scale and in complicatedness of signal processing. SOLUTION: An I-P converting part 1 converts 480i and 1080i signals into 480p, 1080p signals. An enlarging and reducing part 2 converts the 480p, 720p and 1080p signals into a 1440p signal. A P-I converting 3 converts the 1440p signal into a 1440i signal. Thus, all of the signals are unified into a 1440i signal format.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、複数のフォーマッ
トの映像信号を表示するのに好適な映像信号処理装置及
び映像表示装置に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a video signal processing device and a video display device suitable for displaying video signals of a plurality of formats.

【０００２】[0002]

【従来の技術】近年、テレビジョン受像機等の映像表示
装置においては、デジタル放送の開始に伴って、複数の
フォーマットの映像信号を表示する必要性が生じてい
る。映像信号のフォーマットとしては、全走査線数５２
５本、有効走査線数４８０本のインターレース（４８０
ｉ）、全走査線数１１２５本、有効走査線数１０８０本
のインターレース（１０８０ｉ）、全走査線数５２５
本、有効走査線数４８０本のプログレッシブ（４８０
ｐ）、全走査線数７５０本、有効走査線数７２０本のプ
ログレッシブ（７２０ｐ）がある。2. Description of the Related Art In recent years, in a video display device such as a television receiver, it has become necessary to display video signals in a plurality of formats with the start of digital broadcasting. As the format of the video signal, the total number of scanning lines is 52
5 interlaces (480 effective scanning lines)
i), an interlace (1080i) having a total number of scanning lines of 1,125 and an effective scanning number of 1080, and a total number of scanning lines of 525
480 effective scanning lines progressive (480
p), progressive (720p) with 750 total scanning lines and 720 effective scanning lines.

【０００３】これらのフォーマットにおいては、垂直周
波数は同一であるが、１フィールド当たりの有効走査線
数は、４８０ｉでは４８０／２本、１０８０ｉでは１０
８０／２本、４８０ｐでは４８０本、７２０ｐでは７２
０本と、それぞれ異なっている。一方、水平周波数は、
４８０ｉでは１５．７５ｋＨｚ、１０８０ｉでは３３．
７５ｋＨｚ、４８０ｐでは３１．５ｋＨｚ、７２０ｐで
は４５ｋＨｚと、それぞれ異なっている。In these formats, the vertical frequency is the same, but the number of effective scanning lines per field is 480/2 for 480i and 10 for 1080i.
80/2 lines, 480 lines at 480p, 72 lines at 720p
It is different from zero. On the other hand, the horizontal frequency is
15.75 kHz for 480i, 33.80 for 1080i.
75 kHz and 480p are 31.5 kHz, and 720p are 45 kHz, which are different from each other.

【０００４】映像表示装置において、これらの複数のフ
ォーマットの映像信号を全て表示しようとした場合、映
像表示装置の水平走査周波数を、１５．７５ｋＨｚ，３
３．７５ｋＨｚ，３１．５ｋＨｚ，４５ｋＨｚで切り換
えることが考えられる。この場合、映像表示装置は、４
種類の水平走査周波数に対応させなければならない。４
８０ｉの映像信号をインターレース−プログレッシブ
（Ｉ−Ｐ）変換によって４８０ｐの映像信号とすれば、
３種類の水平走査周波数に対応させればよい。これでも
３種類の水平走査周波数に対応させる必要があるので、
映像表示装置に表示するフォーマットとして、１０８０
ｉに統一することも検討されている。When an image display device attempts to display all of these plural formats of image signals, the horizontal scanning frequency of the image display device is set to 15.75 kHz, 3
Switching at 3.75 kHz, 31.5 kHz, and 45 kHz can be considered. In this case, the video display device is 4
Type of horizontal scanning frequency. 4
If an 80i video signal is converted into a 480p video signal by interlace-progressive (IP) conversion,
What is necessary is just to correspond to three types of horizontal scanning frequencies. Even so, it is necessary to correspond to three types of horizontal scanning frequencies.
The format to be displayed on the video display device is 1080
The use of i is also being considered.

【０００５】[0005]

【発明が解決しようとする課題】上記のように、映像表
示装置において複数のフォーマットの映像信号に対応さ
せるには、例えば陰極線管（ＣＲＴ）を用いた表示装置
の場合では、フォーマット毎にＣＲＴの同期を変更する
必要があり、偏向回路にて大きな電圧変動が生じて偏向
回路に大きな負荷がかかる。ＣＲＴを用いない表示装置
においても、複数のフォーマットの映像信号に対応させ
ることは、駆動回路にとって大きな負担となる。As described above, in order to support a plurality of formats of video signals in a video display device, for example, in the case of a display device using a cathode ray tube (CRT), a CRT of each format is used for each format. It is necessary to change the synchronization, and a large voltage fluctuation occurs in the deflection circuit, and a large load is applied to the deflection circuit. Even in a display device that does not use a CRT, supporting a plurality of formats of video signals imposes a heavy burden on the drive circuit.

【０００６】また、フォーマットが切り替わるたびに同
期を取り直さなければならないので、品位上の問題か
ら、画面上の映像の表示を一時的にマスク（ブランキン
グ）する必要がある。よって、映像表示装置の制御動作
が煩雑化すると共に、一時的に映像が表示されないとい
う不具合を招くこととなる。このように、映像表示装置
において複数のフォーマットの映像信号に対応させるこ
とは、各種の不具合を招いてしまう。Further, since synchronization must be re-established every time the format is switched, it is necessary to temporarily mask (blanking) the display of video on the screen due to quality problems. Therefore, the control operation of the video display device becomes complicated, and a problem that a video is not displayed temporarily is caused. As described above, in the video display device, supporting various formats of video signals causes various problems.

【０００７】そこで、これらの問題点を解決するには、
映像表示装置に表示するフォーマットを１０８０ｉに統
一すればよい。しかしながら、フォーマットを１０８０
ｉに統一すると、次のような不具合がある。４８０ｉを
１０８０ｉに変換すると、走査線数は９／４倍となり、
７２０ｐを１０８０ｉに変換すると、走査線数は３／４
倍となる。従って、フォーマットを１０８０ｉに統一す
ると、フォーマット変換の処理として、走査線数の拡大
と縮小とが混在することになり、フォーマット変換の処
理回路を構成する補間フィルタのハードウェア規模が大
きくなってしまう。Therefore, in order to solve these problems,
The format displayed on the video display device may be unified to 1080i. However, if the format is 1080
When unified to i, there are the following problems. When 480i is converted to 1080i, the number of scanning lines becomes 9/4 times,
When 720p is converted to 1080i, the number of scanning lines becomes 3/4.
Double. Therefore, if the format is unified to 1080i, the format conversion process involves both the enlargement and reduction of the number of scanning lines, and the hardware scale of the interpolation filter constituting the format conversion processing circuit increases.

【０００８】本発明はこのような問題点に鑑みなされた
ものであり、複数のフォーマットの入力映像信号を、実
用上最も優れた単一のフォーマットに変換することがで
きる映像信号処理装置及び映像表示装置を提供すること
を目的とする。また、ハードウェア規模や信号処理の煩
雑さの増大を最小限に抑えつつ、極めて高画質の映像を
表示することができる映像信号処理装置及び映像表示装
置を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of such a problem, and a video signal processing apparatus and a video display capable of converting an input video signal of a plurality of formats into a single format which is most practical. It is intended to provide a device. It is another object of the present invention to provide a video signal processing device and a video display device capable of displaying an extremely high-quality video while minimizing an increase in hardware scale and complexity of signal processing.

【０００９】[0009]

【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、次の構成を提供する。 （ａ）有効走査線数４８０本のインターレース信号であ
る第１の映像信号と、有効走査線数１０８０本のインタ
ーレース信号である第２の映像信号とを入力映像信号と
し、この入力映像信号を処理する映像信号処理装置にお
いて、前記第１，第２の映像信号を、有効走査線数１４
４０本のプログレッシブ信号である第３の映像信号に変
換して出力するよう構成したことを特徴とする映像信号
処理装置。 （ｂ）有効走査線数４８０本のインターレース信号であ
る第１の映像信号と、有効走査線数１０８０本のインタ
ーレース信号である第２の映像信号とを入力映像信号と
し、この入力映像信号による映像を表示する映像表示装
置において、前記第１，第２の映像信号を、有効走査線
数１４４０本のプログレッシブ信号である第３の映像信
号に変換して、この第３の映像信号による映像を表示す
るよう構成したことを特徴とする映像表示装置。 （ｃ）有効走査線数４８０本のインターレース信号であ
る第１の映像信号と、有効走査線数１０８０本のインタ
ーレース信号である第２の映像信号とを入力映像信号と
し、この入力映像信号による映像を表示する映像表示装
置において、前記第１，第２の映像信号を、有効走査線
数１４４０本のインターレース信号である第３の映像信
号に変換して、この第３の映像信号による映像を表示す
るよう構成したことを特徴とする映像表示装置。The present invention provides the following structure in order to solve the above-mentioned problems of the prior art. (A) A first video signal which is an interlace signal having 480 effective scanning lines and a second video signal which is an interlace signal having 1080 effective scanning lines are input video signals, and the input video signal is processed. The first and second video signals are converted to an effective scanning line number of 14
A video signal processing device, wherein the video signal processing device is configured to convert and output the third video signal, which is 40 progressive signals. (B) A first video signal, which is an interlace signal having 480 effective scanning lines, and a second video signal, which is an interlace signal having 1080 effective scanning lines, are used as input video signals. In the video display device, the first and second video signals are converted into a third video signal which is a progressive signal having 1440 effective scanning lines, and an image based on the third video signal is displayed. A video display device characterized in that it is configured to: (C) A first video signal, which is an interlace signal having 480 effective scanning lines, and a second video signal, which is an interlace signal having 1080 effective scanning lines, are input video signals. The first and second video signals are converted into a third video signal which is an interlaced signal having 1440 effective scanning lines, and a video image based on the third video signal is displayed. A video display device characterized in that it is configured to:

【００１０】[0010]

【発明の実施の形態】以下、本発明の映像信号処理装置
及び映像表示装置について、添付図面を参照して説明す
る。図１は本発明の映像信号処理装置及び映像表示装置
の一実施形態を示すブロック図、図２は４８０ｐ，７２
０ｐ，１０８０ｐから１４４０ｐへの走査線変換を示す
図、図３は補間フィルタの構成例を示すブロック図、図
４は４８０ｐ，７２０ｐ，１０８０ｐから１４４０ｐへ
の走査線変換における位相のオフセットを示す図、図５
はプログレッシブ−インターレース変換を示す図、図６
はマルチ画面の表示例を示す図、図７は図６に示すマル
チ画面を実現する場合の本発明の映像信号処理装置及び
映像表示装置の一実施形態を示すブロック図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a video signal processing device and a video display device according to the present invention will be described with reference to the accompanying drawings. FIG. 1 is a block diagram showing an embodiment of a video signal processing device and a video display device according to the present invention, and FIG.
FIG. 3 is a diagram showing scan line conversion from 0p, 1080p to 1440p, FIG. 3 is a block diagram showing a configuration example of an interpolation filter, FIG. 4 is a diagram showing a phase offset in scan line conversion from 480p, 720p, 1080p to 1440p; FIG.
FIG. 6 shows a progressive-interlace conversion, and FIG.
FIG. 7 is a diagram showing a display example of a multi-screen, and FIG. 7 is a block diagram showing an embodiment of a video signal processing device and a video display device of the present invention when realizing the multi-screen shown in FIG.

【００１１】本発明の映像信号処理装置及び映像表示装
置は、入力された映像信号が４８０ｉ，１０８０ｉ，４
８０ｐ，７２０ｐのいずれであっても、有効走査線数１
４４０本のインターレース（１４４０ｉ）または有効走
査線数１４４０本のプログレッシブ（１４４０ｐ）にフ
ォーマット変換することを特徴とする。図１は１４４０
ｉまたは１４４０ｐにフォーマット変換するための具体
的構成を示している。以下説明する本実施形態では、最
も好ましい実施形態として、入力映像信号を４８０ｉ，
１０８０ｉ，４８０ｐ，７２０ｐの４種類としている
が、本発明の映像表示装置としては、これらの映像信号
全てを入力映像信号とする必要はない。本発明は、その
内の任意の２つ以上の組み合わせを入力映像信号とする
場合に適用できる。According to the video signal processing device and the video display device of the present invention, the input video signal is 480i, 1080i, 4
80p or 720p, the number of effective scanning lines is 1
It is characterized in that the format is converted to 440 interlaces (1440i) or progressive (1440p) with 1440 effective scanning lines. FIG. 1 is 1440
The specific configuration for format conversion to i or 1440p is shown. In the present embodiment described below, as the most preferred embodiment, the input video signal is 480i,
Although there are four types, i.e., 1080i, 480p, and 720p, it is not necessary for the video display device of the present invention to use all of these video signals as input video signals. The present invention can be applied to a case where any combination of two or more of them is used as an input video signal.

【００１２】図１において、図示していない映像信号の
供給源より供給された４８０ｉの映像信号は、Ｉ−Ｐ変
換部１のＩ−Ｐ変換器１１に入力されて４８０ｐのプロ
グレッシブ信号に変換される。図示していない映像信号
の供給源より供給された１０８０ｉの映像信号は、Ｉ−
Ｐ変換部１のＩ−Ｐ変換器１２に入力されて１０８０ｐ
のプログレッシブ信号に変換される。インターレース信
号をプログレッシブ信号に変換するのは、フィールド内
の情報量を増やし、後段の拡大縮小部２における拡大縮
小処理をより高画質に行うためである。In FIG. 1, a 480i video signal supplied from a video signal supply source (not shown) is input to an IP converter 11 of an IP converter 1 and is converted into a 480p progressive signal. You. A 1080i video signal supplied from a video signal source (not shown) is I-
1080p input to the IP converter 12 of the P conversion unit 1
Is converted to a progressive signal. The reason why the interlace signal is converted into the progressive signal is to increase the amount of information in the field and to perform the enlargement / reduction processing in the subsequent enlargement / reduction unit 2 with higher image quality.

【００１３】本実施形態では、Ｉ−Ｐ変換器１１，１２
においてプログレッシブ信号に変換するとしたが、実際
に倍の走査線密度とするのではなく、プログレッシブ信
号にするための補間データをバッファ等に保存してプロ
グレッシブ相当の信号を生成するだけでもよい。要する
に、４８０ｐ，１０８０ｐの走査線数の信号となってい
ればよい。In this embodiment, the IP converters 11 and 12
However, instead of actually increasing the scanning line density twice, interpolation data for converting to a progressive signal may be stored in a buffer or the like to generate a signal equivalent to the progressive signal. In short, it suffices if the signal has the number of scanning lines of 480p and 1080p.

【００１４】Ｉ−Ｐ変換器１１より出力された４８０ｐ
の信号は、拡大縮小部２の６／２変換器２１に入力され
る。Ｉ−Ｐ変換器１２より出力された１０８０ｐの信号
は、拡大縮小部２の４／３変換器２３に入力される。図
示していない映像信号の供給源より供給された４８０ｐ
の映像信号は、そのまま６／２変換器２１に入力され
る。図示していない映像信号の供給源より供給された７
２０ｐの映像信号は、拡大縮小部２の２／１変換器２２
に入力される。480p output from the IP converter 11
Is input to the 6/2 converter 21 of the scaling unit 2. The 1080p signal output from the IP converter 12 is input to the 4/3 converter 23 of the scaling unit 2. 480p supplied from a video signal source not shown
Is input to the 6/2 converter 21 as it is. 7 supplied from a video signal source (not shown)
The 20p video signal is supplied to the 2/1 converter 22 of the scaling unit 2.
Is input to

【００１５】ここで、図示していない映像信号の供給源
とは、例えば、デジタルテレビジョン放送の受信部や、
ビデオテープレコーダあるいはビデオディスクプレーヤ
等の外部機器である。入力された映像信号のフォーマッ
トを判別し、切換器（スイッチ）を用いて、４８０ｉで
あればＩ−Ｐ変換器１１に、１０８０ｉであればＩ−Ｐ
変換器１２に、４８０ｐであれば６／２変換器２１に、
７２０ｐであれば２／１変換器２２にそれぞれ選択的に
供給する。Here, a video signal supply source (not shown) includes, for example, a digital television broadcast receiving unit,
An external device such as a video tape recorder or a video disk player. The format of the input video signal is discriminated, and a switch (switch) is used.
For the converter 12, if it is 480p, to the 6/2 converter 21,
If it is 720p, it is selectively supplied to the 2/1 converter 22, respectively.

【００１６】拡大縮小部２の６／２変換器２１，２／１
変換器２２，４／３変換器２３は、入力された４８０
ｐ，７２０ｐ，１０８０ｐそれぞれの信号の走査線数を
それぞれ６／２倍，２／１倍，４／３倍して、１４４０
ｐの信号に変換するためのものである。本実施形態で
は、４８０ｐ，７２０ｐ，１０８０ｐの信号に対する処
理は全て拡大であるので、縮小処理は必要ないが、種々
の表示態様（縮小表示等）を考慮して、拡大縮小部と称
している。図２は、４８０ｐ，７２０ｐ，１０８０ｐの
信号を１４４０ｐに走査線変換する様子を示している。
図２に示すように、４８０ｐ，７２０ｐ，１０８０ｐか
ら１４４０ｐへの変換においては、走査線数はそれぞれ
３倍，２倍，４／３倍である。The 6/2 converters 21 and 2/1 of the scaling unit 2
The converter 22 and the 4/3 converter 23 receive the input 480
The number of scanning lines for each of the signals p, 720p, and 1080p is increased by 6/2, 2/1, and 4/3, respectively, to obtain 1440.
It is for converting to a signal of p. In the present embodiment, since the processing for the signals of 480p, 720p, and 1080p is all enlargement, reduction processing is not necessary. FIG. 2 shows a manner in which signals of 480p, 720p, and 1080p are subjected to scan line conversion to 1440p.
As shown in FIG. 2, in the conversion from 480p, 720p, 1080p to 1440p, the number of scanning lines is 3, 2, and 4/3, respectively.

【００１７】よって、拡大縮小部２におけるフォーマッ
ト変換のための走査線変換処理は全て拡大で行われ、上
述したような１０８０ｉに統一する場合のような走査線
変換の際の縮小による情報欠落が全くないのである。ま
た、６／２変換器２１，２／１変換器２２，４／３変換
器２３を構成する補間フィルタの補間比率は簡単な整数
比であるため、フィルタ係数を簡易に構成することがで
きる。よって、６／２変換器２１，２／１変換器２２，
４／３変換器２３のハードウェア規模はさほど大きくな
らない。Therefore, the scanning line conversion processing for format conversion in the enlargement / reduction unit 2 is all performed by enlargement, and there is no information loss due to the reduction in the scanning line conversion as in the case of unifying to 1080i as described above. There is no. Further, since the interpolation ratio of the interpolation filters constituting the 6/2 converters 21, 21/2 converter 22, and 4/3 converter 23 is a simple integer ratio, the filter coefficients can be easily configured. Therefore, the 6/2 converters 21 and 2/1 converters 22,
The hardware scale of the 4/3 converter 23 does not increase so much.

【００１８】これについて１０８０ｉに統一した場合と
比較して具体的に説明する。それぞれのフォーマットに
おける補間位相、即ち、入力信号に対する１４４０ｐの
位置は、 ４８０ｐ→｛０，１／３，２／３｝ ７２０ｐ→｛０，１／２｝ １０８０ｐ→｛０，３／４，１／２，１／４｝ となり、拡大縮小部２は、それぞれの補間位相分の補間
フィルタを備えればよい。This will be described more specifically in comparison with the case where the number is unified to 1080i. The interpolation phase in each format, that is, the position of 1440p with respect to the input signal is: 480p → {0, 1/3, 2/3} 720p → {0, 1/2} 1080p → {0, 3/4, 1 / 2, 1/4}, and the scaling unit 2 may have an interpolation filter for each interpolation phase.

【００１９】一方、１０８０ｉに統一した場合した場合
には、 ４８０ｐ→｛０，４／９，８／９，３／９，５／９，２
／９，６／９，１／９｝ ７２０ｐ→｛０，２／３，１／３｝ となり、１４４０ｐに統一した場合と比較して非常に多
くの補間位相が発生してしまう。On the other hand, when unified to 1080i, 480p → {0, 4/9, 8/9, 3/9, 5/9, 2
/ 9, 6/9, 1/9} 720p → {0, 2/3, 1/3}, and a much larger number of interpolation phases are generated as compared with the case of unifying 1440p.

【００２０】１４４０ｐに統一した場合には、上記のよ
うに、６組の補間フィルタで拡大縮小部２を構成するこ
とができるため、補間フィルタとして、乗算器を用いな
くても加算器を用いるだけで精度よく小規模で実現する
ことが可能である。一方、１０８０ｐに統一した場合に
は、１０組もの補間フィルタを必要とするので、演算精
度が高くフィルタ係数の自由度が大きい乗算器を用いた
構成とすることが必要となる。よって、ハードウェア規
模が大きくなる。これに加え、分母に９という位相を持
つため補間精度も悪くなってしまう。In the case of unifying them to 1440p, as described above, the enlargement / reduction unit 2 can be constituted by six sets of interpolation filters, so that only an adder is used without using a multiplier as an interpolation filter. Therefore, it is possible to accurately realize the operation on a small scale. On the other hand, in the case of unifying to 1080p, as many as 10 sets of interpolation filters are required, it is necessary to adopt a configuration using a multiplier having high calculation accuracy and a large degree of freedom of the filter coefficient. Therefore, the hardware scale becomes large. In addition, since the denominator has a phase of 9, the interpolation accuracy also deteriorates.

【００２１】図３を用いて、本発明によりハードウェア
規模を小さくできることについて説明する。図３では、
係数｛１／２，１／２｝の補間フィルタを例にしてい
る。図３（Ａ）と図３（Ｂ）とで、同一機能部分には同
一符号が付してある。図３（Ａ）は、補間フィルタを遅
延器４と加算器５とで構成した場合を示している。な
お、図３（Ａ）の加算器５は１／２加算器である。この
図３（Ａ）に示す補間フィルタと同等のフィルタは、図
３（Ｂ）に示すように、遅延器４と加算器５と乗算器
６，７でも実現することができる。なお、乗算器６，７
は入力信号を１／２倍にして出力するものである。Referring to FIG. 3, the fact that the present invention can reduce the hardware scale will be described. In FIG.
An interpolation filter with coefficients {1/2, 1/2} is taken as an example. 3A and 3B, the same reference numerals are given to the same functional portions. FIG. 3A shows a case where the interpolation filter is constituted by the delay unit 4 and the adder 5. Note that the adder 5 in FIG. 3A is a 1/2 adder. A filter equivalent to the interpolation filter shown in FIG. 3A can also be realized by a delay unit 4, an adder 5, and multipliers 6 and 7, as shown in FIG. The multipliers 6, 7
Is for halving the input signal and outputting it.

【００２２】図３（Ｂ）に示す構成で演算精度を図３
（Ａ）と同一にした場合、ハードウェア規模は３３倍程
度必要となる。なぜならば、入力信号を８ビットとする
と、入力信号８ビット×係数８ビットの乗算器は加算器
が１６個必要であるからである。なお、図３（Ａ）の構
成は係数に自由度はないが、ビット精度内で自由に係数
を与えることができる。FIG. 3B shows the calculation accuracy of the configuration shown in FIG.
In the case of (A), the hardware scale is required to be about 33 times. This is because, assuming that the input signal is 8 bits, a multiplier of 8 bits of the input signal × 8 bits of the coefficient requires 16 adders. Note that the configuration in FIG. 3A has no degree of freedom in the coefficient, but the coefficient can be freely given within the bit precision.

【００２３】このように、フォーマットを１４４０ｐに
統一する本発明においては、拡大縮小部２の補間フィル
タを加算器で実現できるので、ハードウェア規模を小さ
くすることができる。また、たとえ１０８０ｐに統一す
る場合において補間フィルタを加算器で実現したとして
も、１４４０ｐに統一する本発明の方がハードウェア規
模は小さくなる。このように、フォーマットを１４４０
ｐに統一する本発明では、１０８０ｐに統一する場合よ
りもそもそもハードウェア規模を小さくすることがで
き、補間フィルタを加算器で構成することもできるた
め、さらにハードウェア規模を小さくすることができる
のである。As described above, in the present invention in which the format is unified to 1440p, the interpolation filter of the scaling unit 2 can be realized by the adder, so that the hardware scale can be reduced. Further, even if the interpolation filter is realized by an adder in the case of unifying to 1080p, the hardware scale of the present invention in which the interpolation filter is unified to 1440p is smaller. Thus, the format is 1440
In the present invention that unifies to p, the hardware scale can be reduced in the first place as compared with the case of unifying to 1080p, and the interpolation filter can be configured by an adder. Therefore, the hardware scale can be further reduced. is there.

【００２４】また、本発明では、高精度で画質劣化の少
ない補間が可能である。１０８０ｐに統一する場合のよ
うに補間フィルタの位相が多岐に渡る場合、位相によっ
て画質に大きな差が生じるため、結果として画質劣化を
伴うこととなる。これは、位相が０または１の近傍が最
も原信号に近い成分を保存し、周辺原信号を混合する位
相１／２の近傍が最も高域成分が落ちるためである。１
つの画像の中に多くの補間位相が存在すると、高域成分
の有無により補間縞を発生してしまう。従って、多くの
補間位相が必要となる１０８０ｐ（１０８０ｉも同様）
への変換と比較して、少ない補間位相でよい１４４０ｐ
（１４４０ｉも同様）への変換は、画質劣化が少なく、
高画質となる。Further, according to the present invention, it is possible to perform interpolation with high accuracy and little image quality deterioration. When the phase of the interpolation filter is diversified as in the case of unifying to 1080p, a large difference occurs in the image quality depending on the phase, and as a result, the image quality is deteriorated. This is because a component near the phase of 0 or 1 preserves the component closest to the original signal, and a component near the phase 1/2 where the peripheral original signal is mixed has the highest frequency component falling. 1
If there are many interpolation phases in one image, interpolation fringes are generated depending on the presence or absence of a high frequency component. Therefore, 1080p which requires many interpolation phases (same for 1080i)
1440p which requires less interpolation phase compared to conversion to
(The same applies to 1440i)
High image quality.

【００２５】ところで、図２において、４８０ｐ，７２
０ｐ，１０８０ｐから１４４０ｐへの走査線変換の補間
位相について説明したが、原画素をそのまま出力するこ
とになる位相０の出力画素は、他の補間画素に比べて高
帯域成分を持ってしまう。そこで、拡大縮小部２におけ
る走査線変換処理は、図４に示すように、補間位相を一
様にオフセットさせるようにする。補間位相をずらすこ
とにより、ラインフリッカ等の画質劣化を防ぐことがで
きる。図４のように補間位相をずらすことは、補間フィ
ルタの係数を適宜に設定することによって容易に実現で
きる。In FIG. 2, 480p, 72
The interpolation phase of the scan line conversion from 0p, 1080p to 1440p has been described, but the output pixel of phase 0, which outputs the original pixel as it is, has a higher band component than the other interpolation pixels. Therefore, in the scanning line conversion process in the scaling unit 2, the interpolation phase is uniformly offset as shown in FIG. By shifting the interpolation phase, it is possible to prevent image quality deterioration such as line flicker. Shifting the interpolation phase as shown in FIG. 4 can be easily realized by appropriately setting the coefficients of the interpolation filter.

【００２６】なお、図４のように補間位相をずらすこと
によって画質のシャープさが多少失われたとしても、１
４４０ｐまたは１４４０ｉの信号とした後に高域成分を
補償するエンハンサ等によって画質を制御することが可
能であるので、問題となることはない。Even if the sharpness of the image quality is slightly lost by shifting the interpolation phase as shown in FIG.
After the signal of 440p or 1440i, the image quality can be controlled by an enhancer or the like that compensates for the high frequency component, so that there is no problem.

【００２７】再び図１に戻り、拡大縮小部２より出力さ
れた１４４０ｐの信号は、プログレッシブ−インターレ
ース（Ｐ−Ｉ）変換部３に入力される。なお、本発明の
映像信号処理装置が１４４０ｐの信号を出力したり、本
発明の映像表示装置が１４４０ｐの信号を表示する場合
には、Ｐ−Ｉ変換部３は不要となる。本実施形態では、
最終的に１４４０ｉの信号を出力する場合について示
す。Ｐ−Ｉ変換部３は、入力された１４４０ｐの信号を
インターレース変換して１４４０ｉの信号を出力する。Returning to FIG. 1 again, the 1440p signal output from the scaling unit 2 is input to the progressive-interlace (PI) conversion unit 3. When the video signal processing device of the present invention outputs a 1440p signal or the video display device of the present invention displays a 1440p signal, the PI conversion unit 3 becomes unnecessary. In this embodiment,
A case where a signal of 1440i is finally output will be described. The PI conversion unit 3 performs interlace conversion on the input 1440p signal and outputs a 1440i signal.

【００２８】即ち、図５に示すように、１４４０ｐの信
号の走査線を２本の走査線毎に１本間引き、フィールド
毎にその間引き位相を１走査線分（１ライン）オフセッ
トさせる。これにより、１４４０ｐのプログレッシブ信
号は、第１フィールド及び第２フィールドとでインター
レースした水平周波数４５ｋＨｚを有する１４４０ｉの
インターレース信号となる。１４４０ｉの信号は、映像
信号処理装置から外部へと出力されたり、映像表示装置
のＣＲＴ等の表示部にて表示される。なお、映像表示装
置の場合には、Ｐ−Ｉ変換部３の出力は、表示部を駆動
するための駆動回路に供給され、駆動回路が表示部を駆
動して映像を表示する。That is, as shown in FIG. 5, one scanning line of the 1440p signal is thinned out for every two scanning lines, and the thinning phase is offset by one scanning line (one line) for each field. Thus, the 1440p progressive signal becomes a 1440i interlace signal having a horizontal frequency of 45 kHz interlaced between the first field and the second field. The signal 1440i is output from the video signal processing device to the outside or displayed on a display unit such as a CRT of the video display device. In the case of an image display device, the output of the PI conversion unit 3 is supplied to a drive circuit for driving the display unit, and the drive circuit drives the display unit to display an image.

【００２９】表示部としてＣＲＴを用いた映像表示装置
の場合、７２０ｐの信号を表示することができる偏向回
路をベースとして用い、垂直偏向の位相を信号処理の出
力位相に合わせてオフセットして１４４０ｉの信号を表
示すればよい。よって、本発明の映像表示装置は、既存
の駆動回路（偏向回路等）を若干改良するだけで実現す
ることができる。インターレース対応のドットマトリク
ス型の表示装置であっても、信号処理の出力フィールド
に合わせて信号を書き込むことにより、１４４０ｉの信
号を表示することができる。よって、本発明の映像表示
装置は、大幅なコストアップなく実現可能である。In the case of a video display device using a CRT as a display unit, a deflection circuit capable of displaying a 720p signal is used as a base, and the phase of vertical deflection is offset according to the output phase of signal processing to 1440i. A signal may be displayed. Therefore, the video display device of the present invention can be realized by only slightly improving the existing driving circuit (deflection circuit or the like). Even in an interlace-compatible dot matrix display device, a signal of 1440i can be displayed by writing a signal in accordance with an output field of signal processing. Therefore, the video display device of the present invention can be realized without a significant increase in cost.

【００３０】さらに、Ｉ−Ｐ変換部１において、前述の
ように、入力された４８０ｉまたは１０８０ｉの信号を
実際に倍の走査線密度とするのではなく、プログレッシ
ブ相当の信号を生成するだけとした場合には、次のよう
な利点を有する。この場合、拡大縮小部２以降の回路
は、７２０ｐフォーマットと同等の７４．２５ＭＨｚの
クロックレートで全ての処理がなされることになる。１
０８０ｉフォーマットのクロックも７２０ｐと同じ７
４．２５ＭＨｚであるから、信号処理上、上７２０ｐ，
１０８０ｉ，１４４０ｉの信号を同一クロックで処理す
ることができる。Further, in the IP conversion section 1, as described above, the input 480i or 1080i signal is not actually made twice the scanning line density, but only a signal equivalent to progressive is generated. In such a case, the following advantages are provided. In this case, the circuits subsequent to the enlargement / reduction unit 2 perform all processing at a clock rate of 74.25 MHz, which is equivalent to the 720p format. 1
080i format clock is the same as 720p7
Since the frequency is 4.25 MHz, 720p,
The signals of 1080i and 1440i can be processed by the same clock.

【００３１】このように、クロックを統一した場合に
は、水平周期や水平有効画素は７２０ｐと同等の１２８
０画素となる。１０８０ｉの水平有効画素は１９２０画
素であるから、７４．２５ＭＨｚで処理すると水平有効
画素は本来の１９２０画素から１２８０画素に減るが、
民生のテレビジョン受像機やドットマトリクス型の表示
装置においては実用上、１２８０画素もあれば十分であ
る。勿論、１４４０ｉに変換した際の水平有効画素を１
９２０画素とするよう、Ｐ−Ｉ変換部３の出力のクロッ
クレートを増やしてもよい。As described above, when the clocks are unified, the horizontal period and the horizontal effective pixels are 128, which is equivalent to 720p.
It becomes 0 pixels. Since 1080i horizontal effective pixels are 1920 pixels, processing at 74.25 MHz reduces the horizontal effective pixels from the original 1920 pixels to 1280 pixels.
In a consumer television receiver or a dot matrix type display device, 1280 pixels are sufficient for practical use. Of course, the horizontal effective pixel when converted to 1440i is 1
The clock rate of the output of the PI conversion unit 3 may be increased so as to have 920 pixels.

【００３２】以上のようにして、本発明の映像信号処理
装置及び映像表示装置においては、映像信号のフォーマ
ットを１４４０ｉ（または１４４０ｐ）に統一したの
で、ハードウェア規模の小さな補間フィルタで、単一の
フォーマットに変換することが可能となる。本発明は、
この基本的な効果に加え、次のように、マルチ画面を極
めて高画質に表示することができるという効果も奏す
る。図６及び図７を用いてマルチ画面を表示する場合に
ついて説明する。As described above, in the video signal processing device and the video display device of the present invention, the format of the video signal is unified to 1440i (or 1440p). It can be converted to a format. The present invention
In addition to this basic effect, there is also an effect that a multi-screen can be displayed with extremely high image quality as follows. The case of displaying a multi-screen will be described with reference to FIGS.

【００３３】図６（Ａ）は、アスペクト比１６：９の画
面の左端部に、１４４０ｉのアスペクト比４：３の画面
を表示し、その残りの部分に、４８０ｉのアスペクト
比４：３の画面〜を表示した場合を示している。１
４４０ｉのフォーマットは、４８０ｉ×３であるから、
４８０ｉの画面をそのまま垂直方向に並べて表示するこ
とができる。この場合、画面〜は、水平方向は縮小
により画素が間引かれるが、垂直方向では元の映像その
ままの画質となり、画質劣化がない。画面〜とし
て、４８０ｐのアスペクト比４：３の画面を表示しても
よい。この場合は、プログレッシブ信号である４８０ｐ
の信号をインターレース信号に変換すればよく、画質劣
化は極めて小さい。FIG. 6A shows a screen having an aspect ratio of 4: 3 at 1440i and a screen having an aspect ratio of 4: 3 at 480i at the left end of the screen having an aspect ratio of 16: 9. The case where is displayed is shown. 1
Since the format of 440i is 480i × 3,
The 480i screens can be displayed side by side in the vertical direction. In this case, the pixels of the screen are thinned out by reduction in the horizontal direction, but in the vertical direction, the original image has the same image quality, and there is no image quality deterioration. As the screen, a screen with an aspect ratio of 4: 3 of 480p may be displayed. In this case, the progressive signal 480p
May be converted to an interlaced signal, and image quality degradation is extremely small.

【００３４】図６（Ｂ）は、アスペクト比１６：９の画
面の略中央部に、７２０ｐの信号をインターレース信号
に変換した７２０ｉのアスペクト比１６：９の画面，
を垂直方向に並べて表示した場合を示している。この
場合も、プログレッシブ信号をインターレース信号に変
換するだけであるので、画質劣化は極めて小さい。FIG. 6 (B) shows a 720i aspect ratio 16: 9 screen obtained by converting a 720p signal into an interlaced signal substantially at the center of the 16: 9 aspect ratio screen.
Are displayed side by side in the vertical direction. In this case as well, since only the progressive signal is converted into the interlaced signal, the image quality degradation is extremely small.

【００３５】図７を用いて、以上のようなマルチ画面を
実現する構成例について説明する。図7に示す構成例
は、最大で４画面のマルチ画面を実現する場合を示して
いる。入力１〜４は、４８０ｉ，１０８０ｉ，４８０
ｐ，７２０ｐのいずれかの信号である。入力１〜４は、
Ｉ−Ｐ変換部１０のＩ−Ｐ変換器１０１〜１０４にそれ
ぞれ入力される。入力１〜４は、切換部４０の切換器４
０１〜４０４にも入力される。切換器４０１〜４０４
は、Ｉ−Ｐ変換器１０１〜１０４の出力と入力１〜４と
を、切換制御信号（ＳＷＣＴＬ）に応じて選択的に切り
換えて出力する。A configuration example for realizing the above-described multi-screen will be described with reference to FIG. The configuration example shown in FIG. 7 shows a case where a maximum of four screens is realized. Inputs 1-4 are 480i, 1080i, 480
p, 720p. Inputs 1-4 are
The signals are input to the IP converters 101 to 104 of the IP conversion unit 10, respectively. The inputs 1 to 4 are connected to the switching unit 4 of the switching unit 40.
01 to 404 are also input. Switches 401 to 404
Selectively switches the outputs of the IP converters 101 to 104 and the inputs 1 to 4 in accordance with a switching control signal (SWCTL) and outputs the signals.

【００３６】前述のように、入力１〜４として入力され
た映像信号が４８０ｉや１０８０ｉのようにインターレ
ース信号であれば、Ｉ−Ｐ変換器１０１〜１０４によっ
てプログレッシブ信号に変換して後段の拡大縮小部２０
に供給する必要がある。入力１〜４として入力された映
像信号が４８０ｐや７２０ｐのようにプログレッシブ信
号であれば、そのプログレッシブ信号をそのまま後段の
拡大縮小部２０に供給する必要がある。切換器４０１〜
４０４は、入力信号に応じてＩ−Ｐ変換器１０１〜１０
４の出力を用いるか、入力信号をそのまま用いるかを切
り換えるためのものである。なお、切換制御信号（ＳＷ
ＣＴＬ）は、入力１〜４のフォーマットを判別すること
により容易に生成することができる。As described above, if the video signals input as inputs 1 to 4 are interlaced signals such as 480i and 1080i, they are converted into progressive signals by IP converters 101 to 104, and the subsequent stages are enlarged or reduced. Part 20
Need to be supplied to If the video signal input as inputs 1 to 4 is a progressive signal such as 480p or 720p, it is necessary to supply the progressive signal as it is to the subsequent enlargement / reduction section 20. Switch 401-
Reference numeral 404 denotes IP converters 101 to 10 according to input signals.
4 is used to switch between using the output 4 and using the input signal as it is. The switching control signal (SW
CTL) can be easily generated by determining the format of the inputs 1 to 4.

【００３７】切換部４０の出力は拡大縮小部２０に入力
される。拡大縮小部２０は、水平拡大縮小器２０１Ｈ〜
２０４Ｈと、垂直拡大縮小器２０１Ｖ〜２０４Ｖとを備
える。垂直拡大縮小器２０１Ｖ〜２０４Ｖは、図１にお
ける拡大縮小部２と同じ構成を有する。即ち、垂直拡大
縮小器２０１Ｖ〜２０４Ｖは、それぞれ、６／２変換器
２１と２／１変換器２２と４／３変換器２３を備える。
但し、垂直拡大縮小器２０１Ｖ〜２０４Ｖは、マルチ画
面の態様によっては、１４４０ｐには変換せず、入力信
号をそのまま出力することもある。水平拡大縮小器２０
１Ｈ〜２０４Ｈは、それぞれのマルチ画面に応じて水平
方向を拡大もしくは縮小する。The output of the switching section 40 is input to the scaling section 20. The scaling unit 20 includes horizontal scaling units 201H to 201H.
204H, and vertical scalers 201V to 204V. The vertical scaling units 201V to 204V have the same configuration as the scaling unit 2 in FIG. That is, the vertical scalers 201V to 204V include the 6/2 converter 21, the 2/1 converter 22, and the 4/3 converter 23, respectively.
However, depending on the mode of the multi-screen, the vertical scalers 201V to 204V may output the input signal without conversion to 1440p. Horizontal scaler 20
1H to 204H enlarge or reduce the horizontal direction according to each multi-screen.

【００３８】図６（Ａ）の例において、図７の入力１〜
４が画面〜に対応しているとすると、垂直拡大縮小
器２０１Ｖは入力１を１４４０ｐに変換し、垂直拡大縮
小器２０２Ｖ〜２０４Ｖは入力２〜４を１４４０ｐに変
換せず、４８０ｐのまま出力する。図６（Ｂ）の例にお
いて、図７の入力１，２が画面，に対応していると
すると、垂直拡大縮小器２０１Ｖは入力１，２を１４４
０ｐに変換せず、７２０ｐのまま出力する。水平拡大縮
小器２０１Ｈ〜２０４Ｈにおける水平方向の縮小はそれ
ぞれの画面の大きさに応じたものである。In the example of FIG. 6A, the inputs 1 to
Assuming that 4 corresponds to the screen 〜, the vertical scaler 201V converts the input 1 to 1440p, and the vertical scalers 202V to 204V do not convert the inputs 2 to 4 to 1440p and output as 480p. . In the example of FIG. 6B, assuming that the inputs 1 and 2 in FIG. 7 correspond to the screen, the vertical scaler 201V converts the inputs 1 and 2 to 144
It is output as 720p without conversion to 0p. The horizontal reduction in the horizontal scalers 201H to 204H is in accordance with the size of each screen.

【００３９】拡大縮小部２０より出力された１４４０ｐ
（場合によっては、４８０ｐや７２０ｐ）の信号は、Ｐ
−Ｉ変換部３０のＰ−Ｉ変換器３０１〜３０４に入力さ
れる。Ｐ−Ｉ変換器３０１〜３０４は、入力されたプロ
グレッシブ信号をインターレース信号に変換する。な
お、ここでは図示を省略しているが、Ｐ−Ｉ変換器３０
１〜３０４には、フィールド信号が供給され、Ｐ−Ｉ変
換器３０１〜３０４はフィールド信号に基づいてＰ−Ｉ
変換する。1440p output from the scaling unit 20
(480p or 720p in some cases)
It is input to the PI converters 301 to 304 of the -I converter 30. The PI converters 301 to 304 convert the input progressive signal into an interlace signal. Although not shown here, the PI converter 30
1 to 304 are supplied with a field signal, and the PI converters 301 to 304 receive PI signals based on the field signal.
Convert.

【００４０】Ｐ−Ｉ変換器３０１〜３０４の出力は、画
面合成部５０に入力される。画面合成部５０は、Ｐ−Ｉ
変換器３０１〜３０４の出力を合成して、マルチ画面と
された１４４０ｉの映像信号を出力する。The outputs of the PI converters 301 to 304 are input to the screen synthesizing unit 50. The screen synthesizing unit 50 has a PI
The outputs of the converters 301 to 304 are combined to output a multi-screen 1440i video signal.

【００４１】以上より分かるように、１４４０ｉまたは
１４４０ｐは、ハードウェア規模の増大を極力抑えつ
つ、現在存在する４８０ｉ，１０８０ｉ，４８０ｐ，７
２０ｐの全てを高画質で表示させるという点で実用上極
めて優れたフォーマットであると言える。As can be seen from the above description, 1440i or 1440p can be used for the currently existing 480i, 1080i, 480p, 7 while minimizing the increase in hardware scale.
It can be said that this is a format extremely excellent in practical use in that all 20p images are displayed with high image quality.

【００４２】[0042]

【発明の効果】以上詳細に説明したように、本発明の映
像信号処理装置及び映像表示装置は、４８０ｉ，１０８
０ｉ（また、これらに加えて４８０ｐ，７２０ｐ）の映
像信号を１４４０ｉまたは１４４０ｐに変換するように
したので、ハードウェア規模の小さな補間フィルタで、
単一のフォーマットに変換することができる。４８０
ｉ，４８０ｐ，７２０ｐの映像信号は走査線数が倍もし
くはそれ以上となるので、極めて高画質となる。インタ
ーレース走査である１４４０ｉの場合でも、ラインフリ
ッカはほどんど目立たず、高画質な映像を表示すること
が可能である。さらに、画質劣化の極めて小さいマルチ
画面を実現することもできる。よって、本発明によれ
ば、ハードウェア規模や信号処理の煩雑さの増大を最小
限に抑えつつ、極めて高画質の映像を表示することがで
きる。As described in detail above, the video signal processing device and the video display device according to the present invention are 480i, 108
0i (or 480p, 720p in addition to these) is converted to 1440i or 1440p, so a small hardware-scale interpolation filter can be used.
Can be converted to a single format. 480
The video signals of i, 480p, and 720p have twice or more scanning lines, and therefore have extremely high image quality. Even in the case of 1440i that is interlaced scanning, line flicker is hardly noticeable, and a high-quality image can be displayed. Furthermore, a multi-screen with extremely small image quality deterioration can be realized. Therefore, according to the present invention, it is possible to display an extremely high-quality image while minimizing an increase in hardware scale and complexity of signal processing.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施形態を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.

【図２】４８０ｐ，７２０ｐ，１０８０ｐから１４４０
ｐへの走査線変換を示す図である。FIG. 2 from 480p, 720p, 1080p to 1440
FIG. 7 is a diagram showing scan line conversion to p.

【図３】補間フィルタの構成例を示すブロック図であ
る。FIG. 3 is a block diagram illustrating a configuration example of an interpolation filter.

【図４】４８０ｐ，７２０ｐ，１０８０ｐから１４４０
ｐへの走査線変換における位相のオフセットを示す図で
ある。[FIG. 4] 480p, 720p, 1080p to 1440
FIG. 9 is a diagram illustrating a phase offset in scanning line conversion to p.

【図５】Ｐ−Ｉ変換を示す図である。FIG. 5 is a diagram showing PI conversion.

【図６】マルチ画面の表示例を示す図である。FIG. 6 is a diagram illustrating a display example of a multi-screen.

【図７】図６に示すマルチ画面を実現する場合の本発明
の一実施形態を示すブロック図である。FIG. 7 is a block diagram showing an embodiment of the present invention when the multi-screen shown in FIG. 6 is realized.

【符号の説明】[Explanation of symbols]

１，１０ インターレース−プログレッシブ変換部（Ｉ
−Ｐ変換部） ２，２０ 拡大縮小部 ３，３０ プログレッシブ−インターレース変換部（Ｐ
−Ｉ変換部） １１，１２，１０１〜１０４ Ｉ−Ｐ変換器 ２１ ６／２変換器 ２２ ２／１変換器 ２３ ４／３変換器 ４０ 切換部 ５０ 画面合成部 ２０１Ｈ〜２０４Ｈ 水平拡大縮小器 ２０１Ｖ〜２０４Ｖ 垂直拡大縮小器 ３０１〜３０４ Ｐ−Ｉ変換器 ４０１〜４０４ 切換器1,10 interlace-progressive conversion unit (I
-P conversion unit) 2,20 Enlargement / reduction unit 3,30 Progressive-interlace conversion unit (P
-I conversion unit) 11, 12, 101 to 104 IP converter 21 6/2 converter 22 2/1 converter 23 4/3 converter 40 Switching unit 50 Screen synthesis unit 201H to 204H Horizontal scaling unit 201V ~ 204V vertical scaler 301-304 PI converter 401-404 switch

─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成１３年１０月１９日（２００１．１０．
１９）[Submission date] October 19, 2001 (2001.10.
19)

【手続補正１】[Procedure amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００３８[Correction target item name] 0038

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００３８】図６（Ａ）の例において、図７の入力１〜
４が画面〜に対応しているとすると、垂直拡大縮小
器２０１Ｖは入力１を１４４０ｐに変換し、垂直拡大縮
小器２０２Ｖ〜２０４Ｖは入力２〜４を１４４０ｐに変
換せず、４８０ｐのまま出力する。図６（Ｂ）の例にお
いて、図７の入力１，２が画面 ， に対応していると
すると、垂直拡大縮小器２０１Ｖは入力１，２を１４４
０ｐに変換せず、７２０ｐのまま出力する。水平拡大縮
小器２０１Ｈ〜２０４Ｈにおける水平方向の縮小はそれ
ぞれの画面の大きさに応じたものである。In the example of FIG. 6A, the inputs 1 to
Assuming that 4 corresponds to screen ~, vertical scaling
201V converts input 1 to 1440p, and performs vertical scaling.
Small devices 202V to 204V change inputs 2 to 4 to 1440p.
Instead, it is output at 480p. In the example of FIG.
And the inputs 1 and 2 in FIG. , Is compatible with
Then, the vertical scaler 201V inputs the inputs 1 and 2 to 144
It is output as 720p without conversion to 0p. Horizontal scaling
The horizontal reduction in the small devices 201H to 204H
It depends on the size of each screen.

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C025 BA02 BA05 BA27 CA02 DA10 5C063 AA01 AA06 AA11 AC01 BA01 BA03 BA04 BA06 BA09 BA14 CA01 5C082 AA02 AA39 BA12 BA26 BA34 BA35 BA41 BB03 BC03 BC05 BC16 BD09 CA84 CB01 CB10 DA76 MM05 MM10  ──────────────────────────────────────────────────の Continued on the front page F-term (reference)

Claims (13)

【特許請求の範囲】[Claims] 【請求項１】有効走査線数４８０本のインターレース信
号である第１の映像信号と、有効走査線数１０８０本の
インターレース信号である第２の映像信号とを入力映像
信号とし、この入力映像信号を処理する映像信号処理装
置において、 前記第１，第２の映像信号を、有効走査線数１４４０本
のプログレッシブ信号である第３の映像信号に変換して
出力するよう構成したことを特徴とする映像信号処理装
置。1. An input video signal comprising a first video signal which is an interlace signal having 480 effective scanning lines and a second video signal which is an interlace signal having 1080 effective scanning lines. Wherein the first and second video signals are converted into a third video signal which is a progressive signal having 1440 effective scanning lines and output. Video signal processing device. 【請求項２】前記第１，第２の映像信号に加えて、有効
走査線数４８０本のプログレッシブ信号である第４の映
像信号を入力映像信号とし、この第４の映像信号を前記
第３の映像信号に変換して出力するよう構成したことを
特徴とする請求項１記載の映像信号処理装置。2. In addition to the first and second video signals, a fourth video signal which is a progressive signal having 480 effective scanning lines is used as an input video signal, and the fourth video signal is used as the third video signal. 2. The video signal processing apparatus according to claim 1, wherein the video signal is converted into a video signal and outputted. 【請求項３】前記第１，第２の映像信号に加えて、有効
走査線数７２０本のプログレッシブ信号である第５の映
像信号を入力映像信号とし、この第５の映像信号を前記
第３の映像信号に変換して出力するよう構成したことを
特徴とする請求項１または２のいずれかに記載の映像信
号処理装置。3. In addition to the first and second video signals, a fifth video signal which is a progressive signal having 720 effective scanning lines is used as an input video signal, and the fifth video signal is used as the third video signal. 3. The video signal processing device according to claim 1, wherein the video signal is converted into a video signal and output. 【請求項４】前記第３の映像信号をインターレース信号
に変換して第６の映像信号として出力するプログレッシ
ブ−インターレース変換部を備えて構成したことを特徴
とする請求項１ないし３のいずれかに記載の映像信号処
理装置。4. The apparatus according to claim 1, further comprising a progressive-interlace conversion section for converting said third video signal into an interlace signal and outputting it as a sixth video signal. The video signal processing device according to the above. 【請求項５】前記第１，第２の映像信号をプログレッシ
ブ信号に変換してそれぞれ第７，第８の映像信号として
出力するインターレース−プログレッシブ変換部と、 前記第４，第７の映像信号の走査線数を６／２倍に変換
して、前記第３の映像信号を出力する６／２変換器と、 前記第５の映像信号の走査線数を２／１倍に変換して、
前記第３の映像信号を出力する２／１変換器と、 前記第８の映像信号の走査線数を４／３倍に変換して、
前記第３の映像信号を出力する４／３変換器とを備えて
構成したことを特徴とする請求項３または４に記載の映
像信号処理装置。5. An interlaced-to-progressive converter for converting said first and second video signals into progressive signals and outputting them as seventh and eighth video signals, respectively; A 6/2 converter for converting the number of scanning lines to 6/2 times and outputting the third video signal; and converting the number of scanning lines for the fifth video signal to 2/1 times,
A 2/1 converter that outputs the third video signal; and 4/3 times the number of scanning lines of the eighth video signal.
The video signal processing device according to claim 3, further comprising: a 4/3 converter that outputs the third video signal. 【請求項６】有効走査線数４８０本のインターレース信
号である第１の映像信号と、有効走査線数１０８０本の
インターレース信号である第２の映像信号とを入力映像
信号とし、この入力映像信号による映像を表示する映像
表示装置において、 前記第１，第２の映像信号を、有効走査線数１４４０本
のプログレッシブ信号である第３の映像信号に変換し
て、この第３の映像信号による映像を表示するよう構成
したことを特徴とする映像表示装置。6. An input video signal comprising a first video signal which is an interlace signal having 480 effective scanning lines and a second video signal which is an interlace signal having 1080 effective scanning lines. A video display device for displaying an image according to the first video signal, converting the first and second video signals into a third video signal which is a progressive signal having 1440 effective scanning lines, A video display device characterized by displaying the image. 【請求項７】前記第１，第２の映像信号に加えて、有効
走査線数４８０本のプログレッシブ信号である第４の映
像信号を入力映像信号とし、この第４の映像信号を前記
第３の映像信号に変換して、この第３の映像信号による
映像を表示するよう構成したことを特徴とする請求項６
記載の映像表示装置。7. In addition to the first and second video signals, a fourth video signal which is a progressive signal having 480 effective scanning lines is used as an input video signal, and the fourth video signal is used as the third video signal. 7. A video signal according to claim 3, wherein said video signal is converted into a video signal and said video signal is displayed by said third video signal.
The image display device according to the above. 【請求項８】前記第１，第２の映像信号に加えて、有効
走査線数７２０本のプログレッシブ信号である第５の映
像信号を入力映像信号とし、この第５の映像信号を前記
第３の映像信号に変換して、この第３の映像信号による
映像を表示するよう構成したことを特徴とする請求項６
または７のいずれかに記載の映像表示装置。8. In addition to the first and second video signals, a fifth video signal which is a progressive signal having 720 effective scanning lines is used as an input video signal, and the fifth video signal is used as the third video signal. 7. A video signal according to claim 3, wherein said video signal is converted into a video signal and said video signal is displayed by said third video signal.
Or the video display device according to any of 7. 【請求項９】前記第１，第２の映像信号をプログレッシ
ブ信号に変換してそれぞれ第６，第７の映像信号として
出力するインターレース−プログレッシブ変換部と、 前記第４，第６の映像信号の走査線数を６／２倍に変換
して、前記第３の映像信号を出力する６／２変換器と、 前記第５の映像信号の走査線数を２／１倍に変換して、
前記第３の映像信号を出力する２／１変換器と、 前記第７の映像信号の走査線数を４／３倍に変換して、
前記第３の映像信号を出力する４／３変換器とを備えて
構成したことを特徴とする請求項８記載の映像表示装
置。9. An interlaced-to-progressive converter for converting said first and second video signals into progressive signals and outputting them as sixth and seventh video signals, respectively. A 6/2 converter for converting the number of scanning lines to 6/2 times and outputting the third video signal; and converting the number of scanning lines for the fifth video signal to 2/1 times,
A 2/1 converter that outputs the third video signal; and 4/3 times the number of scanning lines of the seventh video signal.
The video display device according to claim 8, further comprising a 4/3 converter that outputs the third video signal. 【請求項１０】有効走査線数４８０本のインターレース
信号である第１の映像信号と、有効走査線数１０８０本
のインターレース信号である第２の映像信号とを入力映
像信号とし、この入力映像信号による映像を表示する映
像表示装置において、 前記第１，第２の映像信号を、有効走査線数１４４０本
のインターレース信号である第３の映像信号に変換し
て、この第３の映像信号による映像を表示するよう構成
したことを特徴とする映像表示装置。10. An input video signal comprising a first video signal which is an interlace signal having 480 effective scanning lines and a second video signal which is an interlace signal having 1080 effective scanning lines. A video display device for displaying an image according to the first video signal, converting the first and second video signals into a third video signal which is an interlaced signal having 1440 effective scanning lines, A video display device, characterized in that the video display device is configured to display an image. 【請求項１１】前記第１，第２の映像信号に加えて、有
効走査線数４８０本のプログレッシブ信号である第４の
映像信号を入力映像信号とし、この第４の映像信号を前
記第３の映像信号に変換して、この第３の映像信号によ
る映像を表示するよう構成したことを特徴とする請求項
１０記載の映像表示装置。11. In addition to the first and second video signals, a fourth video signal which is a progressive signal having 480 effective scanning lines is used as an input video signal, and the fourth video signal is used as the third video signal. 11. The video display device according to claim 10, wherein said video display device is configured to convert the video signal into a video signal and display an image based on the third video signal. 【請求項１２】前記第１，第２の映像信号に加えて、有
効走査線数７２０本のプログレッシブ信号である第５の
映像信号を入力映像信号とし、この第５の映像信号を前
記第３の映像信号に変換して、この第３の映像信号によ
る映像を表示するよう構成したことを特徴とする請求項
１０または１１のいずれかに記載の映像表示装置。12. In addition to the first and second video signals, a fifth video signal which is a progressive signal having 720 effective scanning lines is used as an input video signal, and the fifth video signal is used as the third video signal. The video display device according to claim 10, wherein the video display device is configured to convert the video signal into a video signal and display a video based on the third video signal. 【請求項１３】前記第１，第２の映像信号をプログレッ
シブ信号に変換してそれぞれ第６，第７の映像信号とし
て出力するインターレース−プログレッシブ変換部と、 前記第４，第６の映像信号の走査線数を６／２倍に変換
して、前記第３の映像信号を出力する６／２変換器と、 前記第５の映像信号の走査線数を２／１倍に変換して、
前記第３の映像信号を出力する２／１変換器と、 前記第７の映像信号の走査線数を４／３倍に変換して、
前記第３の映像信号を出力する４／３変換器とを備えて
構成したことを特徴とする請求項１２記載の映像表示装
置。13. An interlaced-to-progressive converter for converting said first and second video signals into progressive signals and outputting them as sixth and seventh video signals, respectively, A 6/2 converter for converting the number of scanning lines to 6/2 times and outputting the third video signal; and converting the number of scanning lines for the fifth video signal to 2/1 times,
A 2/1 converter that outputs the third video signal; and 4/3 times the number of scanning lines of the seventh video signal.
The video display device according to claim 12, further comprising a 4/3 converter that outputs the third video signal.