JP4332013B2 - 擬似多ポートメモリ装置および擬似多ポートメモリ装置の画素読み出し方法 - Google Patents
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Description
各バンクから連続したバンク間アドレスのデータをリードする場合には,基準となるバンク間アドレスを与え,個々のバンクのアドレスは基準となるバンク間アドレスのバンク内アドレス(以下,基準バンク内アドレスという。)に変位を加算することにより生成することができる。
(1)バンク間アドレスが1つずつ増加するとき,バンク番号は0からFに向かって1つずつ増加し,Fを超えると0に戻り,このときバンク内アドレスは1だけ増加する。そこで,リードするデータ群の中間でバンク番号がFから0に戻る場合,その点を境として基準バンク内アドレスに変位として1を加算する。
(2)ただし,基準バンク内アドレスがバンク内モジュロ終了アドレスと一致するとき,1を加算するのではなく,バンク内モジュロアドレス幅を減算する。
MAXX(df)=(2×8×df+4×4)
となる。
if vxa(df)≧MAXX(df)
vxa(df)=vxa(df)−MAXX(df);
ただし,4{rvk(df)+3}は,水平仮想アドレスと水平論理アドレスの差を算出する方法の一例であり,例えば,論理バンク番号=0の論理バンクに対応する仮想バンク番号を記憶しておき,この仮想バンク番号に仮想バンクの水平方向の画素数を掛けたもので水平仮想アドレスと水平論理アドレスの差を算出してもよい。
上記のように,現在の更新領域の仮想バンク番号rvk(df)を記憶しておけば,2次元論理アドレス(lxa(df),ya(df))を仮想1次元アドレスvadrに変換することができる。
If(MAXX(df)−vxa(df)≦16)
ba(bn)=ra−df;
else ba(bn)=ra+1;
}
else ba(bn)=ra;
ここで,(MAXX(df)−vxa(df)≦16)は,画素並べ替え回路48によって切り出される8画素中最下位のものの実アドレス(以下,代表実アドレスという。)raが,その垂直論理アドレスya(df)が変換される可能性がある実アドレス範囲の中の最上位のアドレスであることを意味する。
2,21,22,31,37,38,39,40 差分絶対値和計算回路
3,41 最小値検出回路
4,36 参照メモリ
5,43 外部フレームメモリ
6,14,15,16,17 画像
7 スライス
8,9 テンプレート
10,11,33,34,35 参照領域
12 更新領域
13 矩形ブロック
18,19,20,23,24,54,55,56,57 探索領域
25,26,44,45,46,47 1ポートメモリ
27,28,29,49,50,51,52,53 シフトレジスタ
30,48 画素並べ替え回路
32 テンプレート
B1 バンク間アドレス
B2 バンク内アドレス
B3 バンク番号
100 アドレス変換手段
110 2次元論理アドレス付与手段
120 2次元仮想アドレス生成手段
130 仮想1次元アドレス生成手段
140 代表実アドレス生成手段
150 代表実バンク番号生成手段
160 実アドレス生成手段
200 画素並べ替え手段
300 出力タイミング調整手段
Claims (4)
- 関連のないアドレスから複数の画素を同時に読み出すことができる擬似多ポートメモリ装置であって,
m個(mは自然数)の画素を記憶できるワード幅を有するn個(nは自然数)の1ポートメモリと,
有限の大きさの水平論理アドレスと有限の大きさの垂直論理アドレスとからなる2次元論理アドレスを与える2次元論理アドレス付与手段と,
前記水平論理アドレスを,m×nの整数倍の大きさの水平仮想アドレスに変換し,前記垂直論理アドレスをそのまま垂直仮想アドレスに変換することにより,2次元仮想アドレスを生成する2次元仮想アドレス生成手段と,
当該2次元仮想アドレスが割り当てられている領域のベースアドレスと,前記水平仮想アドレスと,前記垂直仮想アドレスに前記水平仮想アドレスを乗じた値とを加算することにより,前記n個の1ポートメモリに画素単位で割り当てられた仮想1次元アドレスを生成する仮想1次元アドレス生成手段と,
当該仮想1次元アドレスを(m×n)で除すことにより代表実アドレスを生成する代表実アドレス生成手段と,
当該仮想1次元アドレスを(m×n)で除した結果得られる余りをさらにmで除すことにより代表実バンク番号を生成する代表実バンク番号生成手段と,
当該代表実アドレスと当該代表実バンク番号より各1ポートメモリに与える実アドレスを生成する実アドレス生成手段と,
前記実アドレス群が与えられることによって前記n個の1ポートメモリから出力されるm×n個以下の画素を入力し,前記2次元論理アドレス付与手段によって与えられた水平論理アドレスが最下位の水平論理アドレスである場合には,上位側に連続した水平論理アドレスを有するm×(n−1)個以下の画素を,水平論理アドレスの昇順または降順に並べ替えて出力し,または前記2次元論理アドレス付与手段によって与えられた水平論理アドレスが最上位の水平論理アドレスである場合には,下位側に連続した水平論理アドレスを有するm×(n−1)個以下の画素を,水平論理アドレスの昇順または降順に並べ替えて出力する画素並べ替え手段と,
この画素並べ替え手段に対して並列配置されたそれぞれ所定シフト段数を有する複数のシフトレジスタからなり,前記画素並び替え手段から順次出力される画素群を各シフトレジスタで順に保持するとともに,各画素群を構成する複数の画素を1画素ずつ各シフトレジスタから順次シフト出力することにより出力タイミングを調整し,各シフトレジスタから所望の画素を並列して同時に出力する出力タイミング調整手段とを備える
ことを特徴とする擬似多ポートメモリ装置。 - 請求項1に記載の擬似多ポートメモリ装置において,
前記2次元仮想アドレス生成手段は,0から(水平仮想アドレスの大きさ/m−1)までの範囲で巡回する値に基づいて水平仮想アドレスと水平論理アドレスとの差に相当する値を算出し,水平論理アドレスに当該水平仮想アドレスと水平論理アドレスとの差に相当する値を加算し,その結果が水平仮想アドレスの大きさを超えたときは当該結果から水平仮想アドレスの大きさを減算することにより,水平論理アドレスを,m×nの整数倍の大きさの水平仮想アドレスに変換する
ことを特徴とする擬似多ポートメモリ装置。 - 請求項1または請求項2に記載の擬似多ポートメモリ装置において,
前記実アドレス生成手段は,
前記2次元論理アドレス付与手段によって与えられた水平論理アドレスが最下位の水平論理アドレスである場合には,前記代表実アドレスが,前記垂直仮想アドレスが変換される可能性がある実アドレス範囲の中の最上位の実アドレスでないとき,前記代表実バンク番号よりも小さな実バンク番号を有する1ポートメモリには当該代表実アドレスに1を加算した実アドレスを与え,一方,当該代表実アドレスが,前記垂直仮想アドレスが変換される可能性がある実アドレス範囲の中の最上位の実アドレスであるとき,当該代表実バンク番号よりも小さな実バンク番号を有する1ポートメモリには前記垂直仮想アドレスが変換される可能性がある実アドレス範囲の中の最下位の実アドレスを与え,
前記2次元論理アドレス付与手段によって与えられた水平論理アドレスが最上位の水平論理アドレスである場合には,当該代表実アドレスが,最初に与えられた垂直仮想アドレスが変換される可能性がある実アドレス範囲の中の最下位の実アドレスでないとき,当該代表実バンク番号よりも大きな実バンク番号を有する1ポートメモリには,当該代表実アドレスから1を減算した実アドレスを与え,一方,当該代表実アドレスが,最初に与えられた垂直論理アドレスが変換される可能性がある実アドレス範囲の中の最下位の実アドレスであるとき,当該代表実バンク番号よりも大きな実バンク番号を有する1ポートメモリには,当該代表実アドレスが最初に与えられた垂直仮想アドレスが変換される可能性がある実アドレス範囲の中の最上位の実アドレスを与える実アドレス生成手段である
ことを特徴とする擬似多ポートメモリ装置。 - m個(mは自然数)の画素を記憶できるワード幅を有するn個(nは自然数)の1ポートメモリを備える擬似多ポートメモリ装置に格納される画素読み出し方法であって,
有限の大きさの水平論理アドレスと有限の大きさの垂直論理アドレスとからなる2次元論理アドレスを入力する過程と,
前記水平論理アドレスを,m×nの整数倍の大きさの水平仮想アドレスに変換し,前記垂直論理アドレスをそのまま垂直仮想アドレスに変換することにより,2次元仮想アドレスを生成する過程と,
当該2次元仮想アドレスが割り当てられている領域のベースアドレスと,前記水平仮想アドレスと,前記垂直仮想アドレスに前記水平仮想アドレスを乗じた値とを加算することにより,前記n個の1ポートメモリに画素単位で割り当てられた仮想1次元アドレスを生成する過程と,
当該仮想1次元アドレスを(m×n)で除すことにより代表実アドレスを生成する過程と,
当該仮想1次元アドレスを(m×n)で除した結果得られる余りをさらにmで除すことにより代表実バンク番号を生成する過程と,
当該代表実アドレスと当該代表実バンク番号より各1ポートメモリに与える実アドレスを生成する過程と,
前記実アドレス群が与えられることによって前記n個の1ポートメモリから出力されるm×n個以下の画素を入力し,前記入力した水平論理アドレスが最下位の水平論理アドレスである場合には,上位側に連続した水平論理アドレスを有するm×(n−1)個以下の画素を,水平論理アドレスの昇順または降順に並べ替えて出力し,または前記入力した水平論理アドレスが最上位の水平論理アドレスである場合には,下位側に連続した水平論理アドレスを有するm×(n−1)個以下の画素を,水平論理アドレスの昇順または降順に並べ替えて出力する過程と,
順次並べ替えて出力される画素群をそれぞれ所定シフト段数を有する複数のシフトレジスタで順に保持するとともに,各画素群を構成する複数の画素を1画素ずつ各シフトレジスタから順次シフト出力することにより出力タイミングを調整し,各シフトレジスタから所望の画素を並列して同時に出力する過程とを有する
ことを特徴とする擬似多ポートメモリ装置の画素読み出し方法。
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JP2003366925A JP4332013B2 (ja) | 2003-10-28 | 2003-10-28 | 擬似多ポートメモリ装置および擬似多ポートメモリ装置の画素読み出し方法 |
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