JP2002171401A - 間引き演算命令を備えたｓｉｍｄ型演算装置 - Google Patents
間引き演算命令を備えたｓｉｍｄ型演算装置Info
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Abstract
(57)【要約】
【課題】 複数画素で構成される画像データの間引き処
理が１命令によって実現できるようになり、計算時間を
大幅に短縮させる。 【解決手段】 間引き演算命令であるか否かを命令デコ
ーダ部１０２の間引き命令判別部１０６で判断する。こ
の結果、間引き演算部１０７は、ソースデータ１内のｍ
ビットで表される画素データをｎ個入力すると共に、ソ
ースデータ２で示される間引き対象の画素かどうかのデ
ータを入力する。ソースデータ２で間引き対象画素とし
て設定されている、ソースデータ１内の画素データは無
効扱いにし、その空き領域に隣の有効な画素を詰めるよ
うにして間引き後のデータを生成する。
理が１命令によって実現できるようになり、計算時間を
大幅に短縮させる。 【解決手段】 間引き演算命令であるか否かを命令デコ
ーダ部１０２の間引き命令判別部１０６で判断する。こ
の結果、間引き演算部１０７は、ソースデータ１内のｍ
ビットで表される画素データをｎ個入力すると共に、ソ
ースデータ２で示される間引き対象の画素かどうかのデ
ータを入力する。ソースデータ２で間引き対象画素とし
て設定されている、ソースデータ１内の画素データは無
効扱いにし、その空き領域に隣の有効な画素を詰めるよ
うにして間引き後のデータを生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、様々な情報、特に
静止画像や動画像などの画像情報の解像度変換、縮小処
理などの際に行なわれるデータの間引き処理を行なうＳ
ＩＭＤ型演算装置に関するものである。
静止画像や動画像などの画像情報の解像度変換、縮小処
理などの際に行なわれるデータの間引き処理を行なうＳ
ＩＭＤ型演算装置に関するものである。
【０００２】
【従来の技術】まず、はじめに、複数の情報を一括して
並列に演算するＳＩＭＤ(Single Instruction Multiple
Data)型の情報処理装置について説明する。
並列に演算するＳＩＭＤ(Single Instruction Multiple
Data)型の情報処理装置について説明する。
【０００３】ＳＩＭＤ型の情報処理装置では、一つの演
算命令でレジスタ内のｎ個のｍビットの情報の要素に対
してそれぞれ演算が行われる(ｍは自然数、ｎは２以上
の自然数)。演算としては、加算や減算、乗算などの算
術演算や、論理和や論理積などのビット論理演算、さら
にシフト演算や比較演算などが備わっている。このＳＩ
ＭＤ型情報処理装置の命令には、演算の種類を指定する
フィールドや、２つもしくは１つのソースとなるレジス
タを指定するフィールドや、１つのデスティネーション
レジスタを指定するフィールドが含まれている。ただし
一方のソースレジスタがデスティネーションレジスタを
兼ねる場合もある。また、命令の中には、レジスタ内の
要素の分割方法を指定するフィールドも存在し、レジス
タは或る場合にｎ個のｍビットの要素に分割されたり、
他の場合には２ｎ個のｍ／２ビットの要素に分割された
りする。通常、レジスタ分割はデータ長が８,１６,３２
ビットの要素に分割されている事が多く、またレジスタ
全長として６４ビットや１２８ビットであることが多い
が、これらに限定される訳ではない。
算命令でレジスタ内のｎ個のｍビットの情報の要素に対
してそれぞれ演算が行われる(ｍは自然数、ｎは２以上
の自然数)。演算としては、加算や減算、乗算などの算
術演算や、論理和や論理積などのビット論理演算、さら
にシフト演算や比較演算などが備わっている。このＳＩ
ＭＤ型情報処理装置の命令には、演算の種類を指定する
フィールドや、２つもしくは１つのソースとなるレジス
タを指定するフィールドや、１つのデスティネーション
レジスタを指定するフィールドが含まれている。ただし
一方のソースレジスタがデスティネーションレジスタを
兼ねる場合もある。また、命令の中には、レジスタ内の
要素の分割方法を指定するフィールドも存在し、レジス
タは或る場合にｎ個のｍビットの要素に分割されたり、
他の場合には２ｎ個のｍ／２ビットの要素に分割された
りする。通常、レジスタ分割はデータ長が８,１６,３２
ビットの要素に分割されている事が多く、またレジスタ
全長として６４ビットや１２８ビットであることが多い
が、これらに限定される訳ではない。
【０００４】このようなＳＩＭＤ型情報処理装置では、
図４に示されるように指定された２つのレジスタ間の対
応する要素間で演算が行われる。この図ではｎ＝４の場
合が示されているが、他の場合でも同様に全ての要素間
で演算が行われる。また命令内の指定(特定のフィール
ドが予約されている)によって２つのレジスタ間の対応
する要素間ではなく、図５に示されるように一方のレジ
スタのある特定の要素(通常、最上位か最下位の要素)
と、もう一方のレジスタの各要素との演算を行う場合も
ある。この図でもｎ＝４の場合が示されているが、他の
場合でも同様に、一方のレジスタの全ての要素に対して
演算が行われる。さらに、２つのレジスタ間の演算では
なく、図６に示されるように命令のビットパターンに埋
め込まれた即値とソースレジスタの各要素との演算を行
う場合もある。
図４に示されるように指定された２つのレジスタ間の対
応する要素間で演算が行われる。この図ではｎ＝４の場
合が示されているが、他の場合でも同様に全ての要素間
で演算が行われる。また命令内の指定(特定のフィール
ドが予約されている)によって２つのレジスタ間の対応
する要素間ではなく、図５に示されるように一方のレジ
スタのある特定の要素(通常、最上位か最下位の要素)
と、もう一方のレジスタの各要素との演算を行う場合も
ある。この図でもｎ＝４の場合が示されているが、他の
場合でも同様に、一方のレジスタの全ての要素に対して
演算が行われる。さらに、２つのレジスタ間の演算では
なく、図６に示されるように命令のビットパターンに埋
め込まれた即値とソースレジスタの各要素との演算を行
う場合もある。
【０００５】情報処理装置内部で、以上のような演算命
令を、全てハードウェアによって演算機能を実現してい
る場合(ハードワイヤードロジック方式)と、装置内部に
演算を行うためのプログラムを持ってそのプログラムに
従って演算機能を実現している場合(マイクロプログラ
ム方式)がある。ただし、これは内部構造の相違であ
り、情報処理装置上で動作するプログラムにはどのよう
な影響も与えることはない。
令を、全てハードウェアによって演算機能を実現してい
る場合(ハードワイヤードロジック方式)と、装置内部に
演算を行うためのプログラムを持ってそのプログラムに
従って演算機能を実現している場合(マイクロプログラ
ム方式)がある。ただし、これは内部構造の相違であ
り、情報処理装置上で動作するプログラムにはどのよう
な影響も与えることはない。
【０００６】さて、ここで画像の縮小処理に関して説明
する。
する。
【０００７】画像情報の解像度変換、特に縮小処理を行
なう場合に、最も簡単な方法として、ある固定されたパ
ターンを用いて間引き処理を行なう方法がある。図７に
単純な間引きによる画像の縮小処理を示す。ここでは、
２５６×２５６画素で構成される画像を１６０×１６０
画素の画像に縮小する場合の例が示してある。単純に横
方向に８ドットにつき３ドットを間引く処理を行ない、
縦方向に８ラインにつき３ラインを間引く処理を行なう
ことで、縮小処理が行なわれる。
なう場合に、最も簡単な方法として、ある固定されたパ
ターンを用いて間引き処理を行なう方法がある。図７に
単純な間引きによる画像の縮小処理を示す。ここでは、
２５６×２５６画素で構成される画像を１６０×１６０
画素の画像に縮小する場合の例が示してある。単純に横
方向に８ドットにつき３ドットを間引く処理を行ない、
縦方向に８ラインにつき３ラインを間引く処理を行なう
ことで、縮小処理が行なわれる。
【０００８】このとき横方向の間引きをＳＩＭＤ型の情
報処理装置で行なう場合、図８に示すように８個のデー
タから３個のデータを間引き５個のデータを取り出す処
理が必要となる。データを間引く位置は８個のデータの
うちどの３個でも良いが、なるべく分散して間引くよう
な位置になっている。この間引き処理を汎用の命令だけ
で行なう場合の演算を図９に示す。この図の様に取り出
すデータをマスクし、間引きした隙間を埋めるためにデ
ータをシフトし、それらのデータの論理和をとることで
実現される。
報処理装置で行なう場合、図８に示すように８個のデー
タから３個のデータを間引き５個のデータを取り出す処
理が必要となる。データを間引く位置は８個のデータの
うちどの３個でも良いが、なるべく分散して間引くよう
な位置になっている。この間引き処理を汎用の命令だけ
で行なう場合の演算を図９に示す。この図の様に取り出
すデータをマスクし、間引きした隙間を埋めるためにデ
ータをシフトし、それらのデータの論理和をとることで
実現される。
【０００９】さらに画像情報のより精度の高い縮小処理
を行なう場合に、線形補間したデータを用いる場合があ
る。この場合には単純な間引きは行なわず、図１０の様
に８個データから５個のデータを線形補間したデータを
用いて縮小を行なう。縦方向も同様にライン単位での補
間を行なって縮小処理をする。この場合の補間処理を汎
用の命令だけで行なう場合の演算を図１１に示す。
を行なう場合に、線形補間したデータを用いる場合があ
る。この場合には単純な間引きは行なわず、図１０の様
に８個データから５個のデータを線形補間したデータを
用いて縮小を行なう。縦方向も同様にライン単位での補
間を行なって縮小処理をする。この場合の補間処理を汎
用の命令だけで行なう場合の演算を図１１に示す。
【００１０】図示の様に、線形補間用の係数を２個を用
意しておき、これらと元データと乗算結果２個を一方を
要素毎にシフトして加算することで、補間処理を行な
う。ただしこの場合も図の様に最後に間引き処理を行な
う必要がある。線形補間以外の補間においても上記のよ
うな間引き処理が必要となる場合がある。
意しておき、これらと元データと乗算結果２個を一方を
要素毎にシフトして加算することで、補間処理を行な
う。ただしこの場合も図の様に最後に間引き処理を行な
う必要がある。線形補間以外の補間においても上記のよ
うな間引き処理が必要となる場合がある。
【００１１】ＳＩＭＤ型情報処理装置のなかには、図１
３に示すようにレジスタ内の要素を任意の順番に並び変
えることが可能なものもある。このような並び変え命令
がある場合には、上記の間引き処理は容易に実装可能で
ある。
３に示すようにレジスタ内の要素を任意の順番に並び変
えることが可能なものもある。このような並び変え命令
がある場合には、上記の間引き処理は容易に実装可能で
ある。
【００１２】
【発明が解決しようとする課題】以上のような画像情報
の間引き処理をＳＩＭＤ型情報処理装置上で行う場合
に、従来では要素毎のビット論理和や要素毎のシフト演
算など用いて計算しており、これらの汎用の命令だけで
は多くの命令が必要となり、そのために計算時間が長く
なるという問題があった。またＳＩＭＤ型情報処理装置
内に任意の順番に要素の並び変えが可能な並び変え命令
を実装することは、並び変え演算に大きな回路が必要と
なってしまい、ＳＩＭＤ型情報処理装置自体が大規模に
なってしまうという問題があった。
の間引き処理をＳＩＭＤ型情報処理装置上で行う場合
に、従来では要素毎のビット論理和や要素毎のシフト演
算など用いて計算しており、これらの汎用の命令だけで
は多くの命令が必要となり、そのために計算時間が長く
なるという問題があった。またＳＩＭＤ型情報処理装置
内に任意の順番に要素の並び変えが可能な並び変え命令
を実装することは、並び変え演算に大きな回路が必要と
なってしまい、ＳＩＭＤ型情報処理装置自体が大規模に
なってしまうという問題があった。
【００１３】
【課題を解決するための手段】本発明はかかる問題点に
鑑みなされたものであり、簡単な構成で、複数画素で構
成される画像データの間引き処理が１命令によって実現
でき、しかも計算時間を大幅に短縮させることができる
ＳＩＭＤ型演算装置を提供しようとするものである。
鑑みなされたものであり、簡単な構成で、複数画素で構
成される画像データの間引き処理が１命令によって実現
でき、しかも計算時間を大幅に短縮させることができる
ＳＩＭＤ型演算装置を提供しようとするものである。
【００１４】この課題を解決するため、本発明の間引き
演算命令を備えたＳＩＭＤ型演算装置は以下の構成を備
える。すなわち、複数のデータを１つの命令で演算して
出力するＳＩＭＤ型演算装置であって、演算命令が画像
の間引きに関するものであるか否かを判別する判別手段
と、１画素ｍビットで表現される画素データをｎ個保持
するソースレジスタと、前記ソースレジスタ内の画素デ
ータそれぞれに対応し、それぞれが間引き対象画素か否
かを示すデータを保持する間引きフラグレジスタと、前
記判別手段で間引き演算命令であると判別したとき、前
記間引きフラグレジスタに間引き対象画素として設定さ
れた、前記ソースレジスタのデータを無効とし、当該無
効として設定された画素データの空きデータ領域に隣の
画素データを詰めることで、連続する有効な画素データ
を生成する演算手段と、該演算手段を出力する出力手段
とを備える。
演算命令を備えたＳＩＭＤ型演算装置は以下の構成を備
える。すなわち、複数のデータを１つの命令で演算して
出力するＳＩＭＤ型演算装置であって、演算命令が画像
の間引きに関するものであるか否かを判別する判別手段
と、１画素ｍビットで表現される画素データをｎ個保持
するソースレジスタと、前記ソースレジスタ内の画素デ
ータそれぞれに対応し、それぞれが間引き対象画素か否
かを示すデータを保持する間引きフラグレジスタと、前
記判別手段で間引き演算命令であると判別したとき、前
記間引きフラグレジスタに間引き対象画素として設定さ
れた、前記ソースレジスタのデータを無効とし、当該無
効として設定された画素データの空きデータ領域に隣の
画素データを詰めることで、連続する有効な画素データ
を生成する演算手段と、該演算手段を出力する出力手段
とを備える。
【００１５】
【発明の実施の形態】以下、添付図面に従って本発明に
係る実施形態を詳細に説明する。
係る実施形態を詳細に説明する。
【００１６】＜第１の実施形態＞図１は実施形態におけ
るＳＩＭＤ型情報処理装置を示すブロック図である。実
施形態で特に特徴的な部分は、間引き命令判別部、間引
き演算部、演算データ選択部である。
るＳＩＭＤ型情報処理装置を示すブロック図である。実
施形態で特に特徴的な部分は、間引き命令判別部、間引
き演算部、演算データ選択部である。
【００１７】このＳＩＭＤ型情報処理装置において、１
０１の命令供給部は命令を記憶装置から読み込む機能を
実現し、そこで読み込まれた命令は１０２の命令デコー
ダ部によって命令のビット列から演算の種類やソースレ
ジスタ番号、デスティネーションレジスタ番号を抜きだ
し、１０３のレジスタファイルをアクセスしてソースデ
ータを読み込む。１０４の演算部では、命令デコーダ部
から渡された演算の種類を示す制御信号に基づいて、ソ
ースデータの演算を行う。演算の種類に従って２つのソ
ースデータを必要とする演算と、１つのソースデータだ
けを利用する演算に分けられる。この演算結果は、１０
５のメモリアクセス部とレジスタ書き込み部に渡され
る。メモリアクセス命令であれば、ここでメモリアクセ
スが行われ、そうでなければメモリアクセス部では何も
せずに、レジスタ書き込み部において演算結果やメモリ
アクセス結果をデスティネーションレジスタに書き込
む。以上が、情報処理装置内での演算の流れである。
０１の命令供給部は命令を記憶装置から読み込む機能を
実現し、そこで読み込まれた命令は１０２の命令デコー
ダ部によって命令のビット列から演算の種類やソースレ
ジスタ番号、デスティネーションレジスタ番号を抜きだ
し、１０３のレジスタファイルをアクセスしてソースデ
ータを読み込む。１０４の演算部では、命令デコーダ部
から渡された演算の種類を示す制御信号に基づいて、ソ
ースデータの演算を行う。演算の種類に従って２つのソ
ースデータを必要とする演算と、１つのソースデータだ
けを利用する演算に分けられる。この演算結果は、１０
５のメモリアクセス部とレジスタ書き込み部に渡され
る。メモリアクセス命令であれば、ここでメモリアクセ
スが行われ、そうでなければメモリアクセス部では何も
せずに、レジスタ書き込み部において演算結果やメモリ
アクセス結果をデスティネーションレジスタに書き込
む。以上が、情報処理装置内での演算の流れである。
【００１８】本実施形態では、命令デコーダ部に間引き
命令判別部１０６を用意し、そこで読み込んだ命令が特
別に用意した間引き命令であるかどうかを判別する。も
し間引き命令であれば、演算部１０４に渡される制御信
号内に間引き命令であることを示す信号が出力される。
また、演算部１０４にはソースデータから間引き処理を
行う間引き演算部１０７を用意する。また、演算データ
選択部１０８には間引き命令であることを示す信号が命
令デコーダ部から出力されていた場合に、間引き演算部
による演算結果を、演算データとして選択する回路を加
える。以上のようなモジュールを付加することで、本発
明の間引き処理を行う情報処理装置が実現される。
命令判別部１０６を用意し、そこで読み込んだ命令が特
別に用意した間引き命令であるかどうかを判別する。も
し間引き命令であれば、演算部１０４に渡される制御信
号内に間引き命令であることを示す信号が出力される。
また、演算部１０４にはソースデータから間引き処理を
行う間引き演算部１０７を用意する。また、演算データ
選択部１０８には間引き命令であることを示す信号が命
令デコーダ部から出力されていた場合に、間引き演算部
による演算結果を、演算データとして選択する回路を加
える。以上のようなモジュールを付加することで、本発
明の間引き処理を行う情報処理装置が実現される。
【００１９】以下、実施形態では、説明を統一するた
め、レジスタに格納されたデータ順は、そのレジスタの
最上位に記憶アドレスの低位のデータが格納されてお
り、間引き処理の結果はレジスタの上位につめて格納さ
れるものとして説明する。但し、逆順の場合、すなわ
ち、レジスタ内の各要素の間引きを処理の結果を格納す
るときに、レジスタの下位につめて格納されるようにす
るようにしても勿論構わない。
め、レジスタに格納されたデータ順は、そのレジスタの
最上位に記憶アドレスの低位のデータが格納されてお
り、間引き処理の結果はレジスタの上位につめて格納さ
れるものとして説明する。但し、逆順の場合、すなわ
ち、レジスタ内の各要素の間引きを処理の結果を格納す
るときに、レジスタの下位につめて格納されるようにす
るようにしても勿論構わない。
【００２０】また、実施形態では１画素が８ビットで表
現（２５６階調）されているものとし、８画素単位（＝
６４ビット）単位に間引き処理する例を説明する。
現（２５６階調）されているものとし、８画素単位（＝
６４ビット）単位に間引き処理する例を説明する。
【００２１】図１２は実施形態における間引き命令の演
算例を示している。
算例を示している。
【００２２】図示の如く、実施形態では、間引き命令を
受けた際、処理対象となる画素データを記憶保持するレ
ジスタ（ソースレジスタという）と、間引き対象を示す
間引きフラグレジスタ（単にフラグレジスタという）を
用いて、図示の如くフラグレジスタ中の“１”となって
いる部分を間引き行い、演算結果を格納するデスティネ
ーションレジスタの上位より詰めて格納する。
受けた際、処理対象となる画素データを記憶保持するレ
ジスタ（ソースレジスタという）と、間引き対象を示す
間引きフラグレジスタ（単にフラグレジスタという）を
用いて、図示の如くフラグレジスタ中の“１”となって
いる部分を間引き行い、演算結果を格納するデスティネ
ーションレジスタの上位より詰めて格納する。
【００２３】図示の場合、フラグレジスタには“ＦＦ”
（＝“１”のビットが８つ）であるので、結果的に、間
引き（シフト量）は８ビット単位、すなわち、１画素単
位に行われることになる。
（＝“１”のビットが８つ）であるので、結果的に、間
引き（シフト量）は８ビット単位、すなわち、１画素単
位に行われることになる。
【００２４】上記処理を実現するため、実施形態におけ
る間引き演算部１０７は例えば図２に示すような構造に
すればよい。これは情報処理装置内部の間引き演算部が
ハードワイヤードロジックによって実装されている例で
ある。なお、図２は説明を簡単なものとするために、ソ
ースレジスタ、フラグレジスタとも４バイト（３２ビッ
ト）の構成を示した。
る間引き演算部１０７は例えば図２に示すような構造に
すればよい。これは情報処理装置内部の間引き演算部が
ハードワイヤードロジックによって実装されている例で
ある。なお、図２は説明を簡単なものとするために、ソ
ースレジスタ、フラグレジスタとも４バイト（３２ビッ
ト）の構成を示した。
【００２５】図中、２０１は非ゼロ判別部であり、４つ
のＯＲゲートで構成される。各ゲートには、フラグレジ
スタに格納されている１バイト（８ビット）が入力さ
れ、そのうちの少なくとも１つが“１”の場合に、その
出力が“１”となる。２０２は間引きデータ選択部であ
り、図示の如く多数のセレクタで構成される。各セレク
タは、非ゼロ判別部からの出力が“１”の場合に、入力
端子“１”を選択して出力し、非ゼロ判別部からの出力
が“０”の場合に、入力端子“０”を選択して出力する
ようになっている。
のＯＲゲートで構成される。各ゲートには、フラグレジ
スタに格納されている１バイト（８ビット）が入力さ
れ、そのうちの少なくとも１つが“１”の場合に、その
出力が“１”となる。２０２は間引きデータ選択部であ
り、図示の如く多数のセレクタで構成される。各セレク
タは、非ゼロ判別部からの出力が“１”の場合に、入力
端子“１”を選択して出力し、非ゼロ判別部からの出力
が“０”の場合に、入力端子“０”を選択して出力する
ようになっている。
【００２６】従って、フラグレジスタの上位が“ＦＦ”
（０以外であれば良いのでＦＦである必要はない）であ
れば、対応するソースレジスタは間引きされ、その下位
のデータが上位にシフトしていくことになる。
（０以外であれば良いのでＦＦである必要はない）であ
れば、対応するソースレジスタは間引きされ、その下位
のデータが上位にシフトしていくことになる。
【００２７】図示は１画素８ビットで、フラグ、ソース
レジスタとも３２ビットの例を示したが、これを拡張す
ることで６４ビットにまで適用できることは容易に推察
されよう。
レジスタとも３２ビットの例を示したが、これを拡張す
ることで６４ビットにまで適用できることは容易に推察
されよう。
【００２８】なお、上記例では８ビット単位に間引くた
め、非ゼロ判別部２０１を設けたが、１ビット単位の間
引きを実現する場合には、非ゼロ判別部２０１は不要に
なる。また、フラグレジスタ及びソースレジスタを６４
ビットまで拡張し、且つ、各セレクタは１ビット選択す
るようにすれば良い。
め、非ゼロ判別部２０１を設けたが、１ビット単位の間
引きを実現する場合には、非ゼロ判別部２０１は不要に
なる。また、フラグレジスタ及びソースレジスタを６４
ビットまで拡張し、且つ、各セレクタは１ビット選択す
るようにすれば良い。
【００２９】この結果、例えば、１画素４ビットで現れ
る画像を間引きする場合には、フラグレジスタには
“１”となっている４ビット単位にセットする。また、
１画素６ビットで表される画像でも同様にできるし、１
画素が８ビット以上であってもその画素を表現するビッ
ト数と同数のビット数を“１”にすることで、対処でき
るようになる。すなわち、１画素が何ビットで現れて
も、同一の構成で対処できるようになる。
る画像を間引きする場合には、フラグレジスタには
“１”となっている４ビット単位にセットする。また、
１画素６ビットで表される画像でも同様にできるし、１
画素が８ビット以上であってもその画素を表現するビッ
ト数と同数のビット数を“１”にすることで、対処でき
るようになる。すなわち、１画素が何ビットで現れて
も、同一の構成で対処できるようになる。
【００３０】＜第２の実施形態＞図３は第２の実施形態
における間引き演算の流れ図であり、情報処理装置内部
の間引き演算部がマイクロプログラムによって実装され
ている場合のマイクロプログラムの流れ図を示してい
る。
における間引き演算の流れ図であり、情報処理装置内部
の間引き演算部がマイクロプログラムによって実装され
ている場合のマイクロプログラムの流れ図を示してい
る。
【００３１】記憶装置から読み込まれた命令は、間引き
命令判別のステップ３０１で間引き命令かどうか判別さ
れる。もし間引き命令でなければ、それは他の命令であ
るので、その他の命令の実行ステップ３０２に移る。ま
た、間引き命令であると判別した場合には、ループ変数
ｉを０に、代入用の変数ｊを０に初期化しておいた後、
ステップ３０３で間引く要素を決めているソースデータ
（ソースレジスタ）のｉ番目の要素（８ビット単位とす
る）がゼロであるかどうか判別する。もしゼロであれ
ば、ステップ３０４で間引かれるソースデータの対応す
る要素(ｉ番目の要素)のデータを取り出し、出力データ
をいれる変数のｊ番目の要素に代入し、ｊをインクリメ
ントする。その後、ｉをインクリメントし、ステップ３
０５ですべての要素に対して処理を行なったかどうか判
別する。もし終っていなければステップ３０３以降を繰
り返す。すべての要素に対して処理が終了したならば、
出力データをステップ３０６でデスティネーションレジ
スタに代入する。以上のようなマイクロプログラムを内
蔵することで、情報処理装置に間引き命令の実装が行え
る。
命令判別のステップ３０１で間引き命令かどうか判別さ
れる。もし間引き命令でなければ、それは他の命令であ
るので、その他の命令の実行ステップ３０２に移る。ま
た、間引き命令であると判別した場合には、ループ変数
ｉを０に、代入用の変数ｊを０に初期化しておいた後、
ステップ３０３で間引く要素を決めているソースデータ
（ソースレジスタ）のｉ番目の要素（８ビット単位とす
る）がゼロであるかどうか判別する。もしゼロであれ
ば、ステップ３０４で間引かれるソースデータの対応す
る要素(ｉ番目の要素)のデータを取り出し、出力データ
をいれる変数のｊ番目の要素に代入し、ｊをインクリメ
ントする。その後、ｉをインクリメントし、ステップ３
０５ですべての要素に対して処理を行なったかどうか判
別する。もし終っていなければステップ３０３以降を繰
り返す。すべての要素に対して処理が終了したならば、
出力データをステップ３０６でデスティネーションレジ
スタに代入する。以上のようなマイクロプログラムを内
蔵することで、情報処理装置に間引き命令の実装が行え
る。
【００３２】以上説明したように、内部のレジスタ内に
ｍビット(ｍは自然数)の情報の要素をｎ個(ｎは２以上
の自然数)保持可能で、一つの演算命令でレジスタ内の
ｎ個の要素に対してそれぞれ演算が行われるＳＩＭＤ型
情報処理装置であって、間引き命令を判別する手段と、
一方のソースレジスタの要素のうちでもう一方のソース
レジスタのゼロ以外の要素に対応した要素だけを間引き
して取り除いた残りの要素をレジスタの上位方向に順番
につめていく手段と、間引き命令であれば上記の結果を
デスティネーションレジスタに保存する手段と、を有す
ることで従来の汎用の命令だけを用いた場合では多くの
命令を必要とし時間のかかっていた間引き処理が、大規
模な回路を必要とする並べ変え命令を用意すること無し
に、本発明の間引き命令の１命令で出来るようになり、
画像の縮小処理などの計算時間を短縮可能であるという
効果がある。
ｍビット(ｍは自然数)の情報の要素をｎ個(ｎは２以上
の自然数)保持可能で、一つの演算命令でレジスタ内の
ｎ個の要素に対してそれぞれ演算が行われるＳＩＭＤ型
情報処理装置であって、間引き命令を判別する手段と、
一方のソースレジスタの要素のうちでもう一方のソース
レジスタのゼロ以外の要素に対応した要素だけを間引き
して取り除いた残りの要素をレジスタの上位方向に順番
につめていく手段と、間引き命令であれば上記の結果を
デスティネーションレジスタに保存する手段と、を有す
ることで従来の汎用の命令だけを用いた場合では多くの
命令を必要とし時間のかかっていた間引き処理が、大規
模な回路を必要とする並べ変え命令を用意すること無し
に、本発明の間引き命令の１命令で出来るようになり、
画像の縮小処理などの計算時間を短縮可能であるという
効果がある。
【００３３】
【発明の効果】以上説明したように本発明によれば、複
数画素で構成される画像データの間引き処理が１命令に
よって実現できるようになり、計算時間を大幅に短縮さ
せることができるようになる。
数画素で構成される画像データの間引き処理が１命令に
よって実現できるようになり、計算時間を大幅に短縮さ
せることができるようになる。
【図面の簡単な説明】
【図１】実施形態におけるＳＩＭＤ型情報処理装置のブ
ロック図である。
ロック図である。
【図２】実施形態における間引き演算部の詳細なブロッ
ク図である。
ク図である。
【図３】第２の実施形態におけるマイクロプログラムの
流れ図である。
流れ図である。
【図４】ＳＩＭＤ型情報処理装置における２つのレジス
タの各要素間での演算を示す概念図である。
タの各要素間での演算を示す概念図である。
【図５】ＳＩＭＤ型情報処理装置におけるレジスタの全
要素ともう一方のレジスタの最下位の要素との演算を示
す概念図である。
要素ともう一方のレジスタの最下位の要素との演算を示
す概念図である。
【図６】ＳＩＭＤ型情報処理装置におけるレジスタの全
要素と命令に埋め込まれた即値との演算を示す概念図で
ある。
要素と命令に埋め込まれた即値との演算を示す概念図で
ある。
【図７】間引きによる画像の縮小を示す図である。
【図８】データの間引き方式を示す図である。
【図９】汎用命令による間引き処理を示す図である。
【図１０】線形補間の処理方法を示す図である。
【図１１】線形補間を汎用命令によって処理する場合の
演算方式を示す図である。
演算方式を示す図である。
【図１２】実施形態における間引き演算の例を示す図で
ある。
ある。
【図１３】並べ変え演算の例を示す図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 5/36 Ｇ０９Ｇ 5/00 ５５５Ｇ ５Ｃ０８２ Ｈ０４Ｎ 5/262 5/36 ５２０Ｇ Ｆターム(参考） 5B022 AA02 BA10 CA01 CA03 DA02 EA06 FA03 FA12 5B045 AA01 GG14 5B057 CA16 CB16 CD07 CH01 CH20 5C023 AA02 AA07 CA02 DA08 EA03 EA06 5C076 AA22 BA03 BA06 BB06 BB40 5C082 AA01 AA02 BA12 BA35 BB02 BB03 BB13 BB15 BB22 BB42 CA34 CB06 DA22 DA42 DA53 DA54 DA55 DA63 DA87 MM02 MM09
Claims (5)
- 【請求項１】 複数のデータを１つの命令で演算して出
力するＳＩＭＤ型演算装置であって、 演算命令が画像の間引きに関するものであるか否かを判
別する判別手段と、 １画素ｍビットで表現される画素データをｎ個保持する
ソースレジスタと、 前記ソースレジスタ内の画素データそれぞれに対応し、
それぞれが間引き対象画素か否かを示すデータを保持す
る間引きフラグレジスタと、 前記判別手段で間引き演算命令であると判別したとき、
前記間引きフラグレジスタに間引き対象画素として設定
された、前記ソースレジスタのデータを無効とし、当該
無効として設定された画素データの空きデータ領域に隣
の画素データを詰めることで、連続する有効な画素デー
タを生成する演算手段と、 該演算手段を出力する出力手段とを備えることを特徴と
するＳＩＭＤ型演算装置。 - 【請求項２】 前記出力手段は、デスティネーションレ
ジスタに出力することを特徴とする請求項第１項に記載
のＳＩＭＤ型演算装置。 - 【請求項３】 更に、前記演算手段は、低位の空き領域
に対して“０”を埋める手段を備えることを特徴とする
請求項第１項又は第２項に記載のＳＩＭＤ型演算装置。 - 【請求項４】 前記演算手段はゲート、セレクタ及び、
ワイヤードロジックで構成されることを特徴とする請求
項第１項に記載のＳＩＭＤ型演算装置。 - 【請求項５】 前記演算手段は、マイクロプログラムで
構成されることを特徴とする請求項第１項に記載のＳＩ
ＭＤ型演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000363759A JP2002171401A (ja) | 2000-11-29 | 2000-11-29 | 間引き演算命令を備えたｓｉｍｄ型演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000363759A JP2002171401A (ja) | 2000-11-29 | 2000-11-29 | 間引き演算命令を備えたｓｉｍｄ型演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002171401A true JP2002171401A (ja) | 2002-06-14 |
Family
ID=18834818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000363759A Withdrawn JP2002171401A (ja) | 2000-11-29 | 2000-11-29 | 間引き演算命令を備えたｓｉｍｄ型演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002171401A (ja) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007034473A (ja) * | 2005-07-25 | 2007-02-08 | Ricoh Co Ltd | Ｓｉｍｄ型マイクロプロセッサにおけるデータ処理方法 |
| JP2007265437A (ja) * | 2007-07-02 | 2007-10-11 | Sony Corp | 半導体装置およびデータ処理装置 |
| JP2009055257A (ja) * | 2007-08-27 | 2009-03-12 | Nippon Telegr & Teleph Corp <Ntt> | データ間引き処理方法およびデータ間引き処理回路 |
| JP2009080797A (ja) * | 2007-08-15 | 2009-04-16 | Nvidia Corp | グラフィックスプロセッサユニットパイプラインにおける条件付き実行ビット |
| WO2011121795A1 (en) * | 2010-03-31 | 2011-10-06 | Telefonaktiebolaget L M Ericsson (Publ) | Data shifter and control method thereof, multiplexer, data sifter, and data sorter |
| US8521800B1 (en) | 2007-08-15 | 2013-08-27 | Nvidia Corporation | Interconnected arithmetic logic units |
| US8537168B1 (en) | 2006-11-02 | 2013-09-17 | Nvidia Corporation | Method and system for deferred coverage mask generation in a raster stage |
| US8687010B1 (en) | 2004-05-14 | 2014-04-01 | Nvidia Corporation | Arbitrary size texture palettes for use in graphics systems |
| US8736628B1 (en) | 2004-05-14 | 2014-05-27 | Nvidia Corporation | Single thread graphics processing system and method |
| US8736620B2 (en) | 2004-05-14 | 2014-05-27 | Nvidia Corporation | Kill bit graphics processing system and method |
| US8736624B1 (en) | 2007-08-15 | 2014-05-27 | Nvidia Corporation | Conditional execution flag in graphics applications |
| US8743142B1 (en) | 2004-05-14 | 2014-06-03 | Nvidia Corporation | Unified data fetch graphics processing system and method |
| US8775777B2 (en) | 2007-08-15 | 2014-07-08 | Nvidia Corporation | Techniques for sourcing immediate values from a VLIW |
| US8860722B2 (en) | 2004-05-14 | 2014-10-14 | Nvidia Corporation | Early Z scoreboard tracking system and method |
| US9183607B1 (en) | 2007-08-15 | 2015-11-10 | Nvidia Corporation | Scoreboard cache coherence in a graphics pipeline |
| US9411595B2 (en) | 2012-05-31 | 2016-08-09 | Nvidia Corporation | Multi-threaded transactional memory coherence |
| US9569385B2 (en) | 2013-09-09 | 2017-02-14 | Nvidia Corporation | Memory transaction ordering |
| US9824009B2 (en) | 2012-12-21 | 2017-11-21 | Nvidia Corporation | Information coherency maintenance systems and methods |
| US10102142B2 (en) | 2012-12-26 | 2018-10-16 | Nvidia Corporation | Virtual address based memory reordering |
-
2000
- 2000-11-29 JP JP2000363759A patent/JP2002171401A/ja not_active Withdrawn
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8687010B1 (en) | 2004-05-14 | 2014-04-01 | Nvidia Corporation | Arbitrary size texture palettes for use in graphics systems |
| US8860722B2 (en) | 2004-05-14 | 2014-10-14 | Nvidia Corporation | Early Z scoreboard tracking system and method |
| US8743142B1 (en) | 2004-05-14 | 2014-06-03 | Nvidia Corporation | Unified data fetch graphics processing system and method |
| US8736620B2 (en) | 2004-05-14 | 2014-05-27 | Nvidia Corporation | Kill bit graphics processing system and method |
| US8736628B1 (en) | 2004-05-14 | 2014-05-27 | Nvidia Corporation | Single thread graphics processing system and method |
| JP2007034473A (ja) * | 2005-07-25 | 2007-02-08 | Ricoh Co Ltd | Ｓｉｍｄ型マイクロプロセッサにおけるデータ処理方法 |
| JP4516495B2 (ja) * | 2005-07-25 | 2010-08-04 | 株式会社リコー | Ｓｉｍｄ型マイクロプロセッサにおけるデータ処理方法 |
| US8537168B1 (en) | 2006-11-02 | 2013-09-17 | Nvidia Corporation | Method and system for deferred coverage mask generation in a raster stage |
| JP2007265437A (ja) * | 2007-07-02 | 2007-10-11 | Sony Corp | 半導体装置およびデータ処理装置 |
| JP4650459B2 (ja) * | 2007-07-02 | 2011-03-16 | ソニー株式会社 | 半導体装置およびデータ処理装置 |
| US9183607B1 (en) | 2007-08-15 | 2015-11-10 | Nvidia Corporation | Scoreboard cache coherence in a graphics pipeline |
| US9448766B2 (en) | 2007-08-15 | 2016-09-20 | Nvidia Corporation | Interconnected arithmetic logic units |
| US8521800B1 (en) | 2007-08-15 | 2013-08-27 | Nvidia Corporation | Interconnected arithmetic logic units |
| US8736624B1 (en) | 2007-08-15 | 2014-05-27 | Nvidia Corporation | Conditional execution flag in graphics applications |
| TWI484441B (zh) * | 2007-08-15 | 2015-05-11 | Nvidia Corp | 算術邏輯單元管路階段、圖形處理器單元管線和在其中處理資料的方法 |
| US8775777B2 (en) | 2007-08-15 | 2014-07-08 | Nvidia Corporation | Techniques for sourcing immediate values from a VLIW |
| JP2009080797A (ja) * | 2007-08-15 | 2009-04-16 | Nvidia Corp | グラフィックスプロセッサユニットパイプラインにおける条件付き実行ビット |
| JP2009055257A (ja) * | 2007-08-27 | 2009-03-12 | Nippon Telegr & Teleph Corp <Ntt> | データ間引き処理方法およびデータ間引き処理回路 |
| WO2011121795A1 (en) * | 2010-03-31 | 2011-10-06 | Telefonaktiebolaget L M Ericsson (Publ) | Data shifter and control method thereof, multiplexer, data sifter, and data sorter |
| CN103038744A (zh) * | 2010-03-31 | 2013-04-10 | 瑞典爱立信有限公司 | 数据移位器及其控制方法、复用器、数据筛分器和数据分类器 |
| US9411595B2 (en) | 2012-05-31 | 2016-08-09 | Nvidia Corporation | Multi-threaded transactional memory coherence |
| US9824009B2 (en) | 2012-12-21 | 2017-11-21 | Nvidia Corporation | Information coherency maintenance systems and methods |
| US10102142B2 (en) | 2012-12-26 | 2018-10-16 | Nvidia Corporation | Virtual address based memory reordering |
| US9569385B2 (en) | 2013-09-09 | 2017-02-14 | Nvidia Corporation | Memory transaction ordering |
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