JP3659630B2 - 電圧参照回路およびそれを用いた半導体回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体回路装置に関し、特にプロセス、温度、電源電圧の変動を検知し、回路の動作状態を調整する半導体集積回路に関するものである。
【0002】
【従来の技術】
半導体集積技術では、動作周波数の向上や高集積化が加速度的に進み、システム・オン・チップの半導体集積回路は、膨大な数のトランジスタ数に起因する消費電力の増大は深刻な問題となっている。これを電源電圧の低電圧化により解決しようとしている。
【0003】
一方で、電源電圧の低電圧化はリーク電流を増やすことになり消費電力が増大してしまうため、トランジスタのしきい値電圧Vthは十分に下げられない。その結果、回路設計者が使用できる電圧範囲がしきい値電圧Vthの2〜3倍という非常に狭いものになってしまっている。ON・OFFのみを考慮すればよいデジタル回路ではこれでも高速動作を可能とするが、チップ内部のクロック生成に欠かせないPLL(Phase Locked Loop)のような同期回路では、回路の性質上アナログ回路を含み、回路設計者が使用できる電圧範囲の縮小がアナログ回路設計に非常に大きな障害となっている。
【0004】
図8は、従来のPLLの回路図である。PLLは、基準クロックCLKに位相および周波数が同期した信号を生成するものである。位相周波数比較器21では、基準クロックCLKと分周器25の出力信号との位相差を検出し、その位相差に対応した出力信号を出力し、この出力信号を次段のチャージポンプ22に入力する。チャージポンプ22では、位相周波数比較器21の出力信号に応じた時間だけ、次段のローパスフィルタ23に対し充放電を行う。ローパスフィルタ23では、チャージポンプ22からの充放電信号の高周波数雑音を除去し、その出力信号を次段のVCO(Voltage Controlled Oscillator)24に入力する。VCO24では、ローパスフィルタ23の出力電圧に応じて発振周波数を変える。
【0005】
例えば、位相周波数比較器21で基準クロックCLKに対し分周器25の出力信号の位相が遅れていると判断されたら、チャージポンプ22によりローパスフィルタ23を充電し、VCO24の発振周波数を上げることで、遅れている位相を進めるように制御される。逆に、基準クロックCLKに対し分周器25の出力信号の位相が進んでいると判断されたら、チャージポンプ22によりローパスフィルタ23を放電し、VCO24の発振周波数を下げることで、進んでいる位相を遅らせるように制御される。これら動作を繰り返すことで、基準クロックCLKと分周器25の出力信号との位相差が減少していき、やがて同期が確立する。
【0006】
尚、分周器25は、基準クロックCLKより高い周波数の信号をPLLで生成する場合に必要となり、その分周比をNとすれば、PLLが同期状態に達した時、VCO24の出力信号の周波数は基準クロックCLKのN倍となる。
【0007】
【発明が解決しようとする課題】
このような構成のPLLを設計する時に注意が必要なのは、VCO24の発振特性の傾きで、通常Kvcoで表されるパラメータである。Kvcoは、ローパスフィルタ23の出力信号の変動に対しVCO24の発振周波数がどの程度変わるかを示すもので、VCO24の発振周波数をfvco、ローパスフィルタ23の出力信号の電圧をvlpfoutとすると、
Kvco = dfvco / dvlpfout
で定義される。電源電圧が5[V]では、出力信号vlpfoutの範囲として活用できる典型的な範囲は、ローパスフィルタ23が接地電位を参照している場合、NMOSトランジスタのしきい値電圧Vthn〜5[V]で、概ね4.2[V]程度となる。この電圧範囲で、VCO24の発振範囲をカバーすることになるが、このプロセスで典型的な200MHz帯を達成しようとするなら、プロセス、温度、電源電圧の変動を見込み200MHz±30%、すなわち、140〜260MHzをカバーすることを想定し、Kvco=120/4.2=28.6[MHz/V]という値になる。
【0008】
ところが、電源電圧が1.8[V]では、出力信号vlpfoutの範囲として活用できる典型的な範囲は、同様の条件下ではVthn〜1.8[V]で、概ね1.5[V]程度となる。このプロセスで典型的な1GHz帯のVCO24を設計しようとするなら、1GHzの±30%、すなわち、700MHz〜1.3GHzをカバーすることを想定し、Kvco=600/1.5=400[MHz/V]という値になる。
【0009】
これは、実際の設計においてVCOの発振周波数帯は、最低発振周波数と可変発振周波数を定めることにより決定されるが、従来では可変発振周波数帯として非常に広い範囲が要求されてしまい、しかもローパスフィルタの出力信号の有効電圧範囲が狭いということが、VCOの発振特性の傾きKvcoを非常に大きくしてしまっている。
【0010】
このようにKvcoの値は、動作周波数の増加と低電源電圧化があいまって劇的に増加するが、Kvcoの値が大きいということは、出力信号vlpfoutのわずかな変動でVCOの発振周波数が大きく変動することを意味する。すなわち、通常のインピーダンスの高いローパスフィルタ出力上の雑音が原因で、PLLで生成した信号のジッタが増大してしまう。
【0011】
したがって、PLLで生成した信号をクロックとして実使用に耐え得るものにするためには、狭いvlpfoutの範囲内で、VCOの発振特性の傾きKvcoを小さく抑えたほうがよい。
【0012】
本発明の目的は、プロセス、温度、電源電圧の変動があっても、設計者が使用可能な電圧範囲で所望の動作が可能な半導体装置回路を提供することである。
【0013】
【課題を解決するための手段】
よって目的を達成するために、本発明による電圧参照回路は、トランジスタのしきい値電圧の変動を検知するプロセス検知回路と、前記しきい値電圧の変動を監視し、この変動を制御信号として出力する基準電圧比較回路とを備え、前記プロセス検知回路は、ソースが第1の電源に接続され、ドレインがゲートに接続された一導電型の第1のMOSトランジスタと、ソースが前記第1の電源に接続され、ゲートが前記第1のMOSトランジスタのゲートに接続された一導電型の第2のMOSトランジスタと、ソースが第1の抵抗を介して第2の電源に接続され、ドレインが前記第1のMOSトランジスタのドレインに接続され、ゲートが前記第2のMOSトランジスタのドレインに接続された逆導電型の第3のMOSトランジスタと、ソースが前記第2の電源に接続され、ドレインが前記第2のMOSトランジスタのドレインに接続され、ゲートが前記第3のMOSトランジスタのソースに接続された逆導電型の第4のMOSトランジスタと、前記第3のMOSトランジスタのソースに接続された出力信号線とを備えることを特徴としている。
【0014】
また、本発明による半導体回路装置は、基準クロックと発振周波数との位相を比較する位相周波数比較器と、この位相周波数比較器の出力を電流に変換するチャージポンプと、このチャージポンプの出力電流から電圧を発生するローパスフィルタと、トランジスタのしきい値電圧の変動を検知し、この変動を制御信号として出力する電圧参照回路と、前記電圧参照回路の制御信号と前記ローパスフィルタの出力電圧とに基づいて、所望の発振周波数の発振出力を生成する発振器とを備えたことを特徴としている。
【0015】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。
【0016】
図1は、本発明におけるしきい値電圧参照回路の回路図である。図1のように、しきい値電圧参照回路は、プロセスに基づくMOSトランジスタのプロセス電圧vthrefを出力するプロセス検知回路101(検知回路)と、プロセス検知回路101により出力されたプロセス電圧vthrefが狙い目のどちらに変動したかを判定し、制御信号を出力する基準電圧比較回路102から構成されている。
【0017】
プロセス検知回路101は、PMOSトランジスタP11(第1のMOSトランジスタ),P12(第2のMOSトランジスタ)と、NMOSトランジスタN11(第3のMOSトランジスタ),N12(第4のMOSトランジスタ)と、抵抗R11(第1の抵抗)から構成されている。PMOSトランジスタP11は、ソースに第1の電源が接続され、ドレインにNMOSトランジスタN11のドレインが接続され、ゲートにドレインが接続されている。NMOSトランジスタN11は、ソースに抵抗R11を介して第2の電源が接続されている。
【0018】
また、PMOSトランジスタP12は、ソースに第1の電源が接続され、ドレインにNMOSトランジスタN12のドレインが接続されている。そして、ゲートにPMOSトランジスタP11のゲートが接続され、PMOSトランジスタP11とPMOSトランジスタP12は、カレント・ミラーを構成している。NMOSトランジスタN12は、ソースに第2の電源が接続され、ゲートにNMOSトランジスタN11と抵抗R11の接続点が接続されている。また、NMOSトランジスタN11のゲートに、PMOSトランジスタP12およびNMOSトランジスタN12の共通ドレインが接続されている。そして、NMOSトランジスタN11と抵抗R11との接続点のプロセス電圧vthrefが、基準電圧比較回路102に供給される。
【0019】
PMOSトランジスタP11,P12がカレント・ミラーを構成していることにより、各MOSトランジスタと抵抗には同じ電流が流れる。NMOSトランジスタN11,N12にも同じ電流が流れ、NMOSトランジスタN11,N12はオン状態となっている。プロセス電圧vthrefが、しきい値電圧Vthよりわずかに大きいところで回路は安定動作するので、プロセス電圧vthrefには、プロセスに基づくしきい値電圧Vthにほぼ等しい電圧値が得られる。
【0020】
基準電圧比較回路102は、比較器C11(第1の比較器),C12(第2の比較器)およびC13と、NMOSトランジスタN13(第5のMOSトランジスタ)と、抵抗R12(第4の抵抗),R13(第5の抵抗)およびR14から構成されている。参照電圧VrefとNMOSトランジスタN13のソース電圧とを入力とする比較器C11の出力が、NMOSトランジスタN13のゲートに供給されている。NMOSトランジスタN13のドレインは第1の電源に接続され、ソースは抵抗R12,R13およびR14を介して第2の電源に接続されている。比較器C11により、NMOSトランジスタN13のソース電圧は、参照電圧Vrefと等しくなるように制御される。すなわち、抵抗R12〜R14間にかかる電圧値が一定となるように制御されている。尚、参照電圧Vrefは、プロセス、温度および電源電圧に依存しないものとする。
【0021】
比較器C12は、反転入力端子に抵抗R12とR13の接続点の電圧VrefH1を、非反転入力端子にプロセス検知回路101のプロセス電圧vthrefを入力とし、信号prcss(第1の制御信号)を生成する。比較器C13は、非反転入力端子に抵抗R13とR14の接続点の電圧VrefL1を、反転端子にプロセス検知回路101のプロセス電圧vthrefを入力とし、信号prcsf(第2の制御信号)を生成する。抵抗R12,R13およびR14を適当な値とすることにより、抵抗R12とR13の接続点の電圧VrefH1と、抵抗R13とR14の接続点の電圧VrefL1を所望の値に設定することができる。尚、比較器C12,C13にヒステリシス特性があれば、雑音による誤動作を防止できる。
【0022】
ここで、VrefH1=Vth#center+0.1[V],VrefL1=Vth#center−0.1[V]となるように設定した場合を考える。Vth#centerは、しきい値電圧Vthの狙い目(プロセスの中心)を表す。
【0023】
ここでは、プロセス検知回路101のプロセス電圧vthrefは、NMOSトランジスタのしきい値電圧Vthnに等しくなるように設定されている。比較器C12は、「VthnがVrefH1より高い場合は、信号prcssをHレベルに設定」し、比較器C13は、「VthnがVrefL1より低い場合は、信号prcsfをHレベルに設定」する。すなわち、しきい値電圧Vthnが狙い目Vth#centerより0.1V以上高い場合は、信号prcssをHレベルにし、0.1V以上低い場合は、信号prcsfをHレベルにする。つまり、しきい値電圧Vthがどちらに変動したのか、制御信号から判断することができる。
【0024】
また、プロセス検知回路101の抵抗R11を適当に選べば、プロセス電圧vthrefの値を温度上昇と共に大きくなるように、すなわち、温度によるしきい値電圧Vthの変動を検知するようにできる。つまり、温度上昇によるトランジスタの駆動力の低下をトランジスタのしきい値電圧の増加として、プロセス電圧vthrefに反映させることができる。
【0025】
また、トランジスタのしきい値電圧には、トランジスタのチャネル長の変動も現れるので、本発明ではトランジスタのチャネル長の変動も検知することができる。
【0026】
尚、図1ではNMOSトランジスタのしきい値電圧を得るプロセス検知回路101を示したが、PMOSトランジスタについても同様な回路構成により、プロセス、温度に基づく駆動力の変動を検出することができる。
【0027】
次に、上述したしきい値電圧参照回路を用いたPLLについて説明する。これは、最も典型的なプロセス、温度およびローパスフィルタの出力電圧において所望の周波数で発振するようにした後、プロセス、温度による周波数変動分をローパスフィルタの出力電圧の有効範囲内で調節し、VCOの発振周波数帯を設定するものである。
【0028】
図2は、本発明における電圧参照回路を用いたPLLの概略図である。図2のPLLは、位相周波数比較器21と、チャージポンプ22と、ローパスフィルタ23と、VCO(発振器)24と、分周器25を備え、さらに、定電流源26と電圧参照回路27を備えている。定電流源26は、バンドギャップリファレンス回路のような温度補償機能を有し、その出力は温度と電源電圧に依存しない、また、プロセスにもほとんど依存しないものとする。
【0029】
位相周波数比較器21は、基準クロックCLKと分周器25の出力信号fNとの位相差を検出し、その位相差に対応した出力信号を出力する。チャージポンプ22は、位相周波数比較器21からの出力信号を入力とし、その入力に応じた時間だけローパスフィルタ23に対し充放電を行う。ローパスフィルタ23は、チャージポンプ22からの充放電信号の高周波数雑音を除去し、その出力をVCO24に供給する。VCO24は、ローパスフィルタ23の出力電圧vlpfoutに応じて発振周波数fvcoを変えるが、本発明では、電圧参照回路27により生成された制御信号をもとに発振周波数fvcoの変更を行う。分周器25は、基準クロックCLKより高い周波数の信号をPLL回路で生成する場合に必要となり、その分周比をNとすれば、PLL回路が同期状態に達した時、VCO24の発振周波数は基準クロックCLKのN倍となる。
【0030】
本発明のVCO24は、制御電圧生成器24aおよび差動リングオシレータ24bを備える。制御電圧生成器24aは、電圧参照回路27により生成された制御信号をもとに、差動リングオシレータ24bへ供給する電流を生成する。そして、差動リングオシレータ24bは、制御電圧生成器24aからの電流に応じて発振周波数を生成する。例えば、差動リングオシレータ24bは、複数の遅延素子に流す電流を変えることにより発振周波数fvcoを変えるものである。
【0031】
図3は、本発明における制御電圧生成器の回路図である。制御電圧生成器24aは、図3に示すように、ローパスフィルタ23からの出力電圧vlpfoutをそれに応じた電流に変換する電圧電流変換回路301と、電圧参照回路27の制御信号prcsf,prcssをもとに生成した電流を差動リングオシレータ24bに供給する補正電流生成回路302から構成されている。
【0032】
電圧電流変換回路301は、比較器C31(第3の比較器)と、第1の電源と第2の電源の間に縦続接続されたPMOSトランジスタP31(第6のMOSトランジスタ),NMOSトランジスタN31(第7のMOSトランジスタ)および抵抗R31(第6の抵抗)から構成されている。PMOSトランジスタP31は、ソースに第1の電源が接続され、ドレインにNMOSトランジスタN31のドレインが接続され、また、ゲートとドレインが接続されている。NMOSトランジスタN31は、非反転入力端子にローパスフィルタ23からの出力電圧vlpfoutを、反転入力端子にNMOSトランジスタN31のソース電圧を入力とする比較器C31の出力がゲートに供給され、ソースに抵抗R31を介して第2の電源が接続されている。比較器C31により、NMOSトランジスタN31のソース電圧(抵抗R31の両端にかかる電圧)がローパスフィルタ23からの出力電圧vlpfoutと等しくなるように制御されている。したがって、PMOSトランジスタP31に流れる電流値は、(ローパスフィルタの出力電圧)/(抵抗R31の抵抗値)となる。
【0033】
補正電流生成回路302は、PMOSトランジスタP32(第8のMOSトランジスタ),P33(第9のMOSトランジスタ),P34(第10のMOSトランジスタ),P35(第12のMOSトランジスタ)およびP36(第13のMOSトランジスタ)と、NMOSトランジスタN32(第14のMOSトランジスタ),N33(第11のMOSトランジスタ)から構成されている。PMOSトランジスタP32は、ソースに第1の電源が接続され、ドレインにNMOSトランジスタN32が接続されている。そして、PMOSトランジスタP32のゲートには、電圧電流変換回路301のPMOSトランジスタP31のゲートが接続されている。すなわち、PMOSトランジスタP31,P32はカレント・ミラー構成を成しており、PMOSトランジスタP32に流れる電流Icntは、PMOSトランジスタP31に流れる電流“(ローパスフィルタ23の出力電圧)/(抵抗R31の抵抗値)”と等しくなる。したがって、電流Icntは、ローパスフィルタ23の出力電圧vlpfoutに比例する。また、NMOSトランジスタN32のソースは第2の電源が接続され、NMOSトランジスタN32に流れる電流Ivcoが差動リングオシレータ24bに供給される。
【0034】
VCO24の発振周波数を決定する電流、すなわち、差動リングオシレータ24bに供給される電流Ivcoは、PMOSトランジスタP32に流れる電流Icntに最低発振周波数を決定する電流成分(PMOSトランジスタP33〜P35に流れる電流)を、電圧参照回路27の制御信号prcsf,prcssのもと足し合わせることで生成される。
【0035】
PMOSトランジスタP33は、ソースに第1の電源が接続され、ドレインにNMOSトランジスタN32のゲートおよびドレインが接続されている。そして、PMOSトランジスタP33のゲートに定電流源26の参照電圧Vrefが供給され、電流Ib0が生成される。
【0036】
PMOSトランジスタP34は、ソースに第1の電源が接続され、ドレインにNMOSトランジスタN33のドレインが接続され、ゲートに定電流源26の参照電圧Vrefが供給されている。NMOSトランジスタN33は、ソースにNMOSトランジスタN32のゲートおよびドレインが接続され、ゲートに電圧参照回路27からの制御信号prcssが供給される。制御信号prcssがHレベルの時、NMOSトランジスタN33はオン状態となり、PMOSトランジスタP34に流れる電流Ibsが、電流Icntに足し合わされる。
【0037】
PMOSトランジスタP35は、ソースに第1の電源が接続され、ドレインにPMOSトランジスタP36のソースが接続され、ゲートに定電流源26の参照電圧Vrefが供給されている。PMOSトランジスタP36は、ドレインにNMOSトランジスタN32のゲートおよびドレインが接続され、ゲートに電圧参照回路27からの制御信号prcsfが供給される。制御信号prcsfがLレベルの時、PMOSトランジスタP36はオン状態となり、PMOSトランジスタP35に流れる電流Ibfが、電流Icntに足し合わされる。
【0038】
ここで、プロセス(ここでは、NMOSトランジスタのしきい値電圧Vthn)の狙い目からある所望の範囲内に仕上がった場合を考える。しきい値電圧VthnがVrefL1<Vthn<VrefH1の範囲にある場合、電圧参照回路27からの制御信号(prcsf,prcss)=(L,L)となる。したがって、PMOSトランジスタP36はオン状態となり、電流Ivcoは、電流IcntにPMOSトランジスタP33を流れる電流Ib0とPMOSトランジスタP35を流れる電流Ibfを足し合わせた電流となる。この場合の差動リングオシレータ24bに供給される電流Ivcoは、次式で与えられる。
Ivco = (Ib0 + Ibf) + Icnt
次に、プロセスの狙い目から所望の範囲よりも、しきい値電圧Vthnが高く仕上がった場合を考える。すなわち、Vthn>VrefH1の範囲にある場合、電圧参照回路27の制御信号(prcsf,prcss)=(L,H)となる。したがって、PMOSトランジスタP36およびNMOSトランジスタN33は共にオン状態となり、電流Ivcoは、電流Icntにすべての最低発振周波数を決定する電流成分が足し合わされた電流となる。
Ivco = (Ib0 + Ibf + Ibs) + Icnt
したがって、しきい値電圧Vthnが高くなって発振周波数が下がる分を、VCO24に流す電流を増やすことにより補うことができる。
【0039】
次に、プロセスの狙い目から所望の範囲よりも、しきい値電圧Vthnが低く仕上がった場合を考える。すなわち、Vthn<VrefL1の範囲にある場合、電圧参照回路27の制御信号(prcsf,prcss)=(H,L)となる。したがって、PMOSトランジスタP36およびNMOSトランジスタN33は共にオフ状態となるので、電流Ivcoは、電流IcntにPMOSトランジスタP33に流れる電流Ib0のみ足し合わされた電流となる。
Ivco = Ib0 + Icnt
したがって、しきい値電圧Vthnが低くなって発振周波数が上がる分を、VCO24に流す電流を減らすことにより補うことができる。
【0040】
本発明の電圧参照回路をPLL回路に用いることにより、プロセスと温度によるしきい値電圧Vthの変動を検知して、VCO24の発振範囲を自動的に切り換えることができ、VCO24の発振範囲として確保すべき周波数帯を削減することが可能となる。
【0041】
図4は、プロセス等に基づくVCOの発振範囲として確保すべき周波数帯を表した図である。図4中の実線は、設計者があらかじめ定めた範囲内でプロセスが変動した場合、プロセスが狙い目通りに仕上がった場合に、PLL回路が所望の周波数帯で同期できるために必要な周波数範囲をカバーしたVCOの発振特性(1)である。図4中の一点鎖線は、設計者があらかじめ定めた値よりもしきい値電圧Vthが大きく仕上がった場合を想定した高周波数帯の発振特性(2)である。また、図4中の二点鎖線は、設計者のあらかじめ定めた値よりもしきい値電圧Vthが小さく仕上がった場合を想定した低周波数帯の発振特性(3)である。
【0042】
例えば、しきい値電圧Vthがあらかじめ設計者が設定した設定範囲より大きく仕上がった場合、周波数の下がることが予想される。この場合、本発明では電圧参照回路27からの制御信号(prcsf,prcss)=(L,H)により、VCO24(差動リングオシレータ24b)に供給する電流を多くしている。これは、しきい値電圧Vthが高いため、発振周波数は低周波数側に移動するが、差動リングオシレータ24bへ供給する電流を大きくして、通常より高い周波数帯の発振特性(2)に切り換え、発振周波数の減少を補っているのである。
【0043】
同様に、例えば、しきい値電圧Vthがあらかじめ設計者が設定した設定範囲より小さく仕上がった場合、周波数の上がることが予想される。この場合、本発明では電圧参照回路27からの制御信号(prcsf,prcss)=(H,L)により、VCO24に供給する電流を少なくしている。これは、しきい値電圧Vthが低いため、発振周波数は高周波数側に移動するが、差動リングオシレータ24bへ供給する電流を小さくして、通常より低い周波数帯の発振特性(3)に切り換え、発振周波数の増加を抑制しているのである。
【0044】
したがって、VCO24の発振範囲は、図4中の実線の発振特性が持つ範囲で十分であり、従来要求されてきた範囲よりも狭くすることができる。その結果、VCOの発振特性の傾きKvcoを小さくすることができる。このように、VCOの発振範囲を狭く抑えることが可能となり、プロセス、温度の変動下でも、所望の周波数で同期が取れ、かつ、ジッタが少なく、低電源電圧動作に耐えうるPLL回路が実現できる。
【0045】
上記では、電圧参照回路の制御信号に基づいてVCOの発振周波数を決定する電流値を修正する場合について説明したが、同様にチャージポンプにおいても電圧参照回路の制御信号に基づいて修正が可能である。
【0046】
次に、本発明の電圧参照回路を用い、入力信号とクロック信号を並走して送受信を行うシステムについて説明する。この実施例は、受信クロックの位相を段階的に遅延させて複数のクロック信号を生成し、この中から電圧参照回路の制御信号により適切な遅延を持ったクロック信号を選択するというものである。
【0047】
図5は、本発明における入力信号とクロック信号を並走して送受信を行うシステムのブロック図である。図5のように、複数のクロック信号が入力されるセレクタ51と、このセレクタ51を制御する電圧参照回路52と、セレクタ51により選択されたクロック信号が入力され、それに同期してデータの送受信を行う複数のフリップフロップ530〜53nとから構成されている。複数のクロック信号(CLK1〜CLK4)は、例えば、基準となるクロック信号CLK0から偶数個のインバータを介して遅延させることにより生成される(遅延回路)。
【0048】
図6は、本発明における電圧参照回路の回路図である。複数のクロック信号から所望のクロック信号を選択するために、このシステムでは、電圧参照回路52として、上記で説明したしきい値電圧参照回路10の他に、電源電圧がどの範囲にあるかを検知する電源電圧参照回路60から構成されている。これら電圧参照回路から出力された制御信号に基づいて所望のクロック信号を選択する。
【0049】
しきい値電圧参照回路10は、上記した説明のように、プロセス検知回路101と、第1の基準電圧比較回路102から構成され、しきい値電圧Vthに基づく制御信号prcsf,prcssを生成する。
【0050】
ここで、VrefH1=Vth#center+0.1[V],VrefL1=Vth#center−0.1[V]となるように設定した場合を考える。比較器C12は、「VthがVrefH1より高い場合は、信号prcssをHレベルに設定」し、比較器C13は、「VthがVrefL1より低い場合は、信号prcsfをHレベルに設定」する。これにより、しきい値電圧Vthがどちらに変動したのか、制御信号prcsf,prcssから判断でき、複数のクロックの中から所望の遅延状態にあるクロックを選択することができる。例えば、vthref>VrefH1の時、すなわち、しきい値電圧が所定の値より大きい時、トランジスタの駆動力が低く信号伝達が遅くなるので、遅延の大きなクロックを選択すればよい。一方、vthref<VrefL1の時、すなわち、しきい値電圧が所定の値より小さい時、トランジスタの駆動力が高く信号伝達が早くなるので、遅延の小さなクロックを選択すればよい。
【0051】
また、プロセス検知回路101の抵抗R11を適当に選べば、プロセス電圧vthrefの値を温度上昇と共に大きくなるように、すなわち、温度によるしきい値電圧Vthの変動を検知するようにできる。つまり、温度上昇によるトランジスタの駆動力の低下をトランジスタのしきい値電圧の増加として、プロセス電圧vthrefに反映させることができる。
【0052】
また、トランジスタのしきい値電圧には、トランジスタのチャネル長の変動をも現れるので、本発明ではトランジスタのチャネル長の変動も検知することができる。
【0053】
電源電圧参照回路60は、電源電圧Vdd(第1の電源)の変動に基づき、直列接続された抵抗の接続点の電圧を出力する電源電圧検知回路601と、電源電圧Vddがどの範囲にあるかを判定し、制御信号を出力する第2の基準電圧比較回路602から構成されている。
【0054】
電源電圧検知回路601は、第1の電源と第2の電源の間に抵抗R61(第2の抵抗),R62(第3の抵抗)が直列に接続されている。したがって、抵抗R61とR62の接続点の電圧は、2つの抵抗比により0(第2の電源の電圧)〜電源電圧(第1の電源の電圧)間の所望の値に設定できる。この接続点の電圧(比較電圧Vdcomp)が、第2の基準電圧比較回路602に供給される。
【0055】
第2の基準電圧比較回路602は、比較器C61(第1の比較器),C62(第2の比較器)およびC63と、NMOSトランジスタN61(第5のMOSトランジスタ)と、抵抗R63(第4の抵抗),R64(第5の抵抗)およびR65から構成されている。参照電圧VrefとNMOSトランジスタN61のソース電圧とを入力とする比較器C61の出力が、NMOSトランジスタN61のゲートに供給されている。NMOSトランジスタN61のドレインは第1の電源に接続され、ソースは抵抗R63,R64およびR65を介して第2の電源に接続されている。比較器C61により、NMOSトランジスタN61のソース電圧は、参照電圧Vrefと等しくなるように制御される。すなわち、抵抗R63〜R65間にかかる電圧値が一定となるように制御されている。尚、参照電圧Vrefは、プロセス、温度および電源電圧にほとんど依存しないもので、例えば、定電流源から供給される。
【0056】
比較器C62は、反転入力端子に抵抗R63とR64の接続点の電圧VrefH2を、非反転入力端子に電源電圧検知回路601の比較電圧Vdcompを入力とし、制御信号dec1を生成する。比較器C63は、非反転入力端子に抵抗R64とR65の接続点の電圧VrefL2を、反転入力端子に電源電圧検知回路601の比較電圧Vdcompを入力とし、制御信号inc1を生成する。抵抗R63,R64およびR65を適当な値とすることにより、抵抗R63とR64の接続点の電圧VrefH2と、抵抗R64とR65の接続点の電圧VrefL2を所望の値に設定することができる。
【0057】
図6では、しきい値電圧参照回路10の第1の基準電圧比較回路102と、電源電圧参照回路60の第2の基準電圧比較回路602を別々の回路としたが、第1および第2の基準電圧比較回路における抵抗の接続点の電圧、すなわち、比較対照の電圧(VrefH1とVrefH2,VrefL1とVrefL2)を同じ値にすることができれば、電圧を取り出す部分を同一回路にすることができる。ただし、制御信号を出力する比較器は4つ必要となる。
【0058】
ここで、電源電圧(第1の電源の電圧)Vdd=1.8[V]の場合を考える。VrefH2=1.0[V],VrefL2=0.8[V]と設定した場合、比較電圧Vdcompが電源電圧Vddの半分、すなわち、0.9[V]ならば、VrefL2<Vdcomp<VrefH2となる。もし、電源電圧が変動し、比較電圧VdcompがVrefL2〜VrefH2の範囲から外れると、比較器C62,C63がそれを検知し、出力信号dec1,inc1を活性化する。
【0059】
比較器C62は、「VdcompがVrefH2より高い場合は、dec1をHレベルに設定」し、比較器C63は、「VdcompがVrefL2より低い場合は、inc1をHレベルに設定」する。これにより、電源電圧がどちらに変動したのか、制御信号dec1,inc1から判断でき、複数のクロックの中から所望の遅延状態にあるクロックを選択することができる。例えば、Vdcomp>VrefH2の時、すなわち、電源電圧が所定の値より大きい時、トランジスタの駆動力が高く信号伝達が早くなるので、遅延の小さなクロックを選択すればよい。一方、Vdcomp<VrefL2の時、すなわち、電源電圧が所定の値より小さい時、トランジスタの駆動力が低く信号伝達が遅くなるので、遅延の大きなクロックを選択すればよい。
【0060】
これら電圧参照回路により生成された制御信号を用いてクロックを選択するセレクタの一実施例の回路図を図7に示す。図7のセレクタは、4つの制御信号を入力とする論理回路と、これら論理結果と各クロック信号が入力されるAND回路と、2つのインバータから構成されている。
【0061】
例えば、しきい値電圧Vthが狙い目より小さく、電源電圧が所定の値よりも大きい場合、制御信号(prcss,prcsf,inc1,dec1)=(L,H,L,H)となり、電源電圧およびプロセス共にトランジスタの駆動力をあげる方向に変動させる。よって、この場合は、クロック信号CLK0を選択する。また、しきい値電圧Vthが狙い目より大きく、電源電圧が所定の値よりも小さい場合、制御信号(prcss,prcsf,inc1,dec1)=(H,L,H,L)となり、電源電圧、プロセス共にトランジスタの駆動力を下げる方向に変動させる。この場合は、クロックCLK3を選択する。制御信号(prcss,prcsf,inc1,dec1)とクロック信号は、下記に示す表1のような関係となる。
【0062】
【表1】
【0063】
したがって、プロセス、温度、電源電圧の変動があったとしても、受信データと受信クロックの位相差をある範囲内に抑えることが可能となり、フリップフロップでのデータ読み取り等の誤動作を防ぐことができる。
【0064】
尚、このクロックの位相補正は、全てのフリップフロップに対して行ってもよいし、あるいは、特定のフリップフロップについてのみ行ってもよい。
【0065】
上記では、NMOSトランジスタの場合について説明したが、PMOSトランジスタについても同様な回路構成により、プロセス、温度および電源電圧に基づく駆動力の変動を検出することができる。
【0066】
電圧参照回路では、プロセス検知回路および電源電圧検知回路によりプロセス、温度および電源電圧の変動を検知し、それに基づき補正を行う場合について説明したが、プロセス検知回路による変動分の補正のみでもいいし、あるいは電源電圧検知回路による変動分の補正のみでもよい。同様に、PLLのVCOでの補正に用いるのも、プロセス検知回路に加えて電源電圧検知回路を用い、電源電圧の変動分の補正をしてもよい。
【0067】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【0068】
【発明の効果】
プロセス、温度、電源電圧の変動の検知を制御信号として生成するので、この制御信号によりプロセス等の変動分を補正でき、プロセス等の変動下であっても所望の動作が可能な半導体回路装置を実現できる。
【0069】
また、プロセス、温度、電源電圧の変動分の補正ができるので、設計時の設定範囲を狭くしても、設計者が使用可能な電圧範囲で所望の動作ができる。また、設定範囲を狭く抑えることが可能となり、発振特性の傾きKvcoを小さくすることができるので、プロセス、温度、電源電圧の変動下でも、所望の動作が可能で、且つ、ジッタが少なく、低電源電圧動作に耐え得ることができる。
【図面の簡単な説明】
【図1】本発明におけるしきい値電圧参照回路の回路図。
【図2】本発明における電圧参照回路を用いたPLL回路の概略図。
【図3】本発明における制御電圧生成器の回路図。
【図4】プロセス等に基づくVCOの発振範囲として確保すべき周波数帯を表した図。
【図5】本発明における入力信号とクロック信号を平走して送受信を行うシステムのブロック図。
【図6】本発明における電圧参照回路の回路図。
【図7】制御信号を用いてクロックを選択するセレクタの一実施例の回路図。
【図8】従来のPLLの回路図。
【符号の説明】
10…しきい値電圧参照回路
101…プロセス検知回路
102…基準電圧比較回路
P11,P12…PMOSトランジスタ
N11〜N13…NMOSトランジスタ
C11〜C13…比較器
R11〜R14…抵抗
Claims (12)
- トランジスタのしきい値電圧の変動を検知する検知回路と、
前記しきい値電圧の変動を監視し、この変動を制御信号として出力する基準電圧比較回路と
を備え、
前記検知回路は、
ソースが第1の電源に接続され、ドレインがゲートに接続された一導電型の第1のMOSトランジスタと、
ソースが前記第1の電源に接続され、ゲートが前記第1のMOSトランジスタのゲートに接続された一導電型の第2のMOSトランジスタと、
ソースが第1の抵抗を介して第2の電源に接続され、ドレインが前記第1のMOSトランジスタのドレインに接続され、ゲートが前記第2のMOSトランジスタのドレインに接続された逆導電型の第3のMOSトランジスタと、
ソースが前記第2の電源に接続され、ドレインが前記第2のMOSトランジスタのドレインに接続され、ゲートが前記第3のMOSトランジスタのソースに接続された逆導電型の第4のMOSトランジスタと、
前記第3のMOSトランジスタのソースに接続された出力信号線と
を備えることを特徴とする電圧参照回路。 - 前記基準電圧比較回路は、
ドレインが前記第1の電源に接続され、ソースは直列接続された第4および第5の抵抗を介して前記第2の電源に接続された逆導電型の第5の抵抗を介して前記第2の電源に接続された逆導電型の第5のMOSトランジスタと、
一入力に参照電圧が供給され、他入力に前記第5のMOSトランジスタのソース電圧が供給され、その出力が前記第5のMOSトランジスタのゲートに供給された第1の比較器と、
一入力に前記第4および第5の抵抗の接続点の電圧が供給され、他入力に前記出力信号線が接続され、前記制御信号を出力する第2の比較器と
を備えることを特徴とする請求項1記載の電圧参照回路。 - 前記制御信号は、前記検知回路の出力電圧が比較電圧より高い場合にHレベルとなることを特徴とする請求項2記載の電圧参照回路。
- 前記制御信号は、前記検知回路の出力電圧が比較電圧より低い場合にHレベルとなることを特徴とする請求項2記載の電圧参照回路。
- 基準クロックと発振周波数との位相を比較する位相周波数比較器と、
この位相周波数比較器の出力を電流に変換するチャージポンプと、
このチャージポンプの出力電流から電圧を発生するローパスフィルタと、
トランジスタのしきい値電圧、電源電圧の少なくとも一方の変動を検知し、この変動を制御信号として出力する請求項1乃至4いずれか記載の電圧参照回路と、
前記電圧参照回路の制御信号と前記ローパスフィルタの出力電圧とに基づいて、所望の発振周波数の発振出力を生成する発振器と
を備えることを特徴とする半導体回路装置。 - 前記発振器は、前記電圧参照回路の制御信号と前記ローパスフィルタの出力電圧とに基づいて、電流を生成する制御電圧生成器と、
前記電流が供給され、所望の発振周波数を生成するオシレータと
を備えることを特徴とする請求項5記載の半導体回路装置。 - 前記制御電圧生成器は、
前記ローパスフィルタの出力電圧を対応する電流に変換する電圧電流変換回路と、
この電流を、前記電圧参照回路の制御信号に基づき補正する補正電流生成回路と
を備えることを特徴とする請求項6記載の半導体回路装置。 - 前記電圧電流変換回路は、
ソースが前記第1の電源に接続され、ドレインがゲートに接続された一導電型の第6のMOSトランジスタと、
ソースが第6の抵抗を介して前記第2の電源に接続され、ドレインが前記第6のMOSトランジスタのドレインに接続された逆導電型の第7のMOSトランジスタと、
一入力に前記ローパスフィルタの出力電圧が供給され、他入力に前記第7のMOSトランジスタのソース電圧が供給され、その出力を前記第7のMOSトランジスタのゲートに出力する第3の比較器と
を備え、
前記補正電流生成回路は、
ソースが前記第1の電源に接続され、ゲートが前記第6のMOSトランジスタのゲートに接続された一導電型の第8のMOSトランジスタと、
ソースが前記第1の電源に接続され、ドレインが前記第8のMOSトランジスタのドレインに接続され、ゲートに参照電圧が供給される一導電型の第9のMOSトランジスタと、
ソースが前記第1の電源に接続され、ゲートに前記参照電圧が供給される一導電型の第10のMOSトランジスタと、
ソースが前記第8のMOSトランジスタのドレインに接続され、ドレインが前記第10のMOSトランジスタのドレインに接続され、ゲートに第1の制御信号が供給される逆導電型の第11のMOSトランジスタと、
ソースが前記第1の電源に接続され、ゲートに前記参照電圧が供給される一導電型の第12のMOSトランジスタと、
ソースが前記第12のMOSトランジスタのドレインに接続され、ドレインが前記第8のMOSトランジスタのドレインに接続され、ゲートに第2の制御信号が供給される一導電型の第13のMOSトランジスタと、
ソースが前記第2の電源に接続され、ドレインが前記第8のMOSトランジスタのドレインに接続され、ゲートに流れる電流を出力とする逆導電型の第14のMOSトランジスタと
を備えることを特徴とする請求項7記載の半導体回路装置。 - 前記第1の制御信号は、前記検知回路の出力電圧が比較電圧より高い場合にHレベルとなり、
前記第2の制御信号は、前記検知回路の出力電圧が比較電圧より低い場合にHレベルとなることを特徴とする請求項8記載の半導体装置。 - 前記第4のMOSトランジスタのしきい値電圧が比較電圧よりも高い場合は、前記第14のMOSトランジスタに流れる電流を増やすことを特徴とする請求項8記載の半導体回路装置。
- 前記第4のMOSトランジスタのしきい値電圧が比較電圧よりも低い場合は、前記第14のMOSトランジスタに流れる電流を減らすことを特徴とする請求項8記載の半導体回路装置。
- トランジスタのしきい値電圧、電源電圧の少なくとも一方の変動を検知し、この変動を制御信号として出力する請求項1乃至4のいずれか記載の電圧参照回路と、
基準クロックから異なる遅延時間を有する複数のクロックを生成する遅延回路と、
前記電圧参照回路の制御信号に基づいて、前記複数のクロックの中から所望のクロックを選択するセレクタと、
前記選択されたクロックが供給される1または複数のフリップフロップと
を備えることを特徴とする半導体回路装置。
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