JP4327104B2 - Mos型電界効果トランジスタの製造方法及びmos型電界効果トランジスタ - Google Patents
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Description
Oxide Semiconductor)型電界効果トランジスタの製造方法及びMOS型電界効果トランジスタに関する。
例えば、特許文献1、2では、緩和シリコンゲウマニウム(SiGe)層上にシリコン(Si)を積層し、大きな歪みを加えることで、電子移動度を大きく向上させnMOS型電界効果トランジスタの特性を大きく向上させている。
また、特許文献3では、同一Si基板上に、圧縮歪み状態の第1のSiGe層の一部に形成されたpMOSFETと、第2のSiGe層上の引っ張り歪み状態のSi層に形成されたnMOSFETとを作製し、高速・高性能な集積化トランジスタを実現している。
また、このMOS型電界効果トランジスタの製造方法により、プロセス工程を大幅に変更することなく、既存プロセスとの整合性が高く、コスト的に優位性があるMOS型電界効果トランジスタを提供することを課題とする。
1.本発明のMOS型電界効果トランジスタの製造方法は、シリコンとは異なる格子定数を有する化合物層上に、MOS型電界効果トランジスタのチャネル領域となるシリコン層を形成する工程と、前記シリコン層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記ゲート電極及び前記サイドウォールをマスクとして、前記シリコン層及び前記化合物層をエッチングし、前記シリコン層及び前記化合物層に溝を形成する工程と、前記溝内に、前記化合物層の側壁に格子整合するように、シリコン膜を形成する工程と、前記シリコン膜に不純物注入を行いソース・ドレイン領域を形成する工程とを有し、前記化合物層と前記シリコン膜との接合界面が、前記基板表面から内部に向かうにしたがって、前記ゲート電極の内側に延びていることを特徴とする。
2.本発明のMOS型電界効果トランジスタの製造方法は、前記化合物層が、緩和シリコンゲルマニウム層からなることを特徴とする。
4.本発明のMOS型電界効果トランジスタは、前記化合物層が、緩和シリコンゲルマニウム層からなることを特徴とする。
また、このMOS型電界効果トランジスタの製造方法を用いることにより、プロセス工程を大幅に変更することなく、既存プロセスとの整合性が高く、コスト的に優位性があるMOS型電界効果トランジスタを提供することができる。
図1は、本発明に係るMOS型電界効果トランジスタの構造を示す図である。図2は、本発明に係るMOS型電界効果トランジスタの原理説明図である。図3は、本発明に係るMOS型電界効果トランジスタの断面構造設計図である。
図1に示すように、格子定数の異なる2種類の半導体層として、数μmのシリコンゲルマニウム(SiGe)層2にSi層1をヘテロ接合により積層して、エッチングプロセスによりSiGe層2の側壁を露出させ、その側壁にSi1をエピタキシャルに埋め込み成長させ、SiGe層2の縦方向の格子定数を小さくすることで、SiGe層2のGe組成を増大させることなく、SiGe層2の横方向の格子定数を大きくできる。
Geの組成%は、実用的なレベルである20%程度としている。30%以上と大きくすると、転位密度が増加してリーク電流が増加し、半導体素子の消費電力が大きくなる。一方、Ge組成%を小さくすると、転位密度が減少してリーク電流は小さくなるが、Siチャネル層の歪み量は小さくなり、移動度の向上は小さくなる。
さらに、図3に示すように、ゲート長方向に対する、即ち、チャネル方向に対して、SiGe層2の幅LSiGeを埋め込みSi層1の幅LSDより小さくすることで、容易に、SiGe層2の縦方向の格子定数を小さく、横方向の格子定数を大きくすることができる。
以上により、SiGe層2のGe組成を増大させることなく、歪みSiチャネルに、横方向に、従来の構造よりも大きな引張り歪みを与えることができ、nMOS、pMOSの電子移動度、正孔移動度を大きく向上させることができる。
図4、図5、図6は、本発明に係るMOS型電界効果トランジスタの構造を示す図である。
図4(a)は、SiGe/Siの再成長界面がゲート電極側の側面に自己整合的に形成されている構造を示す図である。エッチングを施して露出したSiGe層2の側壁にSi層1を再成長させた再成長界面が、ゲート電極3側の側面に自己整合的に形成されることで、ゲート電極3下のチャネル領域のみに大きな歪みが印加される。さらに、寄生抵抗領域はSiより形成されるので、従来のMOS型、CMOS型電界効果トランジスタの製造工程で用いる不純物導入技術、例えば、イオン打ち込み法を用いて作製できる。
図4(b)は、SiGe/Siの再成長界面が、ゲート電極側の側面より内側に形成されている構造を示す図である。ゲート電極3側の側面より内側に形成されることで、チャネル領域に大きな歪みが印加され、ポケット、エクステンションpn接合がSiGe/Siヘテロ接合界面と交わらないように構成でき、高移動度、かつ、低接合リークのMOS型電界効果トランジスタを作製できる。
図5(d)は、SiGe/Siの再成長界面が、ゲート電極の側壁直下とサイドウォールの外側端部直下との間に形成される構造を示す図である。ゲート電極3の側壁直下とサイドウォール16の外壁端部直下との間に形成されることで、ポケット、エクステンションpn接合がSi/SiGeヘテロ接合界面と交わらないように構成でき、高移動度、低寄生抵抗、かつ、接合リーク電流が小さいMOS型電界効果トランジスタを作製できる。
図6(f)は、SiGe/Siの再成長界面が基板表面から内部に向うにしたがって、ゲート電極の内側に延びている構造を示す図である。再成長界面が基板表面から内部に向かうに従って、再成長界面がゲート電極3の内側へ延びる構造である。この構造では、チャネルSi層直下でSiGeの横方向の歪みが最大になるように構成され、Siチャネル層の歪みが大きくなっていて、特に高移動度のMOS型電界効果トランジスタが作製できる。
図7、図8は、実施例1に係るMOS型電界効果トランジスタの製造プロセスを示す図である。図7(a)は、Si/SiGe積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。図7(b)は、ソース/ドレイン領域にエッチングを施した状態を示す図である。図7(c)は、CVD法にてSiを埋め戻した状態を示す図である。図8(d)は、エクステンション注入を行った後、サイドウォールを形成し、ソース/ドレイン領域に注入を行った状態を示す図である。図8(e)は、コンタクトエッチングストップ膜を形成した状態を示す図である。図8(f)は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
以上により、SiGe層2のGe組成を増大することなく、チャネルSiに大きな歪みを印加でき、低リーク電流、高移動度及び高駆動電流のMOS型電界効果トランジスタを作製できる。
図9、図10は、実施例2に係るMOS型電界効果トランジスタの製造プロセスを示す図である。図9(a)は、Si/SiGe積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。図9(b)は、ゲート、サイドウォールをマスクにソース/ドレイン領域にエッチングを施した状態を示す図である。図9(c)は、CVD法にてSiを埋め戻した状態を示す図である。図10(d)は、エクステンション注入を行った後、サイドウォールを形成した状態を示す図である。図10(e)は、シリサイドの上にコンタクトエッチングストップ膜を形成した状態を示す図である。図10(f)は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
以上により、SiGe層2の縦方向の格子定数を小さくすることで、SiGe層2のGe組成を増大させることなく、SiGe層2の横方向の格子定数を大きくでき、歪みSiチャネルに、横方向に、従来の構造よりも大きな引張り歪みを与えることができる。
また、実施例1で作成したMOS型電界効果トランジスタでは、ゲート絶縁膜7が薄い場合には、ゲート電極3とソース/ドレイン部のCVD法で埋め戻されたシリコン層とが接触し、歩留まりが低下する問題があるが、本実施例のように、この間にサイドウォール16を挿入することにより、歩留まりを大幅に向上できるという利点がある。
以上により、SiGeのGe組成を増大することなく、チャネルSi及びエクステンション領域17に大きな歪みを印加でき、低リーク電流、高移動度、高駆動電流及び低寄生抵抗のMOS型電界効果トランジスタを作製できる。
図11、図12は、実施例3に係るMOS型電界効果トランジスタの製造プロセスを示す図である。図11(a)は、Si/SiGe積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。図11(b)は、ゲート電極、サイドウォールをマスクにソース/ドレイン領域にエッチングを施した状態を示す図である。図11(c)は、エッチングした部分をSiで埋め戻した状態を示す図である。図12(d)は、ソース/ドレイン領域に注入を行った状態を示す図である。図12(e)は、シリサイドの上にコンタクトエッチングストップ膜を形成した状態を示す図である。図12(f)は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
図11に示すように、SiGeの緩和バッファを有する歪みシリコン基板に、素子分離工程終了後、SiONのゲート絶縁膜7及びポリシリコンのゲート電極3を形成する。次に、パンチスルーストップ及びエクステンション注入を行った後、サイドウォール16を形成し、このサイドウォール16をマスクして自己整合的にソース/ドレイン領域をエッチングし、その後、CVD法でSiを埋め戻す。
以上により、SiGe層2の縦方向の格子定数を小さくすることで、SiGe層2のGe組成を増大させることなく、SiGe層2の横方向の格子定数を大きくでき、歪みSiチャネルに、横方向に、従来の構造よりも大きな引張り歪みを与えることができる。
次に、図12に示すように、ソース/ドレイン領域に注入を行う。活性化アニールにより注入イオンを活性化した後、シリサイド11として、例えばNiSiを形成する。その上にコンタクトエッチングストップ膜10として、例えば引っ張り応力(テンサイルストレス)をもつSiN膜を形成し、さらに、層間絶縁膜12を形成してコンタクトホールをあけ、電極13を形成する。
以上により、SiGeのGe組成を増大することなく、チャネルSi及びエクステンション領域17に大きな歪みを印加でき、低リーク電流、高移動度、高駆動電流及び低寄生抵抗のMOS型電界効果トランジスタを作製できる。
図13は、実施例4に係るMOS型電界効果トランジスタの製造プロセスを示す図である。図13(b)は、ゲート電極、サイドウォールをマスクにソース/ドレイン領域にエッチングを施した状態を示す図である。図13(b’)は、歪みSi層及びSiGe層を絶縁膜及びサイドウォールに対して選択的に、横方向にエッチングした状態を示す図である。図13(c)は、ソース/ドレイン領域にSiをCVD法で再成長させた状態を示す図である。
実施例4は、実施例1ないし3をさらに発展させたものである。まず、ソース/ドレインとボディとの間の接合リーク電流を低減するために、ゲート電極3にサイドウォール16を形成した状態で、ソース/ドレイン領域をエッチングする。その後、ポケット、エクステンションpn接合部がSiとSiGeとのヘテロ接合界面と交差せず、接合リーク電流が低減されるように、歪みSi/SiGe層を絶縁膜及びサイドウォール16に対して選択的に、横方向にエッチングし、ソース/ドレイン領域にSiをCVD法で再成長させる。
以上により、ソース/ドレインとボディとの間の接合リーク電流を低減することができ、歩留まりの向上を達成できる。
図14は、実施例5に係るMOS型電界効果トランジスタの製造プロセスを示す図である。図14(b)は、Si/SiGe界面が、基板表面から内部に向かうに従って、ゲート電極の内側に延びるようにエッチングをした状態を示す図である。図14(c)は、ソース/ドレイン領域にSiをCVD法で再成長させた状態を示す図である。
実施例5は、実施例1ないし3をさらに発展させたものである。まず、ソース/ドレインとボディとの間の接合リーク電流を低減するために、ゲート電極3にサイドウォール16を形成した状態で、ソース/ドレイン領域をエッチングする。このとき、基板表面から内部に向かって、Si/SiGe界面が内側に延びるような形状にする。これにより、歪みSi/SiGe界面での横方向歪みが大きくなる。その後、ソース/ドレイン領域にSiをCVD法で再成長させることで、高移動度のMOS型電界効果トランジスタを作製できる。
図15は、実施例6に係るMOS型電界効果トランジスタの製造プロセスを示す図である。図15(b)は、ゲート電極、サイドウォールをマスクにソース/ドレイン領域にエッチングを施した状態を示す図である。図15(b’)は、SiGe層を歪みSi層に対して選択的にエッチングした状態を示す図である。図15(c)は、ソース/ドレイン領域にSiをCVD法で再成長させた状態を示す図である。
実施例6は、実施例1ないし3をさらに発展させたものである。まず、ソース/ドレインとボディとの間の接合リーク電流を低減するために、ゲート電極3にサイドウォール16を形成した状態で、ソース/ドレイン領域をエッチングする。その後、歪みSi/SiGe界面での横方向歪みが最大となるアスペクトレシオになるように、SiGe層2を歪みSi層1に対して選択的にエッチングした。その後、ソース/ドレイン領域にSiをCVD法で再成長させることで、移動度がさらに高くなるように素子構造をチューニングできる。
(付記1)シリコンとは異なる格子定数を有する化合物層とシリコン層と有する基板表面に、絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成する工程と、前記化合物層の側壁を露出する工程と、前記化合物の側壁にシリコン膜を格子整合して形成する工程とを有することを特徴とするMOS型電界効果トランジスタの製造方法。
(付記2)付記1に記載のMOS型電界効果トランジスタの製造方法において、前記化合物層が、緩和シリコンゲルマニウム層からなることを特徴とするMOS型電界効果トランジスタの製造方法。
(付記3)付記2に記載のMOS型電界効果トランジスタの製造方法において、ゲート長方向に対する、前記緩和シリコンゲルマニウム層の幅より前記シリコン膜の幅が大きい ことを特徴とするMOS型電界効果トランジスタの製造方法。
(付記5)付記4に記載のMOS型電界効果トランジスタの製造方法において、前記シリコンゲルマニウム層と前記シリコン膜との接合界面を、ゲート長方向に対し、前記ゲート電極の側壁より内側に形成することを特徴とするMOS型電界効果トランジスタの製造方法。
(付記6)付記4に記載のMOS型電界効果トランジスタの製造方法において、前記緩和シリコンゲルマニウム層と前記シリコン膜との接合界面を、前記ゲート電極のサイドウォールに自己整合するように形成することを特徴とするMOS型電界効果トランジスタの製造方法。
(付記8)付記4ないし7のいずれかに記載のMOS型電界効果トランジスタの製造方法において、前記緩和シリコンゲルマニウム層と前記シリコン膜との接合界面が、前記基板表面から内部に向かうにしたがって、前記ゲート電極の外側に延びていることを特徴とするMOS型電界効果トランジスタの製造方法。
(付記9)付記4ないし7のいずれかに記載のMOS型電界効果トランジスタの製造方法において、前記緩和シリコンゲルマニウム層と前記シリコン膜との接合界面が、前記基板表面から内部に向かうにしたがって、前記ゲート電極の内側に延びていることを特徴とするMOS型電界効果トランジスタの製造方法。
(付記10)付記4ないし9のいずれかに記載のMOS型電界効果トランジスタの製造方法において、前記緩和シリコンゲルマニウム層を前記シリコン層に対して選択的にエッチングすることにより、ゲート長方向に対する、前記緩和シリコンゲルマニウム層の幅を制御することを特徴とするMOS型電界効果トランジスタの製造方法。
(付記12)付記11に記載のMOS型電界効果トランジスタにおいて、前記化合物層が、緩和シリコンゲルマニウム層からなることを特徴とするMOS型電界効果トランジスタ。
(付記13)付記12に記載のMOS型電界効果トランジスタにおいて、チャネル方向に対し、前記緩和シリコンゲルマニウム層の幅より前記シリコン膜の幅が大きいことを特徴とするMOS型電界効果トランジスタ。
(付記15)付記14に記載のMOS型電界効果トランジスタにおいて、前記シリコンゲルマニウム層と前記シリコン膜との接合界面を、ゲート長方向に対して、前記ゲート電極の側壁直下より内側に有することを特徴とするMOS型電界効果トランジスタ。
(付記16)付記15に記載のMOS型電界効果トランジスタにおいて、前記緩和シリコンゲルマニウム層と前記シリコン膜との接合界面が、前記サイドウォールの外壁端に沿っていることを特徴とするMOS型電界効果トランジスタ。
(付記18)付記14ないし17のいずれかに記載のMOS型電界効果トランジスタにおいて、前記緩和シリコンゲルマニウム層と前記シリコン膜との接合界面が、前記基板表面から内部に向かうにしたがって、前記ゲート電極の外側に延びていることを特徴とするMOS型電界効果トランジスタ。
(付記19)付記14ないし17のいずれかに記載のMOS型電界効果トランジスタにおいて、前記緩和シリコンゲルマニウム層と前記シリコン膜との接合界面が、前記基板表面から内部に向かうにしたがって、前記ゲート電極の内側に延びていることを特徴とするMOS型電界効果トランジスタ。
2 SiGe層
3 ゲート電極
7 ゲート絶縁膜
10 コンタクトエッチングストップ膜(SiN)
11 シリサイド
12 層間絶縁膜
13 電極
16 サイドウォール
17 エクステンション
Claims (4)
- シリコンとは異なる格子定数を有する化合物層上に、MOS型電界効果トランジスタのチャネル領域となるシリコン層を形成する工程と、
前記シリコン層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして、前記シリコン層及び前記化合物層をエッチングし、前記シリコン層及び前記化合物層に溝を形成する工程と、
前記溝内に、前記化合物層の側壁に格子整合するように、シリコン膜を形成する工程と、
前記シリコン膜に不純物注入を行いソース・ドレイン領域を形成する工程とを有し、
前記化合物層と前記シリコン膜との接合界面が、前記基板表面から内部に向かうにしたがって、前記ゲート電極の内側に延びている
ことを特徴とするMOS型電界効果トランジスタの製造方法。 - 請求項1に記載のMOS型電界効果トランジスタの製造方法において、
前記化合物層が、緩和シリコンゲルマニウム層からなる
ことを特徴とするMOS型電界効果トランジスタの製造方法。 - シリコンとは異なる格子定数を有する化合物層と、
前記化合物層上に形成され、MOS型電界効果トランジスタのチャネル領域であるシリコン層と、
前記シリコン層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁を覆うサイドウォールと、
前記ゲート電極の両側に位置する前記シリコン層及び前記化合物層に形成された溝と、
前記溝内に形成され、前記化合物層の側壁に格子整合するシリコン膜と、
前記シリコン膜内に形成されたソース・ドレイン領域とを有し、
前記化合物層と前記シリコン膜との接合界面が、前記基板表面から内部に向かうにしたがって、前記ゲート電極の内側に延びている
ことを特徴とするMOS型電界効果トランジスタ。 - 請求項3に記載のMOS型電界効果トランジスタにおいて、
前記化合物層が、緩和シリコンゲルマニウム層からなる
ことを特徴とするMOS型電界効果トランジスタ。
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