JP4324768B2 - 半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 203
- 238000004519 manufacturing process Methods 0.000 title claims description 49
- 239000000758 substrate Substances 0.000 claims description 58
- 238000000034 method Methods 0.000 claims description 49
- 239000011810 insulating material Substances 0.000 claims description 12
- 238000007747 plating Methods 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 6
- 238000005520 cutting process Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 116
- 238000010586 diagram Methods 0.000 description 13
- 239000000463 material Substances 0.000 description 12
- 238000002161 passivation Methods 0.000 description 12
- 238000005530 etching Methods 0.000 description 9
- 230000004048 modification Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- 239000011347 resin Substances 0.000 description 8
- 229920005989 resin Polymers 0.000 description 8
- 239000002344 surface layer Substances 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 7
- 238000005219 brazing Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000008602 contraction Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000007772 electroless plating Methods 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 238000005488 sandblasting Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
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Description
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
３次元実装形態の半導体装置が開発されている。また、半導体チップに貫通電極を形成し、半導体チップをスタックして上下の貫通電極を接合することが知られている。これによれば、複数の半導体チップが近距離にスタックされており、電気的ノイズの影響を受けやすいので、従来の半導体装置以上の信頼性が要求されている。
本発明の目的は、半導体装置及びその製造方法、回路基板並びに電子機器について、信頼性の向上を図ることにある。
特開２００１−１２７２４２号公報
（１）本発明に係る半導体装置の製造方法は、能動素子領域を有する半導体基板の、第１及び第２の面を貫通する複数の貫通電極と、前記複数の貫通電極の少なくとも１つに電気的に接続してなる導電層と、を形成することを含み、
前記導電層を、前記半導体基板における前記能動素子領域の全体にオーバーラップさせて形成する。本発明によれば、導電層によって、能動素子領域を外部環境（例えば光や電気的ノイズ）から保護することができ、信頼性向上を図ることができる。
（２）本発明に係る半導体装置の製造方法は、複数のパッドを有する半導体基板の、第１及び第２の面を貫通する複数の貫通電極と、前記複数の貫通電極の少なくとも１つに電気的に接続してなる導電層と、を形成することを含み、
前記導電層を、前記半導体基板における前記複数のパッドで囲まれた中央部の領域に形成する。本発明によれば、導電層によって、半導体装置を外部環境（例えば光や電気的ノイズ）から保護することができ、信頼性の向上を図ることができる。
（３）この半導体装置の製造方法において、
前記導電層を、前記半導体基板の前記第１及び第２の面の少なくとも一方の全体にオーバーラップさせて形成してもよい。これによれば、例えば、能動素子領域を外部環境（例えば光や電気的ノイズ）から確実に保護することができる。
（４）この半導体装置の製造方法において、
前記導電層を、複数領域に分割して形成してもよい。こうすることで、導電層の面積を小さくすることができるので、導電層の膨張又は収縮に基づく応力を分散させることができる。
（５）この半導体装置の製造方法において、
前記導電層を、前記複数の貫通電極のうち、共通電位の２以上の貫通電極に電気的に接続させてもよい。
（６）この半導体装置の製造方法において、
前記導電層を絶縁材料によって覆うことをさらに含んでもよい。
（７）この半導体装置の製造方法において、
前記貫通電極の形成工程は、
（ａ）前記半導体基板に前記第１の面から凹部を形成すること、
（ｂ）前記凹部の内面に絶縁層を形成すること、
（ｃ）前記絶縁層の内側に導電部を形成すること、
（ｄ）前記半導体基板の前記第２の面から前記導電部を露出させること、
を含んでもよい。
（８）この半導体装置の製造方法において、
前記（ｃ）工程で、前記半導体基板に下地電極を形成して、メッキ処理を行うことで前記導電部を形成し、
前記下地電極を残して、前記導電層を形成してもよい。これによれば、メッキ処理に使用される下地電極の一部を利用するので、簡単な工程で導電層を形成することができる。
（９）この半導体装置の製造方法において、
前記（ｃ）工程で、前記半導体基板に下地電極を形成して、メッキ処理を行うことで、前記導電部及びその周辺に外表層を形成し、
前記下地電極及びその上の外表層を残して、前記導電層を形成してもよい。これによれば、メッキ処理に使用される下地電極の一部を利用するので、簡単な工程で導電層を形成することができる。
（１０）この半導体装置の製造方法において、
前記（ｄ）工程後に、前記導電層を、前記半導体基板の前記第２の面に形成してもよい。
（１１）この半導体装置の製造方法において、
半導体基板を切断して、複数の個片を得ることをさらに含んでもよい。
（１２）本発明に係る半導体装置の製造方法は、上記方法によって製造された複数の半導体装置をスタックして、上下の半導体装置を、前記貫通電極を通して電気的に接続することをさらに含む。本発明によれば、各半導体装置に、いずれか少なくとも１つの貫通電極に電気的に接続する導電層を形成するので、各半導体装置の導体部分及び半導体部分の相互の干渉を防止して、電気的ノイズの影響を少なくすることができる。したがって、高周波特性に非常に優れる半導体装置を製造することができる。
（１３）本発明に係る半導体装置は、能動素子領域を有する半導体基板と、
前記半導体基板の第１及び第２の面を貫通する複数の貫通電極と、
前記複数の貫通電極の少なくとも１つに電気的に接続し、かつ、前記半導体基板における前記能動素子領域の全体にオーバーラップしてなる導電層と、
を含む。本発明によれば、導電層によって、能動素子領域を外部環境（例えば光や電気的ノイズ）から保護することができ、信頼性向上を図ることができる。
（１４）本発明に係る半導体装置は、複数のパッドを有する半導体基板と、
前記半導体基板の第１及び第２の面を貫通する複数の貫通電極と、
前記複数の貫通電極の少なくとも１つに電気的に接続し、かつ、前記半導体基板における前記複数のパッドで囲まれた中央部の領域に形成されてなる導電層と、
を含む。本発明によれば、導電層によって、半導体装置を外部環境（例えば光や電気的ノイズ）から保護することができ、信頼性の向上を図ることができる。
（１５）この半導体装置において、
前記導電層は、前記半導体基板の前記第１及び第２の面の少なくとも一方の全体にオーバーラップしていてもよい。これによれば、例えば、能動素子領域を外部環境（例えば光や電気的ノイズ）から確実に保護することができる。
（１６）この半導体装置において、
前記導電層は、複数領域に分割して形成されていてもよい。こうすることで、導電層の面積を小さくすることができるので、導電層の膨張又は収縮に基づく応力を分散させることができる。
（１７）この半導体装置において、
前記導電層は、前記複数の貫通電極のうち、共通電位の２以上の貫通電極に電気的に接続されていてもよい。
（１８）この半導体装置において、
前記導電層は、絶縁材料によって覆われていてもよい。
（１９）本発明に係る半導体装置は、スタックされてなる、請求項１３から請求項１８のいずれかに記載の複数の半導体装置を有し、
前記複数の半導体装置のうち上下の半導体装置が、前記貫通電極によって電気的に接続されてなる。本発明によれば、各半導体装置には、いずれか少なくとも１つの貫通電極に電気的に接続された導電層が形成されているので、各半導体装置の導体部分及び半導体部分の相互の干渉を防止して、電気的ノイズの影響を少なくすることができる。したがって、高周波特性に非常に優れる半導体装置を提供することができる。
（２０）本発明に係る回路基板は、上記半導体装置が実装されてなる。
（２１）本発明に係る電子機器は、上記半導体装置を有する。
前記導電層を、前記半導体基板における前記能動素子領域の全体にオーバーラップさせて形成する。本発明によれば、導電層によって、能動素子領域を外部環境（例えば光や電気的ノイズ）から保護することができ、信頼性向上を図ることができる。
（２）本発明に係る半導体装置の製造方法は、複数のパッドを有する半導体基板の、第１及び第２の面を貫通する複数の貫通電極と、前記複数の貫通電極の少なくとも１つに電気的に接続してなる導電層と、を形成することを含み、
前記導電層を、前記半導体基板における前記複数のパッドで囲まれた中央部の領域に形成する。本発明によれば、導電層によって、半導体装置を外部環境（例えば光や電気的ノイズ）から保護することができ、信頼性の向上を図ることができる。
（３）この半導体装置の製造方法において、
前記導電層を、前記半導体基板の前記第１及び第２の面の少なくとも一方の全体にオーバーラップさせて形成してもよい。これによれば、例えば、能動素子領域を外部環境（例えば光や電気的ノイズ）から確実に保護することができる。
（４）この半導体装置の製造方法において、
前記導電層を、複数領域に分割して形成してもよい。こうすることで、導電層の面積を小さくすることができるので、導電層の膨張又は収縮に基づく応力を分散させることができる。
（５）この半導体装置の製造方法において、
前記導電層を、前記複数の貫通電極のうち、共通電位の２以上の貫通電極に電気的に接続させてもよい。
（６）この半導体装置の製造方法において、
前記導電層を絶縁材料によって覆うことをさらに含んでもよい。
（７）この半導体装置の製造方法において、
前記貫通電極の形成工程は、
（ａ）前記半導体基板に前記第１の面から凹部を形成すること、
（ｂ）前記凹部の内面に絶縁層を形成すること、
（ｃ）前記絶縁層の内側に導電部を形成すること、
（ｄ）前記半導体基板の前記第２の面から前記導電部を露出させること、
を含んでもよい。
（８）この半導体装置の製造方法において、
前記（ｃ）工程で、前記半導体基板に下地電極を形成して、メッキ処理を行うことで前記導電部を形成し、
前記下地電極を残して、前記導電層を形成してもよい。これによれば、メッキ処理に使用される下地電極の一部を利用するので、簡単な工程で導電層を形成することができる。
（９）この半導体装置の製造方法において、
前記（ｃ）工程で、前記半導体基板に下地電極を形成して、メッキ処理を行うことで、前記導電部及びその周辺に外表層を形成し、
前記下地電極及びその上の外表層を残して、前記導電層を形成してもよい。これによれば、メッキ処理に使用される下地電極の一部を利用するので、簡単な工程で導電層を形成することができる。
（１０）この半導体装置の製造方法において、
前記（ｄ）工程後に、前記導電層を、前記半導体基板の前記第２の面に形成してもよい。
（１１）この半導体装置の製造方法において、
半導体基板を切断して、複数の個片を得ることをさらに含んでもよい。
（１２）本発明に係る半導体装置の製造方法は、上記方法によって製造された複数の半導体装置をスタックして、上下の半導体装置を、前記貫通電極を通して電気的に接続することをさらに含む。本発明によれば、各半導体装置に、いずれか少なくとも１つの貫通電極に電気的に接続する導電層を形成するので、各半導体装置の導体部分及び半導体部分の相互の干渉を防止して、電気的ノイズの影響を少なくすることができる。したがって、高周波特性に非常に優れる半導体装置を製造することができる。
（１３）本発明に係る半導体装置は、能動素子領域を有する半導体基板と、
前記半導体基板の第１及び第２の面を貫通する複数の貫通電極と、
前記複数の貫通電極の少なくとも１つに電気的に接続し、かつ、前記半導体基板における前記能動素子領域の全体にオーバーラップしてなる導電層と、
を含む。本発明によれば、導電層によって、能動素子領域を外部環境（例えば光や電気的ノイズ）から保護することができ、信頼性向上を図ることができる。
（１４）本発明に係る半導体装置は、複数のパッドを有する半導体基板と、
前記半導体基板の第１及び第２の面を貫通する複数の貫通電極と、
前記複数の貫通電極の少なくとも１つに電気的に接続し、かつ、前記半導体基板における前記複数のパッドで囲まれた中央部の領域に形成されてなる導電層と、
を含む。本発明によれば、導電層によって、半導体装置を外部環境（例えば光や電気的ノイズ）から保護することができ、信頼性の向上を図ることができる。
（１５）この半導体装置において、
前記導電層は、前記半導体基板の前記第１及び第２の面の少なくとも一方の全体にオーバーラップしていてもよい。これによれば、例えば、能動素子領域を外部環境（例えば光や電気的ノイズ）から確実に保護することができる。
（１６）この半導体装置において、
前記導電層は、複数領域に分割して形成されていてもよい。こうすることで、導電層の面積を小さくすることができるので、導電層の膨張又は収縮に基づく応力を分散させることができる。
（１７）この半導体装置において、
前記導電層は、前記複数の貫通電極のうち、共通電位の２以上の貫通電極に電気的に接続されていてもよい。
（１８）この半導体装置において、
前記導電層は、絶縁材料によって覆われていてもよい。
（１９）本発明に係る半導体装置は、スタックされてなる、請求項１３から請求項１８のいずれかに記載の複数の半導体装置を有し、
前記複数の半導体装置のうち上下の半導体装置が、前記貫通電極によって電気的に接続されてなる。本発明によれば、各半導体装置には、いずれか少なくとも１つの貫通電極に電気的に接続された導電層が形成されているので、各半導体装置の導体部分及び半導体部分の相互の干渉を防止して、電気的ノイズの影響を少なくすることができる。したがって、高周波特性に非常に優れる半導体装置を提供することができる。
（２０）本発明に係る回路基板は、上記半導体装置が実装されてなる。
（２１）本発明に係る電子機器は、上記半導体装置を有する。
以下、本発明の実施の形態について図面を参照して説明する。
（第１の実施の形態）
図１（Ａ）〜図１２は、本発明を適用した第１の実施の形態に係る半導体装置及びその製造方法を説明する図である。本実施の形態では、半導体基板１０（例えば半導体チップ又は半導体ウエハ）を使用する。
図１（Ａ）〜図１２は、本発明を適用した第１の実施の形態に係る半導体装置及びその製造方法を説明する図である。本実施の形態では、半導体基板１０（例えば半導体チップ又は半導体ウエハ）を使用する。
半導体基板１０には、集積回路が形成されている。半導体基板１０は、能動素子領域１２を有する。能動素子領域１２は、集積回路の一部の領域である。能動素子領域１２には、複数の能動素子（例えばダイオードやトランジスタ）が密集している。半導体チップ単位に、１つ又は複数（例えば機能の異なる複数）の能動素子領域１２が設けられてもよい。半導体基板１０は、少なくとも１グループからなる複数のパッド（電極）１４を有する。半導体チップ単位に、１グループの複数のパッド１４が配列されることが多い。パッド１４は、集積回路に電気的に接続されている。パッド１４は、アルミニウム系又は銅系の金属で形成されることが多い。各グループの複数のパッド１４は、半導体チップ（又は半導体チップに相当する部分）の外周端部（例えば対向する２辺又は４辺）に沿って配列されていてもよい。複数のパッド１４は、能動素子領域１２の外側の領域に配列されていてもよい。言い換えれば、能動素子領域１２は、複数のパッド１４で囲まれた中央部の領域に形成されていてもよい。能動素子領域１２の周辺領域に形成される配線（図示しない）によって、集積回路がパッド１４に電気的に接続されている。
半導体基板１０には、１層又はそれ以上の層のパッシベーション膜１６，１８が形成されている。パッシベーション膜１６，１８は、例えば、ＳｉＯ2、ＳｉＮ、ポリイミド樹脂などで形成することができる。また、パッシベーション膜１８は、パッド１４の表面の少なくとも一部を避けて形成されている。パッシベーション膜１８は、パッド１４の表面を覆って形成した後、その一部をエッチングしてパッド１４の一部を露出させてもよい。エッチングにはドライエッチング及びウェットエッチングのいずれを適用してもよい。パッシベーション膜１８のエッチングのときに、パッド１４の表面がエッチングされてもよい。
本実施の形態では、半導体基板１０に、その第１の面２０から凹部２２（図１（Ｃ）参照）を形成する。第１の面２０は、パッド１４が形成された側（能動素子領域１２が形成された側）の面である。凹部２２は、能動素子領域１２の素子及び配線を避けて形成する。図１（Ｂ）に示すように、パッド１４に貫通穴２４を形成してもよい。貫通穴２４の形成には、エッチング（ドライエッチング又はウェットエッチング）を適用してもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。パッド１４の下にパッシベーション膜１６が形成されている場合、これにも貫通穴２６（図１（Ｃ）参照）を形成する。パッド１４のエッチングがパッシベーション膜１６で止まる場合、貫通穴２６の形成には、パッド１４のエッチングに使用したエッチャントを別のエッチャントに換えてもよい。その場合、再び、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成してもよい。
図１（Ｃ）に示すように、貫通穴２４（及び貫通穴２６）と連通するように、半導体基板１０に凹部２２を形成する。貫通穴２４（及び貫通穴２６）と凹部２２を合わせて、凹部ということもできる。凹部２２の形成にも、エッチング（ドライエッチング又はウェットエッチング）を適用することができる。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。あるいは、凹部２２の形成に、レーザ（例えばＣＯ2レーザ、ＹＡＧレーザ等）を使用してもよい。レーザは、貫通穴２４，２６の形成に適用してもよい。一種類のエッチャント又はレーザによって、凹部２２及び貫通穴２４，２６の形成を連続して行ってもよい。凹部２２の形成には、サンドブラスト加工を適用してもよい。
図１（Ｄ）に示すように、凹部２２の内側に絶縁層２８を形成してもよい。絶縁層２８は、酸化膜であってもよい。例えば、半導体基板１０がＳｉから形成されている場合、絶縁層２８はＳｉＯ2であってもよいしＳｉＮであってもよい。絶縁層２８は、凹部２２の底面に形成する。絶縁層２８は、凹部２２の内壁面に形成する。ただし、絶縁層２８は、凹部２２を埋め込まないように形成する。すなわち、絶縁層２８によって凹部を形成する。絶縁層２８は、パッシベーション膜１６の貫通穴２６の内壁面に形成してもよい。絶縁層２８は、パッシベーション膜１８上に形成してもよい。
絶縁層２８は、パッド１４の貫通穴２４の内壁面に形成してもよい。絶縁層２８は、パッド１４の一部（例えばその上面）を避けて形成する。パッド１４の表面全体を覆って絶縁層２８を形成し、その一部をエッチング（ドライエッチング又はウェットエッチング）して、パッド１４の一部を露出させてもよい。エッチングは、リソグラフィ工程によってパターニングされたレジスト（図示せず）を形成した後に行ってもよい。
次に、凹部２２（例えば絶縁層２８の内側）に導電部３６（図３（Ａ）参照）を設ける。導電部３６は、凹部２２を埋めて形成してもよいし、凹部２２の内側にさらに凹部を有するように形成してもよい。本実施の形態では、下地電極３０を形成して、メッキ処理（電気メッキ）を行うことで導電部３６を形成する。
まず、図２（Ａ）に示すように、凹部２２の内側を含み、第１の面２０（詳しくは絶縁層２８）上に、下地電極３０を形成する。下地電極３０は、複数の凹部２２の内側を含むように一体的に形成する。下地電極３０は、第１の面２０の全面を覆うように形成してもよいし、パターニングしてもよい。下地電極３０の少なくとも一部が後述の導電層３８を構成する場合、下地電極３０は、能動素子領域１２の全体（１グループの複数のパッド１４で囲まれた中央部の領域）にオーバーラップさせて形成する。下地電極３０は、スパッタ法で形成してもよいし、無電解メッキ法で形成してもよいし、インクジェット方式を適用して形成してもよい。
図２（Ｂ）に示すように、中心部３２を形成する。例えば、レジスト４０を、開口部４２を有するようにパターニングし、開口部４２内に中心部３２を形成してもよい。中心部３２は、下地電極３０上に形成する。中心部３２は、下地電極３０と同一材料で形成されてもよく、例えば、Ｃｕ，Ｗ，ドープドポリシリコン（例えば低温ポリシリコン）のいずれかで形成することができる。
図２（Ｃ）に示すように、レジスト４０を除去する。その後、下地電極３０の一部を除去する。例えば、図２（Ｄ）に示すように、レジスト４４を、開口部４６を有するようにパターニングし、開口部４６内に露出する下地電極３０の一部をエッチングしてもよい。その後、レジスト４４を除去する。
こうして、図３（Ａ）に示すように、導電部３６の外層部３４（下地電極３０の一部）と、導電層３８（下地電極３０の他の一部）と、を形成することができる。導電部３６は、中心部３２及びその外側の外層部３４を含む。外層部３４は、図３（Ａ）に示すように中心部３２よりも外側に広がっていてもよいし、中心部３２と同じ幅に広がっていてもよい。導電部３６の一部は、半導体基板１０の凹部２２内に位置する。凹部２２の内壁面と導電部３６との間には絶縁層２８が介在するので、両者の電気的な接続が遮断される。導電部３６は、パッド１４と電気的に接続されている。例えば、パッド１４の絶縁層２８からの露出部に導電部３６が接触していてもよい。導電部３６の一部は、パッシベーション膜１８上に位置していてもよい。導電部３６は、パッド１４の領域内にのみ設けてもよい。導電部３６は、少なくとも凹部２２の上方で突出していてもよい。例えば、導電部３６は、パッシベーション膜１６，１８（及び絶縁層２８）より突出していてもよい。なお、上述とは別に、導電部３６（少なくともその中心部３２）は、無電解メッキやインクジェット方式によって形成してもよい。
図４は、図３（Ａ）に対応した半導体基板の平面図である。図４では、半導体基板１０の半導体チップに相当する部分が示されている（図５〜図７も同様）。導電層３８は、下地電極３０の残された一部である。これによれば、メッキ処理（電気メッキ）に使用される下地電極３０の一部を利用するので、簡単な工程で導電層３８を形成することができる。導電層３８を、複数の導電部３６の少なくとも１つ（図４では複数）に電気的に接続する。複数の導電部３６に電気的に接続させる場合、それらの導電部３６は共通電位を有している。すなわち、導電層３８を、複数の共通電極に電気的に接続してもよい。また、導電層３８は、グランド電極（又は電源電極）に電気的に接続されていてもよい。これによれば、配線のインピーダンスを低下させ、電気的ノイズの影響を少なくすることができる。グランド電極（又は電源電極）となる複数の導電部３６のうちの２以上（全部又はその一部）に、導電層３８を電気的に接続させてもよい。図４に示すように、導電層３８を、半導体基板１０のいずれかの面（例えば第１の面２０）の全体（ほぼ全体を含む）にオーバーラップさせて形成してもよい。こうすることで、能動素子領域１２を外部環境（例えば光や電気的ノイズ）から確実に保護することができ、信頼性向上を図ることができる。導電層３８は、半導体基板１０の面（例えば第１の面２０）と同一の外形を有してもよいし、図４に示すように半導体基板１０の面（例えば第１の面２０）よりもわずかに小さい外形を有してもよい。導電層３８は、複数の導電部３６で囲まれた領域の外側に至るように広がっていてもよい。ただし、導電層３８は、少なくとも１つの導電部３６（例えば入力又は出力信号）の周囲を避けて形成する。すなわち、導電層３８は、一部の導電部３６に電気的に接続するとともに、他の一部の導電部３６とは電気的に接続しないようになっている。導電層３８は、導電性の高い材料（例えばアルミニウム系金属）で形成することが好ましい。導電層３８の材料は、導電部３６の少なくとも一部の材料よりも導電性が高くてもよい。なお、導電層３８によってシールド効果が得られる場合、導電層３８はシールド層である。
図５の変形例に示すように、導電層６０を、半導体基板１０における能動素子領域１２の全体（のみ）にオーバーラップさせて形成してもよい。例えば、導電層６０は、能動素子領域１２を含む外形の本体部６２と、本体部６２及び導電部３６を電気的に接続する接続部６３と、を有する。本体部６２は、能動素子領域１２よりもわずかに大きい外形（又はほぼ同一の外形）を有してもよい。あるいは、導電層６０（詳しくは導電層６０の本体部６２）は、１グループの複数のパッド１４で囲まれた中央部の領域（のみ）にオーバーラップさせて形成してもよい。例えば、図５に示すように、複数のパッド１４が半導体チップの対向する２辺に沿って配列されている場合、導電層６０を各列で挟まれた中央部の領域（のみ）に形成してもよい。その他の構成は、図４に示す形態で説明した内容が該当する。
図６の変形例に示すように、導電層６４を複数領域（例えば４つの領域）に分割して形成してもよい。こうすることで、導電層６４の面積を小さくすることができるので、導電層６４の膨張又は収縮に基づく応力が分散されるので好ましい。複数の導電層６４は、それぞれ電気的に独立していてもよい。その他の構成は、図４に示す形態で説明した内容が該当する。
図７の変形例に示すように、図５に示す形態で説明した内容を適用して、かつ、導電層６６を複数領域（例えば４つの領域）に分割して形成してもよい。例えば、導電層６６は、能動素子領域１２を含む外形の本体部６８と、本体部６８及び導電部３６を電気的に接続する接続部６９と、を有する。本体部６８は複数領域に分割して形成されている。その他の構成は、図４及び図６に示す形態で説明した内容が該当する。
図３（Ｂ）に示すように、導電層３８を絶縁材料５０によって覆ってもよい。絶縁材料５０は、貫通電極５４を避けて、半導体基板１０の第１の面２０側の全面に設けてもよい。絶縁材料５０は、樹脂であってもよいし、酸化膜（例えばＳｉＯ２）又は窒化膜（例えばＳｉＮ）などであってもよい。絶縁材料５０は、ＣＶＤ（Chemical Vapor Deposition）法やスピン塗布方式などを適用して形成してもよい。
図３（Ｃ）に示すように、導電部３６上に、ろう材５２を設けてもよい。詳しくは、導電部３６のうち、第１の面２０から突出する部分の先端面に、ろう材５２を設ける。ろう材５２は、例えばハンダで形成し、軟ろう及び硬ろうのいずれで形成してもよい。ろう材５２は、導電部３６以外の領域をレジストで覆って形成してもよい。
図３（Ｄ）に示すように、半導体基板１０の第２の面２１（第１の面２０とは反対の面）から導電部３６を露出させる。半導体基板１０の一部を除去して薄くしてもよい。例えば、機械的方法及び化学的方法の少なくとも１つの方法によって、半導体基板１０の一部を除去してもよい。その場合、砥石などで表面を研削・研磨してもよいし、エッチング加工を施してもよい。半導体基板１０の除去工程は、複数回に分割して行ってもよい。例えば、１回目の除去工程で凹部２２に形成された絶縁層２８が露出する手前まで研削・研磨し、２回目以降の除去工程で、導電部３６を露出させてもよい。絶縁層２８を露出させた後、別工程で導電部３６を露出させてもよい。本工程は、半導体基板１０に図示しない補強部材（例えばテープ又はプレート）を設けた状態で行ってもよい。
こうして、半導体基板１０の第１及び第２の面２０，２１を貫通する複数の貫通電極５４を形成することができる。貫通電極５４は、導電部３６を含む。貫通電極５４は、第１及び第２の面２０，２１の少なくとも一方の側（図３（Ｄ）では両方の側）に突出している。
図８に示すように、半導体基板１０が半導体ウエハ７０である場合、それぞれの半導体チップに相当する部分に、導電層３８及び貫通電極５４を形成する。その後、半導体基板１０を切断して、複数の個片（半導体チップ８０（図１１参照））を得ることができる。切断には、カッタ（例えばダイサ）７２又はレーザ（例えばＣＯ2レーザ、ＹＡＧレーザ等）を使用してもよい。
半導体装置の製造方法は、複数の半導体基板１０をスタックすることを含んでもよい。例えば、図９に示すように、複数の半導体ウエハ７０をスタックしてもよいし、あるいは、図１０に示すように、複数の半導体チップ８０をスタックしてもよい。または、半導体ウエハ７０と半導体チップ８０とをスタックしてもよい。図９に示すように、複数の半導体ウエハ７０をスタックした後に、それらを切断してもよい。
スタックされた複数の半導体基板１０のうち、上下の半導体基板１０を、貫通電極５４を通して電気的に接続する。電気的接続には、ハンダ接合又は金属接合を適用してもよいし、異方性導電材料（異方性導電膜又は異方性導電ペースト等）を使用してもよいし、絶縁性接着剤の収縮力を利用した圧接を適用してもよいし、これらの組み合わせであってもよい。
図１１は、本発明の実施の形態に係る半導体装置を示す図である。半導体装置は、能動素子領域１２を有する半導体チップ８０と、上述の貫通電極５４及び導電層３８を含む。これによれば、半導体装置には、いずれか少なくとも１つの貫通電極５４に電気的に接続された導電層３８が形成されているので、半導体装置の導体部分及び半導体部分の相互の干渉を防止して、電気的ノイズの影響を少なくすることができる。また、導電層３８によって、薄く形成された半導体チップ８０を補強することができる。変形例として、半導体装置は、能動素子領域１２を有する半導体ウエハ８０（図８参照）と、上述の貫通電極５４及び導電層３８を含む。その他の構成は、上述の製造方法によって得られる内容である。
図１２は、本実施の形態に係る半導体装置（スタック型半導体装置）を示す図である。この半導体装置は、上述の図１１に示す形態の複数の半導体装置（半導体チップ８０を含む）がスタックされている。上下の半導体装置は、貫通電極５４によって電気的に接続されている。これによれば、各半導体装置には、いずれか少なくとも１つの貫通電極５４に電気的に接続された導電層３８が形成されているので、各半導体装置の導体部分及び半導体部分の相互の干渉を防止して、電気的ノイズの影響を少なくすることができる。したがって、高周波特性に非常に優れる半導体装置を提供することができる。
ろう材５２によって貫通電極５４同士が接合されていてもよい。スタックされた上下の半導体チップ８０の間に、樹脂８２（例えばエポキシ系の樹脂）を充填してもよい。樹脂８２は、アンダーフィル材であり、上下の半導体基板１０の接合状態を維持及び補強することができる。樹脂８２は、上下の半導体チップ８０の間に充填するとともに、複数の半導体チップ８０の側面を覆うように設けてもよい。樹脂８２は、最上段の半導体チップ８０の外側の面（例えば第２の面２１）に設けてもよい。その場合、樹脂８２によって、貫通電極５４を覆ってもよい。
スタックされた複数の半導体チップ８０は、配線基板（インターポーザ）８４に実装されてもよい。最も外側（最下段）の半導体チップ８０を、配線基板８４に実装してもよい。その実装にはフェースダウンボンディングを適用してもよい。半導体チップ８０と配線基板８４の間にも、樹脂８２を充填してもよい。なお、変形例として、スタックされた複数の半導体チップ８０をフェースアップボンディングしてもよい。あるいは、複数の半導体チップ８０のうち、一部がフェースダウンボンディングの向きに実装され、他の一部がフェースアップボンディングの向きに実装されてもよい。配線基板８４には、配線パターン８６が形成され、複数の半導体チップ８０が貫通電極５４を通して配線パターン８６に電気的に接続されている。また、配線パターン８６には、外部端子（例えばハンダボール）８８が設けられている。変形例として、半導体チップ８０（第１又は第２の面２０，２１）に応力緩和層を形成し、その上に、貫通電極５４から配線パターンを形成し、その上に外部端子を形成してもよい。その他の構成は、上述の製造方法によって得られる内容である。
（第２の実施の形態）
図１３は（Ａ）〜図１３（Ｃ）は、本発明を適用した第２の実施の形態に係る半導体装置の製造方法を説明する図である。図１３（Ａ）に示すように、凹部２２の内側を含み、第１の面２０（詳しくは絶縁層２８）上に、下地電極３０を形成する。下地電極３０の詳細は、すでに説明した通りである。そして、メッキ処理（電気メッキ）を行うことで、導電部３６（詳しくは中心部３２）及びその周辺に外表層１０２を形成する。中心部３２及び外表層１０２は、下地電極３０の上に形成する。図１３（Ａ）に示すように、レジスト１００をパターニングし、図１３（Ｂ）に示すように、レジスト１００から露出する部分に、導電部３６の中心部３２と、外表層１０２と、を形成してもよい。その後、レジスト１００を除去する。そして、図１３（Ｃ）に示すように、下地電極３０の一部を除去し、導電部３６及び導電層１０６を形成する。例えば、半導体基板１０の第１の面２０側の全体をエッチングして、相対的に薄くなっている下地電極３０の一部を除去してもよい。導電層１０６は、下地電極３０の一部１０４と、その上に形成された外表層１０２と、を含む。導電層１０６は、下地電極３０及びその上の外表層１０２を残すことで形成するので、製造工程が簡単である。外表層１０２は、下地電極３０と同一材料で形成してもよいし、異なる材料で形成してもよい。その他の構成は、第１の実施の形態で説明した内容を適用することができる。なお、本実施の形態に係る半導体装置の構成は、上述の製造方法及び第１の実施の形態で説明した内容から導くことができる。
図１３は（Ａ）〜図１３（Ｃ）は、本発明を適用した第２の実施の形態に係る半導体装置の製造方法を説明する図である。図１３（Ａ）に示すように、凹部２２の内側を含み、第１の面２０（詳しくは絶縁層２８）上に、下地電極３０を形成する。下地電極３０の詳細は、すでに説明した通りである。そして、メッキ処理（電気メッキ）を行うことで、導電部３６（詳しくは中心部３２）及びその周辺に外表層１０２を形成する。中心部３２及び外表層１０２は、下地電極３０の上に形成する。図１３（Ａ）に示すように、レジスト１００をパターニングし、図１３（Ｂ）に示すように、レジスト１００から露出する部分に、導電部３６の中心部３２と、外表層１０２と、を形成してもよい。その後、レジスト１００を除去する。そして、図１３（Ｃ）に示すように、下地電極３０の一部を除去し、導電部３６及び導電層１０６を形成する。例えば、半導体基板１０の第１の面２０側の全体をエッチングして、相対的に薄くなっている下地電極３０の一部を除去してもよい。導電層１０６は、下地電極３０の一部１０４と、その上に形成された外表層１０２と、を含む。導電層１０６は、下地電極３０及びその上の外表層１０２を残すことで形成するので、製造工程が簡単である。外表層１０２は、下地電極３０と同一材料で形成してもよいし、異なる材料で形成してもよい。その他の構成は、第１の実施の形態で説明した内容を適用することができる。なお、本実施の形態に係る半導体装置の構成は、上述の製造方法及び第１の実施の形態で説明した内容から導くことができる。
（第３の実施の形態）
図１４（Ａ）〜図１５（Ｂ）は、本発明を適用した第３の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、半導体基板１０の第２の面２１に導電層１１２を形成する。
図１４（Ａ）〜図１５（Ｂ）は、本発明を適用した第３の実施の形態に係る半導体装置の製造方法を説明する図である。本実施の形態では、半導体基板１０の第２の面２１に導電層１１２を形成する。
図１４（Ａ）に示すように、下地電極３０を形成した後、導電部３６の中心部３２を形成する。その後、図１４（Ｂ）に示すように、下地電極３０の不要部分を除去し、中心部３２及び外層部３４を有する導電部３６を形成する。導電部３６上に、ろう材５２を形成してもよい。図１４（Ｃ）に示すように、半導体基板１０の第２の面２１から導電部３６を露出させ、第１及び第２の面２０，２１を貫通する貫通電極５４を形成する。これらの工程の詳細は、第１の実施の形態で説明した通りである。
図１４（Ｄ）に示すように、半導体基板１０の第２の面２１に絶縁層１１０を形成する。絶縁層１１０は、第２の面２１の全面に設けてもよい。ただし、絶縁層１１０は、貫通電極５４を避けて形成する。絶縁層１１０は、樹脂であってもよいし、酸化膜（例えばＳｉＯ２）又は窒化膜（例えばＳｉＮ）などであってもよい。絶縁層１１０は、ＣＶＤ（Chemical Vapor Deposition）法やスピン塗布方式などを適用して形成してもよい。
図１５（Ａ）に示すように、半導体基板１０の第２の面２１側に、導電層１１２を形成する。導電層１１２は、絶縁層１１０上に形成する。導電層１１２を、一部の貫通電極５４に電気的に接続するとともに、他の一部の貫通電極５４とは電気的に接続しないように形成する。貫通電極５４を覆うように形成することで、導電層１１２及び貫通電極５４の電気的接続を図ってもよい。導電層１１２は、スパッタ法、無電解メッキ法又はＣＶＤ（Chemical Vapor Deposition）法などを適用して形成してもよい。その後、図１５（Ｂ）に示すように、導電層１１２を絶縁材料１１４によって覆ってもよい。絶縁材料１１４は、貫通電極５４を避けて、半導体基板１０の第２の面２１側の全面に設けてもよい。その他の構成は、第１の実施の形態で説明した内容を適用することができる。なお、本実施の形態に係る半導体装置の構成は、上述の製造方法及び第１の実施の形態で説明した内容から導くことができる。
変形例として、半導体基板１０の第１及び第２の面２０，２１の両方の面に、上述の導電層を形成してもよい。
図１６には、複数の半導体チップがスタックされてなる半導体装置１が実装された回路基板１０００が示されている。複数の半導体チップは、上述した貫通電極５４によって電気的に接続されている。上述した半導体装置を有する電子機器として、図１７にはノート型パーソナルコンピュータ２０００が示され、図１８には携帯電話３０００が示されている。
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
１０…半導体基板、 １２…能動素子領域、 １４…パッド、 ２２…凹部、
２８…絶縁層、 ３０…下地電極、 ３２…中心部、 ３４…外層部、
３６…導電部、 ３８…導電層、 ５０…絶縁材料、 ５４…貫通電極、
６０，６４，６６…導電層、 ７０…半導体ウエハ、 ８０…半導体チップ、
１０６，１１２…導電層、 １１４…絶縁材料
２８…絶縁層、 ３０…下地電極、 ３２…中心部、 ３４…外層部、
３６…導電部、 ３８…導電層、 ５０…絶縁材料、 ５４…貫通電極、
６０，６４，６６…導電層、 ７０…半導体ウエハ、 ８０…半導体チップ、
１０６，１１２…導電層、 １１４…絶縁材料
Claims (16)
- 能動素子が密集する能動素子領域が形成された第１の面と、前記第１の面に対向する第２の面と、を有する半導体基板を準備する工程と、
前記第１の面の前記能動素子領域を除いた領域に凹部を形成する工程と、
前記凹部が形成された領域を含む前記第１の面上に第１絶縁層を形成する工程と、
前記第１絶縁層の上に下地電極を形成する工程と、
前記下地電極が形成された凹部に導電部を形成する工程と、
前記導電部を前記第２の面から露出させることにより、前記第２の面より突出させて複数の貫通電極を形成する工程と、
前記下地電極の一部を用いて、少なくとも前記能動素子領域の全体にオーバーラップさせて第１導電層を形成する工程であって、かつ前記第１導電層を、前記複数の貫通電極の一部に電気的に接続させて、その他の前記貫通電極には電気的に接続させないように形成する工程と、
を含む半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記導電部を形成する工程で、前記導電部を形成するためのメッキ処理によって、前記導電部以外の領域における前記下地電極上に第２導電層を形成する半導体装置の製造方法。 - 請求項１または請求項２のいずれか１項に記載の半導体装置の製造方法において、
前記第２の面の前記貫通電極を除く領域に第２絶縁層を形成する工程と、
前記第２絶縁層上において、少なくとも前記能動素子領域の全体にオーバーラップさせて第３導電層を形成する工程であって、かつ前記第３導電層は、前記複数の貫通電極の一部に電気的に接続させて、その他の前記貫通電極には電気的に接続させないように形成する工程と、
をさらに含む半導体装置の製造方法。 - 請求項１から請求項３のいずれか１項記載の半導体装置の製造方法において、
前記第１、第２、または第３導電層を形成する工程後、前記第１、第２、または第３導電層を絶縁材料によって覆う半導体装置の製造方法。 - 請求項１から請求項４のいずれか１項記載の半導体装置の製造方法において、
前記第１、第２、または第３導電層を形成する工程で、前記第１、第２、または第３導電層と電気的に接続する前記貫通電極は、グラウンド電極又は共通電極である半導体装置の製造方法。 - 請求項１から請求項５のいずれか１項記載の半導体装置の製造方法において、
前記第１、第２、または第３導電層を、複数領域に分割して形成する半導体装置の製造方法。 - 請求項１から請求項６のいずれか１項記載の半導体装置の製造方法において、
前記半導体基板を切断して、複数の個片を得ることをさらに含む半導体装置の製造方法。 - 請求項１から請求項７のいずれか１項記載の方法によって製造された複数の半導体装置をスタックして、上下の半導体装置を、前記貫通電極を通して電気的に接続することをさらに含む半導体装置の製造方法。
- 能動素子が密集する能動素子領域が形成された第１の面と、前記第１の面に対向する第２の面と、を有する半導体基板と、
前記第１の面上に形成される第１絶縁層と、
前記能動素子領域を除いた領域において、前記第１及び第２の面を貫通し、かつ、前記第１及び第２の面より突出した形状を有する複数の貫通電極と、
前記第１絶縁層上において、少なくとも前記能動素子領域の全体にオーバーラップして形成される導電層であって、かつ前記複数の貫通電極の一部に電気的に接続され、その他の前記貫通電極には電気的に接続されない第１導電層と、
を含む半導体装置。 - 請求項９に記載の半導体装置において、
前記第２の面上の前記貫通電極を除く領域に形成される第２絶縁層と、
前記第２絶縁層上において、少なくとも前記能動素子領域の全体にオーバーラップして形成される導電層であって、かつ、前記複数の貫通電極の一部に電気的に接続し、その他の前記貫通電極には電気的に接続しない第２導電層と、
をさらに含む半導体装置。 - 請求項９または請求項１０に記載の半導体装置において、
前記第１、または第２導電層は、絶縁材料によって覆われる半導体装置。 - 請求項９から請求項１１のいずれか１項記載の半導体装置において、
前記第１、または第２導電層が電気的に接続される前記貫通電極は、グラウンド電極又は共通電極である半導体装置。 - 請求項９または請求項１２のいずれか１項記載の半導体装置において、
前記第１導電層と前記第２導電層は、複数領域に分割して形成されてなる半導体装置。 - 請求項９から請求項１３のいずれか１項記載の半導体装置が複数スタックされてなる、半導体装置を有し、
前記複数の半導体装置のうち上下の半導体装置が、前記貫通電極によって電気的に接続されてなる半導体装置。 - 請求項９から請求項１４のいずれか１項記載の半導体装置が実装されてなる回路基板。
- 請求項９から請求項１４のいずれか１項記載の半導体装置を有する電子機器。
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| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|---|---|---|
| JP4426482B2 (ja) | 2005-02-28 | 2010-03-03 | Ｏｋｉセミコンダクタ株式会社 | パッケージ基台およびその製造方法、並びにそのパッケージ基台を備えた半導体パッケージ |
| JP4957123B2 (ja) * | 2006-08-25 | 2012-06-20 | 大日本印刷株式会社 | センサーユニットおよびその製造方法 |
| JP2008051686A (ja) * | 2006-08-25 | 2008-03-06 | Dainippon Printing Co Ltd | センサーユニットおよびその製造方法 |
| KR100826979B1 (ko) * | 2006-09-30 | 2008-05-02 | 주식회사 하이닉스반도체 | 스택 패키지 및 그 제조방법 |
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- 2003-07-10 JP JP2003272889A patent/JP4324768B2/ja not_active Expired - Fee Related
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| US10943844B2 (en) | 2018-06-21 | 2021-03-09 | Toshiba Memory Corporation | Semiconductor device including multiple chips |
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| Publication number | Publication date |
|---|---|
| JP2005033105A (ja) | 2005-02-03 |
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| A977 | Report on retrieval |
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| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
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| R360 | Written notification for declining of transfer of rights |
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