JP4321076B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関するものであり、特に不揮発性半導体記憶素子と、不揮発性半導体記憶素子よりも耐圧が高い高耐圧素子とが同一の半導体基板に混載された半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
従来、不揮発性半導体記憶素子として、EEPROMがある(例えば、特許文献1参照)。EEPROMは、BN層と浮遊ゲート間のトンネル膜と呼ばれる約10nm前後の薄い絶縁膜間を電子をトンネリングさせ、電子の注入・放出によりデータの1、0を判別する。この1、0の判別は、メモリセルが所定のしきい値電圧(判定Vt)より高いか、低いかにより判別する。
【0003】
通常、この1、0を判別する読み出し時では、選択トランジスタのドレイン領域及びゲート電極にそれぞれ1〜2V、5V以下の電圧が印加され、基板、コントロールゲート、及びソース領域は0Vに固定される。コントロールゲートが0Vに固定されるのは、層間絶縁膜等の信頼性低下を防ぐためである。このため、メモリトランジスタのチャネル領域の濃度は、通常、1×1015〜5×1016cm-3程度の濃度となっている。
【0004】
一方、一般的なEEPROMの選択トランジスタよりも高耐圧である高耐圧素子を形成する場合、例えば、不純物濃度が1×1015cm-3以下の低濃度である半導体基板を用いる。
【0005】
したがって、EEPROMと高耐圧素子とを同一の半導体基板に混載した半導体装置を形成する場合、低濃度の半導体基板を用いる必要がある。この場合、低濃度である半導体基板の一部をEEPROMのメモリトランジスタのチャネル領域とすると、1×1015cm-3よりも高濃度である一般的なEEPROMよりもチャネル領域の濃度が低いため、チャネル領域とドレイン領域とのPN接合における空乏層の延びが大きくなる。
【0006】
このことから、EEPROMと高耐圧素子とを同一の半導体基板に混載した半導体装置において、メモリトランジスタのセルサイズの縮小化を図ると、一般的なEEPROMと比較して、EEPROMのソース領域とドレイン領域と間の領域において、パンチスルーが起きやすくなる。
【0007】
このため、EEPROMと高耐圧素子とを同一の半導体基板に混載した半導体装置では、一般的なEEPROMよりも、EEPROMのメモリトランジスタを縮小化させることが困難となる。
【0008】
これを回避する方法としては、メモリトランジスタのチャネル領域にイオン注入をすることで、半導体装置を図12に示す構造とする方法が考えられる。図12に半導体装置の断面図を示す。
【0009】
図12に示す半導体装置は、不純物濃度が1×1015cm-3以下であるP-型シリコン基板1にEEPROM及び高耐圧トランジスタが形成されている。EEPROMは、メモリトランジスタと選択トランジスタとを有している。メモリトランジスタが形成されているメモリトランジスタ領域には、N型ドレイン領域2(BN層2)とN型ソース領域3(BN層3)とが形成されている。ドレイン領域2の表面上にはトンネル膜4が形成されており、このトンネル膜4の上と、ドレイン領域2とソース領域3との間の領域上とにフローティングゲート5が形成されている。フローティングゲート5の上には、層間絶縁膜6を介して、コントロールゲート7が形成されている。
【0010】
そして、ドレイン領域2とソース領域3との間のチャネル領域8に、P-型シリコン基板1よりも濃度が高いP型層29が形成されている。
【0011】
選択トランジスタが形成されている選択トランジスタ領域には、P-型シリコン基板1にソース領域となるN-型領域10と、ドレイン領域となるN-型領域11及びN+型領域12とが形成されている。また、N-型領域10とN-型領域11との間の領域上には、ゲート絶縁膜13を介して、ゲート電極14が形成されている。
【0012】
高耐圧トランジスタとしてのNチャネル型トランジスタが高耐圧トランジスタ領域に形成されている。Nチャネル型トランジスタは、選択トランジスタとフィールド絶縁膜15により分離されており、ソース領域となるN+型領域16と、ドレイン領域となるN+型領域17及びN-型領域18とを有している。また、N+型領域16とN-型領域18との間の領域上にゲート絶縁膜19を介して、ゲート電極20が形成されている。
【0013】
この半導体装置は次のようにして、製造することができる。図13(a)〜(c)、図14(a)〜(c)に図12の半導体装置の製造工程を説明するための図を示す。
【0014】
〔図13(a)に示す工程〕
フィールド絶縁膜15及び高耐圧トランジスタのN-型領域18が形成されているP-型シリコン基板1の表面上に、酸化膜21を形成する。この酸化膜21はイオン注入時の汚染等を回避するためのものである。
【0015】
〔図13(b)に示す工程〕
この工程では、フォトリソグラフィ工程及びイオン注入を行う。
【0016】
すなわち、酸化膜21の上にフォトレジスト22を成膜し、パターニングすることで、フォトレジスト22のうち、EEPROMのメモリトランジスタ領域を開口する。そして、フォトレジスト22をマスクとして、P型層9を形成するためのイオン注入を行う。このイオン注入では、例えば、B(ボロン)等のP型不純物を用いる。なお、図中の領域29aは不純物が注入された領域を示している。その後、フォトレジスト22を除去する。
【0017】
〔図13(c)に示す工程〕
この工程では、再度、フォトリソグラフィ工程及びイオン注入を行う。
【0018】
すなわち、酸化膜21の上にフォトレジスト23を成膜し、パターニングすることで、フォトレジスト23のうち、メモリトランジスタのドレイン領域2及びソース領域3の形成予定領域に対向する部分を開口する。そして、フォトレジスト23をマスクとして、ドレイン領域2及びソース領域3を形成するためのイオン注入を行う。このイオン注入では、例えば、As(ヒ素)等のN型不純物を用いる。なお、図中の領域2a、3aは不純物が注入された領域を示している。その後、フォトレジスト23を除去する。
【0019】
〔図14(a)に示す工程〕
この工程では、熱処理を行うことで、P-型シリコン基板1に導入された先のP型不純物及びN型不純物を活性化、拡散させる。このようにして、ドレイン領域2、ソース領域3、及びP型層29を形成する。
【0020】
〔図14(b)に示す工程〕
この工程では、酸化膜21のうち、ドレイン領域2の上部の領域を除去し、P-型シリコン基板1の表面を露出させる。そして、その表面上にトンネル膜4を形成する。その後、トンネル膜4上及びドレイン領域2とソース領域3との間の領域上にかけて、polySiにより構成されたフローティングゲート5を形成する。
【0021】
〔図14(c)に示す工程〕
フローティングゲート5の上に層間絶縁膜6を介して、polySiにより構成されたコントロールゲート7を形成すると共に、選択トランジスタのゲート電極14、高耐圧トランジスタのゲート電極20とを形成する。その後、ゲート電極14、20をマスクとしたイオン注入により、P-型シリコン基板1の選択トランジスタ領域に、N-型領域10、N-型領域11、及びN+型領域12を形成する。また、P-型シリコン基板1の高耐圧トランジスタ領域に、N+型領域16及びN+型領域17を形成する。このようにして、図12に示す構造の半導体装置を製造する。
【0022】
従来、単に、不純物濃度が1×1015cm-3以下であるP-型シリコン基板1にEEPROM及び高耐圧トランジスタを形成する場合では、上記した製造工程において、図13(b)に示す工程を行わない。
【0023】
すなわち、この方法は、通常の製造工程に対して、図13(b)に示す工程を追加している。メモリトランジスタ領域の表層全体にイオン注入を行うことで、ドレイン領域2とソース領域3との間の領域にP型層29を形成している。
【0024】
これにより、P型層29を形成しない場合と比較して、ドレイン領域2からの空乏層の延びを小さくできる。このため、メモリトランジスタのセルサイズの縮小化を図ったとき、パンチスルーの発生を抑制できる。
【0025】
【特許文献1】
米国特許第4823175号明細書
【0026】
【発明が解決しようとする課題】
しかし、上記した方法では、従来の製造工程に対して、P型層29をイオン注入で形成するために、コストの高いフォトリソグラフィ工程を追加する必要がある。このため、上記した方法は、製造コストの観点から好ましくない。
【0027】
本発明は上記点に鑑みて、従来の製造工程に対して、フォトリソグラフィ工程を追加することなく、メモリセルの縮小化を図ったとき、パンチスルーの発生を抑制することができる半導体装置の製造方法を提供することを目的とする。
【0028】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明では、不揮発性半導体記憶素子のソース領域(3)及びドレイン領域(2)と、選択トランジスタのソース領域(10)及びドレイン領域(11)とよりも拡散深さが深くなるように、これらの領域よりも先に、高耐圧トランジスタの第2導電型不純物領域(18)を半導体基板(1)に形成しておく。
そして、不揮発性半導体記憶素子のソース領域(3)及びドレイン領域(2)を形成するとき、フォトリソグラフィにより、半導体基板(1)の上にフォトレジスト(23)を形成し、フォトレジスト(23)のうち、半導体基板(1)のドレイン領域(2)及びソース領域(3)の形成予定領域に対向する部分を開口した後、フォトレジスト(23)をマスクとし、第1導電型の不純物イオンを用い、その不純物イオンの注入飛程が、ソース領域(3)及びドレイン領域(2)を形成するためのイオン注入をしたときの不純物イオンの注入飛程よりも、横方向の広がりが大きくなる注入条件にて、第1のイオン注入を行う。
【0029】
続いて、フォトレジスト(23)を残した状態で、ドレイン領域(2)及びソース領域(3)を形成するための第2のイオン注入を行い、その後、半導体基板(1)に注入された不純物を拡散させるための熱処理をすることで、半導体基板(1)の不揮発性半導体記憶素子の形成予定領域に、ソース領域(3)と、ドレイン領域(2)と、ドレイン領域(2)のソース領域(3)側の側面に隣接する半導体基板(1)よりも不純物濃度が高い高濃度層(9)と、前記高濃度層(9)に隣接している前記半導体基板(1)と同じ不純物濃度である領域とを形成する。
その後、選択トランジスタのゲート電極(14)及び高耐圧トランジスタのゲート電極(20)をマスクとしたイオン注入により、選択トランジスタのソース領域(10)及びドレイン領域(11)と、高耐圧トランジスタのソース領域(16)及びドレイン領域(17)とを形成することを特徴としている。
【0030】
このように、本発明では、ドレイン領域を形成するためのイオン注入のときに用いるマスクを、高濃度層を形成するためのイオン注入のときに用いることで、ドレイン領域及び高濃度層を形成するために必要なフォトリソグラフィ工程を一回とすることができる。このため、本発明によれば、従来の製造工程に対して、フォトリソグラフィ工程を追加することなく、高濃度層を形成することができる。これにより、製造コストが増加するのを抑制できる。
【0031】
請求項2に示すように、第1のイオン注入では、斜めイオン注入にて行うこともできる。この場合、基板表面に対して垂直な方向にてイオン注入する場合と比較して、ドレイン領域2とソース領域3との間の領域にて、ドレイン領域2の側面に接して、より不純物濃度が高い高濃度層を形成することができる。
【0032】
また、請求項3に示すように、第1のイオン注入では、高濃度層(9)がドレイン領域(2)の側面及び底面のうち、側面にのみ隣接して配置されるように、不純物イオンの注入飛程を設定することもできる。
【0033】
このように第1のイオン注入を行うことで、ドレイン領域の底面の下側を、半導体基板と同じ不純物濃度とすることができる。これにより、寄生容量を低減させることができ、高速の読み出しが可能となる。
【0039】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【0040】
【発明の実施の形態】
(第1実施形態)
本実施形態では、不純物濃度が1×1015cm-3以下である半導体基板に不揮発性半導体記憶素子としてのEEPROMと、高耐圧トランジスタとを混載した半導体装置を例として説明する。図1に本実施形態における半導体装置の断面図を示す。なお、図12と同じ構造部には、図12と同一の符号を付すことで説明を省略する。
【0041】
従来の技術の欄にて説明した図12に示す半導体装置では、ドレイン領域2とソース領域3との間の領域(チャネル領域8)の全域にP型層29を設けた構造であったのに対して、本実施形態の半導体装置は、この間の領域のうち、ドレイン領域2及びソース領域3のそれぞれの近傍にのみ、P−型シリコン基板1よりも不純物濃度が高いP型層9を配置した構造となっている。なお、以下ではこのP型層9をパンチスルーストップ層9と呼ぶ。また、このP型層は特許請求の範囲に記載の高濃度層に相当するものである。
【0042】
すなわち、本実施形態では、図1に示すように、EEPROMのメモリトランジスタ領域において、ドレイン領域2及びソース領域3をそれぞれ覆うように、ドレイン領域2及びソース領域3の周囲にパンチスルーストップ層9b、9cが配置されている。そして、これらのドレイン領域2側のパンチスルーストップ層9bとソース領域3側のパンチスルーストップ層9cとは、互いに離間してP-型シリコン基板1に配置されている。
【0043】
つまり、ドレイン領域2及びソース領域3にそれぞれ隣接してパンチスルーストップ層9b、9cが形成されている。そして、ドレイン領域2からソース領域3に向かって、順にドレイン領域2、パンチスルーストップ層9b、P-型シリコン基板1と同じ不純物濃度である低濃度領域、パンチスルーストップ層9c、ソース領域3が配置されている。
【0044】
また、高耐圧トランジスタはnチャネル型MOSFETであり、従来の技術の欄にて説明したものと同じであり、P-型シリコン基板1の不純物濃度によって耐圧が決定されたものである。なお、本実施形態における高耐圧トランジスタの耐圧は例えば40Vであり、通常のEEPROMの選択トランジスタの耐圧(例えば20V)よりも高くなっている。
【0045】
本実施形態では、このようにドレイン領域2とソース領域3との間の領域において、ドレイン領域2とP-型シリコン基板1よりも高濃度であるパンチスルーストップ層9とによりPN接合が構成されているため、パンチスルーストップ層9が形成されていない半導体装置と比較して、ドレイン領域2からの空乏層の延び量を低減することができる。
【0046】
ここで、パンチスルーストップ層9を有していない半導体装置において、P-型シリコン基板1の不純物濃度が例えば、1×1014cm-3の場合、読み出し時に、ドレイン領域2に1.5V程度の電圧を印加したときのドレイン領域2からの空乏層の延びは5.5μm程度である。したがって、パンチスルーストップ層9を有していないものにおいて、チャネル長を5.5μmとした場合、パンチスルーが発生してしまうので、これよりもチャネル長を短くすることができない。
【0047】
これに対して、本実施形態において、P-型シリコン基板1が不純物濃度が1×1014cm-3とし、パンチスルーストップ層9の不純物濃度を、例えば2×1015m-3とした場合、読み出し時におけるドレイン領域2からの空乏層の延びは1.25μm程度となる。このように、ドレイン領域2からの空乏層の延びを小さくすることができるので、パンチスルーストップ層9を有していない構造よりも、メモリトランジスタのチャネル長を短くすることができる。
【0048】
なお、P-型シリコン基板1の不純物濃度は1×1015cm-3以下であれば他の濃度とすることもできる。特に高耐圧トランジスタの耐圧を確保するという観点から、P-型シリコン基板1の不純物濃度は1〜2×1014cm-3とすることが好ましい。また、パンチスルーストップ層9の不純物濃度は、1×1015cm-3よりも高濃度であれば他の濃度とすることもできる。これにより、チャネル長を例えば2μmとしても、パンチスルーの発生を防ぐことができる。
【0049】
また、本実施形態では、チャネル領域8となる領域は、パンチスルーストップ層9とP-型シリコン基板1と同じ不純物濃度である領域とにより構成されている。一般的に、反転型のMOSFETでは、チャネル領域は不純物濃度が低いものほど、電流能力が高い。これは、ゲート電極に電圧が印加されたとき、不純物濃度が低い領域ほど導電型が反転しやすく、すなわち、チャネル領域が発生しやすいからである。
【0050】
したがって、本実施形では、図12に示す半導体装置と比較して、チャネル領域8の不純物濃度が低くなっているため、図12に示す半導体装置よりも電流能力が高くなっている。
【0051】
次に、図2(a)〜(b)、図3(a)〜(c)に本実施形態における半導体装置の製造工程を示す。なお、本実施形態は、従来の技術の欄にて説明した図13(a)〜(c)、図14(a)〜(c)に示す製造工程のうち、主に図12(b)に示す工程を変更したものである。
【0052】
〔図2(a)に示す工程〕
この工程では、図13(a)に示す工程と同様に、P-型シリコン基板1の表面上に、酸化膜21を形成する。
【0053】
〔図2(b)に示す工程〕
この工程では、フォトリソグラフィ工程及びイオン注入を次のように行う。まず、フォトリソグラフィ工程では、図13(c)と同様に、酸化膜21の上に、フォトレジスト23を形成し、フォトレジスト23のうち、メモリトランジスタのドレイン領域2及びソース領域3の形成予定領域に対向する部分を開口する。
【0054】
その後、このフォトレジスト23をマスクとして、パンチスルーストップ層9を形成するための第1のイオン注入を行う。このとき、例えば、B(ボロン)等のP型不純物を用い、基板表面と垂直な方向にてイオン注入を行う。また、P型不純物の注入飛程(Rp)を、後述するドレイン領域2を形成するためのN型不純物のイオン注入のときのRpよりも、横方向広がり及び深さ方向広がりが大きくなるように設定する。なお、図中の領域9aはN型不純物が注入された領域を示している。
【0055】
〔図2(c)に示す工程〕
この工程では、先のイオン注入時に使用したフォトレジスト23を残したまま、そのフォトレジスト23をマスクとして、ドレイン領域2及びソース領域3を形成するための第2のイオン注入を行う。このとき、例えば、As等のN型不純物を用いたイオン注入を行う。その後、フォトレジスト23を除去する。
【0056】
〔図3(a)に示す工程〕
この工程では、熱処理を行うことで、P-型シリコン基板1に導入したP型不純物及びN型不純物を活性化、拡散させる。これにより、ドレイン領域2、ソース領域3、及びパンチスルーストップ層9を形成する。このとき、パンチスルーストップ層9は、P型不純物イオンは上述のごとくN型不純物より大きなRpで注入されているため、ドレイン領域2の底面及び側面を覆うような形状となる。また、ソース領域3側においても、パンチスルーストップ層9は、同様にソース領域3の底面及び側面を覆うような形状となる。
【0057】
〔図3(b)に示す工程〕
この工程では、図14(b)に示す工程と同様に、トンネル膜4及びフローティングゲート5を形成する。
【0058】
〔図3(c)に示す工程〕
この工程では、図14(c)に示す工程と同様に、コントロールゲート7、選択トランジスタのゲート電極14、及び高耐圧トランジスタのゲート電極20を形成する。また、P-型シリコン基板1の選択トランジスタ領域に、N-型領域10、N-型領域11、及びN+型領域12を形成する。また、P-型シリコン基板1の高耐圧トランジスタ領域に、N+型領域16及びN+型領域17を形成する。このようにして、図1に示す構造の半導体装置を製造する。
【0059】
本実施形態の製造方法では、イオン注入工程毎にフォトリソグラフィ工程を行わず、図2(b)に示すように、ドレイン領域2及びソース領域3の形成予定領域に対向する部位のみを開口したマスクのみをフォトリソグラフィ工程により形成している。そして、そのマスクを用いて、第1、第2のイオン注入を連続して行っている。
【0060】
これにより、本実施形態では、従来と同様に、ドレイン領域2及びパンチスルーストップ層9を形成するために必要なフォトリソグラフィ工程は一回で済むため、フォトリソグラフィ工程を追加することなく、パンチスルーストップ層9を形成することができる。このため、製造コストが増加するのを抑制することができる。
【0061】
(第2実施形態)
第1実施形態では、図2(b)に示す工程にて、パンチスルーストップ層9を形成するためのイオン注入を行うとき、基板表面に垂直な方向にイオン注入を行う場合を説明したが、図4に示すように、斜めイオン注入を行うこともできる。
【0062】
この場合、図2(b)に示す工程において、フォトレジスト23を開口した後、図4に示すように、基板表面に対して所望の角度及び加速電圧にてイオン注入を実施する。この所望の角度及び加速電圧とは、以下にて説明する条件を満たすものである。
【0063】
図5に斜めイオン注入を行うときの角度を説明するための図を示す。図5は、P-型シリコン基板1の表面上に酸化膜21及びフォトレジスト23が形成されているときの断面図である。図5中の領域2aはドレイン領域2を形成するための第2のイオン注入をしたときの不純物が存在する予定の領域を示している。
【0064】
ここで、基板表面の垂線に対するイオン注入角度をθとする。また、第2のイオン注入において、N型不純物を基板表面に対して垂直にイオン注入した場合に、N型不純物がフォトレジスト23の端部からフォトレジスト23の下側に拡散したときのフォトレジスト23の端部からの横方向広がりの大きさをΔRpyとする。また、酸化膜21を含めたN型不純物の注入深さをRpzとする。そして、第1のイオン注入をしたときのP型不純物のP-型シリコン基板1表面からP-型シリコン基板1への侵入飛程をPTSRpとすると、イオン注入条件は、PTSRpがΔRpyより大きな値となる注入角度、加速電圧とする。すなわち、PTSRp・sinθ>ΔRpyとなるようにイオン注入条件を設定する。
【0065】
より具体的には、tanθ≧ΔRpy/Rpzとなるように注入角度θを設定し、PTSRp≧√{(Rpz)2+(ΔRpy)2}となるように加速電圧を設定する。
【0066】
例えば、酸化膜21の膜厚が35nmのとき、N型不純物としてのAsを90keVで酸化膜21を通過させて、P-型シリコン基板1にイオン注入する場合、ΔRpyは0.0193μmとなる。この場合では、P型不純物としてのBを注入角度24°、加速電圧を16keV以上としてイオン注入することができる。
【0067】
このように斜めイオン注入によっても、パンチスルーストップ層9を形成することができる。本実施形態によれば、第1実施形態の方法よりも、ドレイン領域2のうち、パンチスルーが発生するドレイン領域2とソース領域3との間の領域側の側面近傍に、より濃度の高いパンチスルーストップ層9を形成することができる。これにより、第1実施形態と比較してさらに効果的にチャネル長を短くでき、メモリセルの微細化が実現可能となる。
【0068】
また、図6に示すように、パンチスルーストップ層9を形成するためのイオン注入のとき、基板表面に垂直な方向でのイオン注入と、上述したような斜めイオン注入とを組み合わせて行うこともできる。
【0069】
(第3実施形態)
図7に第3実施形態における半導体装置の断面図を示す。図7に示す半導体装置は、パンチスルーストップ層9がドレイン領域2及びソース領域3のそれぞれの側面及び底面のうち、側面にのみ接するように配置された構造となっている。なお、その他の部位は、図1の半導体装置と同様であり、図1と同じ部分には同一の符号を付すことで説明を省略する。
【0070】
図1の半導体装置では、ドレイン領域2の底面及び側面を覆うようにパンチスルーストップ層9bが配置されていた。これに対して、本実施形態では、ドレイン領域2の底面の下側にパンチスルーストップ層9が配置されておらず、ドレイン領域2の底面及び側面のうち、ソース領域3側の側面に接してパンチスルーストップ層9bが配置されている。
【0071】
すなわち、本実施形態においても、P-型シリコン基板1のドレイン領域2からソース領域3までの領域に、ドレイン領域2側から順に、ドレイン領域2、パンチスルーストップ層9b、P-型シリコン基板1と同じ不純物濃度である領域、パンチスルーストップ層9c、ソース領域3が配置されている。
【0072】
次に、図8(a)〜(c)、図9(a)〜(c)に本実施形態の半導体装置の製造工程を示す。本実施形態の製造工程は、図8(b)に示す工程が、図2(b)に示す工程と異なっているものである。
【0073】
〔図8(a)に示す工程〕
この工程では、図2(a)に示す工程と同様に、P-型シリコン基板1の表面上に酸化膜21を形成する。
【0074】
〔図8(b)に示す工程〕
図2(b)に示す工程と同様に、フォトレジスト23を形成し、開口する。その後、このフォトレジスト23をマスクとして、パンチスルーストップ層9を形成するための第1のイオン注入を行う。このとき、本実施形態では、第2実施形態の斜めイオン注入よりも、大きな注入角度でイオン注入を行う。また、P-型シリコン基板1に注入したP型不純物の深さ方向の飛程が、後に行うドレイン領域2を形成するためにイオン注入したときのN型不純物の深さ方向の飛程と同程度となるようにイオン注入する。
【0075】
〔図8(c)に示す工程〕
この工程では、図2(c)に示す工程と同様に、フォトレジスト23を残したまま、そのフォトレジスト23をマスクとして、ドレイン領域2及びソース領域3を形成するための第2のイオン注入を行う。その後、フォトレジスト23を除去する。
【0076】
〔図9(a)〜(c)に示す工程〕
図9(a)、(b)、(c)に示す工程は、それぞれ図3(a)、(b)、(c)に示す工程と同様に行う。すなわち、図9(a)に示す工程にて、熱処理をすることで、ドレイン領域2、ソース領域3、及びパンチスルーストップ層9を形成する。図9(b)に示す工程にて、トンネル膜4及びフローティングゲート5を形成する。図9(c)に示す工程にて、コントロールゲート7、選択トランジスタのゲート電極14、及び高耐圧トランジスタのゲート電極20を形成する。また、P-型シリコン基板1の選択トランジスタ領域に、N-型領域10、N-型領域11、及びN+型領域12を形成する。また、P-型シリコン基板1の高耐圧トランジスタ領域に、N+型領域16及びN+型領域17を形成する。このようにして、図7に示す構造の半導体装置を製造することができる。
【0077】
本実施形態では、上述したように、ドレイン領域2及びソース領域3の側面にのみ接するようにパンチスルーストップ層9を形成している。パンチスルーはドレイン領域2から空乏層がソース領域3側に延びることで起きる。したがって、本実施形態のように、少なくとも、ドレイン領域2とソース領域3の間の領域であって、ドレイン領域2に接してパンチスルーストップ層9が配置されていれば、第1実施形態と同様の効果を有する。
【0078】
さらに、本実施形態では、ドレイン領域2及びソース領域3の底面の下側には、P-型シリコン基板1が位置している。つまり、ドレイン領域2及びソース領域3の底面は、不純物濃度が低い領域と接している。このため、寄生容量が低下し高速の読み出しが可能となる。
【0079】
(他の実施形態)
図10に本実施形態の第1の例としての半導体装置の断面図を示す。なお、図7と同一の構造部には同一の符号を付している。
【0080】
上記した各実施形態では、高耐圧トランジスタとして、横型のnチャネル型MOSFETを用いた場合を例として説明したが、横型のpチャネル型MOSFETや、図10に示すような縦型のpチャネル型MOSFETを用いることもできる。
【0081】
図10に示す半導体装置は、P+型シリコン基板31と、P+型シリコン基板31上に形成されたP-型層1とを有している。P-型層1は上記した各実施形態でのP-型シリコン基板1に相当し、不純物濃度は1×1015cm-3以下となっている。
【0082】
P+型シリコン基板31には、EEPROMと縦型のpチャネル型MOSFETが形成されている。EEPROMは、図7に示す半導体装置と同じであるため、ここでは説明を省略する。縦型のpチャネル型MOSFETは、P-型層1の表層に形成されたベース領域としてのN型領域32と、N型領域32の表層に形成されたソース領域としてのP+型領域33と、N型領域32の表面上にゲート絶縁膜を介して形成されたゲート電極34とを有した構成となっている。そして、図示しないが、P+型領域33はソース電極と電気的に接続されており、P+型シリコン基板31がドレイン電極と電気的に接続されている。
【0083】
このような構成の縦型のpチャネル型MOSFETは、P-型層1が上述したように低濃度であるため、一般的なEEPROMの選択トランジスタよりも耐圧が高くなっている。
【0084】
また、上記した各実施形態では、EEPROMとしていわゆる二層poly構造のものを用いた場合を説明したが、いわゆる一層poly構造のEEPROMを用いることもできる。図11に本実施形態の第2の例としての半導体装置の断面図を示す。なお、図7と同一の構造部には同一の符号を付しているので、以下では、主に図7と異なる部分について説明する。
【0085】
図11に示す半導体装置は、不純物濃度が1×1015cm-3以下であるP-型シリコン基板1に、一層poly構造のEEPROMと、高耐圧トランジスタとが形成されている。
【0086】
EEPROMのメモリトランジスタ領域には、P-型シリコン基板1の表層であって、ソース領域3の隣り(ドレイン領域2側の反対側)に、フィールド絶縁膜15を介して、不純物拡散層(BN層)により構成されたコントロールゲート7が形成されている。また、コントロールゲート7、ソース領域3、及びトンネル膜4の上にpolySiにより構成されたフローティングゲート5が形成されている。
【0087】
そして、パンチスルーストップ層9が図7と同様にドレイン領域2、ソース領域3の側面に接して配置されている。なお、本実施形態では、コントロールゲート7の側面にもパンチスルーストップ層9が形成されている。
【0088】
本実施形態の半導体装置も、図8、図9に示す工程により、製造することができる。この場合、コントロールゲート7をドレイン領域2及びソース領域3と同時にイオン注入にて形成する。したがって、図8(b)に示す工程では、フォトレジスト23のうち、コントロールゲート7の形成予定領域に対向する部分も開口されるため、図11に示すように、コントロールゲート7の側面にもパンチスルーストップ層9が形成される。
【0089】
このような場合においても、第3実施形態と同様の効果を有する。
【0090】
また、上記した各実施形態では、メモリトランジスタ領域のドレイン領域2に隣接しているパンチスルーストップ層9と、ソース領域3に隣接しているパンチスルーストップ層9とは互いに離間している場合を説明したが、図12に示すように、ドレイン領域2とソース領域3との間の領域の全域にパンチスルーストップ層9を形成することもできる。
【0091】
例えば、チャネル長が短いEEPROMを形成する場合や、斜めイオン注入の際、注入角度をより大きな角度とすることで、ドレイン領域2とソース領域3との間の全域にパンチスルーストップ層9を形成することができる。
【0092】
また、上記した各実施形態では、不揮発性半導体記憶素子として、EEPROMを用いる場合を例として説明したが、EEPROMに限らず、トンネル膜4を介してドレイン領域2とフローティングゲート5との間に電子の移動が起きる構造を有する素子を用いる場合にも本発明を適用することができる。
【図面の簡単な説明】
【図1】第1実施形態における半導体装置の断面図である。
【図2】図1に示す半導体装置の製造工程を説明するための図である。
【図3】図2に続く製造工程を説明するための図である。
【図4】第2実施形態の第1の例における半導体装置の製造工程の一部を示す図である。
【図5】第2実施形態の第1の例におけるイオン注入の条件を説明するための図である。
【図6】第2実施形態の第2の例における半導体装置の製造工程の一部を示す図である。
【図7】第2実施形態における半導体装置の断面図である。
【図8】図7に示す半導体装置の製造工程を説明するための図である。
【図9】図8に続く製造工程を説明するための図である。
【図10】他の実施形態の第1の例としての半導体装置の断面図である。
【図11】他の実施形態の第2の例としての半導体装置の断面図である。
【図12】本発明者が検討した構造の半導体装置の断面図である。
【図13】図12に示す半導体装置の製造工程を説明するための図である。
【図14】図13に続く製造工程を説明するための図である。
【符号の説明】
1…P-型シリコン基板、2…ドレイン領域、3…ソース領域、
4…トンネル膜、5…フローティングゲート、6…層間絶縁膜、
7…コントロールゲート、8…チャネル領域、
9…パンチスルーストップ層、10…ソース側N-型領域、
11…ドレイン側N-型領域、12…N+型領域、
13、19…ゲート絶縁膜、14、20…ゲート電極、
15…フィールド絶縁膜、16…N+型領域(ソース領域)、
17…N+型領域(ドレイン領域)、18…N-型領域、21…酸化膜、
22、23…フォトレジスト、29…P+型領域、
31…P+型シリコン基板、32…N型領域(ベース領域)、
33…P+型領域(ソース領域)、34…ゲート絶縁膜、
35…ゲート電極。
Claims (3)
- 不純物濃度が1×1015cm−3以下である第1導電型の半導体基板(1)に、不揮発性半導体記憶素子と、前記不揮発性半導体記憶素子を選択する選択トランジスタと、前記選択トランジスタよりも高耐圧であって、前記半導体基板の不純物濃度にて耐圧が決定されている高耐圧トランジスタとを混載しており、
前記不揮発性半導体記憶素子は、第2導電型のソース領域(3)と、第2導電型のドレイン領域(2)と、前記ドレイン領域(2)上に形成されたトンネル膜(4)と、前記トンネル膜(4)の上に形成されたフローティングゲート(5)とを有し、
前記選択トランジスタは、第2導電型のソース領域(10)と、第2導電型のドレイン領域(11)と、前記選択トランジスタの前記ソース領域(10)と前記ドレイン領域(11)との間の領域上に形成されたゲート電極(14)とを有し、
前記高耐圧トランジスタは、第2導電型のソース領域(16)と、第2導電型のドレイン領域(17)と、前記高耐圧トランジスタの前記ドレイン領域(17)の周囲に形成された第2導電型不純物領域(18)と、前記高耐圧トランジスタの前記ソース領域(16)と前記第2導電型不純物領域(18)との間の領域上に形成されたゲート電極(20)とを有する半導体装置の製造方法であって、
前記不揮発性半導体記憶素子の前記ソース領域(3)及び前記ドレイン領域(2)と、前記選択トランジスタの前記ソース領域(10)及び前記ドレイン領域(11)よりも拡散深さが深くなるように、これらの領域よりも先に、前記高耐圧トランジスタの前記第2導電型不純物領域(18)を前記半導体基板(1)に形成しておき、
前記不揮発性半導体記憶素子の前記ソース領域(3)及び前記ドレイン領域(2)を形成するとき、フォトリソグラフィにより、前記半導体基板(1)の上にフォトレジスト(23)を形成し、前記フォトレジスト(23)のうち、前記半導体基板(1)の前記ドレイン領域(2)及び前記ソース領域(3)の形成予定領域に対向する部分を開口した後、前記フォトレジスト(23)をマスクとし、第1導電型の不純物イオンを用い、前記不純物イオンの飛程が、前記ソース領域(3)及び前記ドレイン領域(2)を形成するためのイオン注入をしたときの不純物イオンの注入飛程よりも、横方向の広がりが大きくなる注入条件にて、第1のイオン注入を行い、
前記フォトレジスト(23)を残した状態で、前記ドレイン領域(2)及び前記ソース領域(3)を形成するための第2のイオン注入を行い、
前記半導体基板(1)に注入された不純物を拡散させるための熱処理をすることで、前記半導体基板(1)の前記不揮発性半導体記憶素子の形成予定領域に、前記ソース領域(3)と、前記ドレイン領域(2)と、第1導電型であって、前記ドレイン領域(2)の前記ソース領域(3)側の側面に隣接する前記半導体基板(1)よりも不純物濃度が高い高濃度層(9)と、前記高濃度層(9)に隣接している前記半導体基板(1)と同じ不純物濃度である領域とを形成した後、
前記不揮発性半導体記憶素子の前記トンネル膜(4)と前記フローティングゲート(5)、前記選択トランジスタの前記ゲート電極(14)及び前記高耐圧トランジスタの前記ゲート電極(20)を形成し、
その後、前記選択トランジスタの前記ゲート電極(14)及び前記高耐圧トランジスタの前記ゲート電極(20)をマスクとしたイオン注入により、前記選択トランジスタの前記ソース領域(10)及び前記ドレイン領域(11)と、前記高耐圧トランジスタの前記ソース領域(16)及び前記ドレイン領域(17)とを形成することを特徴とする半導体装置の製造方法。 - 前記第1のイオン注入では、斜めイオン注入を行うことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1のイオン注入は、前記高濃度層(9)が前記ドレイン領域(2)の側面及び底面のうち、前記側面にのみ隣接して配置されるように、不純物イオンの注入飛程を設定することを特徴とする請求項2に記載の半導体装置の製造方法。
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