JP4317715B2 - 自己診断型論理回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は論理回路のテスト技術において、スキャンテスト、特に組み込み型自己テスト(Built In Self Test)を利用し、フルスキャン設計された論理回路について動的故障テストを行う、自己診断型論理回路及びその動的故障テスト方法に関する。
【0002】
【従来の技術】
論理回路の大規模化に従い、論理回路をテストするためのパタン数が増大し、テスタに格納できる限界値を超えるケースが発生している。この問題に対処する手段として、例えば、非特許文献1に記載されているような、論理回路の内部に乱数パタン発生器(RandomPattern Generater 以下RPGと略す)と多入力符号圧縮器(Multi Input SignatureRegister 以下MISRと略す)を備えた組み込み型自己診断方式(Built In Self Test 以下BISTと略す)がある。
【0003】
図14に従来のBISTの回路例を示す。LSI100は、スキャン設計された被検査回路101と、RPG300と、MISR400を備えている。被検査回路101はクロックピン801より印加されるクロック信号によって動作する。被検査回路101のフリップフロップ(以下FFと略す)群は、スキャン設計に基いたシフトレジスタ(スキャンチェイン)になっており、スキャンチェイン群102を通して、被検査回路101のFF群に、RPG300で発生したテストパタンを入力すること(以後スキャンインと呼ぶ)や、被検査回路101のFF群の論理値を取り出すこと(以後スキャンアウトと呼ぶ)ができる。FF群よりスキャンアウトした論理値はMISR400で符号化され、圧縮符号の出力ピン410より取り出すことができる。RPGとMISRは、通常、線形フィードバックシフトレジスタ(Liner Feedback Shift Register 以下LFSRと略す)で構成されており、RPGは全て0を除く全てのパタンを疑似ランダム的に発生し、MISRはLFSRのビット数をnビットとすると1/(2のn乗−1)の故障見逃し率で符号圧縮することができる。
【0004】
BISTの手順を示すと以下の通りである。LSIの内部でパタンを発生し、またLSI内部で期待値を符号化するので、テスタに入力するテストパタンのデータ量を大幅に削減することができる。
【0005】
(1)RPG300、MISR400、被検査回路101内のFF群を初期化する。
(2)RPG300で、テストパタンを発生する。
(3)テストパタンを、スキャンチェイン群102を通して被検査回路101のFF群にスキャンインする。
(4)スキャンイン終了後、被検査回路の応答結果を、テスト結果としてFF群に保持する。
(5)テスト結果をスキャンチェイン群102を通してスキャンアウトする。
【0006】
(6)スキャンアウトされたテスト結果を、MISR400に入力して圧縮する。
(7)(2)〜(5)を所定回数分実施した後、テスト結果の符号を圧縮符号出力ピン410から読み出す。
(8)読み出したテスト結果の符号と、あらかじめシミュレーションで求めておいた期待値符号とを比較し、テスト結果の合否判定を行う。
【0007】
上記のBISTの手順の特記事項として、回路構成上、手順2、3、5、6が同時に行われることを挙げておく。また、上記のBIST手順3の特記事項として、スキャンインの最後のステップで被検査回路内のFF群の全ての論理値が当該テストステップの入力パタンとなることを挙げておく。
【0008】
以後、スキャンインの最後のステップをリリースと呼び、リリース以外のスキャンインステップと区別する。また、上記のBIST手順4について、テスト結果をFFに保持する行為を、以後、キャプチャと呼ぶ。
【0009】
BISTを利用すると、上記の通りテストパタンのデータ容量を削減できるので、テストパタンを大量に入力できる。このため、BISTは単一縮退故障でモデル化できない多くの故障の検出に有利である。
【0010】
次に、論理回路の高速化について述べる。論理回路の高速化に従い、論理回路の動的故障テスト(dynamic test)が重要になっている。動的故障とは信号伝搬が既定の時間内に収まらない故障である。論理回路内で動的故障が発生すると、論理回路の速度的性能が下がる場合や、論理回路そのものが正常に動作しない場合がある。動的故障テストは、動的故障の有無を確認するためのテストであり、例えば、非特許文献2に記載のように、機能テストを実動作速度で実施する方法や、スキャンテストを実動作速度で実施する方法などが採用されている。
【0011】
ところで、MOSデバイスの論理回路は回路の論理値レベルが変化するときに電力を消費し、電源ノイズを発する特徴を持っている。BISTはLSFRで構成したRPGで擬似乱数パタンを発生し利用しているため、スキャンモード時の平均変化率が50%と高い。回路の変化率が高くなるほど消費電力が増大し、電源ノイズの影響が大きくなり、正常な回路動作を妨げる原因となる。
【0012】
この問題を解決するための従来技術として、特許文献1に記載の自己診断型論理集積回路の診断方法及び自己診断型論理集積回路がある。特許文献1に記載の手法は、BISTを利用したLSIの乱数変化率過多を解消する手法で、RPGの出力に乱数の変化率低減回路を挿入、あるいはRPGに供給するクロック信号を制御してクロックを適宜遮断することによって、被検査回路にスキャンインするテストパタンの変化率を低減し、電源ノイズを低減するものである。
【0013】
また、別の従来技術として、特許文献2に記載されたものがある。特許文献2の図4に開示された手法は、論理回路のクロック供給回路にクロック供給有無のイネーブル回路を付加し、スキャンイン動作時に供給するクロック信号を間引き、スキャンインの速度を相対的に遅くすることにより、平均消費電力と電源ノイズを低減するものである。
【特許文献1】
特開2001−174515号公報
【特許文献2】
USP6,330,681号公報
【非特許文献1】
Paul H. Bardell 他著「BUILT-IN-TEST FOR VLSI Pseudorandom Techniques」WILEY-INTERSCIENCE出版、1987年、p.38−39
【非特許文献2】
Design Wave MAGAZINE 2001年3月号 CQ出版社 p.63−64 図11)
【0014】
【発明が解決しようとする課題】
前記特許文献1、2に記載された従来技術では、BISTの電源ノイズを低減する発明であるが、いずれもスキャンモード時の対策によってテスト時全体の平均的な電源ノイズを下げることを目的としている。しかし動的故障テストでは、リリースからキャプチャに至る間の電源ノイズも低減しなければ、正常なテストを実施できない。
【0015】
前記従来技術において、リリースからキャプチャに至る間の電源ノイズの影響が動的故障テスト時顕著になるのは、クロックの間隔が短くなり、電圧降下の影響が重なることにより、より大きな電圧降下となるためである。なお論理値が変化する回路の数が多いほど電圧降下が大きくなる。
【0016】
動的故障テストは、実動作速度と同様のテストタイミングでキャプチャクロックを印加する必要があるので、原理的にクロック間隔が短く、その結果回路の論理値変化の間隔も短くなり、電源電圧降下の影響が重なり合い、より大きな電圧降下が発生し、電源ノイズが大きくなる。
【0017】
本発明の目的は、自己診断型論理回路における動的故障テストにおいて、クロックの間隔が短くひいてはリリースクロックとキャプチャクロックの時間的間隔が短いために発生する電源ノイズの影響を低減し、リリースからキャプチャに至る間の電源ノイズを低減することにある。
【0018】
【課題を解決するための手段】
本発明は、ある回路構成と、その回路構成を利用したテスト手法とからなる。まず、1つのクロック信号源を複数のクロック信号に分割し各クロック信号の伝搬の許容と遮断とを制御するクロック制御回路を用いて、供給するクロック信号によって被検査回路を複数のグループに分割する回路構成を実現する。
【0019】
すなわち、本発明は、組合せ回路と複数の記憶素子とを有し、前記記憶素子をシフトレジスタ状のスキャンチェインに構成する動作モードと前記動作モードに設定する制御信号線とを備え、一つまたは複数の相のクロック信号源が前記各記憶素子に分配され、前記クロック信号によって前記スキャンチェイン上のデータのシフト動作と前記組合せ回路からの信号値のキャプチャ動作と前記記憶素子の保持する内容の前記組合せ回路へのリリース動作とがなされる自己診断型論理回路であって、前記クロック信号源の少なくとも一つについて一つの信号源からのクロックパルスの分配先となる前記複数の記憶素子が、複数のグループに分割され、前記記憶素子の各グループ毎に設けられた前記クロック信号源からのクロックの伝播の許容と遮断とを制御する制御回路と、前記各制御回路を遮断モードに設定する前記各グループ毎の信号線とを備え、前記各制御回路は、前記モード設定によってクロックパルスの一つの伝播が遮断された後に、前記クロックパルス自体に同期して前記クロック信号源からの次のクロックパルスの伝播を許容するモードに遷移するように構成されている自己診断型論理回路に特徴がある。
【0020】
また、本発明の他の特徴によれば、上記回路構成を利用して、1回のテストステップでの動的故障テストを被検査回路の一部のグループに限定して実施し、複数回のテストステップで、被検査回路の全てに対して動的故障テストを行う。
本発明によれば、テスト1回当りの動的故障テスト対象の回路を減らすことで、電源ノイズを低減できる。
【0021】
【発明の実施の形態】
以下、図面を用いて本発明の実施例を説明する。図1は、本発明の一実施例になる自己診断型論理回路の全体構成の概念を示した図である。図1の100は自己診断機能を備えた論理集積回路(LSI)、101はスキャン設計した被検査回路、300は乱数パタン発生器(RPG)、400は多入力符号圧縮器(MISR)、102はスキャンパスである。RPG300と被検査回路とMISR400はスキャンパス102で接続されており、またMISR400の内容をLSI100の外部に出力するための圧縮符号出力ピン410を備えている。被検査回路101の内部FFは、AとB2つのグループに分割されている。800はクロック制御回路であり、クロックピン801から入力されたクロック信号をクロックA、Bの2系統に分割する。被検査回路101のグループAのFFにはクロックAが供給され、グループBのFFにはクロックBが供給される。なお、図では、被検査回路101の内部FFがA、Bの2つを交互に配置した細かいグループに分割されているように示しているが、これは発明概念をわかり易くするためであり、実際には回路構成の複雑化を避けるために被検査回路101の内部FFを適度の大きさの領域を持つA群、B群に分割する。例えば、(図2に示すように)被検査回路101の全体を4つの領域に分割し、このうち離れた2つの領域を複数のAからなるA群が占め、離れた2つの領域を複数のBからなるB群が占めるように構成する。
【0022】
以下、本実施例では被検査回路101の内部FFをA、B2つのグループに分割し、先ず、最初のテストステップでグループAに対して動的故障テストを実施すると共にグループBに対して静的故障テストを実施し、別のテストステップでグループAに対して静的故障テストを実施すると共にグループBに対して動的故障テストを実施する方式を説明する。グループAとBの順序を逆にするケースも考えられるが本質的に同じなので説明しない。
【0023】
なお、本実施例においては分割グループ数を2としたものを示しているが、3つ以上に分割しても構わない。いずれの場合でも、1つのクロック源を複数に分割して各クロック信号の伝搬と遮断とを制御するクロック制御回路を用いて、被検査回路を複数のグループに分割し、1回のテスト時の動的故障テスト対象回路を一部のグループにのみ限定して行い、複数回のテストで全てのグループの動的故障テストを行うようにすれば良い。
【0024】
図2は、図1の自己診断型論理回路100における被検査回路101とクロック制御回路800の接続関係の一部を抜粋した図である。図2において、711〜714は被検査回路内のFFを示す。FF711とFF714はグループAに属しクロックAが供給されており、FF712とFF713はグループBに属しクロックBが供給されている。FF711の前段には組合せ回路701が接続されており、またFF712の前段には組合せ回路702が接続されており、同様にFF713の前段には組合せ回路703が、FF714の前段には組合せ回路704が接続されている。
【0025】
図3にRPG300の回路構成例を示し、図4にMISR400の回路構成例を示す。
【0026】
図5により、クロック制御回路800の回路例を説明する。この図は、前述したとおり、クロック分割数が2の場合のクロック制御回路の例を示す。クロック制御回路800はクロック入力端子801とクロック出力端子であるクロックA(802)とクロックB(803)を備えている。クロックの出力を制御する制御端子として、グループAの動的故障テスト時にクロックA、Bの出力を制御するグループA動的故障テストモード信号(805)と、グループBの動的故障テスト時にクロックA、Bの出力を制御するグループB動的故障テストモード信号(806)、及びテストモード(807)とリセット信号(808)を備える。810及び811は、エッジトリガタイプのフリップフロップである。
【0027】
このクロック制御回路800の動作について、図6により説明する。図6は、クロック制御回路800の動作を説明するタイムチャートである。これらのタイムチャートには、クロック入力801と、出力クロックA(802)、クロックB(803)、グループA動的故障テストモード信号(805)、グループB動的故障テストモード信号(806)、及びテストモード(807)と、クロックタイミング(クロック821〜836)の関係が図示されている。
【0028】
図6の(1)は、グループAに対し動的故障テストを実施しグループBに対し静的故障テストを実施するためのクロック制御方式のうち、キャプチャ側のクロックタイミングをずらすことで実現するタイムチャートのキャプチャ付近を抜き出したものである。クロック823と824の間隔が動的故障テストのテストタイミングであり、クロック823と825の間隔が静的故障テストのテストタイミングである。クロック821〜823がスキャンインクロックであり、クロック824がグループAのキャプチャクロックであり、クロック825がグループBのキャプチャクロックであり、クロック826がスキャンアウトクロックである。
【0029】
クロック823でグループAとB両方のFFのスキャンインが完了し、次のクロック824によってグループAの動的故障テストのキャプチャが行われ、次のクロック825によってグループBの静的故障テストのキャプチャが行われ、次のクロック826からグループAとBのスキャンアウトが同時に開始される。
【0030】
尚、同じくキャプチャ側のクロックタイミングをずらす手法で、グループAに対して静的故障テストを実施し、グループBに対して動的故障を実施する場合には、グループA動的故障テストモード信号とグループB動的故障テストモード信号を入れ換えることで実現可能である。
【0031】
図6の(2)は、グループAに対し動的故障テストを実施し、グループBに対し静的故障テストを実施するためのクロック制御方式のうち、リリース側のクロックタイミングをずらすことで実現するタイムチャートのキャプチャ付近を抜き出したものである。クロック833と834の間隔が動的故障テストのテストタイミングであり、クロック833と835の間隔が動的故障テストのテストタイミングである。クロック831はグループAとBのスキャンインクロックであり、クロック832はグループBのスキャンインクロックであり、クロック833はグループAのスキャンインクロックであり、クロック834がグループAとBのキャプチャクロックであり、クロック835〜836がグループAとBのスキャンアウトクロックである。クロック832でグループBのスキャンインが完了し、次のクロック833でグループAのスキャンインが完了し、次のクロック834の時点でグループAの動的故障テストのキャプチャと共にグループBの静的故障テストのキャプチャが行われ、次のクロック835からグループAとBのスキャンアウトが同時に開始される。
【0032】
尚、同じくリリース側のクロックタイミングをずらす手法で、グループAに対して静的故障テストを実施しグループBに対して動的故障を実施する場合は、クロックA抑止信号とクロックB抑止信号を入れ換えることで実現可能である。
【0033】
次に、図7、図8により、動的故障テストと静的故障テストを実施する一般的な構成及び手順について説明する。
【0034】
図7に、スキャンテストによる動的故障テストを実施するための構成例を示す。500は、Multiplexed Scan(以下MUX−SCANと略す)設計された論理回路(図2の論理回路100に対応)であり、501が被検査回路(図2の組合せ回路701〜704に対応)である。ここでは簡略化のため、BUF素子を被検査回路とする。510、511は図2の組合せ回路701〜704に対応するMultiplexed Flip-Flop(以下MUX−FFと略す)であり、クロック520を印加することにより、通常データ入力かスキャンデータのいずれかを取り込む。MUX−FFの入力データの切り替えはスキャンイネーブル信号(以下SEN信号と略す)530の値によって行い、SEN信号が0のときは通常データ側を取り込み、1のときはスキャンデータ側を取り込む。以下、SEN信号が1の状態をスキャンモード、0の状態を通常モードと呼ぶ。540はスキャンインデータピン(以下SIDピンと略す)、541はスキャンアウトデータピン(以下SODピンと略す)、542はスキャンチェインである。
【0035】
スキャンモード時、SIDピンから印加したデータをスキャンチェインを通して、MUX−FF510、511へ任意の値を印加(スキャンイン)したり、MUX−FF510、511が保持した論理値をSODピンから出力する(スキャンアウト)ことができる。尚、MUX−FF510の通常データ入力は0に固定されているものとする。
【0036】
図8は、図7の構成に対応した動的故障テストのタイムチャート例である。尚、図7のMUX−FFは、時刻t0で全て0に初期化されているものとする。Tsysはテストタイミングを示す。まず時刻t0でSEN信号をスキャンモードとし、SIDピンに1を印加しながら時刻t1でクロックを印加し、MUX−FF510に1をスキャンイン(リリース)する。このときMUX−FF510のq端子に0→1の遷移が発生する(550)。次に、時刻t2でSEN信号を通常モードとしてから、時刻t3でクロックを印加し、被検査回路501の出力信号をMUX−FF511に保持する(551)。被検査回路が正常ならば、MUX−FF510で生じた0→1の遷移が、時刻t1からd1後(d1<Tsys)にMUX−FF511に到達するので、MUX−FF511の論理値は1となる(552)。 逆に被検査回路501に動的故障があると、MUX−FF510で生じた0→1の遷移が、時刻t1からd2後(d2>Tsys)にMUX−FF511に到達するので、MUX−FF511の論理値は遷移前の0となり、被検査回路が故障していることを判定できる。
【0037】
次に、本発明の一実施例におけるテスト回路について、図9〜図11で説明する。
【0038】
先ず、図9により、全てのFFを動的故障テストの対象にした場合のテスト回路の動作例を説明する。図2のRPG300よりテストパタンを発生し、FF711〜714をスキャンモードとして原クロック801を印加すると、FF711〜FF714にテストパタンがスキャンインされる。次にFF711〜714を通常モードとして原クロック801を印加すると、FFの前段の組合せ回路に応じて、FF711〜FF714がテスト結果をキャプチャする。この場合は、全てのFFのクロックが動的故障テストのタイミングで印加されている。
【0039】
次に、本発明の特徴である電源ノイズ低減手段のうち、キャプチャ側のクロックをずらす手段を適用したテスト回路の動作例について、図10で説明する。
【0040】
まず、図10の(1)は、グループAのみを動的故障テスト対象としたものである。図2のRPG300よりテストパタンを発生し、FF711〜714をスキャンモードとして原クロック801を印加すると、FF711〜FF714にテストパタンがスキャンインされる。次にFF711〜714を通常モードとし、クロック制御回路800の制御信号を制御して、クロックBのみ伝搬を抑止して原クロックを印加すると、FFの前段の組合せ回路に応じてFF711とFF714がテスト結果をキャプチャする。この時点でクロックBは抑止されているのでFF712とFF713はスキャンインされた値のまま変化しない。
【0041】
次に、FF711〜714を通常モードのまま、クロック制御回路800の制御信号を制御して、クロックAのみ伝搬を抑止して原クロックを印加すると、FFの前段の組合せ回路に応じてFF712とFF713がテスト結果をキャプチャする。この時点でクロックAは抑止されているのでFF711とFF714はキャプチャした値のまま変化しない。この場合、全4つのFF711〜714のうち、グループAの2つのFFのみ動的故障テストのタイミングでクロックが印加されている。
【0042】
このように、本発明によれば、BISTを利用した論理回路の動的故障テスト時に、全4つのFF711〜714のうち、2つのグループのFFのうちの1つグループにのみ動的故障テストのタイミングでクロックが印加され、他のグループに対するクロックは抑止されている。これにより、1度に実施する動的故障テストの対象論理が制限されるので、リリースからキャプチャに至る間の電源ノイズを低減し、動的故障テストの電源ノイズによる不具合を解消できる。
【0043】
図10の(2)はグループBのみを動的故障テスト対象としたものであるが、図10の(1)のクロックAとBの制御を逆にすることで実現可能なので、特に説明しない。
【0044】
次に、図11で、前述した電源ノイズ低減手段のうち、リリース側のクロックをずらす手段を適用した動作例について説明する。
【0045】
図11の(1)は、グループAのみを動的故障テスト対象としたものである。図2のRPG300よりテストパタンを発生し、FF711〜714をスキャンモードとし、クロック制御回路800を制御し、クロックAのみ伝搬を抑止して原クロック801を1回印加すると、FF712とFF713にテストパタンがスキャンインされる。この時点でクロックAは抑止されているのでFF711とFF714の論理値は変化しない。次に、FF711〜714をスキャンモードのまま、クロック制御回路800を制御し、クロックBの伝搬を抑止して原クロックを印加すると、RPG300がテストパタンを発生し、FF711とFF714にテストパタンがスキャンインされる。この時点でクロックBは抑止されているのでFF712とFF713の論理値はスキャンされた値のまま変化しない。
【0046】
次に、FF711〜714を通常モードとし、クロック制御回路800の制御信号を制御して、クロックA、Bの伝搬を抑止せずに原クロックを印加すると、FFの前段の組合せ回路に応じてFF711〜714がテスト結果をキャプチャする。この場合、全4つのFFのうち、グループAの2つのFFのみ動的故障テストのタイミングでクロックが印加されている。
図11の(2)は、グループBのみを動的故障テスト対象としたものであるが、図11の(1)のクロックAとBの制御を逆にすることで実現可能なので、特に説明しない。
【0047】
以上のテスト回路を使用したテスト手順の例を、図12に示す。テスト手順は大別して2つのフローに分かれる。最初のフロー1でグループAに対して動的故障テストを実施し、グループBに対して静的故障テストを実施する。次のフロー2でグループBに対して動的故障テストを実施し、グループAに対して静的故障テストを実施する。
【0048】
まず、図12のフロー1を詳細に説明する。最初のステップ1で、RPG300とMISR400と被検査回路101内のFF群を初期化する。BISTにおいては当該回路の内部論理値が不定であると、期待値を求めるシミュレーション結果が不定となるため初期化が必要である。またRPGの論理値がすべて0になると、LFSRの内部で乱数を発生できないので、RPGは0以外の値で初期化する。
【0049】
次のステップ2で、テストパタンのスキャンインとテスト結果のスキャンアウトを行う。RPGとスキャンチェイン、及びMISRが直に接続されているので、パタン発生と共にスキャンインが行われ、スキャンインと同時にスキャンアウトが行われ、スキャンアウトと共にテスト結果の符号化が行われる。
【0050】
次のステップ3で、クロック制御回路800を制御してグループAを動的故障テスト対象、グループBを静的故障テスト対象とし、被検査回路の応答結果をテスト結果としてFF群に保持する。このグループAに対し動的故障テストを実施し、グループBに対し静的故障テストを実施するためのクロック制御方式については、先に図6により説明した通りである。
【0051】
所定回数+1のテストを実施するまでステップ2、3を繰り返す。ここで所定回数に1回を加えるのは、+1回のスキャンアウトと符号化を実施しなければ、所定回数分のテスト結果を符号化できないからである。
所定回数+1のテストが終了したらステップ5で符号出力ピン410よりフロー1のテスト結果を読み出し、ステップ6であらかじめテストシミュレーションで求めた期待値符号と比較し、LSIの合否判定を行う。
【0052】
フロー2については、ステップ8で動的故障テスト対象グループをB、静的故障テスト対象グループをAとすることがフロー1と異なるだけで、内容的には同じなので特に説明しない。尚、RPG300、MISR400、被検査回路101内のFF群の初期化がフロー2に存在しないが、フロー2の最初に入れても構わない。
【0053】
上記手順により、BISTを利用した論理回路の動的故障テスト時に、1度に実施する動的故障テストの対象論理を制限することで、リリースからキャプチャに至る間の電源ノイズを低減できる。すなわち、動的故障テストの電源ノイズによる不具合を解消できる。
【0054】
ここで、図13を用いてリリースからキャプチャに至る間の電源ノイズの影響が動的故障テスト時顕著になる理由を述べる。
【0055】
図13の(1)は、論理回路の論理値変化による電源電圧波形を示したものである。クロックの印加に同期して論理回路の論理値が変化した時点から電力消費による電源電圧降下が発生し、徐々に回復していく現象が発生する(610)。
【0056】
図13の(2)は、静的故障テスト時の電源波形を示したものである。リリースクロック620の印加に伴い電源電圧降下が発生し、時間の経過とともに電圧降下が解消されていき、クロックの間隔が短い場合でも、キャプチャクロック622の印加が行われる以前に平常状態に戻る(621、623)。
【0057】
図13の(3)は、クロックの間隔が短い場合の動的故障テスト時の電源波形を示したものである。リリースクロック630の印加に伴い電圧降下が発生するところまでは静的故障テストと同じであるが(631)、電源波形が平常状態に戻る前にキャプチャクロック632の印加が行われる。クロックの間隔が短くなり、電圧降下の影響が重なることにより、より大きな電圧降下となっている(633)。なお論理値が変化する回路の数が多いほど電圧降下が大きくなる。以上のように動的故障テストは実動作速度と同様のテストタイミングでキャプチャクロックを印加する必要があるので原理的にクロック間隔が短く、その結果回路の論理値変化の間隔も短くなり、電源電圧降下の影響が重なり合い、重畳されてより大きな電圧降下が発生する。
【0058】
本発明の実施例によれば、1度に実施する動的故障テストの対象論理を制限する。すなわち、最初のステップではグループAのFF711とFF714に対し動的故障テストを実施し、グループBのFF712とFF713に対し静的故障テストを実施する。次のステップでは、動的故障テスト対象グループをB、静的故障テスト対象グループをAとする。
【0059】
このように、BISTを利用した論理回路の動的故障テスト時に、1度に実施する動的故障テストの対象論理を制限することにより、クロックの間隔が短くなっても、1度に図13の(3)に示したより大きな電圧降下(633)になる回路の数が制限され、例えば全体の1/2になり、電圧降下に伴う電源ノイズを低減できるので、リリースからキャプチャに至る間の電源ノイズを低減し、動的故障テストの電源ノイズによる不具合を解消することができる。
【0060】
次に、本発明の他の実施例を説明する。この実施例では、被検査回路101の内部FFをA、B、Cの3つのグループに分割し、先ず、最初のテストステップでグループAに対して動的故障テストを実施すると共にグループB、Cに対して静的故障テストを実施し、別のテストステップでグループA、Cに対して静的故障テストを実施すると共にグループBに対して動的故障テストを実施する。さらに、別のテストステップでグループCに対して動的故障テストを実施すると共にグループA、Bに対して静的故障テストを実施する。動的故障テスト、静的故障テストのやり方は先に述べた実施例と同じである。この例でも、1度に実施する動的故障テストの対象論理を制限することができるため、電源ノイズの影響を低減できる。
【0061】
【発明の効果】
本発明によれば、BISTを利用した論理回路の動的故障テスト時に、1度に実施する動的故障テストの対象論理を制限することにより、クロックの間隔が短い場合でも、リリースからキャプチャに至る間の電源ノイズを低減でき、動的故障テストの電源ノイズによる不具合を解消できる。
【図面の簡単な説明】
【図1】本発明の一実施例の全体構成を示す図である。
【図2】本発明の一実施例の具体例を説明する回路例を示す図である。
【図3】BIST時に用いる、乱数パタン発生器(RandomPattern Generater)の構成例を示す図である。
【図4】BIST時に用いる、多入力符号圧縮器(Multi Input SignatureRegister)の構成例を示す図である。
【図5】本発明の一実施例の具体例を説明するクロック制御回路の例である。
【図6】本発明の一実施例の具体例を説明するクロック制御回路のタイムチャートである。
【図7】スキャンテストによる動的故障テストを実施するための構成例を示す図である。
【図8】動的故障テストの動作を説明するタイムチャートである。
【図9】本発明の一実施例の動作を説明するタイムチャートである。
【図10】動的故障テストの動作を説明する回路例である。
【図11】グループAまたはグループBのみを動的故障テスト対象としたテスト回路の動作例である。
【図12】本発明の一実施例のテスト手順を示す図である。
【図13】動的故障テストの電源ノイズを説明するタイムチャートである。
【図14】従来の自己テスト(Built In Self Test)の回路例である。
【符号の説明】
100−−論理集積回路(LSI)
101−−スキャン設計された被検査回路
102−−スキャンチェイン
300−−乱数発生器(RandomPattern Generater)
400−−多入力符号圧縮器(Multi Input SignatureRegister)
410−−テスト結果の符号出力ピン
500−−小規模論理回路
501−−被検査回路
510−−Multiplexed フリップフロップ
511−−Multiplexed フリップフロップ
520−−クロックピン
530−−スキャンイネーブルピン
540−−スキャンインデータピン
541−−スキャンアウトデータピン
542−−スキャンチェイン
701〜704−−組合せ回路
711〜714−−Multiplexed フリップフロップ
800−−クロック制御回路
801〜803−−クロックピン
806〜808−−クロック制御回路の制御ピン
810〜811−−エッジトリガタイプのフリップフロップ。
Claims (1)
- 組合せ回路と複数の記憶素子とを有し、前記記憶素子をシフトレジスタ状のスキャンチェインに構成する動作モードと前記動作モードに設定する制御信号線とを備え、一つまたは複数の相のクロック信号源が前記各記憶素子に分配され、前記クロック信号によって前記スキャンチェイン上のデータのシフト動作と前記組合せ回路からの信号値のキャプチャ動作と前記記憶素子の保持する内容の前記組合せ回路へのリリース動作とがなされる自己診断型論理回路であって、
前記複数の記憶素子が、第1及び第2のグループに分割され、
前記第1及び第2のグループ毎に、前記クロック信号源からのクロックの伝播の許容と遮断とを制御する制御回路と、前記制御回路を遮断モードに設定する前記グループ毎の信号線とを備え、
前記各制御回路は、前記モード設定によって第1のクロックパルスの前記第1のグループへの伝播が遮断された後には、該第1のクロックパルス自体に同期して前記クロック信号源からの次の第2のクロックパルスの前記第1のグループへの伝播は許容し前記第2のグループへの伝播は遮断するモードに遷移し、前記モード設定によって前記第1のクロックパルスの前記第2のグループへの伝播が遮断された後には、該第1のクロックパルス自体に同期して前記クロック信号源からの次の第2のクロックパルスの前記第2のグループへの伝播は許容し前記第1のグループへの伝播は遮断するモードに遷移するように構成されている自己診断型論理回路。
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