JP4312177B2 - 液晶表示素子及びその製造方法 - Google Patents
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Description
本発明は、液晶表示素子及びその製造方法に係るもので、詳しくは、多結晶シリコン薄膜トランジスタの製造に使用されるマスクの数を減少させて製造工程を単純化し、歩留まりを向上させた液晶表示素子及びその製造方法に関するものである。
最近、情報を表示するディスプレイに関する関心が高まり、携帯可能な情報表示媒体を利用しようとする要求が高ってきており、既存の表示装置であるブラウン管（Cathode Ray Tube；ＣＲＴ）を代替する軽量の薄膜型平板表示装置（Flat Panel Display；ＦＰＤ）に対する研究及び商業化が重点的に行われている。特に、このような平板表示装置のうち液晶表示装置（Liquid Crystal Display；ＬＣＤ）は、液晶の光学的異方性を利用してイメージを表現する装置であって、解像度とカラー表示及び画質などに優れていて、ノートパソコンやデスクトップのモニター等に活発に適用されている。
また、前記液晶表示装置は、その構成を大別すると、第１基板であるカラーフィルター（color filter）基板と、第２基板のアレイ（array）基板、及び前記カラーフィルター基板と前記アレイ基板との間に形成された液晶層（liquid crystallayer）から構成される。
ここで、前記液晶表示装置のスイッチング素子としては、一般的に薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）を使用し、該薄膜トランジスタのチャンネル層としては、非晶質シリコン（amorphous silicon）薄膜又は多結晶シリコン（polycrystalline silicon）薄膜を使用する。
一方、前記液晶表示装置の製造工程は、基本的に薄膜トランジスタを包含する液晶表示素子の製作に複数のマスク工程（即ち、フォトリソグラフィ（photolithography）工程）を必要とするため、生産性の面で前記マスク工程の数を減らす方法が要求されている。
以下、図７を参照して、従来の液晶表示素子の構造に対して詳細に説明する。
図７は、従来の液晶表示装置のアレイ基板の一部を示した平面図であって、実際の液晶表示素子においては、Ｎ個のゲートラインとＭ個のデータラインとが交差してＭ×Ｎ個の画素が存在するが、説明を簡単にするために、図面には一つのみの画素を示した。
図７は、従来の液晶表示装置のアレイ基板の一部を示した平面図であって、実際の液晶表示素子においては、Ｎ個のゲートラインとＭ個のデータラインとが交差してＭ×Ｎ個の画素が存在するが、説明を簡単にするために、図面には一つのみの画素を示した。
図面に示すように、前記アレイ基板１０には、該基板１０上に縦横に配列されて画素領域を定義するゲートライン１６とデータライン１７が形成されている。また、該ゲートライン１６とデータライン１７との交差領域には、スイッチング素子である薄膜トランジスタが形成されていて、前記各画素領域には、画素電極１８が形成されている。
ここで、前記薄膜トランジスタは、前記ゲートライン１６に連結されたゲート電極２１、データライン１７に連結されたソース電極２２、及び画素電極１８に連結されたドレイン電極２３から構成される。
また、前記薄膜トランジスタは、前記ゲート電極２１とソース／ドレイン電極２２、２３の絶縁のための第１絶縁膜（図示せず）と第２絶縁膜（図示せず）及び前記ゲート電極２１に供給されるゲート電圧により前記ソース電極２２とドレイン電極２３間に伝導チャンネル（conductive channel）を形成するアクティブパターン２４とを包含して構成される。
ここで、前記ソース電極２２は、前記第１絶縁膜及び第２絶縁膜に形成された第１コンタクトホール４０Ａを通じて前記アクティブパターン２４のソース領域と電気的に接続され、前記ドレイン電極２３は、前記アクティブパターン２４のドレイン領域と電気的に接続されるようになる。また、前記ドレイン電極２３上には、第２コンタクトホール４０Ｂが形成された第３絶縁膜（図示せず）があって、前記第２コンタクトホール４０Ｂを通じて前記ドレイン電極２３と画素電極１８とが電気的に接続されるようになる。
以下、図８Ａ乃至図８Ｆを参照して前記のように構成された液晶表示素子の製造工程について説明する。
図８Ａ乃至図８Ｆは、図７に示す液晶表示素子のI−I'線に係る製造工程を順次示す断面図であって、図示されている薄膜トランジスタは、チャンネル層として多結晶シリコンを利用した多結晶シリコン薄膜トランジスタを示している。
図８Ａ乃至図８Ｆは、図７に示す液晶表示素子のI−I'線に係る製造工程を順次示す断面図であって、図示されている薄膜トランジスタは、チャンネル層として多結晶シリコンを利用した多結晶シリコン薄膜トランジスタを示している。
図８Ａに示すように、基板１０上にフォトリソグラフィ工程（第１マスク工程）を利用して多結晶シリコン薄膜から成るアクティブパターン２４を形成する。
次いで、図８Ｂに示すように、前記アクティブパターン２４が形成された基板１０の前面に順次第１絶縁膜１５Ａと導電性金属物質を蒸着した後、フォトリソグラフィ工程（第２マスク工程）を利用して前記導電性金属物質を選択的にパターニングすることで、アクティブパターン２４上に第１絶縁膜１５Ａが介在されたゲート電極２１を形成する。
次いで、前記ゲート電極２１をマスクとして前記アクティブパターン２４の所定領域に高濃度の不純物イオンを注入してｐ＋又はｎ＋のソース／ドレイン領域２４Ａ、２４Ｂを形成する。該ソース／ドレイン領域２４Ａ、２４Ｂは、後述するソース／ドレイン電極とのオーム−コンタクト（ohnmic contact）のために形成する。
次いで、図８Ｃに示すように、前記ゲート電極２１が形成された基板１０の前面に第２絶縁膜１５Ｂを蒸着した後、フォトリソグラフィ工程（第３マスク工程）を通じて前記第１絶縁膜１５Ａと第２絶縁膜１５Ｂの一部領域を除去して前記ソース／ドレイン領域２４Ａ、２４Ｂの一部を露出させる第１コンタクトホール４０Ａを形成する。
次いで、図８Ｄに示すように、導電性金属物質を前記基板１０の前面に蒸着した後、フォトリソグラフィ工程（第４マスク工程）を利用してパターニングすることで、前記第１コンタクトホール４０Ａを通じてソース領域２４Ａと連結されるソース電極２２及びドレイン領域２４Ｂと連結されるドレイン電極２３を形成する。ここで、前記ソース電極２２を構成する導電性金属層の一部は、一方向に延長されてデータライン１７を構成するようになる。
次いで、図８Ｅに示すように、前記基板１０の前面に第３絶縁膜１５Ｃを蒸着した後、フォトリソグラフィ工程（第５マスク工程）を利用して前記ドレイン電極２３の一部を露出させる第２コンタクトホール４０Ｂを形成する。
最後に、図８Ｆに示したように、前記第３絶縁膜１５Ｃが形成された前記基板１０の前面に透明な導電性金属物質を蒸着した後、フォトリソグラフィ工程（第６マスク工程）を利用してパターニングすることで、前記第２コンタクトホール４０Ｂを通じてドレイン電極２３と連結される画素電極１８を形成する。
前述したように、多結晶シリコン薄膜トランジスタを包含する液晶表示素子の製造には、アクティブパターン、ゲート電極、第１コンタクトホール、ソース／ドレイン電極、第２コンタクトホール及び画素電極等をパターニングするのに合計６回のフォトリソグラフィ工程を必要とする。
しかしながら、このような従来のフォトリソグラフィ工程は、マスクに描かれたパターンを薄膜が蒸着された基板上に転写させて所望のパターンを形成する一連の工程であって、感光液の塗布、露光、現像工程等の複数の工程から成る。その結果、複数のフォトリソグラフィ工程は、生産性を低下させ、形成された薄膜トランジスタに欠陥が発生する確率が高くなるという問題があった。
特に、パターンを形成するために設計されたマスクは、非常に高価で、工程に適用されるマスクの数が増加すると、液晶表示素子の製造コストが比例して上昇するという問題があった。
本発明は、このような問題を解決するためになされたもので、ゲート電極とゲートライン及び画素電極を同時に形成することで、薄膜トランジスタの製造に使用されるマスクの数を減少させた液晶表示素子及びその製造方法を提供することを目的とする。
また、本発明は、ソース／ドレイン電極のパターニング時に画素電極を露出させるゲートメタル除去工程を同時に行うことで、前記画素電極の縁におけるアンダーカットによるドレイン電極の断線不良を防止する液晶表示素子及びその製造方法を提供することを目的とする。
このような目的を達成するために、本発明に係る液晶表示素子の製造方法においては、 第１基板と第２基板を提供する段階と、
前記第１基板上にソース領域とドレイン領域及びチャンネル領域を有したアクティブ層を形成する段階と、
前記アクティブ層上に第１絶縁膜を形成する段階と、
前記第１絶縁膜上に第１導電膜と第２導電膜を形成する段階と、
前記第１導電膜と第２導電膜をパターニングして前記第１絶縁膜上にゲート電極とゲートラインと画素電極及び前記画素電極上部に残る前記第２導電膜を形成した画素電極パターンを形成する段階と、
ゲート電極とゲートライン及び画素電極を有する前記第１基板上に第２絶縁膜を形成する段階と、
前記第１絶縁膜と第２絶縁膜の一部領域を除去してソース／ドレイン領域の一部を露出させるコンタクトホールを形成し、画素領域の上部の前記第２絶縁膜を除去して前記画素電極パターンの表面を露出させる段階と、
前記第２絶縁膜上に前記画素電極パターンと電気的に接続される第３導電膜を形成する段階と、
前記第３導電膜をパターニングして前記コンタクトホールを通じてソース／ドレイン領域と電気的に接続されるソース／ドレイン電極を形成する段階と、
前記画素電極の縁の前記上部以外の前記画素電極パターンを除去することにより前記画素電極の前記表面を露出させるて導電膜パターンを形成する段階と、前記第１基板と第２基板間に液晶層を形成する段階とを含むことを特徴とする。
前記第１基板上にソース領域とドレイン領域及びチャンネル領域を有したアクティブ層を形成する段階と、
前記アクティブ層上に第１絶縁膜を形成する段階と、
前記第１絶縁膜上に第１導電膜と第２導電膜を形成する段階と、
前記第１導電膜と第２導電膜をパターニングして前記第１絶縁膜上にゲート電極とゲートラインと画素電極及び前記画素電極上部に残る前記第２導電膜を形成した画素電極パターンを形成する段階と、
ゲート電極とゲートライン及び画素電極を有する前記第１基板上に第２絶縁膜を形成する段階と、
前記第１絶縁膜と第２絶縁膜の一部領域を除去してソース／ドレイン領域の一部を露出させるコンタクトホールを形成し、画素領域の上部の前記第２絶縁膜を除去して前記画素電極パターンの表面を露出させる段階と、
前記第２絶縁膜上に前記画素電極パターンと電気的に接続される第３導電膜を形成する段階と、
前記第３導電膜をパターニングして前記コンタクトホールを通じてソース／ドレイン領域と電気的に接続されるソース／ドレイン電極を形成する段階と、
前記画素電極の縁の前記上部以外の前記画素電極パターンを除去することにより前記画素電極の前記表面を露出させるて導電膜パターンを形成する段階と、前記第１基板と第２基板間に液晶層を形成する段階とを含むことを特徴とする。
また、本発明に係る液晶表示素子は、第１基板と第２基板と、前記第１基板上に形成されたアクティブ層と、前記アクティブ層上に形成された第１絶縁膜と、前記第１絶縁膜上に形成されて、第１導電膜と第２導電膜から成るゲート電極とゲートライン及び第１導電膜から成る画素電極と、前記ゲート電極とゲートライン及び画素電極が形成された前記第１基板２１０上に形成されて、コンタクトホールを持つ第２絶縁膜と、前記絶縁膜上に形成されて、前記コンタクトホールを通じてソース領域と接続されるソース電極及びドレイン領域と接続されるドレイン電極と、前記第１基板と第２基板間に形成された液晶層とを包含し、前記画素電極の上部縁に前記第２導電膜から成る導電膜パターンが残ることを特徴とする。
本発明に係る液晶表示素子及びその製造方法においては、ゲート電極と画素電極とを同時にパターニングすることで、薄膜トランジスタの製造に使用されるマスクの数を減らし、製造工程及びコストを節減し得るという効果がある。
また、本発明は、４マスク構造の液晶表示素子の製造において、画素電極領域のオープン時に発生するドレイン電極の断線不良の問題を解決することで、収率を向上し得るという効果がある。
以下、本発明に係る液晶表示素子及びその製造方法の好ましい実施の形態について図面を用いて説明する。
図１は、本発明の第１の実施の形態に係る液晶表示装置のアレイ基板の一部を示す平面図で、特に、薄膜トランジスタを包含する一つの画素を示している。
実際の液晶表示素子においては、Ｎ個のゲートラインとＭ個のデータラインとが交差してＭ×Ｎ個の画素が存在するが、説明を簡単にするために、図面には一つのみの画素を示した。
ここで、本実施の形態においては、チャンネル層として多結晶シリコン薄膜を利用した多結晶シリコン薄膜トランジスタの例を挙げて説明しているが、本発明がこれに限定されず、薄膜トランジスタのチャンネル層として非晶質シリコン薄膜を利用することもできる。
図１は、本発明の第１の実施の形態に係る液晶表示装置のアレイ基板の一部を示す平面図で、特に、薄膜トランジスタを包含する一つの画素を示している。
実際の液晶表示素子においては、Ｎ個のゲートラインとＭ個のデータラインとが交差してＭ×Ｎ個の画素が存在するが、説明を簡単にするために、図面には一つのみの画素を示した。
ここで、本実施の形態においては、チャンネル層として多結晶シリコン薄膜を利用した多結晶シリコン薄膜トランジスタの例を挙げて説明しているが、本発明がこれに限定されず、薄膜トランジスタのチャンネル層として非晶質シリコン薄膜を利用することもできる。
図面に示すように、アレイ基板１１０には、該基板１１０上に縦横に配列され、画素領域を定義するゲートライン１１６とデータライン１１７が形成されている。また、前記ゲートライン１１６とデータライン１１７との交差領域には、スイッチング素子である薄膜トランジスタが形成されていて、前記画素領域の内部には、前記薄膜トランジスタに連結されて、カラーフィルター基板（図示せず）の共通電極と共に液晶（図示せず）を駆動させる画素電極１５０Ｂが形成されている。
また、前記薄膜トランジスタは、前記ゲートライン１１６に連結されたゲート電極１２１、データライン１１７に連結されたソース電極１２２及び画素電極１５０Ｂに連結されたドレイン電極１２３から構成されている。また、前記薄膜トランジスタは、前記ゲート電極１２１とソース／ドレイン電極１２２、１２３の絶縁のための第１絶縁膜（図示せず）と第２絶縁膜（図示せず）及び前記ゲート電極１２１に供給されるゲート電圧により前記ソース電極１２２とドレイン電極１２３間に伝導チャンネルを形成するアクティブパターン１２４とを包含して構成される。
ここで、前記ソース電極１２２の一部は、前記第１絶縁膜と第２絶縁膜に形成されたコンタクトホール１４０を通じて前記アクティブパターン１２４のソース領域と電気的に接続され、前記ドレイン電極１２３の一部は、前記アクティブパターン１２４のドレイン領域と電気的に接続されるようになる。
また、前記ソース電極１２２の他の一部は、前記データライン１１７に連結されて該データライン１１７の一部を構成し、前記ドレイン電極１２３の他の一部は、画素領域の方に延長されて、前記画素電極１５０Ｂに電気的に接続されるようになる。
ここで、前記画素電極１５０Ｂの縁には、ゲートメタル（即ち、ゲート電極１２１とゲートライン１１６を構成する導電性物質）から成る導電膜パターン１６０Ｂ'が残っていて、前記画素電極１５０Ｂは、前記ゲート電極１２１及びゲートライン１１６と同時に同一層に形成することで、薄膜トランジスタの製作に使用されるマスクの数を減少させ得る。
以下、液晶表示素子の製造工程を通して詳細に説明する。
図２Ａ乃至図２Ｄは、図１に示される液晶表示素子のIII−III'線に係る製造工程を順次示す断面図である。
図２Ａに示すように、ガラスのような透明な絶縁物質から成る基板１１０上にフォトリソグラフィ工程（第１マスク工程）を利用してシリコン層から成るアクティブパターン１２４を形成する。
図２Ａ乃至図２Ｄは、図１に示される液晶表示素子のIII−III'線に係る製造工程を順次示す断面図である。
図２Ａに示すように、ガラスのような透明な絶縁物質から成る基板１１０上にフォトリソグラフィ工程（第１マスク工程）を利用してシリコン層から成るアクティブパターン１２４を形成する。
ここで、前記基板１１０上にシリコン酸化膜（ＳｉＯ２）から構成されるバッファ層（buffer layer）を形成した後、該バッファ層上にアクティブパターン１２４を形成することもできる。また、前記バッファ層は、ガラス基板１１０の内部に存在するナトリウム（natrium；Ｎａ）等の不純物が工程の途中で上部層に侵入することを遮断する役割をする。
また、前記シリコン層は、非晶質シリコン薄膜又は結晶化されたシリコン薄膜により形成し得るが、本実施の形態においては、結晶化された多結晶シリコン薄膜を利用して薄膜トランジスタを構成した場合の例を挙げている。ここで、多結晶シリコン薄膜は、基板上に非晶質シリコン薄膜を蒸着した後、多様な結晶化方式を利用して形成することができ、これに対して説明すると、次のとおりである。
先ず、非晶質シリコン薄膜は、多様な方法により蒸着して形成することができ、前記非晶質シリコン薄膜を蒸着する代表的な方法としては、低圧化学気相蒸着（Low Pressure Chemical Vapor Deposition；ＬＰＣＶＤ）方法とプラズマ化学気相蒸着（Plasma Enhanced Chemical Vapor Deposition；ＰＥＣＶＤ）方法がある。
次いで、前記非晶質シリコン薄膜の内部に存在する水素原子を除去するための脱水素化（dehydrogenation）工程を進行した後、結晶化を実施する。ここで、非晶質シリコン薄膜を結晶化する方法としては、非晶質シリコン薄膜を高温窯炉（furnace）で熱処理する固相結晶化（Solid Phase Crystallization；ＳＰＣ）方法とレーザーを利用するエキシマーレーザーアニ−リング（Eximer Laser Annealing；ＥＬＡ）方法がある。
一方、前記レーザー結晶化としては、パルス（pulse）状のレーザーを利用したエキシマーレーザーアニーリング方法が主に利用されるが、近来では、グレイン（grain）を水平方向に成長させて結晶化の特性を画期的に向上させた逐次的横方向結晶化（Sequential Lateral Solidification；ＳＬＳ）方法が研究されている。
前記逐次的横方向結晶化は、グレインが液相（liquid phase）シリコンと固相（solid phase）シリコンの境界面において、該境界面に対して垂直方向に成長するという事実を利用した方法であって、レーザーエネルギーの大きさとレーザービームの照射範囲を適切に調節してグレインを所定の長さだけ側面成長させることで、シリコングレインの大きさを向上し得る結晶化方法である。
次いで、図２Ｂ及び図２Ｃは、第１の実施の形態によってゲート電極とゲートライン及び画素電極を同時に形成する過程を示していて、これを図３Ａ乃至図３Ｄを参照して詳細に説明する。
図３Ａに示すように、アクティブパターン１２４が形成されている前記基板１１０の前面にゲート絶縁膜の第１絶縁膜１１５Ａと第１導電膜１５０及び第２導電膜１６０を順次形成する。
ここで、前記第１導電膜１５０は、画素電極を構成するためのインジウム−スズ−オキサイド（Indium Tin Oxide；ＩＴＯ）又はインジウム−亜鉛−オキサイド（Indium Zinc Oxide；ＩＺＯ）等のような透過率に優れた透明導電性物質を使用し、前記第２導電膜１６０は、ゲート電極とゲートラインを構成するためのアルミニウム（aluminium；Ａｌ）、アルミニウム合金（Al alloy）、タングステン（tungsten；Ｗ）、銅（copper；Ｃｕ）、クロム（chromium；Ｃｒ）、モリブデン（molybdenum；Ｍｏ）等のような低抵の不透明導電性物質を使用することができる。
次いで、図３Ｂ（又は図２Ｂ）に示すように、フォトリソグラフィ工程（第２マスク工程）を利用して前記第２導電膜１６０と第１導電膜１５０を選択的にパターニングすることで、前記ゲート電極１２１とゲートライン１１６及び画素電極１５０Ｂを形成する。
ここで、前記ゲート電極１２１は、透明な第１導電膜から成る第１ゲート電極パターン１５０Ａと不透明な第２導電膜から成る第２ゲート電極パターン１６０Ａから構成され、透明な第１導電膜から成る画素電極１５０Ｂの上部には、前記画素電極１５０Ｂと同様の形態の不透明な第２導電膜から成る画素電極パターン１６０Ｂが残るようになる。
次いで、前記ゲート電極１２１をマスクとして前記アクティブパターン１２４の所定領域に不純物イオンを注入して抵抗性接触層（ohmic contact layer）であるソース領域１２４Ａとドレイン領域１２４Ｂを形成する。ここで、前記ゲート電極１２１は、前記アクティブパターン１２４のチャンネル領域１２４Ｃにドーパント（dopant）が侵入することを防止するイオン−ストッパー（ion stopper）の役割をするようになる。
また、前記アクティブパターン１２４の電気的な特性は、注入されるドーパントの種類によって変わるようになり、該注入されるドーパントがホウ素Ｂ等の３族元素に該当すると、Ｐ−タイプ薄膜トランジスタに、リン（Ｐ）等の５族元素に該当すると、Ｎ−タイプ薄膜トランジスタに動作するようになる。
ここで、前記イオンの注入工程後に注入されたドーパントを活性化する工程を行うこともできる。
ここで、前記イオンの注入工程後に注入されたドーパントを活性化する工程を行うこともできる。
次いで、図３Ｃに示すように、前記ゲート電極１２１とゲートライン１１６及び画素電極１５０Ｂが形成された基板１１０の前面に第２絶縁膜１１５Ｂを蒸着した後、フォトレジスト（photoresist）のような感光性物質から成る感光膜１７０を形成する。
また、前記第２絶縁膜１１５Ｂは、高開口率のためのベンゾシクロブテン（Benzocyclobutene；ＢＣＢ）又はアクリル系樹脂（resin）のような透明有機絶縁物質に形成することができる。
また、前記第２絶縁膜１１５Ｂは、高開口率のためのベンゾシクロブテン（Benzocyclobutene；ＢＣＢ）又はアクリル系樹脂（resin）のような透明有機絶縁物質に形成することができる。
次いで、図３Ｄに示すように、フォトリソグラフィ工程（第３マスク工程）を通じて前記感光膜１７０に光を選択的に照射した後、露光された感光膜１７０を現像することで、コンタクトホール領域及び画素電極領域をオープン（open）させるための所定の感光膜パターン１７０'を形成する。
次いで、該感光膜パターン１７０'をマスクとして下部の第２絶縁膜１１５Ｂと第１絶縁膜１１５Ａの一部領域を除去して前記アクティブパターン１２４のソース／ドレイン領域１２４Ａ、１２４Ｂの一部を露出させる一対のコンタクトホール１４０を形成すると同時に、画素電極領域の第２絶縁膜１１５Ｂと第２導電膜から成る画素電極パターン１６０Ｂを除去して透明な導電性物質の第１導電膜から成る画素電極１５０Ｂの表面を露出させる。
ここで、フォトリソグラフィ装備とマスクの整列マージンを考慮すると、前記画素電極１５０Ｂの所定距離の内側に画素電極領域がオープンされるようになり、前記画素電極１５０Ｂの縁の上部に第２導電膜から成る第２導電膜パターン１６０Ｂ'が残るようになる。
このように前記画素電極１５０Ｂの上部に残る画素電極パターン１６０Ｂは、別途のマスクを使用して除去することではなく、前記コンタクトホール１４０の形成時に画素電極領域も同時にオープンされるようにパターニングされた第２絶縁膜１１５Ｂパターン（又は、感光膜パターン１７０'）を利用して除去するようになるが、この場合、前記画素電極パターン１６０Ｂの第２導電膜が過蝕刻されるようになり、前記画素電極１５０Ｂの縁の上部の前記第２絶縁膜１１５Ｂと第２導電膜パターン１６０Ｂ'の境界にアンダーカット（undercut）が発生するようになる。
次いで、図２Ｃに示すように、前記感光膜パターン１７０を除去すると、２回のフォトリソグラフィ工程を経て前記ゲート電極１２１とゲートライン１１６及び画素電極１５０Ｂが形成されるようになる。
そして、図２Ｄに示すように、前記基板１１０の前面に第３導電膜を蒸着した後、フォトリソグラフィ工程（第４マスク工程）を利用してパターニングすることで、前記コンタクトホール１４０を通じてソース領域１２４Ａと連結されるソース電極１２２及びドレイン領域１２４Ｂと連結されるドレイン電極１２３を形成する。
ここで、前記ソース電極１２２の一部は、一方向に延長されて前記データライン１１７を構成し、前記ドレイン電極１２３の一部は、画素領域の方に延長されて画素電極１５０Ｂと連結されるようになる。
このように前記第１の実施の形態に係る液晶表示素子の製造工程は、ゲート電極とゲートライン及び画素電極を同時にパターニングしてコンタクトホールの形成工程を一つ減らすことで、一般的な製造工程に比べて２回のマスク工程を減らすことができる。その結果、製造工程の単純化による収率の増加及び製造コストを低減し得る等の効果を呈する。
しかしながら、図示するように、前記画素電極１５０Ｂの縁の上部に形成された第２導電膜パターン１６０Ｂ'のアンダーカットにより前記ドレイン電極１２３が画素電極１５０Ｂと連結されない断線Ｄ不良が発生するようになる。
従って、画素電極領域をオープンさせる第２導電膜の蝕刻を後工程であるソース／ドレイン電極を形成する過程で行うことで、前述した第２導電膜パターンのアンダーカットによるドレイン電極の断線不良を防止できるようになるが、これに対し、以下、第２の実施の形態を通して詳細に説明する。
図４Ａ乃至図４Ｄは、本発明の第２の実施の形態に係る液晶表示素子の製造工程を順次示す断面図であり、図５Ａ乃至図５Ｄは、前記第２の実施の形態に係る液晶表示素子の製造工程を順次示す平面図である。
ここで、本実施の形態の液晶表示素子の製造工程は、画素電極領域の第２絶縁膜と該第２導電膜を蝕刻する時に発生する第２導電膜パターンのアンダーカットによるドレイン電極の断線不良を防止するために、工程の順序を変えて行うことを除いては第１の実施の形態の液晶表示素子の製造工程と同様の構成からなっている。
ここで、本実施の形態の液晶表示素子の製造工程は、画素電極領域の第２絶縁膜と該第２導電膜を蝕刻する時に発生する第２導電膜パターンのアンダーカットによるドレイン電極の断線不良を防止するために、工程の順序を変えて行うことを除いては第１の実施の形態の液晶表示素子の製造工程と同様の構成からなっている。
図４Ａ及び図５Ａに示すように、ガラスのような透明な絶縁物質から成る基板２１０上にフォトリソグラフィ工程（第１マスク工程）を利用してシリコン層から成るアクティブパターン２２４を形成する。
次いで、図４Ｂ及び図５Ｂに示すように、前記基板２１０の前面に順序どおり第１絶縁膜２１５Ａと第１導電膜及び第２導電膜を形成する。
次いで、フォトリソグラフィ工程（第２マスク工程）を利用して前記第２導電膜と第１導電膜を選択的にパターニングすることで、ゲート電極２２１とゲートライン２１６及び画素電極２５０Ｂを同時に形成する。
ここで、前記ゲート電極２２１は、透明な第１導電膜から成る第１ゲート電極パターン２５０Ａと不透明な第２導電膜から成る第２ゲート電極パターン２６０Ａから構成されて、透明な第１導電膜から成る画素電極２５０Ｂの上部には、前記画素電極２５０Ｂと同様の形態の不透明な第２導電膜から成る画素電極パターン２６０Ｂが残るようになる。
次いで、前記ゲート電極２２１をマスクとして前記アクティブパターン２２４の所定領域に不純物イオンを注入して抵抗性接触層であるソース領域２２４Ａとドレイン領域２２４Ｂを形成する。
前述した第１の実施の形態に係る第２導電膜パターンのアンダーカットによるドレイン電極の断線を防止するために、本実施の形態においては、画素電極領域をオープンさせる第２導電膜の蝕刻を後工程であるソース／ドレイン電極を形成する過程で行うようになるが、これに対し、図４Ｃ及び図４Ｄに示した後続工程を通して詳細に説明する。
図４Ｃ及び図５Ｃに示すように、前記ゲート電極２２１とゲートライン及び画素電極２５０Ｂが形成された基板２１０の前面に第２絶縁膜２１５Ｂを蒸着した後、フォトリソグラフィ工程（第３マスク工程）を通じて前記第２絶縁膜２１５Ｂをパターニングしてソース／ドレイン領域２２４Ａ、２２４Ｂにコンタクトホール２４０を形成すると同時に、画素電極領域をオープンさせる。ここで、本実施の形態においては、前記画素電極領域の第２絶縁膜２１５Ｂのみを除去して第２導電膜から成る画素電極パターン２６０Ｂが画素電極２５０Ｂの上部に残るようにする。
以下、図６Ａ乃至図６Ｄを通じて前述した第３マスク工程に対し、詳細に説明する。
先ず、図６Ａに示すように、第２絶縁膜２１５Ｂが形成されている基板２１０の前面にフォトレジストのような感光性物質から成る第１感光膜２７０を形成する。
先ず、図６Ａに示すように、第２絶縁膜２１５Ｂが形成されている基板２１０の前面にフォトレジストのような感光性物質から成る第１感光膜２７０を形成する。
次いで、図６Ｂに示すように、前記第１感光膜２７０に光を選択的に照射した後、露光された第１感光膜２７０を現像することで、コンタクトホール領域及び画素電極領域をオープンさせるための所定の第１感光膜パターン２７０'を形成する。
次いで、該第１感光膜パターン２７０'をマスクとして下部の第２絶縁膜２１５Ｂと第１絶縁膜２１５Ａの一部領域を除去して前記アクティブパターン２２４のソース／ドレイン領域２２４Ａ、２２４Ｂの一部を露出させる一対のコンタクトホール２４０を形成すると同時に、画素電極領域の第２絶縁膜２１５Ｂを除去して第２導電膜から成る画素電極パターン２６０Ｂの表面が露出されるようにする。
次いで、図６Ｃに示すように、前記基板２１０の前面に第３導電膜２８０を蒸着した後、ソース／ドレイン電極をパターニングするための第２感光膜３７０を形成する。
ここで、画素電極領域の画素電極パターン２５０Ｂの上部には、直接的に前記第３導電膜２８０が蒸着されて前記画素電極パターン２５０Ｂと電気的に接続され、後述する蝕刻工程を通じて前記第３導電膜２８０と画素電極パターン２５０Ｂの一部が除去されても第１の実施の形態のようなドレイン電極の断線不良が発生しなくなる。
次いで、フォトリソグラフィ工程（第４マスク工程）を通じて前記第２感光膜３７０に光を選択的に照射した後、露光された第２感光膜３７０を現像することで、図６Ｄに示すように、ソース／ドレイン電極領域を定義して画素電極領域の画素電極パターン２６０Ｂを除去するための所定の第２感光膜パターン３７０'を形成する。
前記第２感光膜パターン３７０'をマスクとして下部の第３導電膜２８０の一部領域を除去し、前記コンタクトホール２４０を通じてソース領域２２４Ａと連結されるソース電極２２２及びドレイン領域２２４Ｂと連結されるドレイン電極２２３を形成すると同時に、画素電極領域の画素電極パターン２６０Ｂを除去して透明な第１導電膜から成る画素電極２５０Ｂの表面が露出されるようにする。
ここで、１回の蝕刻工程により前記ソース／ドレイン電極２２２、２２３を構成する第３導電膜と画素電極パターン２６０Ｂを構成する第２導電膜を同時に蝕刻するために、前記第２導電膜と第３導電膜は、同様の導電性金属物質に形成することができる。
また、前記画素電極領域の画素電極パターン２６０Ｂは、前述した第１の実施の形態と同様の理由によって前記画素電極２５０Ｂの縁の上部に蝕刻されない状態で残って第２導電膜パターン２６０Ｂ'を形成するようになる。
前述した本実施の形態のように、前記画素電極２５０Ｂの上部に残る第２導電膜から成る画素電極パターン２６０Ｂの除去をソース／ドレイン電極２２２、２２３の形成時に共に行うようになると、前記第２導電膜の過蝕刻による第２導電膜パターン２６０Ｂ'の境界にアンダーカットが発生しても、前述したように、前記ドレイン電極２２３と前記第２導電膜パターン２６０Ｂ'とが連結された状態であるため、前記第１の実施の形態のようなドレイン電極２２３の断線不良が防止されるようになる。
次いで、図４Ｄ及び図５Ｄに示すように、前記第２感光膜パターン３７０'を除去すると、前記ゲート電極２２１とソース／ドレイン電極２２２、２２３及び画素電極２５０Ｂが形成されるようになる。
ここで、前記ソース電極２２２の一部は、一方向に延長されてデータライン２１７を構成し、前記ドレイン電極２２３の一部は、画素領域の方に延長されて画素電極２５０Ｂと連結されるようになる。
１１０：アレイ基板
１１６：ゲートライン
１１７：データライン
１５０Ｂ ：画素電極
１２１：ゲート電極
１２２：ソース電極
１２２、１２３：ソース／ドレイン電極
１１６：ゲートライン
１１７：データライン
１５０Ｂ ：画素電極
１２１：ゲート電極
１２２：ソース電極
１２２、１２３：ソース／ドレイン電極
Claims (19)
- 第１基板と第２基板を提供する段階と、
前記第１基板上にソース領域とドレイン領域及びチャンネル領域を有したアクティブ層を形成する段階と、
前記アクティブ層上に第１絶縁膜を形成する段階と、
前記第１絶縁膜上に第１導電膜と第２導電膜を形成する段階と、
前記第１導電膜と第２導電膜をパターニングして前記第１絶縁膜上にゲート電極とゲートラインと画素電極及び前記画素電極上部に残る前記第２導電膜を形成した画素電極パターンを形成する段階と、
ゲート電極とゲートライン及び画素電極を有する前記第１基板上に第２絶縁膜を形成する段階と、
前記第１絶縁膜と第２絶縁膜の一部領域を除去してソース／ドレイン領域の一部を露出させるコンタクトホールを形成し、画素領域の上部の前記第２絶縁膜を除去して前記画素電極パターンの表面を露出させる段階と、
前記第２絶縁膜上に前記画素電極パターンと電気的に接続される第３導電膜を形成する段階と、
前記第３導電膜をパターニングして前記コンタクトホールを通じてソース／ドレイン領域と電気的に接続されるソース／ドレイン電極を形成する段階と、
前記画素電極の縁の前記上部以外の前記画素電極パターンを除去することにより前記画素電極の前記表面を露出させて導電膜パターンを形成する段階と、
前記第１基板と第２基板間に液晶層を形成する段階と
を含むことを特徴とする液晶表示素子の製造方法。 - 前記アクティブ層は、シリコン層により形成される
ことを特徴とする請求項１記載の液晶表示素子の製造方法。 - 前記シリコン層は、結晶化されたシリコン薄膜により形成される
ことを特徴とする請求項２記載の液晶表示素子の製造方法。 - 前記第１導電膜と第２導電膜をパターニングして該第１導電膜と第２導電膜の二重層から成るゲート電極とゲートラインを形成する
ことを特徴とする請求項１記載の液晶表示素子の製造方法。 - 前記第１導電膜と第２導電膜をパターニングして前記第１導電膜から成る画素電極を形成する
ことを特徴とする請求項１記載の液晶表示素子の製造方法。 - 前記第１導電膜又は第２導電膜は、インジウム−スズ−オキサイド又はインジウム−亜鉛−オキサイドの中の一つで形成されることを特徴とする請求項１記載の液晶表示素子の製造方法。
- 前記第２導電膜は、アルミニウム、アルミニウム合金、タングステン、銅、クロム、モリブデンの中の一つで形成される
ことを特徴とする請求項１記載の液晶表示素子の製造方法。 - 前記コンタクトホールを形成するためのマスクは、画素電極領域をオープンさせるための画素電極パターンを包含する
ことを特徴とする請求項１記載の液晶表示素子の製造方法。 - 前記マスクを使用して画素電極の上部の第２絶縁膜を除去することで、前記画素電極の上部の第２導電膜を露出させる
ことを特徴とする請求項８記載の液晶表示素子の製造方法。 - ゲート電極を形成した後、前記ゲート電極をマスクとして前記アクティブパターンの所定領域に不純物イオンを注入してソース領域とドレイン領域を形成する段階をさらに包含する
ことを特徴とする請求項１記載の液晶表示素子の製造方法。 - 前記コンタクトホールを形成する段階と画素電極の上部の第２絶縁膜を除去する段階は、実質的に同時に進行される
ことを特徴とする請求項１記載の液晶表示素子の製造方法。 - 前記ソース電極とドレイン電極を形成する段階と画素電極の表面を露出させる段階は、実質的に同時に進行される
ことを特徴とする請求項１記載の液晶表示素子の製造方法。 - 第１基板と第２基板と、
前記第１基板上に形成されたアクティブ層と、
前記アクティブ層上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成されて、第１導電膜と第２導電膜から成るゲート電極とゲートライン及び第１導電膜から成る画素電極と、
前記ゲート電極とゲートライン及び画素電極が形成された前記第１基板上に形成されて、コンタクトホールを持つ第２絶縁膜と、
前記絶縁膜上に形成されて、前記コンタクトホールを通じてソース領域と接続されるソース電極及びドレイン領域と接続されるドレイン電極と、
前記第１基板と第２基板間に形成された液晶層と
を包含し、
前記画素電極の上部縁に前記第２導電膜から成る導電膜パターンが残る
ことを特徴とする液晶表示素子。 - 前記ドレイン電極の一部は、画素領域の方に延長されて、前記画素電極の上部の前記導電膜パターンと接続される
ことを特徴とする請求項１３記載の液晶表示素子。 - 前記画素電極は、透明な導電性物質から構成される
ことを特徴とする請求項１３記載の液晶表示素子。 - 前記透明な導電性物質は、インジウム−スズ−オキサイド又はインジウム−亜鉛−オキサイドを包含する
ことを特徴とする請求項１５記載の液晶表示素子。 - 前記ゲート電極とゲートラインは、前記画素電極と同様の透明な導電性物質上に不透明な導電性物質が形成されている二重層から構成される
ことを特徴とする請求項１５記載の液晶表示素子。 - 前記二重層は不透明な導電性物質と透明な導電性物質から構成される
ことを特徴とする請求項１７記載の液晶表示素子。 - 前記不透明な導電性物質は透明な導電性物質上に形成されている
ことを特徴とする請求項１８記載の液晶表示素子。
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