JP4303209B2 - 強誘電体素子及び強誘電体素子の製造方法 - Google Patents

Description

本発明は、強誘電体層を備える強誘電体素子及び強誘電体素子の製造方法に関する。

コンピュータを始めとする情報処理装置において記憶装置が広く使われている。この記憶装置には揮発性の記憶装置と不揮発性の記憶装置とがある。揮発性の記録装置としては、いわゆるＤＲＡＭあるいはＳＲＡＭ等の半導体記憶装置がある。これらは、電源をオフにすると記憶された情報は失われてしまう。また、もう一つは、不揮発性の記憶装置であり、例えば、磁気ディスク装置、ＥＥＰＲＯＭあるいはフラッシュメモリがある。これらは、電源をオフにしても記録された情報が失われないという利点がある。近年、この不揮発性の記録装置として、強誘電体層の自発分極の形で記憶する強誘電体素子（ＦＲＡＭ：「ＦＲＡＭ」は登録商標である。）が開発されている。この強誘電体素子は、メモリセル領域のキャパシタが強誘電体で構成されている。この強誘電体素子は、書き込みを電子の注入によって行なうＥＥＰＲＯＭやフラッシュメモリに比べて、電界の印加による強誘電体の分極を利用することで書き込み速度を速くすることができ、消費電力も小さくすることができる。さらに、強誘電体の分極を利用することで、寿命が長くすることができるという利点がある。
しかし、強誘電体素子は、さらに、記憶容量をより大きくすること、消費電力を抑えるために動作電圧を５Ｖから３Ｖと小さくしても安定して動作することが求められている。
また、強誘電体素子は、強誘電体に対し反転動作を繰り返すうちに分極が減少する現象が表れ、これを疲労特性と呼んでいる。この疲労特性は、強誘電体素子の寿命に大きく影響するために、疲労特性に優れていることも求められている。

記憶容量をより大きくすることに対応する手段として、強誘電体素子のキャパシタのサイズを微細化することがあげられる。このキャパシタを小さくすることは、強誘電体の量を少なくすることでキャパシタ１個当たりのスイッチング電荷量が小さくなる。強誘電体素子は、強誘電体のスイッチング電荷量の切り替えで情報を記録するもので、このスイッチング電荷量が小さくなると記録される情報が不安定になる。
また、動作電圧の低電圧化に対応する手段として、強誘電体素子の強誘電体層を薄層化して大きな電界を印加して、大きなスイッチング電荷量を維持することが行われている。しかし、薄層化して１００ｎｍ以下になると急激にリーク電流が増加し、薄層化には限界がある。また、この動作電圧を低くすることで疲労特性を低減することができる。
これらの不具合に対して、例えば、特許文献１では、導電性電極に挟まれた多層の強誘電体層を有する強誘電体素子において、前記導電性電極に接する層が立方晶系または結晶構造のａ軸とｃ軸の長さの比（ｃ／ａ）が１．００以上１．０２未満である正方晶系の強誘電体層で、前記導電性電極に接しない層が正方晶系の強誘電体層である強誘電体素子が開示されている。また、特許文献２では、層構造に少なくとも〔１１１〕配向したグレインからなるぺロブスカイト構造の強誘電体層及び該強誘電体層に於ける〔１１１〕方向に垂直な面内に二次元的な引っ張り応力を付与する膜が含まれてなる強誘電体多層構造が開示されている。また、特許文献３では、第１の金属酸化物電極と、 前記第１の電極の上に形成され、ペロブスカイト型結晶構造を有し、Ｐｂ、Ｚｒ、Ｔｉ、Ｏおよび少なくとも１つの追加の希土類元素を含む強誘電体層と、前記強誘電体層の上に形成された第２の電極と、前記２枚の電極に接続された、給電、制御および前記強誘電体層上に蓄積された電荷の読出しのための回路であって、３Ｖ以下の最大直流電源電圧を有する回路とを備え、 前記強誘電体層は、十分な分率の前記少なくとも１つの希土類元素を含み、前記最大直流電源電圧で前記回路の動作を可能にする強誘電体メモリセルが開示されている。
しかし、特許文献１及び３では、残留分極が大きくなく、スイッチング電荷量Ｑｓｗが大きくない。特許文献２では、電極に挟まれた強誘電体層を多層化するもので、製造工程が複雑になる。したがって、いずれの開示技術も、低動作電圧、低消費電力であって疲労特性に優れ、スイッチング電荷量Ｑｓｗの大きい強誘電体素子への対応しては不十分である。

特開平１０−３３５５９６号公報 特開２００１−１８１０９４号公報 特表２００２−５２５８７６号公報

そこで、本発明は上記問題点に鑑みてなされたものであり、その課題は、低動作電圧・低消費電力で疲労特性に優れていて、さらに、大きなスイッチング電荷量Ｑｓｗで動作可能な強誘電体層を備える強誘電体素子を提供することである。また、熱処理する工程を簡略化し、低動作電圧・低消費電力で疲労特性に優れていて、さらに、大きなスイッチング電荷量Ｑｓｗを有する強誘電体素子を安定して製造することができる強誘電体素子の製造方法を提供することである。

上記課題を解決する手段である本発明は、強誘電体層として単層のジルコン酸チタン酸鉛ランタン（以下、単に「ＰＬＺＴ」と記す。）層にＣａ、Ｓｒ、Ｉｒなどの添加物を加え、正方晶系の結晶構造であって、１．００１〜１．００８の（ｃ／ａ）軸比にすることで、動作電圧が３．０Ｖ以下でも薄層化することなく大きなスイッチング電荷量Ｑｓｗを得ることが可能な強誘電体素子である。

さらに、本発明は、導電性電極の下部電極上に、（ｃ／ａ）軸比が１．００１〜１．００８の範囲にする添加元素を含有するジルコン酸チタン酸鉛ランタン（ＰＬＺＴ）前駆体を単層で形成した後に第１の熱処理し、上部電極を形成した後に熱処理をする強誘電体素子の製造方法である。
また、本発明は、導電性電極の下部電極上に、（ｃ／ａ）軸比が１．００１〜１．００８の範囲にする添加元素を含有するジルコン酸チタン酸鉛ランタン（ＰＬＺＴ）前駆体を単層で形成し、上部電極を形成した後に熱処理をする強誘電体素子の製造方法である。

本発明の強誘電体素子では、低電圧でも大きなスイッチング電荷量Ｑｓｗで動作可能であって、繰り返し使用によってＱｓｗが低下する疲労特性の小さい強誘電体層を得ることができる。
さらに、本発明の強誘電体素子の製造方法では、低電圧でも大きなスイッチング電荷量Ｑｓｗで動作可能であって、繰り返し使用による疲労特性の小さい強誘電体素子を容易に製造することができる。

以下に、本発明を実施するための最良の形態を図面に基づいて説明する。なお、いわゆる当業者は特許請求の範囲内における本発明を変更・修正をして他の実施形態をなすことは容易であり、これらの変更・修正はこの特許請求の範囲に含まれるものである。

本発明の強誘電体素子は、正方晶系の結晶構造を有し、（ｃ／ａ）軸比が１．００１〜１．００８の範囲にする添加元素を含有するＰＬＺＴで構成されている単層の強誘電体層を導電性電極に挟まれている。
図１は、本発明の強誘電体素子の構造を概略的に示した断面図である。
この強誘電体素子は、メモリセル領域Ａと周辺回路領域Ｂとからなる。メモリセル領域Ａは、キャパシタ領域Ｃとトランジスタ領域Ｔとからなる。さらに、このキャパシタＣは、Ａｌ_２Ｏ_３下地層１１の上に下部電極１２、強誘電体層１３、上部電極１４で構成され、その上にエンキャップ層１５等が設けられている。
この強誘電体層１３には、ジルコン酸チタン酸鉛ランタン（ＰＬＺＴ）の正方晶系ペロブスカイト構造を有する強誘電体が用いる。ＰＬＺＴが、他のジルコン酸チタン酸鉛（ＰＺＴ）よりも軸比の制御が容易だからである。
ＰＬＺＴは、正方晶系の結晶構造を有し、正方晶のａ、ｂ、ｃ軸の格子定数ａ、ｂ、ｃは、ａ＝ｂ≠ｃであり、この格子定数ａと格子定数ｃとの（ｃ／ａ）軸比が１．００１〜１．００８の範囲にする。従来、スイッチング電荷量Ｑｓｗの大きな正方晶構造を持ったＰＬＺＴ薄膜を備える強誘電体素子を製造しようとする場合、（ｃ／ａ）軸比を大きくしようとすることが一般的であった。しかし、Ｑｓｗと残留分極ＰｒにはＱｓｗ≒２Ｐｒの関係があり、また、自発分極Ｐｓと（ｃ／ａ）軸比にはＰｓ^２＝Ａ（（ｃ／ａ）−１）（Ａ：定数）の関係がある。さらに、残留分極Ｐｒと自発分極Ｐｓはほぼ等しく、残留分極Ｐｒは自発分極Ｐｓよりも少し小さい値といわれている。以上のことから、従来は、（ｃ／ａ）軸比を大きくする程Ｑｓｗが大きくなると予測されていた。しかし、本発明の強誘電体素子では、この軸比を従来の１．０１〜１．０３程度よりも小さな値である１．００１〜１．００８にすることで、動作電圧が３．０Ｖ以下でも強誘電体層１３を薄層化することなく大きなスイッチング電荷量（以下、「Ｑｓｗ」と記す。）を得ることができる。

図２は、３Ｖで動作させたときの本発明の強誘電体素子で、層厚１２０ｎｍのＰＬＺＴの（ｃ／ａ）軸比とＱｓｗとの関係を示すグラフである。Ｑｓｗは、大きい程良いが、少なくとも１７（μＣ／ｃｍ^２）以上あれば実用上問題ない。図１から明らかなように、（ｃ／ａ）軸比を１．０１０以下に小さくしてもＱｓｗが小さくならないことを見いだした。しかも、（ｃ／ａ）軸比を１．００１〜１．００８にの範囲にすることで１７（μＣ／ｃｍ^２）以上のＱｓｗを得ることができる。これによって、強誘電体素子として、３Ｖという小さな電源電圧で安定して動作させることができ、かつ、大きなＱｓｗを得ることでキャパシタを小さくすることができる。

また、この強誘電体層１３は、導電性電極に挟まれた単層で用いる。
従来、Ｑｓｗが大きくするためには（ｃ／ａ）軸比を大きくすることが良いとされいたし、疲労特性の向上のために（ｃ／ａ）軸比を小さくすることが良しとされていた。このために、（ｃ／ａ）＝１．０１〜１．０３程度のＰＬＺＴと表面層だけを小さな（ｃ／ａ）軸比の多層構造にした強誘電体素子が検討されていた。
しかし、本発明の強誘電体素子では、（ｃ／ａ）軸比を小さくしてＱｓｗを大きくすることができることから、単層化することができる。さらに、Ｑｓｗが大きいことから、低電圧で動作可能で、疲労特性を向上させることができる。
また、本発明の強誘電体素子は、強誘電体層１３を１００ｎｍ以上にする。この厚さにすることで、リーク電流が発生するのを抑えることができ、強誘電体素子の動作を安定させることができる。
実際に、（ｃ／ａ）軸比を１．００１〜１．００８の範囲にし、強誘電体層１３の厚さを１２０ｎｍにして、１×１０^１２回のオン・オフで正負の極性を切り替えても残留分極の低下は、１％以内であり、疲労特性として実用上問題ない。また、リーク電流の発生もなかった。

また、強誘電体層１３を構成するＰＬＺＴは、厚み方向における（１１１）面配向度を９０％以上にする。図３は、ＰＬＺＴの結晶構造を示す図である。正方晶系のＰＬＺＴは、分極容易軸方向はｃ軸の＜００１＞方向である。したがって、強誘電体層１３の厚み方向を全て（００１）面に配向させると、Ｑｓｗを最も大きくすることができる。しかし、もう一方の稜線のａ、ｂ軸の＜１００＞方向は、Ｑｓｗがゼロである。ＰＬＺＴをエピタキシャル効果等の拘束がない状態で結晶化すると、＜００１＞方向と＜１００＞方向とが１：２の割合で出現する。これは、［００１］方向が結晶化における優位方向であり、３方向が同等に成長するためである。このとき強誘電体層１３のＱｓｗは、全体の平均となり、すべて＜００１＞方向が出現した場合の１／３にＱｓｗが低下する。また、強誘電体素子としてキャパシタ面積が微細になってドメインサイズと同程度になると、＜００１＞方向が出現したキャパシタのＱｓｗは大きくなり、＜１００＞方向が出現したキャパシタのＱｓｗはゼロになる。このため、強誘電体素子の製造時に、動作しないキャパシタが生ずるために、歩留まりが低下する。さらに、製造工程で、ＰＬＺＴのキュリー点を超えているときに引張応力等のストレスがかかると、＜００１＞方向を向いていた結晶方位が＜１００＞方向に変態を起こすために、Ｑｓｗが大きく低下する。
したがって、強誘電体素子は、ＰＬＺＴ層１３の結晶を＜００１＞方向に揃えるよりは、＜００１＞方向、＜０１０＞方向、＜００１＞方向の３者の間になる＜１１１＞方向に配向させることで、安定して大きなＱｓｗを得ることができる。ＰＬＺＴ層１３の厚み方向を＜１１１＞方向にして（１１１）面に配向させる。

（１１１）面への配向は、（１１１）面が表面になるようにカットされたＳｉ基板の上に形成された下部電極１２等を介してエピタキシャル成長させることで配向させることができる。さらに、好ましくはＰｔ、Ｉｒ等の（１１１）面に優先的に配向する金属等を下部電極にすることで、ＰＬＺＴ層１３の（１１１）面への配向度を高くすることができる。
この配向度は、X線測定において、強誘電体層１３表面のに対するＸ線を角度θで入射し、２θ／θ法によって測定したすべての反射ピーク強度を測定し、このすべての反射ピーク強度と特定の角度で表れる（１１１）面からの割合から求めることができる。

また、本発明の強誘電体素子に用いられるＰＬＺＴは、（（Ｐｂ_ｙＬａ_１−ｙ ）（Ｚｒ，Ｔｉ）Ｏ_３、但し、０≦ｙ≦１を表す。）と表される。ＰＬＺＴは、図２に示したように、正方晶で、鉛（Ｐｂ）を含有する一つの格子（以下、Ａ格子）とジルコニウム（Ｚｒ）とチタン（Ｔｉ）を含有するもう一つの格子（以下、Ｂ格子）を組み合わせたペロブスカイト型構造を有している。ＰＬＺＴは、このＢ格子を形成するＺｒとＴｉとのモル比(Ｚｒ／Ｔｉ)を１．０以下にする。さらに、少なくとも、モル比(Ｚｒ／Ｔｉ)を０．４以上にすることが好ましい。モル比（Ｚｒ／Ｔｉ）により結晶化温度、キュリー温度、結晶粒界の大きさ、結晶粒界の形状などの構造特性、飽和又は残留分極、抗電界、疲労特性、リーク電流などの特性が制御することができる。モル比（Ｚｒ／Ｔｉ）が１．０を越えると菱面体が析出することがあり、とくに、モル比(Ｚｒ／Ｔｉ)を１．０にすることで、Ｑｓｗを大きく、また、リーク電流の少ないＰＬＺＴ層１３が得られる。
また、モル比(Ｚｒ／Ｔｉ)を０．４ないし１．０の範囲にある時は、（ｃ／ａ）軸比が１．０２以上ある。そこで、添加元素として、アルカリ土類金属又は鉄属の金属元素から選択される１以上の元素を添加することで、（ｃ／ａ）軸比を１．００１〜１．００８の範囲にすることができる。このアルカリ土類金属のなかで、とくに、Ｃａ、Ｓｒが好ましい。また、鉄属のなかで、とくに、Ｉｒ、Ｒｕが好ましい。これらは、組み合わせて添加されていてもよい。これらの添加元素は、モル比としてＰＬＺＴの１．０に対して、０．０１〜０．１の範囲が好ましい。０．０１未満では、（ｃ／ａ）軸比を小さくすることができない。また、０．１を越えると、結晶粒が小さくなり、また、（１１１）面の配向度が小さくなって、Ｑｓｗも小さくなるという問題が生ずる。

また、本発明の強誘電体素子として、強誘電体層１３を挟む電極のうち下部電極１２としては、Ｐｔ、Ｉｒ、ＩｒＯ_ｘのいずれかを含む。ここで、ｘは化学量論組成の２を表すが、必ずしも化学量論組成である必要はない。Ｐｔは、貴金属で導電性が高く、かつ、酸化し難いことで、製造時の熱処理等で酸化物を形成することがなく、安定した導通性を得ることができる。また、Ｉｒは、酸化して酸化物ＩｒＯ_ｘを形成しても導電性を有することで、安定した導通性を得ることができる。したがって、これらが混同した混晶であってもよい。これらは、いずれも下地の基板、上のＰＬＺＴ層１３との密着性が高く、繰り返し使用による剥離することが少ない。
また、本発明の強誘電体素子は、上部電極１４は、Ｉｒ、ＩｒＯ_ｘ、Ｒｕ、ＲｕＯ_ｘ、ＳｒＲｕＯ_３のいずれかを含む。これらは、下の強誘電体層１３との密着性が高く、繰り返し使用による剥離することが少ない。さらに、酸化物であっても導電性の高い。したがって、これらの金属Ｉｒ、Ｒｕ又はこれらの酸化物ＩｒＯ_ｘ、Ｒｕ、ＲｕＯ_ｘが用いられる。また、これらは、本発明のＰＬＺＴの添加元素として用いられるものであり、製造時の熱処理による拡散があっても、ＳｒはＰＬＺＴの分極特性、疲労特性に悪影響することが少ない。また、ＳｒＲｕＯ_３は、導電性の高い酸化物であり、また、ＳｒはＰＬＺＴ層１３の分極特性、疲労特性に悪影響することが少ない。

本発明の強誘電体素子は、（ｃ／ａ）軸比を小さくして、大きいＱｓｗを得ることができ、これによって単層であって、薄層化することなく、低動作電圧で安定して動作させることができ、さらに、疲労によるＱｓｗの低減を抑えることができる。
また、本発明の強誘電体素子は、強誘電体メモリ装置のメモリセルを構成する強誘電体キャパシタを前提として説明しているが、強誘電体メモリ装置に限られるものではなく、一般の半導体集積回路装置内の薄膜キャパシタ又は圧電素子、光素子としての使用も可能である。

また、以下、本発明の強誘電体素子の製造方法について説明する。
図４は、本発明の強誘電体素子の製造方法の一部の工程を示す図である。
本発明は、基板上の導電性電極に挟まれた単層の強誘電体層１３を有する強誘電体素子の製造方法において、導電性電極の下部電極１２上に、（ｃ／ａ）軸比が１．００１〜１．００８の範囲にする添加元素を含有するＰＬＺＴ前駆体を単層で形成した後に第１の熱処理し、その上にＩｒＯ_ｘ及び／又はＩｒを含有する上部電極１４を形成した後に第２の熱処理をする。
ＰＬＺＴの強誘電体層１３の形成方法としては、ゾルゲル法等の溶液法、スパッタリング法、ＣＶＤ法等のいずれでも良い。ここでは、スパッタリング法で、基板の下部電極１２上にアモルファス相の強誘電体の前駆体を形成し、その後、熱処理によって、強誘電体膜をペロブスカイト構造の結晶へと結晶化させる。強誘電体層１３の結晶化は酸化性雰囲気で行われるため、キャパシタの電極はＰｔ等の貴金属や酸化しても導電性を有する酸化物等が用いられている。さらに詳細には、下部電極１２は、従来のように、スパッタリング法等のＰＶＤ法、ＣＶＤ法で形成する（ステップＳ１）。例えば、この下部電極１２は、スパッタリング法で、圧力０．６ＰａのＡｒガス雰囲気中、ＤＣパワー１ｋＷで、３５０℃に加熱されながら、層厚を１００〜２００ｎｍに形成する。

次に、この下部電極１２上には、アモルファス相のＰＬＺＴ前駆体を形成する（ステップＳ２）。ＰＬＺＴ前駆体は、例えば、１．１ＰａのＲＦスパッタリング法により、圧力０．７ＰａのＡｒガス雰囲気中、ＲＦパワー１ｋＷの条件下で、１００〜２００ｎｍの厚さに堆積させる。次に、ＰＬＺＴを結晶化させる第１の熱処理を行う（ステップＳ３）。熱処理条件は、Ａｒ、Ｈｅ、Ｎ_２等の不活性ガスに少量の酸素（Ｏ_２）、ＮＯ、Ｎ_２Ｏガスを添加した酸化性雰囲気で行なうのが望ましい。酸素（Ｏ_２）濃度を不活性ガスとの比率を１〜５０：５０〜９９％の範囲にする。これによって、酸素の欠損を防止し、配向を高めることができる。また、熱処理温度は、５５０〜６５０℃の範囲、好ましくは６００℃未満の範囲で行うことが好ましい。結晶粒径の制御し、菱面体晶の析出を抑えるためである。例えば、Ｏ_２／Ａｒ＝２．５／９７．５％の酸化性雰囲気中で、５８５℃、９０ｓｅｃ間行う。ここでの結晶化は、アモルファス状態からペロブスカイト構造の正方晶を形成し、ＰＬＺＴ層１３を（１１１）面に配向させる。ただし、ＰＬＺＴの（１１１）面に配向が９０％以上でなくとも、後の熱処理でさらに配向度を上げることができる。また、ＰＬＺＴ層１３を正方晶にしておくことで、後で上部電極１４を形成する際の熱によるＰＬＺＴ層１３、上部電極１４の成分の拡散を防止することができる。

次に、ＰＬＺＴ層１３上に、Ｉｒ、ＩｒＯ_ｘを含有する上部電極１４を形成する（ステップＳ４）。この上部電極１４は、例えば、スパッタリング法で、圧力０．８ＰａのＡｒガス雰囲気中にＯ_２ガスを１００ｓｃｃｍ流しながら、ＤＣプラズマパワーを１．０ｋＷに設定して、室温で行われる。
その後に、ＰＬＺＴ層１３と、下部電極１２、上部電極１４との接着性を高め、かつ、ＰＬＺＴ層１３を正方晶に結晶化させる第２の熱処理をする（ステップＳ５）。この熱処理は、酸素（Ｏ_２）濃度を不活性ガスとの比率を１〜５０：５０〜９９％の範囲の酸化性雰囲気で行う。これによって、高い分極特性を得ることができる。熱処理温度は、ステップ３の熱処理温度より高い温度で、７００〜８００℃の温度範囲で処理する。ＰＬＺＴは正方晶に結晶しており、高温・短時間で処理することで、Ｐｂ等の拡散、蒸発を防止する。例えば、Ｏ_２／Ａｒ＝１／９９％の酸化性雰囲気中で、７２５℃、２０ｓｅｃ行う。ＰＬＺＴ前駆体の結晶化によるＰＬＺＴ層１３を形成する熱処理を行う。下部電極１２と上部電極１４とをＰＬＺＴ層１３へ密着させ、また、同時に下部電極１２、ＰＬＺＴ層１３、上部電極１４の緻密化させる熱処理を同時に行うことで、生産性を向上させることができる。
熱処理は、ランプ、発熱体による赤外線の放射で、発熱体等と接触させずに施すことが好ましい。また、ＲＴＡ（Rapid Thermal Anneal）法により結晶化することが好ましい。ＲＴＡ法は、下部電極１２又は上部電極１４、ＰＬＺＴ層１３の拡散、反応を抑えることができ、また、界面の平滑化には適している。
これによって、本発明の強誘電体素子のキャヤパシタ部分が形成される（ステップＳ６）。

図５は、本発明の強誘電体素子の他の製造方法の工程を示す図である。
本発明の強誘電体素子の製造方法は、導電性電極の下部電極１２上に、（ｃ／ａ）軸比が１．００１〜１．００８の範囲にする添加元素を含有するＰＬＺＴ前駆体を単層で形成し、その上にＩｒＯ_ｘ及び／又はＩｒからなる上部電極１４を形成した後に熱処理をする。
この製造方法では、上記同様に、下部電極１２は、従来のように、スパッタリング法で形成する（ステップＳ１）。例えば、この下部電極１２は、スパッタリング法で、圧力０．６ＰａのＡｒガス雰囲気中、ＤＣパワー１ｋＷで、３５０℃に加熱されながら、層厚を１００〜２００ｎｍに形成する。この下部電極１２上には、アモルファス状態のＰＬＺＴ前駆体を形成する（ステップＳ２）。ＰＬＺＴ前駆体は、例えば、１．１ＰａのＲＦスパッタリング法により、圧力０．７ＰａのＡｒガス雰囲気中、ＲＦパワー１ｋＷの条件下で、１００〜２００ｎｍの厚さに堆積させる。
次に、ＰＬＺＴ前駆体をアモルファス相から正方晶に結晶化させてるＰＬＺＴの強誘電体層１３を形成する熱処理をする（ステップＳ３’）。この熱処理は、Ｏ_２／Ａｒ＝２．５／９７．５％の酸化性雰囲気中で、５８５℃、９０ｓｅｃ間行う。このときに、同時に、ＰＬＺＴ層１３を結晶化させ、（１１１）面に配向させることができる。この配向は、工程中におけるＯ2濃度影響が大きく、酸素（Ｏ2）と不活性ガスとの比率を１〜５０：５０〜９９の範囲にすることが好ましい。
また、この熱処理は、２段処理しても良い。菱面体晶が析出しない約６００℃以下の温度で処理し、次に、それ以上の温度で短時間の処理をする。例えば、１段目の処理を、Ｏ_２／Ａｒ＝２．５／９７．５％の酸化性雰囲気中で、６００℃、９０ｓｅｃ行う。２段目を、Ｏ_２ １００％の酸化性雰囲気中で、７５０℃、６０ｓｅｃ行う。これによって、菱面体晶を混晶させず、生産性を向上させることができる。
次に、ＰＬＺＴ層１３を形成した後結晶化した後に、ＩｒＯ_ｘとＩｒとからなる上部電極１４を形成する（ステップＳ４’）。この上部電極１４は、例えば、スパッタリング法で、圧力０．８ＰａのＡｒガス雰囲気中にＯ_２ガスを１００ｓｃｃｍ流しながら、ＤＣプラズマパワーを１．０ｋＷに設定して、２５０℃で行われ、厚さ５０〜２００ｎｍに堆積させる。上部電極１４形成の温度を低くすることで、上部電極１４からＰＬＺＴ層１３へのＩｒ、Ｏの拡散を抑えることで、ＰＬＺＴ層１３の組成を維持し、正方晶の（ｃ／ａ）軸比の変動を少なくすることができる。
このときに、添加元素は上述したように、アルカリ土類又は鉄属の金属元素から選択される１以上の元素であり、とくに、Ｃａ、Ｓｒ、Ｉｒ、Ｒｕの群から選択される１以上の元素である。下部電極１２がＰｔ、Ｉｒ、ＩｒＯ_ｘのいずれかを含み、上部電極１４は、Ｉｒ、ＩｒＯ_ｘ、Ｒｕ、ＲｕＯ_ｘ、ＳｒＲｕＯ_３のいずれかを含む、とくに、ＩｒＯ_ｘとＩｒを含むことが一層好ましい。

以下に、本発明の実施例を図面に基づいて、さらに、具体的に説明する。
図６ないし図２０は、本発明の強誘電体素子の製造方法を工程順に説明するための断面図である。
まず、図６は、シリコン基板から層間絶縁層を形成するまでの工程を説明するための図である。
図６に示すように、ｎ型又はｐ型のシリコン（半導体）基板１表面に、素子分離絶縁体２をＬＯＣＯＳ（Local Oxidation of Silicon）法により形成する。素子分離絶縁体２としてはＬＯＣＯＳ法の他、ＳＴＩ（Shallow Trench Isolation）法を採用しても良い。
そのような素子分離絶縁層２を形成した後に、シリコン基板１のメモリセル領域Ａと周辺回路領域Ｂにおける所定の活性領域（トランジスタ形成領域）にｐ型不純物およびｎ型不純物を選択的に導入して、ｐウェル３ａ及びｎウェル３ｂを形成するためにｐウェル（不図示）も形成される。
その後、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁層４としてシリコン酸化層を形成する。次にシリコン基板１の上側全面に非結晶質又は多結晶のシリコン層を形成し、内にイオン注入してシリコン層を低抵抗化する。その後に、シリコン層をフォトリソグラフィ法により所定の形状にパターンニングして、ゲート電極５ａ、５ｂがほぼ平行に配置され、それらのゲート電極５ａ、５ｂはワード線ＷＬの一部を形成している。

次に、メモリセル領域Ａにおける１つのｐウェル３ａ上には２つのゲート電極５ａ、５ｂがほぼ平行に配置され、それらのゲート電極５ａ、５ｂはワード線ＷＬの一部を構成している。
次に、メモリセル領域Ａにおいて、ゲート電極５ａ、５ｂの両側のｐウェル３ａ内にｎ型不純物をイオン注入して、ｎチャンネルＭＯＳトランジスタのソース／ドレインとなるｎ型不純物拡散領域６ａを形成する。これと同時に、周辺回路領域Ｂのｐウェル（不図示）にもｎ型不純物拡散領域を形成する。続いて、周辺回路領域Ｂにおいて、ゲート電極５ｃの両側のｎウェル３ｂにｐ型不純物をイオン注入して、ｐチャネルＭＯＳトランジスタのソース／ドレインとなるｐ型不純物拡散領域６ｂを形成する。
続いて、シリコン基板１の全面に絶縁層を形成した後、その絶縁層をエッチバックしてゲート電極５ａ、５ｂ、５ｃの両側部分にのみ側壁絶縁層７として残す。その絶縁層として、たとえばＣＶＤ法により酸化シリコン（ＳｉＯ_２）を形成する。
さらに、ゲート電極５ａ、５ｂ、５ｃと側壁絶縁層７をマスクに使用して、ｐウェル３ａ内に再びｎ型不純物イオンを注入することによりｎ型不純物拡散領域６ａをＬＤＤ構造にし、更にｎウェル３ｂ内に再びｐ型不純物イオンを注入することによりｐ型不純物拡散領域６ｂもＬＤＤ構造とする。なお、ｎ型不純物とｐ型不純物の打ち分けは、レジストパターンを使用して行われる。
以上のように、メモリセル領域Ａでは、ｐウェル３ａとゲート電極５ａ、５ｂとその両側のｎ型不純物拡散領域６ａ等によってｎ型ＭＯＳＦＥＴが構成され、また、周辺回路領域Ｂでは、ｎウェル３ｂとゲート電極５ｃとその両側のｐ型不純物拡散領域６ｂ等によってｐ型ＭＯＳＦＥＴが構成される。

次に、全面に高融点金属層、例えば、Ｔｉ、Ｃｏの層を形成した後に、この高融点金属層を加熱してｎ型拡散領域６ａ、ｐ型不純物拡散領域６ｂの表面にそれぞれ高融点金属シリサイド層８ａ、８ｂを形成する。その後、ウェットエッチにより未反応の高融点金属層を除去する。
次に、プラズマＣＶＤ法により、シリコン基板１の全面にカバー層９として酸窒化シリコン（ＳｉＯＮ）層を約２００ｎｍの厚さに形成する。さらに、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第１の層間絶縁層１０として酸化シリコン（ＳｉＯ_２）をカバー層９上に約１．０μｍの厚さに成長させる。
次に、第１の層間絶縁層１０を化学的機械研摩法（ＣＭＰ；Chemical Mechanical Polishing）法により研摩してその表面を平坦化する。

次に、図７は、層間絶縁層の平坦化処理から下地層Ａｌ_２Ｏ_３の形成までの工程を説明するための図である。
層間絶縁層１０の平坦化終了後、第１の層間絶縁層１０上に、ＤＣスパッタ法によって、Ａｌ_２Ｏ_３下地層１１を形成する。このＡｌ_２Ｏ_３下地層１１は、これから上に形成する第１の導電層である下部電極１２の配向強度を向上させ、その上に形成するＰＬＺＴ層１３中のＰｂの拡散をブロックする。

図８は、Ａｌ_２Ｏ_３下地層からＰＬＺＴ層１３を形成するまでの工程を説明するための図である。
Ａｌ_２Ｏ_３下地層１１の形成後に第１の導電層である下部電極１２であるＰｔ層をスパッタ法で１７５ｎｍの厚さに形成する。条件は、Ａｒガス圧０．６Ｐａ、ＤＣ電力１ｋＷ、温度１００℃である。なお、下部電極１２として、Ｉｒ、ＩｒＯ_ｘ、または、これらの混晶の層を形成しても良い。
次に、スパッタリング法により、ＰＬＺＴ層１３を下部電極１２の上に１００〜３００ｎｍの厚さ、例えば、２４０ｎｍに形成し、これを強誘電体層１３として使用する。なお、この強誘電体層であるＰＬＺＴ層１３には、Ｃａ、Ｓｒ、Ｉｒ、Ｒｕを添加することもある。
続いて、酸素雰囲気中にシリコン基板１を置き、例えば、５８５℃、２０秒間、昇温速度１２５℃／ｓｅｃ、Ｏ_２：２．５％／Ａｒ：９７．５％の条件で、強誘電体を構成するＰＬＺＴ層１３をＲＴＡ（Rapid Thermal Annealing）処理することにより、ＰＬＺＴ層１３の結晶化処理を行う。
強誘電体材料層の形成方法としては、スパッタ法の他に、スピンオン法、ゾルゲル法、ＭＯＤ（Metal Organic Deposition）法、ＭＯＣＶＤ法等を挙げることができる。

図９は、ＰＬＺＴ層の上に上部電極を形成するまでの工程を説明するための図である。
ＰＬＺＴ層１３を形成した後に、その上に上部電極１４として、ＩｒＯｘ層をスパッタリング法により２０〜７５ｎｍの厚さ、例えば、５０ｎｍの厚さに形成する。その後、ＲＴＡ法により、７２５℃で１ｍｉｎ間、Ｏ_２／Ａr＝１／９９％の酸化性雰囲気中で熱処理を行い、ＰＬＺＴ層１３の結晶化と上部電極１４へのアニーリングの熱処理を施す。なお、上部電極１４として、その上に、Ｉｒ、ＩｒＯ_ｘ、Ｒｕ、ＲｕＯ_ｘ、ＳｒＲｕＯ_３、Ｐｔを含む層をスパッタ法により形成してもよい。
また、ＰＬＺＴ層１３を形成した後、熱処理を施すことなく、上部電極１４としてＩｒＯｘ層をスパッタリング法により２０〜７５ｎｍの厚さ、例えば、５０ｎｍの厚さに形成する。その後、ＲＴＡ法により、５８５℃で９０ｓｅｃ間、Ｏ_２／Ａr＝２．５／９７．５％の酸化性雰囲気中で熱処理を行い、ＰＬＺＴ層１３の結晶化と下部電極１２、上部電極１４へのアニーリングの熱処理を施こしてもよい。また、この熱処理は、

図１０は、上部電極した後に、ＰＬＺＴ層までエッチングするまでの工程を説明するための図である。
次に、上部電極１４形成のレジストパターン（不図示）を形成した後に、そのレジストパターンをマスクに使用して上部電極１４をエッチングし、キャパシタの上部電極１４として使用する。そして、そのレジストパターンを除去した後に、６５０℃、６０分間の条件で、強誘電体層１３を酸素雰囲気中でアニールする。このアニールは、上部電極１４のスパッタリング時および上部電極１４のエッチングの際に強誘電体層１３に入ったダメージを回復させ、吸収された水分等を脱ガスするるために行われる。まは、強誘電体層１３の結晶粒を大きくして誘電特性を向上させるとともに、強誘電体層１３の酸素欠損を補償することもできる。

図１１は、ＰＬＺＴ層をエッチングしたで、エンキャップ層を形成するまでの工程を説明するための図である。
次に、上部電極１４、強誘電体層１３及び下部電極１２の上に、エンキャップ層１５としてＡｌ_２Ｏ_３下地層１１をスパッタリング法により５０ｎｍの厚さに常温下で形成する。このエンキャップ層１５は、還元され易い強誘電体層１３を水素から保護して、水素がその内部に入ることをブロックするために形成される。なお、エンキャップ層１５として、ＰＺＴ層、ＰＬＺＴ層または酸化チタン層を形成してもよい。エンキャップ層１５としてのＡｌ_２Ｏ_３層、ＰＺＴ層、酸化チタン層をＭＯ−ＣＶＤ法にて形成しても良く、またスパッタリング法＋ＭＯ−ＣＶＤ法といった積層させてもも良い。積層の場合は、キャパシタの劣化を考慮して、スパッタリングでＡｌ_２Ｏ_３を先に行うのが好ましい。その後に、酸素雰囲気中で５５０℃、６０分間の条件で、エンキャップ層１５を熱処理する。

次に、エンキャップ層１５の上にレジストを塗布し、これを露光、現像して上部電極１４および強誘電体層１３の上にその周辺に残す。そして、レジストをマスクに使用して、エンキャップ層１５、下部電極１２およびＡｌ_２Ｏ_３下地層１１をエッチングし、これにより残った下部電極１２およびＡｌ_２Ｏ_３下地層１１をキャパシタの下部電極１２として使用する。エンキャップ層１５、第下部電極１２およびＡｌ_２Ｏ_３下地層１１のエッチングは、塩素を用いたドライエッチングにより行われる。
そのレジストパターンを除去した後に、酸素雰囲気中で３５０℃、３０分間の条件で、アニーリングによる熱処理を施す。これによって、後工程で堆積する層のはがれを防止することができる。その後、更にエンキャップ層１５としてＡｌ_２Ｏ_３層１５ａをスパッタリング法により２０ｎｍの厚さに形成する。
その後に、酸素雰囲気中で６５０℃、６０分間の条件で、強誘電体層１３を熱よりして結晶粒を大きくして誘電特性を向上させるとともに、強誘電体層１３の酸素欠損を補償する。これにより、図１１に示すように、第１の層間絶縁層１０の上には、下部電極１２、強誘電体層１３、上部電極１４からなるキャパシタＣが形成されることになる。なお、ここでは、詳述しないが符号Ｔはトランジシタ部分である。

図１２、エンキャップ層を形成し、キャパシタを形成した後、その上にさらに、第２の層間絶縁層を形成するまでの工程を説明するための図である。
次に、図１２に示すように、キャパシタＱ及び第１の層間絶縁層１０の上に、第２の層間絶縁層１６として層厚１５００ｎｍのＳｉＯ_２層をＣＶＤ法により形成する。第２の層間絶縁層１６の形成は、ガスとしてシラン（ＳｉＨ_４）やポリシラン化合物（Ｓｉ_２Ｆ_６、Ｓｉ_３Ｆ_８、Ｓｉ_２Ｆ_３Ｃｌ等）およびＳｉＦ_４を用いても良いし、ＴＥＯＳを用いても良い。形成方法は、プラズマ励起（ＥＣＲ法:Electroｎ cyclotron Resonance、ＩＣＰ法: Inductively Coupled Plasma、ＨＤＰ法：High Density Plasma、ＥＭＳ法：Electron Magneto-Sonic）や、熱励起、レーザー光による励起方式でも良い。

図１３は、第２の層間絶縁層を平坦化するまでの工程を説明するための図である。
その後、図１３に示すように、第２の層間絶縁層１６をＣＭＰ法にて平坦化する。第２の層間絶縁層１６の表面の平坦化は、上部電極１４の上面から４００ｎｍの厚さとなるまで行われる。このＣＭＰ法による平坦化の際に使用されるスラリー中の水分や、その後の洗浄時に使用される洗浄液中の水分は、第２の層間絶縁層１６表面に付着したりその内部に吸収される。そこで、真空チャンバ（不図示）中で温度３９０℃で第２の層間絶縁層１６を加熱することにより、その表面および内部の水分を外部に放出させる。
このような脱水処理の後に、第２の層間絶縁層１６を加熱しながらＮ_２Ｏプラズマに曝して脱水する。これにより、後工程での加熱と水によるキャパシタの劣化が防止される。そのような脱水処理とプラズマ処理は同じチャンバ（不図示）内において行ってもよい。そのチャンバ内には、シリコン基板１を載せる支持電極とこれに対向する対向電極が配置され、対向電極には高周波電源が接続可能な状態となっている。そして、チャンバ内にＮ_２Ｏガスを導入した状態で、対向電極に高周波電源を印加し、電極間にＮ_２Ｏプラズマを発生させて絶縁層のＮ_２Ｏプラズマ処理を行う。そのＮ_２Ｏプラズマ処理によれば、絶縁層の少なくとも表面には窒素が含まれる。そのような方法は、以下で述べる脱水及びプラズマ処理にも採用される。脱水処理に続くプラズマ処理の際にはＮ_２Ｏプラズマを使用することが好ましいが、ＮＯプラズマ、Ｎ_２プラズマ等を使用してもよい。なお、脱水処理の基板温度とプラズマ処理の基板温度はほぼ同じとなる。

図１４は、第２の層間絶縁層平坦化後に、Ｓｉバルク拡散層へのコンタクトホールを形成するまでの工程を示す図である。
次に、図１４に示すように、第２の層間絶縁層１６の上にレジストを塗布し、これを露光、現像する。その後、第１の層間絶縁層１０、Ａｌ_２Ｏ_３によるエンキャップ層１５、第２の層間絶縁層１６、カバー層９をドライエッチングして、メモリセル領域Ａの不純物拡散層６ａの上にそれぞれホール１６ａ、１６ｂ、１６ｃを周辺回路領域Ｂの不純物拡散層６ｂの上にホール１６ｄ、１６ｅ、また、ＬＯＣＯＳ層２上のゲート電極上５ｄ上にホール１６ｆを同時に形成する。
第２の層間絶縁層１６とエンキャプ層１５a、第１の層間絶縁層１０、カバー層９は、ＣＦ系ガス、例えば、ＣＨＦ_３にＣＦ_４、Ａrを加えた混合ガスを用いてエッチングされる。

図１５は、第２の層間絶縁層上にタングステン層を形成するまでの工程を示す図である。
図１５に示すように、第２の層間絶縁層１５の上とコンタクトホール１５a〜１５fの内面にＲｆ前処理エッチングを行った後、それらの上にスパッタリング法によりチタン（Ｔｉ）層を２０ｎｍ、窒化チタン(ＴｉＮ)層５０ｎｍを連続で形成する。この層を密着層１７とする。さらに、フッ化タングステンガス(ＷＦ_６)、Ａｒ、Ｈ_２の混合ガスを使用するＣＶＤ法により、密着層１７の上にタングステン層１８を形成する。
なお、タングステン層１８の成長初期にはシラン（ＳｉＨ_４）ガスも使用する。タングステン層１８は、各コンタクトホール１５ａ〜１５fを完全に埋め込む厚さ、例えば密着層１７上で５００ｎｍ程度とする。

図１６は、タングステン層を研摩して平坦化するまでの工程を示す図である。
次に、図１６に示すように、第２の層間絶縁層１６上のタングステン層１８と密着層１７をＣＭＰ法により除去し、各コンタクトホール１６ａ〜１６ｆ内にのみ残す。これにより、コンタクトホール１６ａ〜１６ｆ内のタングステン層１８と密着層１７をプラグ１７ａ〜１７ｆとして使用する。
その後に、コンタクトホール１６ａ〜１６ｆ形成後の洗浄処理、ＣＭＰ法等での研摩した後の洗浄処理等の工程で第２の層間絶縁層１６表面に付着したり内部に浸透した水分を除去するために、再び、真空チャンバ中で３９０℃の温度で第２の層間絶縁層１６を加熱して水を外部に放出させる。このような脱水処理の後に、第２の層間絶縁層１６を加熱しながらＮ_２Ｏプラズマに曝して、アニールを例えば２分間行う。

図１７は、タングステン層をＣＭＰ法で研摩した後、酸化防止層を形成するまでの工程を示す図である。
次に、図１７のように、第２の層間絶縁層１６上とプラグ１７ａ〜１７ｆ上にタングステンの酸化防止層である。Ｐ−ＳｉＯＮ層１９を、例えば、１００ｎｍの厚さで形成する。
さらに、図１８は、酸化防止層の形成後に酸素雰囲気中でアニーリングの熱処理を施す工程を示す図である。
次に、図１８に示すように、下部電極１２、上部電極１４上にホール形成する。上部電極１４のホール１６ｇ、下部電極１２のホール１６ｈ(不図示)は、同時にエッチングし開口する。そのエッチングは、ＣＦ系ガス、例えば、ＣＨＦ_３にＣＦ_４、Ａrを加えた混合ガスを用いてエッチングされる。エンキャップ層１５ａも同種のガスを用いてエッチングされる。次に、レジストを除去した後に、このの状態で、酸素雰囲気中で、５５０℃、６０分間のアニールを行い、強誘電体層１３の層質を改善する。この場合、酸化され易いＷプラグ１７ａ〜１７ｆは、Ｐ−ＳｉＯＮ層１９で覆われているため、酸化しない。

図１９は、酸素雰囲気中でのアニーリング熱処理の後、酸化防止層をエッチバックするまでの工程を示す図である。
図１９で示したように、第２の層間絶縁層１６上とＷプラグ１７ａ〜１７ｆ上にあった酸化防止層Ｐ−ＳｉＯＮをエッチバック法によりエッチングし、Ｗプラグ１７ａ〜１７ｆを露出させる。その場合、Ｗプラグは、第２の層間絶縁層１６より上に飛び出る。
図２０は、酸化防止層をエッチバックした後、エッチングでアルミ配線を形成する工程を示す図である。
第２の層間絶縁層１６とプラグ１７ａ〜１７ｆおよび上部電極１４がホール１６ｇより露出した状態で、ＲＦエッチング法により各表面を約１０ｎｍエッチング（ＳｉＯ_２換算）して清浄面を露出させる。
その後に、図２０に示すように、第２の層間絶縁層１６、プラグ１７ａ〜１７ｆ上に、アルミニウム（Ａｌ）を含む４層構造の導電層をスパッタ法により形成する。その導電層は、下から順に、層厚１５０ｎｍの窒化チタン（ＴｉＮ）層、層厚５５０ｎｍの銅含有（０．５％）アルミニウム層、層厚５ｎｍのチタン（Ｔｉ）層、層厚１５０ｎｍの窒化チタン（ＴｉＮ）層である。そして、その導電層をフォトリソグラフィー法によりパターニングして、配線１９を形成する。これによって、最終的な構造としては、図１のようなＡlの３層配線構造になる。

以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された要旨内において様々な変形・変更が可能である。
（付記１）本発明の強誘電体素子は、基板上の導電性電極に挟まれた強誘電体層を有する強誘電体素子において、正方晶系の結晶構造を有し、ａ軸とｃ軸の格子定数の長さの比（ｃ／ａ）が１．００１〜１．００８の範囲にする添加元素を含有するジルコン酸チタン酸鉛ランタン（ＰＬＺＴ）で構成されいて、かつ、単層の強誘電体層を有することを特徴とする。
（付記２）本発明の強誘電体素子は、付記１において、前記強誘電体層は、厚み方向における（１１１）面配向度が９０％以上であることを特徴とする。
（付記３）本発明の強誘電体素子は、付記１又は２において、前記強誘電体層が１００ｎｍ以上であることを特徴とする。
（付記４）本発明の強誘電体素子は、付記１又は２において、前記ＰＬＺＴが、ジルコニウム（Ｚｒ）とチタン（Ｔｉ）のモル比(Ｚｒ／Ｔｉ)が０．４〜１．０の範囲であることを特徴とする。
（付記５）本発明の強誘電体素子は、付記１又は２において、前記ＰＬＺＴが、アルカリ土類又は鉄属の金属元素から選択される１以上の添加元素を含有することを特徴とする。
（付記６）本発明の強誘電体素子は、付記５において、前記添加元素は、Ｃａ、Ｓｒ、Ｉｒ、Ｒｕの群から選択される１以上の元素であることを特徴とする。
（付記７）本発明の強誘電体素子は、付記６において、前記添加元素が、モル比で、ＰＬＺＴの１．０に対して０．０１〜０．１の範囲で添加されることを特徴とする。
（付記８）本発明の強誘電体素子は、付記１又は２において、Ｐｔ、Ｉｒ、ＩｒＯ_ｘのいずれかを含有する下部電極を備えることを特徴とする。
（付記９）本発明の強誘電体素子は、付記１又は２において、Ｉｒ、ＩｒＯ_ｘ、Ｒｕ、ＲｕＯ_ｘ、ＳｒＲｕＯ_３のいずれかを含有する上部電極を備えることを特徴とする。
（付記１０）本発明の強誘電体素子は、付記９において、ＩｒＯ_ｘ及び／又はＩｒを含有する上部電極を備えることを特徴とする。

（付記１１）本発明の強誘電体素子の製造方法は、基板上の導電性電極に挟まれた単層の強誘電体層を有する強誘電体素子の製造方法において、導電性電極の下部電極上に、ａ軸とｃ軸の格子定数の長さの比（ｃ／ａ）が１．００１〜１．００８の範囲にする添加元素を含有するジルコン酸チタン酸鉛ランタン（ＰＬＺＴ）前駆体の単層で形成した後に第１の熱処理し、その上に上部電極を形成した後に第２の熱処理をすることを特徴とする。
（付記１２）基板上の導電性電極に挟まれた強誘電体層を有する強誘電体素子の製造方法において、前記強誘電体素子の製造方法は、導電性電極の下部電極上に、ａ軸とｃ軸の格子定数の長さの比（ｃ／ａ）が１．００１〜１．００８の範囲にする添加元素を含有するジルコン酸チタン酸鉛ランタン（ＰＬＺＴ）前駆体の単層を形成し、その上に２００℃以上で上部電極を形成した後に熱処理することを特徴とする。
（付記１３）本発明の強誘電体素子の製造方法は、付記１１又は１２において、上部電極がＩｒ、ＩｒＯ_ｘ、Ｒｕ、ＲｕＯ_ｘ、ＳｒＲｕＯ_３のいずれかを含むことを特徴とする。
（付記１４）本発明の強誘電体素子の製造方法は、付記１３において、上部電極がＩｒ及び／又はＩｒＯ_ｘで形成されていることを特徴とする。
（付記１５）本発明の強誘電体素子の製造方法は、付記１１において、第１の熱処理が６５０℃以下で、第２の熱処理が６５０℃以上であることを特徴とする。
（付記１６）本発明の強誘電体素子の製造方法は、付記１２において、熱処理が６５０℃以下であることを特徴とする。
（付記１７）本発明の強誘電体素子の製造方法は、付記１２において、熱処理が多段熱処理であって、最後の熱処理が１００％の酸素雰囲気中であることを特徴とする。

本発明の強誘電体素子の構造を概略的に示した断面図である。 ３Ｖで動作させたときの層厚１２０ｎｍのＰＬＺＴ層における（ｃ／ａ）軸比とＱｓｗとの関係を示すグラフである。 ＰＬＺＴの結晶構造を示す図である。 本発明の強誘電体素子の製造方法を示す工程図である。 シリコン基板から層間絶縁層を形成するまでの工程を説明するための図である。 層間絶縁層の平坦化処理から下地層Ａｌ_２Ｏ_３の形成までの工程を説明するための図である。 Ａｌ_２Ｏ_３下地層からＰＬＺＴ層を形成するまでの工程を説明するための図である。 ＰＬＺＴ層の上に上部電極を形成するまでの工程を説明するための図である。 上部電極した後に、ＰＬＺＴ層までエッチングするまでの工程を説明するための図である。 ＰＬＺＴ層をエッチングしたで、エンキャップ層を形成するまでの工程を説明するための図である。 エンキャップ層した後、キャパシタを形成するまでの工程を説明するための図である。 エンキャップ層を形成した後、その上にさらに、第２の層間絶縁層を形成するまでの工程を説明するための図である。 第２の層間絶縁層を平坦化するまでの工程を説明するための図である。 第２の層間絶縁層平坦化後に、Ｓｉバルク拡散層へのコンタクトホールを形成するまでの工程を示す図である。 第２の層間絶縁層上にタングステン層を形成するまでの工程を示す図である。 タングステン層を研摩して平坦化するまでの工程を示す図である。 タングステン層をＣＭＰ法で研摩した後、酸化防止層を形成するまでの工程を示す図である。 酸化防止層の形成後に酸素雰囲気中でアニーリングの熱処理を施す工程を示す図である。 酸素雰囲気中でのアニーリング熱処理の後、酸化防止層をエッチバックするまでの工程を示す図である。 酸化防止層をエッチバックした後、エッチングでアルミ配線を形成する工程を示す図である。

符号の説明

１ 基板
２ 素子分離絶縁体層
３ ウェル
４ ゲート絶縁層
５ ゲート電極
６ 不純物拡散領域
７ 側壁絶縁層
８ 高融点金属シリサイド層
９ カバー層
１０ 第１の層間絶縁層
１１ Ａｌ_２Ｏ_３下地層
１２ 下部電極
１３ 強誘電体層（ＰＬＺＴ層）
１４ 上部電極
１５ エンキャップ層
１６ 第２の層間絶縁層
１６ａ〜１６ｆ コンタクトホール
１７ 密着層
１７ａ〜１７ｆ プラグ
１８ タングステン層

Claims (7)

1. 基板上の導電性電極に挟まれた強誘電体層を有する強誘電体素子において、
   前記強誘電体素子は、ジルコン酸チタン酸鉛ランタン（ＰＬＺＴ）で構成されている単層の強誘電体層を有し、
   前記強誘電体層は、正方晶系の結晶構造を有し、ａ軸とｃ軸との格子定数の長さの比（ｃ／ａ）が１．００１〜１．００８の範囲にする１以上の添加元素を含有し、
   前記添加元素は、Ｃａ、Ｓｒ、Ｉｒ、Ｒｕの群から選択される
   ことを特徴とする強誘電体素子。
2. 前記強誘電体素子は、厚み方向における（１１１）面配向度が９０％以上の強誘電体層を有する
   ことを特徴とする請求項１に記載の強誘電体素子。
3. 前記ＰＬＺＴは、ジルコニウム（Ｚｒ）とチタン（Ｔｉ）のモル比(Ｚｒ／Ｔｉ)が１．０以下である
   ことを特徴とする請求項１又は２に記載の強誘電体素子強誘電体素子。
4. 前記強誘電体素子は、Ｐｔ、Ｉｒ、ＩｒＯ_ｘのいずれかを含有する下部電極を備える
   ことを特徴とする請求項１ないし３のいずれかに記載の強誘電体素子。
5. 前記強誘電体素子は、Ｉｒ、ＩｒＯ_ｘ、Ｒｕ、ＲｕＯ_ｘ、ＳｒＲｕＯ_３のいずれかを含有する上部電極を備える
   ことを特徴とする請求項１ないし４のいずれかに記載の強誘電体素子。
   
6. 基板上の導電性電極に挟まれた強誘電体層を有する強誘電体素子の製造方法において、
   前記強誘電体素子の製造方法は、導電性電極の下部電極上に、ａ軸とｃ軸の格子定数の長さの比（ｃ／ａ）が１．００１〜１．００８の範囲にするためのＣａ、Ｓｒ、Ｉｒ、Ｒｕの群から選択される１以上の添加元素を含有するジルコン酸チタン酸鉛ランタン（ＰＬＺＴ）前駆体を単層で形成した後に第１の熱処理し、
   その上にＩｒＯ_ｘ及び／又はＩｒを含有する上部電極を形成した後に第２の熱処理をする
   ことを特徴とする強誘電体素子の製造方法。
7. 基板上の導電性電極に挟まれた単層の強誘電体層を有する強誘電体素子の製造方法において、
   前記強誘電体素子の製造方法は、導電性電極の下部電極上に、ａ軸とｃ軸の格子定数の長さの比（ｃ／ａ）が１．００１〜１．００８の範囲にするためのＣａ、Ｓｒ、Ｉｒ、Ｒｕの群から選択される１以上の添加元素を含有するジルコン酸チタン酸鉛ランタン（ＰＬＺＴ）前駆体を単層で形成し、その上にＩｒＯ_ｘ及び／又はＩｒからなる上部電極を形成した後に熱処理をする
   ことを特徴とする強誘電体素子の製造方法。
   

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