JP4301680B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP4301680B2 JP4301680B2 JP2000053836A JP2000053836A JP4301680B2 JP 4301680 B2 JP4301680 B2 JP 4301680B2 JP 2000053836 A JP2000053836 A JP 2000053836A JP 2000053836 A JP2000053836 A JP 2000053836A JP 4301680 B2 JP4301680 B2 JP 4301680B2
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- circuit
- test
- signal
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 230000015654 memory Effects 0.000 claims description 39
- 230000004044 response Effects 0.000 claims description 14
- 238000012546 transfer Methods 0.000 claims description 9
- 238000012360 testing method Methods 0.000 description 386
- 238000013142 basic testing Methods 0.000 description 60
- 101000885321 Homo sapiens Serine/threonine-protein kinase DCLK1 Proteins 0.000 description 28
- 102100039758 Serine/threonine-protein kinase DCLK1 Human genes 0.000 description 28
- 230000005540 biological transmission Effects 0.000 description 27
- 238000010586 diagram Methods 0.000 description 23
- 239000000872 buffer Substances 0.000 description 13
- 230000000630 rising effect Effects 0.000 description 10
- 230000003111 delayed effect Effects 0.000 description 8
- 230000008859 change Effects 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 7
- 230000001934 delay Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 238000005259 measurement Methods 0.000 description 5
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000002411 adverse Effects 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の属する技術分野】
この発明は半導体集積回路装置に関し、特に、ロジックとメモリとが混載されたシステムLSIに関し、より特定的には、このシステムLSIにおいてメモリを外部から直接テストするためのテストインターフェイス回路の構成に関する。
【0002】
【従来の技術】
プロセッサまたはASIC(特定用途向けIC)などのロジックと大記憶容量のダイナミック・ランダム・アクセス・メモリ(DRAM)とを同一半導体チップ(半導体基板)上に集積化したロジック内蔵DRAMなどのシステムLSIにおいては、128ビットから512ビットの多ビットの内部データバスでロジックとDRAMなどのメモリとを相互接続することにより、汎用DRAMに比べて1ないし2桁以上高速のデータ転送速度を実現することができる。また、DRAMとロジックとは内部配線で接続されており、この内部配線の長さはボード上配線に比べて十分短くまた寄生インピーダンスも小さいため、データバスの充放電電流を大幅に低減できかつ高速で信号の転送を行なうことができる。また、ロジックとDRAMとは内部配線で接続されており、ロジックに対し汎用DRAMを外付けする方式に比べて、ロジックの外部ピン端子数を低減することができる。これらの理由により、DRAM混載のシステムLSIは、3次元グラフィック処理、画像・音声処理などの大量のデータを取扱う処理を行なう情報機器においてその性能を向上させる上で大きく寄与している。
【0003】
このようなロジック混載DRAMなどのシステムLSIにおいては、ロジックのみがパッドを介して端子に結合される。したがって、内蔵されたDRAMなどのメモリの機能をテストする場合、ロジックを介してテストを行なう必要がある。しかしながら、この場合、テストを行なうための制御をロジックが行なうことになり、ロジックの負荷が大きくなる。また、外部からロジックに対しDRAMなどのメモリの機能テストを行なうための命令を与え、このロジックから機能テストを行なうための制御信号をまたDRAMなどのメモリに対して与え、そのテスト結果をロジックを介して読出す必要がある。このため、DRAMなどのメモリの機能テストは、ロジックを介して実行されることになり、DRAMなどの動作タイミングマージンなどのテストを正確に行なうことができない。また、プログラム容量の観点からも、ロジックが発生するテストパターンの数も制限を受け、十分なテストを行なうことができず、DRAMなどのメモリの信頼性を十分に保証するのが困難である。また、ゲート規模が大きくなると、ロジック自体の不良発生確率が高くなるため、メモリテストの信頼性が低下する。そこで、外部から直接、専用の試験装置を介してDRAMなどのメモリをテストする必要が生じる。
【0004】
図17は、従来のDRAM内蔵システムLSIの構成を概略的に示す図である。図17において、システムLSI900は、外部ピン端子群LPGAに結合され、指令された処理を実行する大規模ロジックLGと、大規模ロジックLGと外部ピン端子群APGの間に結合され、アナログ信号についての処理を行なうアナログコアACRと、大規模ロジックLGに内部配線を介して結合され、この大規模ロジックLGが必要とするデータを格納するDRAMコアMCRと、テストモード時、大規模ロジックLGとDRAMコアMCRとを切り離し、かつテストピン端子群TPGを介して外部のメモリテスタをDRAMコアMCRに結合するテストインターフェイス回路TICを含む。DRAMコアMCRは、電源ピン端子PSTを介して電源電圧VCCを受ける。
【0005】
アナログコアACRは、内部のクロック信号を発生する位相同期回路(PLL)、外部からのアナログ信号をデジタル信号に変換するアナログ/デジタル変換器、および大規模ロジックLGから与えられるデジタル信号をアナログ信号に変換して出力するデジタル/アナログ変換器を含む。
【0006】
DRAMコアMCRは、クロック同期型メモリ(SDRAM)であり、与えられたクロック信号に同期してデータおよび動作モード指示信号の取込みおよびデータの出力を実行する。
【0007】
大規模ロジックLGは、画像/音声情報処理などの処理を実行し、またDRAMコアMCRに対するアクセスを制御するためのメモリコントロールユニットを含む。
【0008】
この図17に示すように、テストインターフェイス回路TICを設けることにより、DRAMコアMCRをロジック部(大規模ロジックLG)から完全に分離して外部テストピン端子群TPGを介して直接アクセスすることが可能となり、DRAMコアMCRの直接外部制御および外部観測が可能となる。このようなテスト手法は、ダイレクト・メモリ・アクセス・テストと呼ばれている。このテストインターフェイス回路TICを設けることにより、従来のメモリテスタを利用することができ、汎用DRAM(SDRAM)とほぼ同程度のテストを行なうことができる。
【0009】
図18は、図17に示すテストインターフェイス回路TICおよびその関連の部分を構成を示す図である。図18において、テストピン端子群TPGは、テストクロック信号TCLK1を受けるピン端子と、テスト動作モードを指定するテスト制御信号TCMDを受けるピン端子と、テストモード時DRAMコアMCRのアクセスすべきメモリセルを指定するテストアドレスTADを受けるピン端子と、テストモード時の書込データTDinを受けるピン端子と、テストモード時、テストインターフェイス回路TICからの出力データTDoutを受けるピン端子を含む。このテストインターフェイス回路TICへ与えられるテスト書込データTDinおよびテストインターフェイス回路TICから出力されるテストデータTDoutは、汎用DRAMのそれと同様、たとえば8ビットのビット幅に設定される。
【0010】
テストインターフェイス回路TICは、テストクロック信号TCLK1に同期して、テストピン端子群TPGに与えられたテスト制御信号TCMD、テストアドレスTADおよびテスト書込データTDinを取込み、テスト制御信号をDRAMコアMCRに発行するための内部コマンド(動作モード指示信号)にデコードし、また、8ビット幅のテスト入力データTDinを256ビットの書込データに拡張するなどの動作を行なうラッチ/コマンドデコーダ1と、DRAMコアMCRのコラムレイテンシなどの情報を格納するモードレジスタ2と、ラッチ/コマンドデコーダ1から与えられる読出選択指示信号をモードレジスタ2に格納されたコラムレイテンシ情報に従ってシフトして読出データ選択信号を生成するCAシフタ3と、CAシフタ3からの読出データ選択信号RD_Sに従ってDRAMコアMCRから読出された256ビットのテスト読出データTFIDoutから8ビットのデータを選択する256:8選択回路4を含む。
【0011】
テスト周辺回路として、テストモード指示信号TEに応答して、DRAMコアMCRを大規模ロジックとテストインターフェイス回路TICの一方に選択的に結合するセレクタ5と、通常動作モード時にたとえば大規模ロジックから与えられるクロック信号とテストモード時に与えられるテストクロック信号TCLK2とを受けてDRAMコアMCRへクロック信号DCLKを与えるゲート回路6と、テストモード指示信号TEの活性化時、DRAMコアMCRから読出される256ビットの読出データRDをテストインターフェイス回路TICへ伝達するゲート回路7が設けられる。DRAMコアMCRから読出された256ビットの読出データRDは、また、大規模ロジックへセレクタ5を介することなく与えられる。読出データを、通常動作モード時高速で大規模ロジックに与えるためである。
【0012】
DRAMコアMCRは、DRAMクロック信号DCLKに同期して、与えられたデータおよび信号を取込み、また読出データRDを出力する。
【0013】
次に、この図18に示すテストインターフェイス回路の動作を、図19に示すタイミングチャートを参照して説明する。
【0014】
図18に示すように、DRAMコアMCRは、書込データINDinおよび読出データRDをそれぞれ別々のバスを介して転送する。テストピン端子群TPGについても、テスト時におけるテスト入力データTDinとテスト出力データTDoutが別々のピン端子を介して転送される。
【0015】
クロックサイクル♯1において、テスタかつデータ読出を指示するテスト制御信号を与える(DRAMコアMCRに対しリードコマンド(読出動作指示信号)READを与える)。クロックサイクル♯1において与えられたテスト制御信号TCMDは、クロックサイクル♯2においてリードコマンドREADとしてテストインターフェイス回路TICからセレクタ5を介してDRAMコアMCへ与えられる。ここで、テストモード時においてはテストモード指示信号TEに従ってセレクタ5が、大規模ロジックとDRAMコアMCRとを切り離し、かつテストインターフェイス回路TICが出力するテストインターフェイスコマンド(テスト動作モード指示信号)TIFCMD、テストインターフェイスアドレスTIFADおよびテストインターフェイス入力データTIFDinを選択してDRAMコアMCRへ転送する。ゲート回路7は、テストモード指示信号TEに従ってDRAMコアMCRから読出されるデータRDをテストインターフェイス回路TICへ伝達する。
【0016】
また、テストクロック信号TCLK1およびTCLK2は、同一周波数かつ同相のクロック信号である。
【0017】
DRAMコアMCRは、ゲート回路6から与えられるクロック信号DCLKに同期して、同時に与えられる内部アドレスINADDに従って内部データの読出を実行する。DRAMコアMCRのコラムレイテンシCLが2クロックサイクルの場合、このサイクル♯2において与えられた内部リードコマンドREAD(INCMD)に従って、サイクル♯4のテストクロック信号TCLK2の立上がりエッジで有効読出データが出力される。
【0018】
テストインターフェイス回路TICにおいては、CAシフタ3が、テストアドレスTADに含まれるコラムアドレスの上位5ビットから生成される選択信号をテストクロック信号TCLK1に従ってコラムレイテンシCLのサイクル期間(選択信号がテストアドレスTADから生成される場合、このテストインターフェイス回路TICにおける遅延時間を合せて含む)シフトさせる。したがって、ゲート回路7を介してDRAMコアMCRからの256ビットの読出データRDが選択回路4に到達したとき、CAシフタ3からの選択信号RD_Sも確定状態となる。この選択回路4は、256ビットのデータから、選択信号RD_Sに従って8ビットのデータを選択してピン端子へテスト読出データTDout(D00)として伝達する。
【0019】
クロックサイクル♯2において、外部からDRAMコアMCRへ、データ書込を示すテスト制御信号TCMDを与える。このテスト制御信号TCMDは、ラッチ/コマンドデコーダ1により、データ書込を示すライトコマンド(動作モード指示信号)WRITEにデコードされる。このライトコマンドが与えられる場合には、テストピン端子に対し、書込データTDin(DA)も同時に与えられる。このライトコマンドWRITEおよびテスト入力データDAもテストインターフェイス回路TICにおいてテストクロック信号に同期して転送される。ラッチ/コマンドデコーダ1内においては、入力データTDinに対してビット幅拡張回路が設けられており、8ビットのテスト入力データDA(TDin)が256ビットの内部書込データDAinに変換される(8ビットのデータ線が256ビットのデータ線に拡張される)。
【0020】
外部から、テスト制御信号TCMDとして、クロックサイクル♯3において、データ読出を指示するリードコマンドREADにデコードされるテスト制御信号を与え、次いで次のクロックサイクル♯4においてデータ書込を指示するライトコマンドWRITEにデコードされるテスト制御信号を与える。この場合、クロックサイクル♯5において、内部書込データDBinがDRAMコアMCRへ与えられる。次いでクロックサイクル♯6において、DRAMコアMCRから256ビットのデータDoutが読出され、次いでテストインターフェイス回路TICの選択回路4により、クロックサイクル♯6において8ビットの読出データDO1がテストデータTDoutとして出力される。
【0021】
モードレジスタ2に、テストインターフェイス回路TICにおける信号伝搬遅延(図19に示す例においては、1クロックサイクル)とコラムレイテンシCLのサイクル数を示すデータを格納する。CAシフタ3が、このモードレジスタ2に設定された期間シフト動作をテストクロック信号TCLK1に従って行なうことにより、DRAMコアMCRからの読出されるデータを正確なタイミングで選択してテストデータを読出す。
【0022】
上述のようなテストインターフェイス回路TICを設けることにより、DRAMコアMCRへ外部のテスタが直接アクセスすることができ、DRAMコアMCRの必要なテストを汎用SDRAMのテスタを用いて行なうことができる。
【0023】
図20は、図18に示すラッチ/コマンドデコーダ1の構成をより具体的に示す図である。図20において、ラッチ/コマンドデコーダ1は、テストクロック信号TCLK1の立上がりに応答してテスト制御信号TCMD、テストアドレスTADおよびテスト書込データTDinを取込みラッチするラッチ回路1aと、ラッチ回路1aからのテスト制御信号TCMDおよびテストアドレスTADの所定のビットを受けてデコードし、動作モードを指定するコマンドを生成するコマンドデコーダ1bと、ラッチ回路1aからの8ビットのテスト書込データTDinを256ビットのテスト書込データに拡張するビット幅拡張回路1cと、コマンドデコーダ1bおよびビット幅拡張回路1cの出力信号を、テストクロック信号TCLK1の立下がりに応答して取込みラッチするラッチ回路1dを含む。ラッチ回路1dからテストコマンドTIFCMD、テストアドレスTIFADおよびテスト書込データTIFDinが出力され、これらはセレクタ5を介してDRAMコアMCRへ与えられる。コマンドデコーダ1bからのコマンドは、またモードレジスタ2へ与えられ、モードレジスタセットモードが指定されたとき、このモードレジスタ2に、アドレスビットまたはテストデータなどを格納させる。コマンドデコーダ1bは、テスト制御信号TCMDおよび所定のアドレスビットを受け、動作モードを指定する内部コマンド、すなわちモードレジスタセットコマンドMRS、ノップコマンドNOP、バンクアクティブコマンドACT、バンクプリチャージコマンドPRE、ライトコマンドWRITE、リードコマンドREAD、およびオートリフレッシュコマンドREFAなどを生成する。
【0024】
この図20に示すように、ラッチ回路1aが、テストスロット信号TCLK1の立上がりに応答してラッチ状態(またはスルー状態)となり、またラッチ回路1dがテストクロック信号TCLK1の立下がりに応答してラッチ状態(またはスルー状態)となる。
【0025】
図21は、図20に示すラッチ/コマンドデコーダ1の動作を示すタイミングチャート図である。以下、図21を参照して図20に示すラッチ/コマンドデコーダ1の動作について簡単に説明する。
【0026】
ラッチ回路1aは、たとえばアップエッジトリガ型ラッチ回路であり、テストクロック信号TCLK1の立上がりエッジで与えられた信号をラッチし、その出力信号(テスト制御信号TCMD、テストアドレスTADおよびテスト書込データTDin)の状態を変化させる。このラッチ回路1aの出力信号は、テストクロック信号TCLK1の1クロックサイクル期間維持される。
【0027】
ラッチ回路1bは、たとえばダウンエッジトリガ型のラッチ回路であり、テストクロック信号TCLK1の立下がりに応答して与えられた信号をラッチする。したがって、ラッチ回路1bの出力信号(TIFCMD、TIFAD、およびTIFDin)は、テストクロック信号TCLK1の立下がりに同期して変化する。ラッチ回路1aには、このテストクロック信号TCLK1の立上がり前に、テスト制御などの外部信号が与えられている。したがってテストインターフェイス回路TICにおいては、図19に示すように、外部の信号に対してテストクロック信号TCLK1の1クロックサイクル期間遅れてセレクタ5を介してDRAMコアMCRへ、内部コマンド等が与えられる。この図20に示すように、ラッチ回路1aおよび1dを利用することにより、テストクロック信号TCLK1に同期して、テスト制御信号TCMD、テストアドレスTADおよびテスト書込データTDinを転送することができる。
【0028】
図22は、DRAMコアMCRの信号入力バッファの構成の一例を示す図である。図22において、入力回路は、DRAMクロック信号DCLKおよび補のDRAMクロック信号ZDCLKに応答して導通し、入力信号INを通過させるCMOSトランスミッションゲートG1と、CMOSトランスミッションゲートG1からの入力信号を反転するインバータ回路G2と、インバータ回路G2の出力信号を反転して内部信号OUTを生成するインバータ回路G3と、DRAMクロック信号DCLKおよびZDCLKに従ってCMOSトランスミッションゲートGと相補的に導通し、インバータ回路G2の入力部とインバータ回路G3の出力部を結合するCMOSトランスミッションゲートG4を含む。このDRAMクロック信号DCLKは、図18に示すOR回路6から生成される。テストモード時には、DRAMクロック信号DCLKは、テストクロック信号TCLK2と周波数および位相が同じである。次に、この図22に示す入力回路の動作を図23に示すタイミングチャートを参照して説明する。
【0029】
DRAMクロック信号DCLK(テストクロック信号TCLK2)がLレベルのときには、CMOSトランスミッションゲートG1が導通状態、CMOSトランスミッションゲートG4が非導通状態であり、入力信号INがCMOSトランスミッションゲートG1を通過し、インバータ回路G2およびG3により出力信号OUTが入力信号INに従って生成される。したがって、このDRAMクロック信号DCLK(テストクロック信号TCLK2)がLレベルのときには、この入力回路は、与えられた入力信号INを通過させるスルー状態となる。
【0030】
DRAMクロック信号DCLK(テストクロック信号TCLK2)がHレベルのときには、CMOSトランスミッションゲートG1が非導通状態、CMOSトランスミッションゲートG4が導通状態となる。この状態においては、入力信号INの状態は、出力信号OUTの状態に影響を及ぼさない。インバータ回路G2およびG3とCMOSトランスミッションゲートG4とにより、この出力信号OUTがラッチされる。したがって、DRAMクロック信号DCLKの立上がり直前の入力信号INの状態に対応する状態に出力信号OUTが保持される。すなわち、この入力回路は、DRAMクロック信号DCLKがHレベルのときにはラッチ状態となる。
【0031】
したがって、図20に示すように、ラッチ/コマンドデコーダ1のラッチ回路1dからテストクロック信号TCLK1の立下がりに同期して内部信号を伝達し、DRAMコアMCRにおいて入力回路により、このDRAMクロック信号DCLKの立上がりに応答してラッチすることにより、テストインターフェイス回路TICからセレクタ5を介して与えられた信号/データを正確に取込むことができる。
【0032】
【発明が解決しようとする課題】
DRAMコアMCRに対するAC(交流)タイミングのテスト項目の中に、入力コマンド、アドレスおよび書込データに対するセットアップ時間tISおよびホールド時間tIHがある。このセットアップ時間tISおよびホールド時間tIHは、図24に示すように、DRAMコアMCRにおいて正確にデータを取込むために必要とされる時間である。
【0033】
図24は、DRAMコアMCRが、DRAMクロック信号DCLKの立上がりエッジで与えられた信号IN(INCMD,INADD,INDin)を取込む際のセットアップ時間tISおよびホールド時間tIHを示す図である。図24に示すように、セットアップ時間tISは、DRAMクロック信号DCLKの立上がりエッジに対し、入力信号INを確定状態に保持するために最小限必要とされる時間である。ホールド時間tIHは、DRAMクロック信号DCLKの立上がりエッジから入力信号INを確定状態に保持することが要求される最小限の時間である。この入力信号INの取込みタイミングに対しセットアップ時間tISおよびホールド時間tIHの間入力信号INを確定状態に保持することにより、正確に、与えられた入力信号INを取込み、この与えられた入力信号INに対応する内部信号を生成することができる。セットアップ時間tISおよびホールド時間tIHの仕様値が満たされているか否かを判定するために、2つのテストクロック信号TCLK1およびTCLK2が用いられる。
【0034】
今、図25(a)および(b)に示すように、テストクロック信号TCLK1の立下がりに同期して、DRAMマクロへ信号IN(INCMD,INADD,INDin)が与えられる場合を考える。この場合、図25(c)に示すテストクロック信号TCLK2と図25(a)に示すテストクロック信号TCLK1の位相が同一の場合、この入力信号INのセットアップ期間は、図22に示すようにDRAMマクロMCRの入力回路は、クロック信号DCLKがLレベルの期間スルー状態にあるため、テストクロック信号TCLK1(TCLK2)のLレベルの期間tCLとなる。一方、この入力信号INが、テストクロック信号TCLK1の立下がりに同期して伝達されるため、入力信号INは、テストクロック信号TCLK1の立下がりに同期して変化し、したがって、この入力信号INのホールド期間は、テストクロック信号TCLK1(TCLK2)のHレベルの期間tCHに等しくなる。
【0035】
今、テストクロック信号TCLK2を、図25(d)に示すように、テストクロック信号TCLK1に対し時間τだけ位相を進める。この場合、DRAMマクロにおいては、テストクロック信号TCLK2の立上がりに同期して与えられた入力信号INの取込みを行なう(図22に示す入力回路は、テストクロック信号TCLK2(DRAMクロック信号DCLK)がHレベルとなるとラッチ状態となる)。したがって、入力信号INのセットアップ期間は、期間tCL−τとなり、位相差に相当する時間τだけ短くなる。したがって、テストクロック信号TCLK2の位相を速くし、DRAMコアからの読出データにエラーが生じたときのテストクロック信号TCLK2の位相からセットアップ時間tISを求めることができる。
【0036】
一方、図25(e)に示すように、テストクロック信号TCLK2の位相を、テストクロック信号TCLK1に対して時間τだけ遅らすと、この入力信号INのホールド期間tIHは、期間tCH−τとなる。したがって、この場合において、DRAMコアMCRからの読出データにエラーが生じ始める位相差から、ホールド時間tIHを求めることができる。
【0037】
このセットアップ時間tISおよびホールド時間tIHを測定するために、2つの別々のテストクロック信号TCLK1およびTCLK2を利用する必要がある。
【0038】
図26は、DRAM内蔵システムLSI900に対するテストクロック信号の印加を概略的に示す図である。図26において、DRAM内蔵システムLSI900へはテスタ950から信号線951および952を介してテストクロック信号TCLK1およびTCLK2が与えられる。この信号線951を介して伝達されるテストクロック信号TCLK1が、システムLSI900内のテストインターフェイス回路TICへ与えられ、テストクロック信号TCLK2が、DRAMコアに対して設けられるゲート回路6へ与えられる。したがって、テスタ950から、テストクロック信号TCLK1およびTCLK2が別々の経路を介してテストインターフェイス回路TICおよびDRAMコアへ伝達される。
【0039】
これらの信号線951および952の配線長が異なり、またシステムLSI900内部におけるテストクロック信号TCLK1およびTCLK2の伝搬配線長が異なる場合、これらのテストクロックTCLK1およびTCLK2の間に、伝搬遅延によるスキューδが発生する。したがって、これらのテストクロック信号TCLK1およびTCLK2の本来的なスキューδにより、図25において示した手法に従って求められたセットアップ時間tISおよびホールド時間tIHには、誤差δが存在する。したがって、正確なセットアップ時間tISおよびホールド時間tIHを測定することができないという問題が生じる。
【0040】
また、図18に示すように、DRAMコアMCRから読出された256ビットのデータRDが、選択回路4により8ビットのデータに選択される。この選択回路4の選択動作は、CAシフタ3からの読出選択信号RD_Sに従って行なわれる。CAシフタ3は、テスタインターフェイス回路TICに与えられるテストクロック信号TCLK1に従ってシフト動作を行なう。したがって、図27に示すように、読出データ選択信号RD_Sは、テストクロック信号TCLK1に同期して活性化される。一方、DRAMコアMCRは、テストクロック信号TCLK2に同期して動作しており、読出データRDはテストクロック信号TCLK2に同期して出力される。したがって、テストインターフェイス回路TICの選択回路4において読出データ選択信号RD_Sと内部読出データINDoutの確定タイミングが、テストクロック信号TCLK2の位相変化に応じて変化する。したがって、テストクロック信号TCLK2の位相変化時、この内部読出データINDoutの確定タイミングが、読出データ選択信号RD_Sの確定タイミングから大きくずれてくると、外部読出データTDoutとして不確定のデータが出力される期間が存在する。この期間において外部の装置がテストクロック信号TCLK1に従ってデータサンプリングした場合、この読出データにはエラーが存在すると判定される。
【0041】
このテストインターフェイス回路における読出データ選択信号RD_Sと内部読出データINDoutの位相関係も、テストクロック信号TCLK1およびTCLK2の位相関係に応じて変化するため、読出データにエラーが生じた場合、このテストインターフェイス回路TICにおける選択回路において誤ったタイミングでデータの選択が行なわれたのか、また、DRAMコアにおけるセットアップ期間/ホールド期間の不良により生じたのかの判定を行なうことができず、正確なセットアップ時間/ホールド時間の測定を行なうことができなくなる。
【0042】
通常動作モード時においてはDRAMコアMCRにクロック信号CLKが伝達され、このシステムLSIにおいては、3つのクロック信号線が配設される。したがって、このシステムLSI内におけるクロック信号配線が複雑となる。テストクロック信号TCLK1およびTCLK2のスキューの問題を解消するために、テストインターフェイス回路TICおよびDRAMコアに共通のテストクロック信号TCLKを供給した場合、セットアップ時間tISおよびホールド時間tIHを測定することができなくなる。また、クロック信号CLKとテストクロック信号TCLK1を用いる場合、両者の配線長が異なり位相差が生じるため、正確な測定はできない。
【0043】
それゆえ、この発明の目的は、メモリを内蔵するシステムLSIにおいてメモリのセットアップ時間およびホールド時間を正確に測定することのできる半導体集積回路装置を提供することである。
【0044】
この発明の他の目的は、クロック系統を複雑化させることなく正確にメモリの入力信号のセットアップ時間およびホールド時間を測定することのできるテストインターフェイス回路を提供することである。
【0045】
この発明のさらに他の目的は、DRAM内蔵システムLSIにおいてDRAMコアに対する入力信号のセットアップ時間およびホールド時間を正確に測定することのできるテストインターフェイス回路を提供することである。
【0046】
【課題を解決するための手段】
この発明に係る半導体集積回路装置は、要約すれば、基本テストクロック信号を用いて2つの内部テストクロック信号を生成し、一方の内部テストクロック信号に従ってメモリを動作させかつテストインターフェイス回路を他方の内部テストクロック信号に同期して動作させる。
【0047】
すなわち、請求項1にかかる半導体集積回路装置は、基本クロック信号に従って第1および第2のテストクロック信号を発生するためのクロック回路と、クロック回路からの第1および第2のテストクロック信号の一方のテストクロック信号に同期して動作し、指定された動作を行なうメモリ回路と、第1および第2のテストクロック信号の他方に従って、メモリ回路に動作モードを指定する信号を含む情報を転送するための制御転送回路と、メモリ回路から読出されたデータを第1および第2のクロック信号の一方のテストクロック信号に応答して転送するための読出転送回路を含む。
【0048】
請求項2に係る半導体集積回路装置は、請求項1のクロック回路が、可変遅延時間を有しかつ基本クロック信号を受けて第1のテストクロック信号を発生するための遅延線と、固定遅延時間を有し基本テストクロック信号を受けて第2のテストクロック信号を発生する遅延段とを備える。
【0049】
請求項3に係る半導体集積回路装置は、請求項2の装置において、遅延線の初期設定される遅延時間は、遅延段の固定遅延時間に実質的に等しい。
【0050】
請求項4に係る半導体集積回路装置は、請求項2の装置が、さらに、遅延線の遅延時間を設定するためのデータを格納するためのモードレジスタを備える。遅延線は、基本テストクロック信号を伝達するようにカスケード接続される複数の遅延素子と、モードレジスタに格納されたデータに従って遅延素子の段数を設定する回路とを備える。
【0051】
請求項5に係る半導体集積回路装置は、請求項1のクロック回路が、可変遅延時間を有し、与えられた信号を設定された遅延時間遅延して出力する遅延回路と、選択信号に従って、基本クロック信号とこの基本クロック信号の反転信号の一方を選択して遅延回路へ与えるための選択回路を備える。
【0052】
共通の基本テストクロック信号を用いて第1および第2のテストクロック信号を生成し、これらの第1および第2のテストクロック信号の一方クロック信号に従ってメモリ回路を動作させかつメモリ回路への制御信号を他方のクロック信号に同期して転送することにより、テスタの配線等に起因するテストクロック信号の位相の固有のずれをなくすことができ、正確な位相設定を行なうことができる。またクロック回路においてこの第1および第2のテストクロック信号を位相を調整することにより、セットアップ時間およびホールド時間を測定することができる。メモリ回路および読出転送回路を同じクロック信号で同期して動作させることにより、第1および第2のテストクロック信号の位相差がテストインターフェイス回路における読出データ選択動作に悪影響を及ぼすのを防止することができる。
【0053】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1に従う半導体集積回路装置の要部の構成を概略的に示す図である。図1において、テストインターフェイス回路TICは、テストピン端子群TPGに含まれるテストクロック入力端子9に与えられる基本テストクロック信号TST_CLKMを共通に受ける遅延線10および遅延段12を含む。遅延線10は、モードレジスタ2に格納されたデータに従ってその遅延時間が設定され、基本テストクロック信号TST_CLKMを設定された遅延時間遅延して第1のテストクロック信号TST_CLK1を生成してラッチ/コマンドデコーダ1へ与える。
【0054】
遅延段2は、その遅延時間は固定されており、基本テストクロック信号TST_CLKMをその固有の遅延時間遅延して第2のテストクロック信号TST_CLK2を生成してCAシフタ3およびOR回路6へ与える。この遅延段12が有する遅延時間は、遅延線10の遅延時間のデフォルト値(初期設定値)に等しい。
【0055】
DRAMコアMCRは、OR回路6からのDRAMクロック信号DCLKに同期して動作する。したがって、テストモード時には、このDRAMコアMCRは、第2のテストクロック信号TST_CLK2に同期して動作する。
【0056】
テストインターフェイス回路TICにおいてはラッチ/コマンドデコーダ1が、遅延線10からの第1のテストクロック信号TST_CLK1に同期して動作する。したがって、このDRAMコアMCRへ与えられる内部コマンドINCMD、内部アドレス信号INADDおよび内部書込データINDinは、第1のテストクロック信号TST_CLK1に同期して変化する。遅延線10の遅延時間を変更することにより、第1および第2のクロック信号TST_CLK1およびTST_CLK2の位相差を変化させることができ、応じてDRAMコアMCRに対する入力信号のセットアップ期間およびホールド期間を変化させて、セットアップ時間およびホールド時間を測定することができる。
【0057】
テストインターフェイス回路TICにおいて、CAシフタ3は、第2のテストクロック信号TST_CLK2に同期してシフト動作を行なっている。したがって、このCAシフタ3からの読出データ選択信号RD_Sは、第2のテストクロック信号TST_CLK2に同期して確定状態となる。したがって、DRAMコアMCRから読出されるデータRDが選択回路4に到達するタイミングとCAシフタ3からの読出データ選択信号RD_Sの確定タイミングの位相差は、テストクロック信号TST_CLK1およびTST_CLK2の位相差が変化しても変化せず、このテストインターフェイス回路TICにおいて選択回路4が正確にDRAMコアMCRから読出されたデータを選択して出力する。したがって、このDRAMコアMCRに対する入力信号/データのセットアップ時間およびホールド時間を、テストクロック信号TST_CLK1およびTST_CLK2の位相差を変化させることにより正確に測定することができる。
【0058】
また、共通の基本テストクロック信号TST_CLKMを用いてこの半導体集積回路装置内で第1および第2のテストクロック信号TST_CLK1およびTST_CLK2を生成しており、テストクロック信号がテスタから与えられる場合において、遅延線10および遅延段12へ与えられる基本テストクロック信号TST_CLKMの位相差は存在せず、2相のテストクロック信号TST_CLK1およびTST_CLK2を用いて正確に、DRAMコアMCRの入力信号のセットアップ時間tISおよびホールド時間tIHを測定することができる。
【0059】
DRAMコアMCR、セレクタ5、AND回路7およびOR回路6は、図18に示す従来の構成と同じである。
【0060】
図2は、図1に示すラッチ/コマンドデコーダ1の構成を概略的に示す図である。この図2に示すラッチ/コマンドデコーダ1においては、入力段のラッチ回路1aが、基本テストクロック信号TST_CLKMに同期して動作し、出力段のラッチ回路1dが、第1のテストクロック信号TST_CLK1に同期して動作する。他の構成は、図20に示す構成と同じであり、対応する部分には同一参照番号を付す。
【0061】
ラッチ回路1aへ、基本テストクロック信号TST_CLKMを与えてラッチ動作をさせることにより、このラッチ回路1aは、テスタからのテスト制御信号TCMD、テストアドレスTADおよびテスト書込データTDinを正確に取り込むことができる。この場合、テスト制御信号TCMD、テストアドレスTADおよびテスト書込データTDinの基本テストクロック信号TST_CLKMに対するスキューが存在するものの、この基本テストクロック信号TST_CLKMに同期して、テスト制御信号TCMD、テストアドレスTADおよびテスト書込データTDinが転送されるため、たとえば基本テストクロック信号TST_CLKMの立下がりに同期して、テスト制御信号TCMD、テストアドレスTADおよびテスト書込データTDinをテスタから出力すれば、これらのテスト制御信号TCMD、テストアドレスTADおよびテスト書込データTDinのラッチ回路1aにおけるセットアップ期間およびホールド期間を、基本テストクロック信号TST_CLKMの半サイクル期間(デューティ比50%とする)に設定することができ、ラッチ回路1aにおいて、十分に余裕を持って正確に、テスト制御信号TCMD、テストアドレスTADおよびテスト書込データTDinを取込みラッチしてコマンドデコーダ1bおよびビット幅拡張回路1cへ取込んだ信号/データを与えることができる。
【0062】
図3は、この発明の実施の形態1におけるテストクロック信号TST_CLK1およびTST_CLK2の位相関係の一例を示す図である。遅延線10の遅延時間のデフォルト値は、遅延段12の有する固定遅延時間に等しい。したがって、デフォルト値の遅延時間を遅延線10が有する場合には、テストクロック信号TST_CLK1およびTST_CLK2は、同相であり、ラッチ回路1dから出力されるコマンドTIFCMD、アドレスTIFADおよび書込データTIFDinに対するセットアップ期間およびホールド期間は、それぞれテストクロック信号TST_CLK1の半クロックサイクル(デューティ比50%)に等しい。
【0063】
遅延線10の有する遅延時間をデフォルト値よりも大きくした場合、第1のテストクロック信号TST_CLK1の基本テストクロック信号TST_CLKMに対する遅延時間が、第2のテストクロック信号TST_CLK2のそれよりも大きくなり、したがって、図3(d)に示すように、第1のテストクロック信号TST_CLK1の位相が、第2のテストクロック信号TST_CLK2の位相よりも遅れる。DRAMコアMCRは、この第2のテストクロック信号TST_CLK2に従って生成されるDRAMクロック信号DCLKに同期して動作しており、したがって、遅延段10の有する遅延時間を大きくした場合、このDRAMコアMCRに与えられる信号のセットアップ期間が短くなる。
【0064】
一方、遅延段12の有する遅延時間よりも遅延線10の有する遅延時間がTbだけ短くされた場合、図3(e)に示すように、第1のテストクロック信号TST_CLK1の位相が、時間Tbだけ、第2のテストクロック信号TST_CLK2よりも進む。この場合には、DRAMコアMCRに対する入力信号のホールド期間tIHが短くなる。したがって、遅延線10の有する遅延時間を、遅延段12の有する遅延時間に対して変化させることにより、セットアップ期間およびホールド期間を変化させることができ、それぞれ、読出データにエラーが生じた場合に、セットアップ時間およびホールド時間tISおよびtIHを測定することができる。
【0065】
また、DRAMコアMCRは、第2のテストクロック信号TST_CLK2に同期して動作して読出データRDを生成している。テストインターフェイス回路TICにおいてCAシフタ3は、DRAMコアMCRと同様第2のテストクロック信号TST_CLK2に同期してシフト動作を実行している。したがって、図4に示すように、読出データRDがたとえば第2のテストクロック信号TST_CLK2の立下がりに同期して出力される場合、読出データ選択信号RD_Sは第2のテストクロック信号TST_CLK2の立下がりに同期して活性化する。したがって、第2のテストクロック信号TST_CLK2に従って256:8選択回路4が選択動作を行なって読出データTDoutを外部へ出力する。
【0066】
外部のテスタが、基本テストクロック信号TST_CLKMに従ってデータのサンプリングを行なう場合、この遅延段10の有する遅延時間は固定されており、第2のテストクロック信号TST_CLK2が基本テストクロック信号TST_CLKMに対して有する遅延時間は予め知ることができる。したがって、テスト読出データTDoutのテスタにおけるサンプリングタイミングを、この基本テストクロック信号TST_CLKMを遅延段10の有する遅延時間遅らせた信号に従って行なうことにより、正確なデータサンプリングを行なうことができる。したがって、CAシフタ3のシフト動作を、第2のテストクロック信号TST_CLK2に同期して行なわせることにより、テストインターフェイス回路TICがDRAMコアMCRへ信号を転送するタイミングを規定するクロック信号とDRAMコアMCRが動作するタイミングを規定するクロック信号が別々のクロック信号であっても、テストインターフェイス回路TICにおいて正確にDRAMコアMCRから読出されたデータを取込み外部へ出力することができ、エラー発生時、このテストインターフェイス回路TICの選択回路をセットアップ/ホールド時間不良要因から排除することができ、正確なセットアップ時間およびホールド時間測定を行なうことができる。
【0067】
図5(A)は、図1に示す遅延線10の構成の一例を示す図である。図5(A)において、遅延線10は、複数(m+1個)のカスケード接続される単位遅延素子DL0−DLmを含む。単位遅延素子DL0−DLmの各々は、選択信号φ0−φmに応答して補の基本テストクロック信号ZTST_CLKMを選択するスイッチ回路SWと、スイッチ回路SWから基本テストクロック信号が与えられると順次次段の基本単位遅延素子へ伝達する遅延回路DEを含む。遅延回路DEは、単位遅延時間τDを有する。初段の単位遅延素子DL0においては、電源電圧VCCとスイッチ回路SWからの信号とを遅延回路DEが受ける。最終段の単位遅延素子DLmから、第1のテストクロック信号TST_CLK1が出力される。
【0068】
単位遅延素子DL0−DLm各々の遅延回路DEは、対応のスイッチ回路SWからテストクロック信号が与えられたときに、補のテストクロック信号ZTST_CLKMを次段の単位遅延素子へ伝達する。対応のスイッチ回路SWが、基本テストクロック信号を伝達しない場合には、遅延回路DEは、前段の単位遅延素子から与えられる信号を次段へ伝達する。したがって、単位遅延素子DL0−DLm各々においてスイッチ回路SW2をモードレジスタ2に設定された信号またはこのモードレジスタ2に設定されたデータをデコードして生成される選択信号φ0−φmに従って1つのスイッチ回路SWを導通状態とすることにより、1つの単位遅延素子に対し、基本テストクロック信号TST_CLKMが伝達されて遅延線内に取込まれ次段からの遅延回路により順次伝達される。
【0069】
図5(B)は、図5(A)に示す単位遅延素子DL0−DLmの構成の一例を示す図である。図5(B)において1つの単位遅延素子DLiの構成を代表的に示す。
【0070】
図5(B)において単位遅延素子DLiは、選択信号φiと基本テストクロック信号TST_CLKMを受けるNAND回路G10と、前段の単位遅延素子の遅延回路の出力信号とNAND回路G10の出力信号とを受けるNAND回路G11と、NAND回路G11の出力信号を受けるインバータ回路G12と、NAND回路G11の出力ノードと電源ノードの間に接続される容量素子CP1と、NAND回路G11の出力ノードと接地ノードの間に接続される容量素子CP2を含む。このNAND回路G11の出力ノードに接続される容量素子CP1およびCP2により、NAND回路G11の出力信号に対し遅延を与え、この容量素子CP1およびCP2により、小占有面積で必要な大きさの遅延時間τDを実現する。容量素子CP1およびCP2両者が用いられているのは、このNAND回路G11の出力信号の立上がりおよび立下がりをともに遅延させるためである。
【0071】
NAND回路G10が、スイッチ回路SWに相当し、NAND回路G11と、インバータ回路G12と、容量素子CP1およびCP2とが、遅延回路DEに相当する。
【0072】
この図5(B)に示す単位遅延素子DLiの構成において、選択信号φiがHレベルのときには、NAND回路G10がインバータバッファとして動作し、基本テストクロック信号TST_CLKMをバッファ処理して反転してNAND回路G11へ与える。選択信号φ0〜φmのうちの1つのみがHレベルに設定され、残りの選択信号はLレベルに設定される。したがって、この選択信号φiがHレベルのとき、残りの選択信号φ0−φ(i−1)およびφ(i+1)〜φmがすべてLレベルである。したがって、これらの単位遅延素子DL0−DL(i−1)およびDL(i+1)−DLmにおいて、NAND回路G10の出力信号がHレベルとなり、各遅延回路DEが前段の遅延回路の出力信号を通過させる(NAND回路G11がインバータ回路として動作し、遅延回路DEが2段のカスケード接続されるインバータ回路の構成と等価となる)。初段の単位遅延回路DL0においては、NAND回路G11の第1の入力にHレベルの電源電圧VCCが与えられており、したがって、NAND回路G11の出力信号がLレベル、インバータ回路G12の出力信号がHレベルとなる。すなわち、選択信号φiがHレベルに設定され、残りの選択信号φ0−φ(i−1)およびφ(i+1)−φmがすべてLレベルに設定された場合、スイッチ回路SWに含まれるNAND回路G10の出力信号がHレベルとなり、NAND回路G11がインバータ回路として動作し、単位遅延素子DL0−DL(i−1)が、バッファ回路として動作し、この電源電圧VCCレベルのHレベルの信号が伝達される。
【0073】
単位遅延素子DLiにおいては、したがって、補の基本クロック信号ZTST_CLKMがNAND回路G10により反転され、次いでNAND回路G11およびインバータ回路G12によりバッファ処理されて所定の遅延時間をもって次段へ伝達される。単位遅延素子DL(i+1)−DLmは、それぞれ、前段の単位遅延素子の出力信号を、それぞれに割当てられた遅延時間τDだけ遅延して伝達する。したがって、最終段の単位遅延素子DLmからは、補の基本テストクロック信号ZTST_CLKMを反転しかつ所定時間遅延したテストクロック信号TST_CLK1が出力される。この第1のテストクロック信号TST_CLK1は、したがって、基本テストクロック信号TST_CLKMから位相がずれた信号である。補の基本テストクロック信号ZTST_CLKMは、基本テストクロック信号TST_CLKMをインバータにより反転して生成する。このインバータの遅延時間は無視できる。
【0074】
デフォルト値においては、選択信号φkが選択状態に保持される。このときの単位遅延素子DLk−DLmの有する遅延時間の和τD・(m−k+1)が遅延段12の有する遅延時間に等しい。
【0075】
したがって、選択信号φ0−φmを1つ選択的に活性状態に駆動することにより、この遅延線10における遅延時間は最大値τmaxから最小値τminに変化させ、デフォルト値より遅延時間が大きいときにエラーが発生するときの遅延線の遅延時間およびデフォルト値(τ0とする)よりも短い遅延時間でエラーが生じた場合の遅延線10の遅延時間からセットアップ時間/ホールド時間を検出する。
【0076】
すなわち、図6(a)に示すように、第2のテストクロック信号TST_CLK2は、遅延時間τ0を基本テストクロック信号TST_CLKMに対して有している。第2のテストクロック信号TST_CLK2の立上がりに応答してDRAMコアが与えられた信号のラッチ(取込み)を行なう。今、図6(b)に示すように、第1のテストクロック信号TST_CLK1を、デフォルト値の遅延時間τ0よりも長い遅延時間τ1遅延させることを考える。この場合、第1のテストクロック信号TST_CLK1の位相は第2のテストクロック信号TST_CLK2の位相よりも遅れる。DRAMコアへは、この第1のテストクロック信号TST_CLK1の立下がりに同期して信号/データが与えられる。したがって、この状態でエラーが初めて生じた場合、DRAMコアに対する信号のセットアップ時間tISが不良となっているため、この遅延時間τ1とデフォルト値の遅延時間τ0とから、セットアップ時間を求める。第1のテストクロック信号TST_CLK1の第2のテストクロック信号TST_CLK2に対する遅延時間は(τ1−τ0)であるため、セットアップ時間tISは次式で表わされる。
【0077】
tIS=tCL−(τ1−τ0)
一方、図6(c)に示すように、第1のテストクロック信号TST_CLK1の遅延時間を短くし、遅延時間τ2で初めてエラーが発生した場合を考える。この第1のテストクロック信号TST_CLK1の遅延時間が短くなった場合、この第1のテストクロック信号TST_CLK1は第2のテストクロック信号TST_CLK2よりも時間(τ0−τ2)だけ位相が進んでいる。この第1のテストクロック信号TST_CLK1の立下がりに同期してデータ/信号がDRAMコアへ与えられるため、この遅延時間を図6(c)に示すように短くして第1のテストクロック信号TST_CLK1の位相を第2のテストクロック信号TST_CLK2よりも早くした場合、ホールド期間が短くなる。したがって、ホールド時間tIHは次式で表わされる。
【0078】
tIH=tCH−(τ0−τ2)
したがって、このデフォルト値τ0を遅延線10の有する遅延時間の中間に設定することにより、セットアップ時間およびホールド時間の探索範囲の時間幅をほぼ同じとすることができる。すなわち、セットアップ期間をtCL−(τmax−τ0)まで、またホールド期間をtCH−(τ0−τmin)まで短くすることができる。
【0079】
図5に示す構成の場合、デフォルト値τ0=τD・(m−(k+1))であり、τmin=単位遅延素子DLの有する単位遅延時間τDの精度で、セットアップ時間およびホールド時間をテストすることができる。
【0080】
なお、モードレジスタへの遅延時間を示すデータの設定は、モードレジスタセットコマンドMRSにデコードされる外部テスト制御信号TCMDを与えて、テスト信号端子群からの適当な端子(たとえばアドレス信号入力端子および書込データ入力端子)から必要なデータをモードレジスタに格納する。
【0081】
以上のように、この発明の実施の形態1に従えば、テスタからの基本テストクロック信号も遅延線および固定遅延段を用いて第1および第2のテストクロック信号を生成しているため、正確に、DRAMコアのセットアップ時間およびホールド時間を測定することができる。また、DRAMコアからの読出データを選択するための読出データ選択信号を生成するためのシフタには、DRAMコアと同じテストクロック信号を与えており、DRAMコアからの読出データと読出データ選択信号とが確定状態となるタイミングのずれを防止することができ、正確に、セットアップ時間およびホールド時間を測定することができる。
【0082】
[実施の形態2]
図7は、この発明の実施の形態2に従う半導体集積回路装置の要部の構成を概略的に示す図である。この図7に示す構成においては、テストインターフェイス回路TICにおいて、遅延線10からの第1のテストクロック信号TST_CLK1がOR回路6を介してDRAMコアMCRへ与えられる。また、読出データ選択信号RD_Sを発生するCAシフタ3も、この遅延線10からの第1のテストクロック信号TST_CLK1を受ける。一方、遅延段12からの第2のテストクロック信号TST_CLK2が、ラッチ/コマンドデコーダ1へ与えられる。他の構成は、図1に示す実施の形態1の構成と同じであり、対応する部分には同一参照番号を付し、それらの詳細説明は省略する。
【0083】
この図7に示す構成においては、ラッチ/コマンドデコーダ1からは、基本テストクロック信号TST_CLKMに対し固定の遅延時間を有する第2のテストクロック信号TST_CLK2に従って信号TIFCMD、TIFADおよび書込データTIFDinが出力される。DRAMコアMCRは、遅延線10からの基本テストクロック信号TST_CLKMに対する遅延時間が変更可能な第1のテストクロック信号TST_CLK1に従ってセレクタ5を介して与えられる信号INCMDおよびINADDおよび外部書込データINDinを取込み、また読出データRDを生成する。したがって、この場合においても、テストクロック信号TST_CLK1およびTST_CLK2の位相関係は変更することができるため、同様、このDRAMコアにおける入力信号のセットアップ時間およびホールド時間を、実施の形態1と同様、正確に測定することができる。
【0084】
図8は、図7に示すラッチ/コマンドデコーダ1の構成を概略的に示す図である。この図8に示すラッチ/コマンドデコーダ1においては、入力段のラッチ回路1aは、先の実施の形態1と同様、基本テストクロック信号TST_CLKMに従って、外部からのテスト制御信号TCMD、テストアドレスTADおよびテスト書込データTDinを取込む。一方、出力段のラッチ回路1dは、第2のテストクロック信号TST_CLK2の立下がりに同期して、DRAMコアに対する内部コマンド信号TIFCMDおよび内部アドレス信号TIFADおよび内部テスト書込データTIFDinを出力する。すなわち、DRAMコアMCRに対しては、第2のテストクロック信号TST_CLK2に同期して各種信号/データが与えられる。
【0085】
図8に示すラッチ回路1dはテストクロック信号TST_CLK2の立下がりでラッチ状態となる通常のフリップフロップを利用するダウンエッジトリガ型ラッチ回路である。このダウンエッジトリガ型ラッチ回路は、クロック信号の立下がりに同期して与えられた信号を取込みラッチし、その出力信号はクロック信号の立下がりに同期して取込んだ信号に従って変化する。通常のダウンエッジトリガ型ラッチ回路をラッチ回路1dに用いることができる。しかしながら、ラッチ回路1dとして、テストクロック信号TST_CLK2の立上がりに同期してラッチ状態となる回路を利用することができる。
【0086】
図9は、図8に示す出力段のラッチ回路1dの変更例を示す図である。図9において、ラッチ回路1dは、第2のテストクロック信号TST_CLK2がLレベルのとき導通し、与えられた信号INを通過させるCMOSトランスミッションゲート1daと、CMOSトランスミッションゲート1daの出力信号を反転するインバータ回路1dbと、インバータ回路1dbの出力信号を反転して出力信号OUTを生成するインバータ回路1dcと、第2のテストクロック信号TST_CLK2がHレベルのとき導通し、インバータ回路1dcの出力信号をインバータ回路1dbの入力に伝達するCMOSトランスミッションゲート1ddを含む。
【0087】
この図9に示すラッチ回路1dの構成においては、第2のテストクロック信号TST_CLK2がLレベルのときにCMOSトランスミッションゲート1daが導通し、入力信号INに従って出力信号OUTが生成される。第2のテストクロック信号TST_CLK2がHレベルとなると、CMOSトランスミッションゲート1daが非導通状態、一方、CMOSトランスミッションゲート1ddが導通状態となる。したがって、インバータ回路1dbは入力信号INから分離されて、代わりに、出力信号OUTを受ける。すなわち出力信号OUTが、インバータ回路1dbおよび1dcとCMOSトランスミッションゲート1ddにより保持される。ラッチ回路1dの入力信号は第2のテストクロック信号TST_CLK2がHレベルのときに確定している。
【0088】
この図9に示すラッチ回路1dは、テストクロック信号TST_CLK2の立上がりに同期してラッチ状態となるものの、出力信号OUTはテストクロック信号の立下がりに同期して変化しており、図8に示すダウンエッジトリガ型ラッチ回路と同様の機能を実現する。
【0089】
図8に示す入力段のラッチ回路1aはテストクロック信号TST_CLKMの立上がりでラッチ状態となるアップエッジトリガ型ラッチ回路であり、その入力信号がテストクロック信号TST_CLKMの立上がりで取込まれかつラッチされ、その出力信号はテストクロック信号TST_CLKMの立上がりに同期して取込まれた信号に従って変化する。このため、入力段のラッチ回路1aも、変更例として以下の構成を利用することができる。すなわち、変更例のラッチ回路1aは、この図9に示す出力段のラッチ回路1dの変更例と同様の構成を有し、基本テストクロック信号TST_CLKMがHレベルとなるとスルー状態となり、与えられた信号TCMDおよびTADおよび書込データTDinを通過させ、基本テストクロック信号TST_CLKMがLレベルとなると、ラッチ状態となる。第2のテストクロック信号TST_CLK2は、基本テストクロック信号TST_CLKMに対し、固定の遅延時間τ0を有している。したがって、コマンドデコーダ1bおよびビット幅拡張回路1cが、基本テストクロック信号TST_CLKMの立上がりに同期して与えられた信号の処理を行なった後、ラッチ回路1dが第2のテストクロック信号TST_CLK2の立下がりに同期してこれらの信号を通過させるため、コマンドデコーダ1bおよびビット幅拡張回路1cは、ラッチ回路1dがラッチ状態となる前にその出力信号を確定状態へ駆動することができる。したがって、ラッチ回路1dからは、正確に、第2のテストクロック信号TST_CLK2の立下がりに同期して、信号TIFCMDおよびTIFADおよびテスト書込データTIFDinをDRAMコアへ伝達することができる。ただし、信号TCMD,TADおよび書込データTDinはテストクロック信号TST_CLKMがHレベルの間確定状態を維持する必要がある。
【0090】
図10は、DRAMコアにおける入力回路の構成の一例を示す図である。図10において、このDRAMコアの入力回路は、DRAMクロック信号DCLKがLレベルのときに導通し入力信号INを通過させるCMOSトランスミッションゲートG1と、CMOSトランスミッションゲートG1の出力信号をバッファ処理する2段のカスケード接続されるインバータ回路G2およびG3と、DRAMクロック信号DCLKがHレベルのとき導通し、インバータ回路G3の出力信号をインバータ回路G2の入力に伝達するCMOSトランスミッションゲートG4を含む。これらの構成要素が1段のエッジトリガ型Dラッチを構成する。すなわち、DRAMクロック信号DCLK(第2のテストクロック信号TST_CLK2)がLレベルとなると、入力信号INを内部へ取込み、このDRAMクロック信号DCLKがHレベルとなると、取込んだ信号をラッチする。
【0091】
入力回路は、さらに、DRAMクロック信号DCLKがHレベルのときに導通しインバータ回路G3の出力信号を通過させるCMOSトランスミッションゲートG5と、CMOSトランスミッションゲートG5を介して与えられる信号をバッファ処理して内部信号OUTを生成する2段のカスケード接続されるインバータ回路G6およびG7と、DRAMクロック信号DCLKがLレベルのときに導通し、インバータ回路G7からの信号OUTをインバータ回路G6の入力に伝達するCMOSトランスミッションゲートG8を含む。CMOSトランスミッションゲートG5が、初段のエッジトリガ型Dラッチがラッチ状態となると、DRAMクロック信号DCLKに同期して導通し、インバータ回路G3の出力信号に従って内部信号OUTが生成される。
【0092】
一方、DRAMクロック信号DCLKがLレベルに立下がり、CMOSトランスミッションゲートG1が導通状態となるときには、CMOSトランスミッションゲートG5が非導通状態となり、かつCMOSトランスミッションゲートG8が導通状態となり、この2段目のエッジトリガ型Dラッチがラッチ状態となる。この第1のテストクロック信号TST_CLK1の位相を変化させることにより、入力信号INに対するセットアップ/ホールド期間を変更することができ、セットアップ時間tISおよびホールド時間tIHを測定することができる。
【0093】
図11は、この発明の実施の形態2における第1および第2のテストクロック信号TST_CLK1およびTST_CLK2のタイミング関係を示す図である。ラッチ回路1dは、図11(b)に示すように、この図11(a)に示す第2のテストクロック信号TST_CLK2の立下がりに同期してその出力信号を変化させる。図11(c)に示すように、デフォルト値の遅延時間を遅延線10が有する場合には、第1のテストクロック信号TST_CLK1と第2のテストクロック信号TST_CLK2は位相が一致している。
【0094】
一方、この遅延線10の遅延時間をデフォルト値よりも小さくすると、図11(d)に示すように、第1のテストクロック信号TST_CLK1の位相が第2のテストクロック信号TST_CLK2よりも進み、セットアップ期間が短くなる。
【0095】
一方、この遅延線10の遅延時間をデフォルト値よりも長くすると、図11(e)に示すように、第1のテストクロック信号TST_CLK1の位相が、第2のテストクロック信号TST_CLK2よりも遅れる。したがって、この状態においては、ホールド期間が短くなる。したがって、実施の形態1と同様、遅延線10の有する遅延時間を最小値τminから最大値τmaxにまで変化させることにより、エラーが発生した時点における遅延時間に基づいて、セットアップ時間tISおよびホールド時間tIHを測定することができる。遅延時間τの最大値τmaxはテストクロック信号の半サイクル期間以下であり、遅延段数を低減できる。
【0096】
図12は、遅延線10の遅延時間とセットアップ時間tISおよびホールド時間tIHの関係を示す図である。図12(a)に示すように、第2のテストクロック信号TST_CLK2は、基本テストクロック信号TST_CLKMに対し遅延時間τ0を有している。遅延線10の遅延時間を、時間τ3までそのデフォルト値の遅延時間τ0よりも大きくしたときに初めてエラーが発生した状態を考える。この場合、第1のテストクロック信号TST_CLK1は、図12(b)に示すように、第2のテストクロック信号TST_CLK2よりも位相が遅れる。第1のテストクロック信号TST_CLK1の立上がりに同期して、DRAMコアが信号の取込を行なう。したがって、この状態では、ホールド期間が短くなる。第1および第2のテストクロック信号TST_CLK1およびTST_CLK2の位相差は、τ3−τ0である(τ3>τ0)。したがって、ホールド時間tIHは、次式で求められる。
【0097】
tIH=tCH−(τ3−τ0)
一方、遅延線10の遅延時間をデフォルト値τ0よりも短くし、遅延時間τ4においてエラーが初めて発生した状態を考える。この場合、図12(c)に示すように第1のテストクロック信号TST_CLK1の位相は、第2のテストクロック信号TST_CLK2よりも早く、その位相差は(τ0−τ4)で与えられる。この状態では、セットアップ期間が短くなるため、セットアップ時間tISは、次式で求められる。
【0098】
tIS=tCL−(τ0−τ4)
したがって、この実施の形態2においても、同様、セットアップ時間およびホールド時間を測定することができる。テストインターフェイス回路TICにおいて、CAシフタは、第1のテストクロック信号TST_CLK1に従ってシフト動作を実行しており、読出データ選択信号RD_Sの確定タイミングは、DRAMコアMCRから読出される読出データRDの確定タイミングと同じであり、この256ビットから8ビットを選択する選択回路4がセットアップ時間/ホールド時間測定に悪影響を及ぼすことはない。
【0099】
以上のように、この発明の実施の形態2においても、実施の形態1と同様、共通のテストクロック信号から遅延線を用いて2相のテストクロック信号を生成して、入力信号のホールド期間およびセットアップ期間を変更するように構成しており、1つのテストクロック信号をテスタから与えるだけで正確にセットアップ時間およびホールド時間を測定することができる。
【0100】
[実施の形態3]
図13は、この発明の実施の形態3に従うテストインターフェイス回路TICの要部の構成を概略的に示す図である。図13においては、基本テストクロック信号TST_CLKMから第1のテストクロック信号TST_CLK1を生成するために、基本テストクロック信号TST_CLKMを反転するインバータ回路20と、モード指定信号φmdに従って、基本テストクロック信号TST_CLKMとインバータ回路20の出力信号の一方を選択するマルチプレクサ(MUX)21と、マルチプレクサ21の出力信号を選択信号φにより設定された遅延時間遅延する可変遅延回路22が設けられる。この可変遅延回路22は、その遅延時間は0から最大値τmaxを有する。
【0101】
第2のテストクロック信号TST_CLK2は、基本テストクロック信号TST_CLKMから生成される。この第2のテストクロック信号TST_CLK2は、基本テストクロック信号TST_CLKMを受けるバッファ回路から生成されてもよい。この場合、マルチプレクサ21およびインバータ回路20における伝搬遅延をバッファ回路により補償することができる。他の構成は、実施の形態1または2と同じである。次に、この図13に示すテストクロック信号発生部の動作を図14に示すタイミングチャート図を参照して説明する。
【0102】
図14(a)に示すように、基本テストクロック信号TST_CLKMは、Lレベル期間tCLおよびHレベル期間tCHを有する。インバータ20は、図14(b)に示すようにこの基本テストクロック信号TST_CLKMを反転している。したがって、この場合、インバータ回路20からは、基本テストクロック信号TST_CLKMと位相が180°ずれたクロック信号が生成される。このインバータ回路20の出力信号を、等価的に、基本テストクロック信号TST_CLKMに対し、位相が進んだクロック信号とみなす。
【0103】
可変遅延回路22は、マルチプレクサ21から与えられる信号を、選択信号φにより設定された遅延時間遅延する。マルチプレクサ21により、モード選択信号φmdにより基本テストクロック信号TST_CLKMを選択しかつ可変遅延回路22の遅延時間を0に設定することにより、デフォルト値として、第1および第2のテストクロック信号TST_CLK1およびTST_CLK2の位相を一致させることができる。マルチプレクサ21がモード指定信号φmdに従って基本テストクロック信号TST_CLKMを選択し、可変遅延回路22が、このマルチプレクサ21からの基本テストクロック信号TST_CLKMを遅延する場合、第1のテストクロック信号TST_CLK1は、図14(c)に示すように、可変遅延回路22の有する遅延時間τだけ、基本テストクロック信号TST_CLKMに従って、第2のテストクロック信号TST_CLK2の位相が遅延する。すなわち、可変遅延回路22を有する遅延時間が、図14(e)に示す第2のテストクロック信号TST_CLK2に対する第1のテストクロック信号TST_CLK1の有する遅延時間となる。
【0104】
一方、マルチプレクサ21がモード選択信号φmdに従ってインバータ回路20の出力信号を選択している場合、第1のテストクロック信号TST_CLK1と第2のテストクロック信号TST_CLK2の位相差は、時間tCL−τまたはtCH−τとなる。したがって、この場合は、第1のテストクロック信号TST_CLK1が、図14(d)に示すように、図14(e)に示す第2のテストクロック信号TST_CLK2に対し時間tCL−τまたはtCH−τだけその位相が進んでいる。
【0105】
これらの第1および第2のテストクロック信号TST_CLK1およびTST_CLK2の一方をDRAMコアおよびCAシフタへ与え、一方ラッチ/コマンドデコーダへは、他方のテストクロック信号を与える。これにより、セットアップ期間およびホールド期間を可変遅延回路22を用いて変更することができ、セットアップ時間tISおよびホールド時間tIHを測定することができる。
【0106】
モード選択信号φmdとセットアップ時間およびホールド時間測定の対応関係は、実施の形態1および実施の形態2のいずれに従って、これらのセットアップ時間およびホールド時間が測定されるかに応じて異なる。基本テストクロック信号TST_CLKMのデューティを50%とすることにより、このインバータ回路20の出力信号および基本テストクロック信号TST_CLKMを用いて、第1および第2のテストクロック信号TST_CLK1およびTST_CLK2の位相関係を変更することができる。
【0107】
たとえば、DRAMコアへ第2のテストクロック信号TST_CLK2を与え、ラッチ/コマンドデコーダへ第1のテストクロック信号TST_CLK1を与える場合、セットアップ時間測定時においては、マルチプレクサ21に、基本テストクロック信号TST_CLKMを選択させる。この場合、可変遅延回路22の遅延時間τが、最小値τminから最大値τmaxと長くなるにつれて、セットアップ期間が短くなる。初めてエラーが出たときの可変遅延回路22の遅延時間をτaとすると、セットアップ時間tISは、時間tCL−τaで与えられる。
【0108】
一方、ホールド時間測定時においては、マルチプレクサ21にインバータ回路20の出力信号を選択させ、かつ可変遅延回路22の遅延時間を最大値τmaxから最小値τminへ順次変化させる。可変遅延回路22の遅延時間τが小さくなるにつれて、第1のテストクロック信号TST_CLK1と第2のテストクロック信号TST_CLK2の位相差が大きくなるため、ホールド期間が順次短くなる。したがって、初めてエラーが生じたときの可変遅延回路22の遅延時間をτbとすると、ホールド時間tIHは、τbで与えられる。
【0109】
また、逆に第1のテストクロック信号TST_CLK1をDRAMコアへ与え、第2のテストクロック信号TST_CLK2をラッチ/コラムデコーダへ与える場合も、同様、セットアップ期間およびホールド期間を順次短くすることにより、セットアップ時間およびホールド時間を測定することができる。
【0110】
図15(A)は、図13に示す可変遅延回路22の構成を概略的に示す図である。図15(A)において、可変遅延回路22は、複数(n段)のカスケード接続される単位遅延素子DL1−DLnと、最終段の単位遅延素子DLnの出力信号と図13に示すマルチプレクサ21からのクロック信号CLKMの一方を選択するマルチプレクサ27を含む。マルチプレクサ27は、選択信号φdefに従って、単位遅延素子DLnおよびクロック信号CLKMの一方を選択して第1のテストクロック信号TST_CLK1を生成する。
【0111】
単位遅延素子DL1−DLnの各々は、それぞれ単位時間τDを有する遅延回路DEと、クロック信号CLKMを遅延線に導入するためのスイッチ回路SWを含む。初段の単位遅延素子DL1の遅延回路DEは、その一方入力に接地電圧を受ける。
【0112】
図15(B)は、図15(A)に示す単位遅延素子DL1−DLnの構成を概略的に示す図である。図15(B)において、単位遅延素子DLi(i=1〜n)は、クロック信号CLKMと選択信号φiを受けるAND回路G20と、前段の単位遅延素子の出力信号とAND回路G20の出力信号とを受けるNOR回路G21と、NOR回路G21の出力信号の立上がりおよび立下がりを遅延するための容量素子CP3およびCP4と、NOR回路G21の出力信号を反転して次段の単位遅延素子またはマルチプレクサ27へ伝達するインバータ回路G22を含む。
【0113】
選択信号φ1−φnの1つがHレベルに設定されると、単位遅延時間τD単位で遅延時間が設定される。デフォルト状態時においては、この可変遅延回路22の遅延時間は0であるため、マルチプレクサ27が選択信号φdefに従ってクロック信号CLKMを選択する。
【0114】
今、図15(B)において選択信号φiがLレベルのときには、AND回路G20の出力信号がLレベルとなる。初段の単位遅延素子DL1は、接地電圧をNOR回路G21が受けており、非選択時においては、NOR回路G21の出力信号がHレベルとなり、応じてインバータ回路G22からはLレベルの信号が出力される。したがって、選択信号φiがHレベルのとき、選択信号φ1−φ(i−1)に対応する単位遅延素子DL1−DL(i−1)は、すべてLレベルの信号を出力する。単位遅延素子DLiにおいて選択信号φiがHレベルとなると、AND回路G20が、クロック信号CLKMを通過させる。NOR回路G21は、前段の単位遅延素子DL(i−1)からLレベルの信号を受けており、したがって、NOR回路G21がインバータとして動作する。したがって、NOR回路G21およびG22により、単位遅延時間τDだけ遅延したクロック信号CLKMが次段の単位遅延素子へ与えられる。次段以降の単位遅延素子DL(i+1)−DLnは、AND回路G20の出力信号がLレベルであり、NOR回路G21がインバータ回路として動作し、この単位遅延素子DLiから出力されるクロック信号をそれぞれ単位遅延時間τDだけ遅延して出力する。したがって、選択信号φiが選択状態に設定された場合、この可変遅延回路22における遅延時間τは、(n−i+1)・τDで与えられる。
【0115】
選択信号φ1−φnおよびφdefは、モードレジスタに設定されたデータに従って生成される。可変遅延回路22の遅延段として、先の図5(A)および(B)に示す遅延線の構成を利用することもできる。
【0116】
マルチプレクサ21および27は、それぞれモード指定信号φmdおよびデフォルト選択信号φdefに従って選択動作を行なえる回路であればよく、CMOSトランスミッションゲートでたとえば構成される。また、マルチプレクサ21および27は、それぞれトライステートインバータバッファで構成されてもよい。この場合、マルチプレクサのゲート遅延が、トライステートインバータバッファにより与えられるため、第2のテストクロック信号TST_CLK2に対し、同様の遅延時間を有するインバータ回路2段をバッファ回路として設けることにより、デフォルト状態時において、正確に第1および第2のテストクロック信号TST_CLK1およびTST_CLK2の位相を一致させることができる。
【0117】
図16は、図13に示す可変遅延回路22の変更例を示す図である。図16において、可変遅延回路22は、複数のカスケード接続される単位遅延素子DY0−DYpと、単位遅延素子DY0−DYpの出力部にそれぞれ対応して設けられ、選択信号SE1−SEpに応答して導通し対応の単位遅延素子の出力信号を選択する選択ゲートTS1−TS(p+1)と、選択信号SE0に従ってクロック信号CLKMを選択する選択ゲートTS0を含む。選択ゲートTS0−TS(p+1)のそれぞれの出力ノードは、第1のテストクロック信号TST_CLK1を出力するクロック信号線に共通に結合される。選択信号SE0−SEpは、モードレジスタに格納された遅延時間データに従って生成される(たとえばデコーダを介してまたはデータそのものにより)。選択信号SE0−SEpの1つが活性状態へ駆動され、対応の選択ゲートが導通状態となる。
【0118】
この図16に示す可変遅延回路22の構成の場合、単位時間は0からτD・(p+1)の範囲で単位遅延時間τDのステップで変更することができる。単位遅延素子DY0−DYpの各々は、たとえば遇数段(2段)のカスケード接続される遅延インバータバッファおよび遅延用の容量素子で構成される。この図16に示す可変遅延回路の構成の場合、単位遅延素子DY0−DYpは、テスト動作時クロック信号CLKMに従って充放電動作を行なう。しかしながら、ゲート規模を低減することができる。
【0119】
なお、選択ゲートTS0−TS(p+1)は、CMOSトランスミッションゲートで構成されてもよく、またトライステートインバータバッファで構成されてもよい。
【0120】
以上のように、この発明の実施の形態3に従えば、基本テストクロック信号およびその反転信号を利用して遅延線を構成しているため、遅延線に要求される遅延時間は、テストクロック信号の半サイクルでよく、遅延素子の段数を低減することができ、回路規模が低減される。
【0121】
[他の適用例]
本発明における混載メモリは、DRAMに限定されず、クロック信号に同期して動作するバーストSRAM(スタティック・ランダム・アクセス・メモリ)またはフラッシュメモリなどの他のメモリであってもよい。ロジックと同一半導体基板上に集積化されるクロック同期型メモリをテストするための回路に対し本発明は適用可能である。
【0122】
また、上述の実施の形態においては、読出データを選択する回路は、読出データ選択信号RD_Sに従って選択動作を行なっている。この読出データを選択する回路の入力段および出力段にそれぞれラッチ回路が設けられている場合でも、このメモリ回路から読出されたデータRDを取込むためのラッチ回路をDRAMコアと同一のテストクロック信号で動作させることにより、第1および第2のテストクロック信号の位相差にかかわらずDRAMコアから読出されたデータを取込むことができ、正確に、セットアップ時間およびホールド時間を測定することができる。
【0123】
また、上述の実施の形態においては、DRAMコアは、テストクロック信号の一方のエッジに同期して動作している。しかしながら、このテストクロック信号の立上がりエッジおよび立下がりエッジ両者に同期してデータの書込および読出を実行するメモリDDR(ダブル・データ・レート)モードのSDRAMであっても本発明は適用可能である。
【0124】
また、読出データ選択信号RD_Sは、コラムアドレス信号の上位5ビットをデコードして生成されるが、CAシフタがこの5ビットをシフトし、CAシフタ出力部でデコードしてデータ読出選択信号RD_Sが生成されてもよい。CAシフタは、与えられたクロック信号に同期して、コラムレイテンシ期間シフト動作を行なうシフト回路であれば任意の構成が適用可能である。
【0125】
【発明の効果】
以上のように、この発明に従えば、1つのテストクロック信号から2つのテストクロック信号を生成しており、混載メモリの入力信号のセットアップ時間およびホールド時間を正確に測定することができる。
【0126】
すなわち、請求項1に係る発明に従えば、基本テストクロック信号から第1および第2のテストクロック信号を生成し、これら第1および第2のテストクロック信号の一方のテストクロック信号に同期してメモリ回路を動作させ、他方のテストクロック信号に従ってこのメモリ回路へ信号/データを与えるとともに、一方のテストクロック信号に従ってメモリ回路から読出されたデータを転送するように構成しており、1系統のテストクロック信号を用いてメモリ回路に対する入力信号のセットアップ時間およびホールド時間を正確に測定することができる。
【0127】
請求項2に係る発明に従えば、請求項1の装置においてクロック発生回路を固定された遅延時間を有する遅延段と可変遅延時間を有する遅延線とで構成して、これらの第1および第2のテストクロック信号を生成するように構成しており、容易に、位相差が制御された2相のテストクロック信号を生成することができ、ホールド期間およびセットアップ期間を容易に簡易な回路構成で変更することができる。
【0128】
請求項3に係る発明に従えば、請求項2の装置において、遅延線の可変遅延時間のデフォルト値を遅延段の固定遅延時間に設定しており、このデフォルト値を中心として、遅延線の遅延時間を変更することによりセットアップ期間およびホールド期間を対称的に変化させることができる。
【0129】
請求項4に係る発明に従えば、請求項2の装置において、可変遅延時間を有する遅延線を縦続接続される遅延素子で構成し、縦続接続される遅延素子のクロック信号伝搬段数をモードレジスタに格納されたデータに従って変更するように構成しており、容易に遅延線の遅延時間を外部から変更することができる。
【0130】
請求項5に係る発明に従えば、請求項1のクロック回路を、基本テストクロック信号とこの基本テストクロック信号の反転信号の一方を可変遅延時間を有する遅延回路で遅延して第1のテストクロック信号を生成し、基本テストクロック信号から第2のテストクロック信号を生成しているため、デフォルト値を中心として、可変遅延時間を有する遅延線の遅延時間を変更する必要がなく、遅延線に要する遅延時間を低減でき応じて遅延素子の数を低減でき、回路占有面積を低減することができる。
【図面の簡単な説明】
【図1】 この発明の実施の形態1に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図2】 図1に示すラッチ/コマンドデコーダの構成を概略的に示す図である。
【図3】 この発明の実施の形態1におけるテストクロック信号の位相関係を概略的に示す図である。
【図4】 図1に示す256:8選択回路の動作を示すタイミングチャート図である。
【図5】 (A)は、図1に示す遅延線の構成を概略的に示し、(B)は、図5(A)に示す単位遅延素子の構成を示す図である。
【図6】 この発明の実施の形態1におけるテストクロック信号の位相関係とセットアップ/ホールド時間との対応を示す図である。
【図7】 この発明の実施の形態2に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図8】 図7に示すラッチ/コマンドデコーダの構成を概略的に示す図である。
【図9】 図8に示す出力段ラッチ回路の構成の一例を示す図である。
【図10】 図7に示すDRAMコアの信号入力回路の構成の一例を示す図である。
【図11】 この発明の実施の形態2におけるテストクロック信号の位相関係を概略的に示す図である。
【図12】 この発明の実施の形態2におけるテストクロック信号の位相差とセットアップ/ホールド時間との対応を概略的に示す図である。
【図13】 この発明の実施の形態3に従うテストインターフェイス回路の要部の構成を概略的に示す図である。
【図14】 図13に示す回路の動作を示す信号波形図である。
【図15】 (A)は、図13に示す可変遅延回路の構成を示し、(B)は、図15(A)に示す単位遅延素子の構成の一例を示す図である。
【図16】 図13に示す可変遅延回路の構成の変更例を示す図である。
【図17】 従来のDRAM内蔵システムLSIの全体の構成を概略的に示す図である。
【図18】 図17に示すテストインターフェイス回路の構成を概略的に示す図である。
【図19】 図18に示すテストインターフェイス回路の動作を示すタイミングチャート図である。
【図20】 図18に示すラッチ/コマンドデコーダの構成を概略的に示す図である。
【図21】 図20に示すラッチ/コマンドデコーダの動作を示すタイミングチャート図である。
【図22】 DRAMコアの信号入力回路の構成の一例を示す図である。
【図23】 図22に示す信号入力回路の動作を示すタイミングチャート図である。
【図24】 セットアップ時間およびホールド時間を示す図である。
【図25】 従来のテストインターフェイス回路におけるセットアップ時間およびホールド時間とテストクロック信号の位相差の関係を示す図である。
【図26】 システムLSIのテスト環境を概略的に示す図である。
【図27】 図26に示すテスト環境の問題を示す図である。
【符号の説明】
TIC テストインターフェイス回路、1 ラッチ/コマンドデコーダ、2 モードレジスタ、3 CAシフタ、256:8 選択回路、5 セレクタ、6 OR回路、7 AND回路、10 遅延線、12 遅延段、MCR DRAMコア、1a,1d ラッチ回路、1b コマンドデコーダ、DL0−DLm,DLn 単位遅延素子、D 単位遅延回路、SW スイッチ回路、20 インバータ回路、21 マルチプレクサ、22 可変遅延回路、27 マルチプレクサ、DY0−DYp 単位遅延素子、TS0−TS(p+1) 選択ゲート。
Claims (5)
- 基本クロック信号に従って第1および第2のクロック信号を発生するためのクロック回路、
前記第1および第2のクロック信号の一方に同期して動作し、与えられた動作指示に従って動作するメモリ回路、
前記第1および第2のクロック信号の他方のクロック信号に応答して、前記メモリ回路に対し前記動作指示を与えるための制御転送回路、および
前記メモリ回路から読出されたデータを前記第1および第2のクロック信号の前記一方のクロック信号に応答して転送するための読出転送回路を備える、半導体集積回路装置。 - 前記クロック回路は、
可変遅延時間を有しかつ前記基本クロック信号を受けて前記第1のクロック信号を発生するための遅延線と、
一定の遅延時間を有しかつ前記基本クロック信号を受けて前記第2のクロック信号を発生するための遅延段とを備える、請求項1記載の半導体集積回路装置。 - 前記遅延線の初期設定される遅延時間は、前記遅延段の一定の遅延時間に実質的に等しい、請求項2記載の半導体集積回路装置。
- 前記遅延線の遅延時間を指定するためのデータを格納するためのモードレジスタをさらに備え、
前記遅延線は前記基本クロック信号を伝達するようにカスケード接続される複数の遅延素子と、前記モードレジスタに格納されたデータに従って前記カスケード接続される遅延素子のカスケード接続される段数を設定するための回路とを備える、請求項2記載の半導体集積回路装置。 - 前記クロック回路は、
可変遅延時間を有する遅延回路と、
選択信号に応答して前記基本クロック信号と前記基本クロック信号の反転信号の一方を選択して前記遅延回路へ与えるためのセレクタを備える、請求項1記載の半導体集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000053836A JP4301680B2 (ja) | 2000-02-29 | 2000-02-29 | 半導体集積回路装置 |
US09/782,286 US6456560B2 (en) | 2000-02-29 | 2001-02-14 | Semiconductor integrated circuit device with test interface circuit for performing test on embedded memory from outside |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000053836A JP4301680B2 (ja) | 2000-02-29 | 2000-02-29 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001243800A JP2001243800A (ja) | 2001-09-07 |
JP4301680B2 true JP4301680B2 (ja) | 2009-07-22 |
Family
ID=18575167
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000053836A Expired - Fee Related JP4301680B2 (ja) | 2000-02-29 | 2000-02-29 | 半導体集積回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6456560B2 (ja) |
JP (1) | JP4301680B2 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100437612B1 (ko) * | 2001-10-23 | 2004-06-30 | 주식회사 하이닉스반도체 | 병합 메모리 로직 소자 |
JP3847150B2 (ja) * | 2001-11-28 | 2006-11-15 | 沖電気工業株式会社 | 半導体集積回路とそのジッタ測定方法 |
US6973603B2 (en) * | 2002-06-28 | 2005-12-06 | Intel Corporation | Method and apparatus for optimizing timing for a multi-drop bus |
US6930949B2 (en) * | 2002-08-26 | 2005-08-16 | Micron Technology, Inc. | Power savings in active standby mode |
JP2004111029A (ja) * | 2002-08-30 | 2004-04-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびメモリのテスト方法 |
JP4440658B2 (ja) * | 2004-01-20 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路装置 |
US8816742B2 (en) * | 2004-11-05 | 2014-08-26 | Qualcomm Incorporated | Adaptive memory calibration using bins |
JP4957719B2 (ja) | 2006-02-28 | 2012-06-20 | 富士通株式会社 | Ramマクロ、そのタイミング生成回路 |
JP5173216B2 (ja) * | 2006-04-18 | 2013-04-03 | パナソニック株式会社 | 半導体集積回路システム、半導体集積回路、オペレーティングシステム及び半導体集積回路の制御方法 |
US7930663B2 (en) * | 2006-09-15 | 2011-04-19 | International Business Machines Corporation | Structure for integrated circuit for measuring set-up and hold times for a latch element |
US20080071489A1 (en) * | 2006-09-15 | 2008-03-20 | International Business Machines Corporation | Integrated circuit for measuring set-up and hold times for a latch element |
US7725791B2 (en) | 2006-10-20 | 2010-05-25 | Texas Instruments Incorporated | Single lead alternating TDI/TMS DDR JTAG input |
US7554858B2 (en) * | 2007-08-10 | 2009-06-30 | Micron Technology, Inc. | System and method for reducing pin-count of memory devices, and memory device testers for same |
US7668037B2 (en) * | 2007-11-06 | 2010-02-23 | International Business Machines Corporation | Storage array including a local clock buffer with programmable timing |
KR20140042312A (ko) * | 2012-09-28 | 2014-04-07 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 동작 방법 |
KR101990974B1 (ko) | 2012-12-13 | 2019-06-19 | 삼성전자 주식회사 | 시스템-온 칩의 동작 방법 및 이를 포함하는 장치들 |
CN110033819B (zh) * | 2018-01-11 | 2021-03-09 | 中芯国际集成电路制造(上海)有限公司 | Sram建立保持时间测试电路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5938996A (ja) * | 1982-08-25 | 1984-03-03 | Mitsubishi Electric Corp | ランダムアクセスメモリ装置 |
JPS6438671A (en) | 1987-08-03 | 1989-02-08 | Nec Corp | Apparatus for testing integrated circuit |
US5778237A (en) * | 1995-01-10 | 1998-07-07 | Hitachi, Ltd. | Data processor and single-chip microcomputer with changing clock frequency and operating voltage |
US6247138B1 (en) * | 1997-06-12 | 2001-06-12 | Fujitsu Limited | Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system |
JP2001110185A (ja) * | 1999-10-07 | 2001-04-20 | Mitsubishi Electric Corp | クロック同期型半導体記憶装置 |
-
2000
- 2000-02-29 JP JP2000053836A patent/JP4301680B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-14 US US09/782,286 patent/US6456560B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001243800A (ja) | 2001-09-07 |
US20010017814A1 (en) | 2001-08-30 |
US6456560B2 (en) | 2002-09-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4315552B2 (ja) | 半導体集積回路装置 | |
JP4301680B2 (ja) | 半導体集積回路装置 | |
US6400625B2 (en) | Semiconductor integrated circuit device capable of performing operational test for contained memory core at operating frequency higher than that of memory tester | |
US6894945B2 (en) | Clock synchronous semiconductor memory device | |
US7751261B2 (en) | Method and apparatus for controlling read latency of high-speed DRAM | |
US7562269B2 (en) | Semiconductor storage device | |
US7327613B2 (en) | Input circuit for a memory device | |
KR100371425B1 (ko) | 반도체 기억 장치 및 그의 제어 방법 | |
US6944737B2 (en) | Memory modules and methods having a buffer clock that operates at different clock frequencies according to the operating mode | |
JP5665263B2 (ja) | 半導体記憶装置、及び該半導体記憶装置のテスト方法 | |
JP2002042498A (ja) | 半導体記憶装置、補助装置および試験装置 | |
US6512707B2 (en) | Semiconductor integrated circuit device allowing accurate evaluation of access time of memory core contained therein and access time evaluating method | |
US6898139B2 (en) | Integrated circuit memory devices and operating methods that are configured to output data bits at a lower rate in a test mode of operation | |
US20040013016A1 (en) | Semiconductor circuit device capable of accurately testing embedded memory | |
US6732305B2 (en) | Test interface for verification of high speed embedded synchronous dynamic random access memory (SDRAM) circuitry | |
JPH11297097A (ja) | 半導体記憶装置 | |
KR20080040821A (ko) | 고속 반도체 메모리 장치를 테스트하기 위한 고주파 커맨드 신호 및 어드레스 신호 생성 방법 및 장치 | |
KR100822241B1 (ko) | 인터페이스 회로 및 반도체 장치 | |
JP2614413B2 (ja) | 集積回路 | |
US20030165077A1 (en) | Semiconductor memory device permitting early detection of defective test data | |
KR101287863B1 (ko) | 반도체 메모리 장치의 입력회로, 및 이를 구비한 테스트시스템 | |
CN115881184A (zh) | 一种数据采样电路及半导体存储器 | |
JP2000173295A (ja) | アクセスタイム測定回路およびアクセスタイム測定方法 | |
JPH09320295A (ja) | 半導体記憶装置 | |
JP2001236784A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060807 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090406 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090414 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090421 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130501 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140501 Year of fee payment: 5 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |