JP4298276B2 - 光電変換装置 - Google Patents
光電変換装置 Download PDFInfo
- Publication number
- JP4298276B2 JP4298276B2 JP2002351289A JP2002351289A JP4298276B2 JP 4298276 B2 JP4298276 B2 JP 4298276B2 JP 2002351289 A JP2002351289 A JP 2002351289A JP 2002351289 A JP2002351289 A JP 2002351289A JP 4298276 B2 JP4298276 B2 JP 4298276B2
- Authority
- JP
- Japan
- Prior art keywords
- photoelectric conversion
- wiring
- conversion device
- line
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Light Receiving Elements (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は光電変換装置に係わり、特に光電変換領域と該光電変換領域から信号読みだしを行うための複数のトランジスタを有する単位画素が二次元状に複数配された光電変換装置に関する。
【０００２】
【従来の技術】
近年、ＣＣＤ型よりも低消費電力で、単一電源で動作させ、受光部と周辺回路とを同じＣＭＯＳプロセスで製造できて集積しやすいというメリットにより、ＣＭＯＳ型光電変換素子が見直され、それを製品化する動きが出てきている。ＣＭＯＳ型光電変換装置は１画素あたりの素子数が多い為、メタル層を多層に配線することで開口率を上げることが求められる。
【０００３】
図１４は特許文献１に記載されたＣＭＯＳ型光電変換装置の等価回路図、図１５はそのＣＭＯＳ型光電変換装置のレイアウト図である。図１６は図１５のＸ−Ｘ線断面図（隣接画素は図示していない）である。図１５においては、４画素のみ示している。以下の説明では、フォトダイオード部ＰＤ２に関する画素についてのみ説明する。
【０００４】
フォトダイオード部ＰＤ２の周囲には、転送用トランジスタＭ２のゲート２、フローティングディフージョン（ＦＤ）７、リセット用トランジスタＭ３のゲート３、選択用トランジスタＭ５のゲート６、増幅用トランジスタＭ４のゲート４、出力線５が設けられている。また、ＴＸは転送用トランジスタＭ２のゲート電位を与える制御線、ＲＥＳはリセット用トランジスタＭ３のゲート電位を与える制御線、ＳＥＬは選択用トランジスタＭ５のゲート電位を与える制御線である。φＴＸは転送用トランジスタＭ２のゲート電位を与える制御信号、φＲＥＳはリセット用トランジスタＭ３のゲート電位を与える制御線信号、φＳＥＬは選択用トランジスタＭ５のゲート電位を与える制御信号である。
【０００５】
【特許文献１】
特開平１１−１９５７７６号公報
【０００６】
【発明が解決しようとする課題】
上記ＣＭＯＳ型光電変換装置の駆動線は、図１５及び図１６に示すように、ポリシリコン層、アルミ第１層及びアルミ第２層の３層構造で構成されていた。
【０００７】
チップサイズをシュリンクする時、この従来例のレイアウトを所望のサイズにそのまま小さくする手法が最も簡単な方法である。しかし、この手法でチップサイズをシュリンクすると、縦横方向にはサイズは小さくすることが出来ても高さ方向のサイズを小さくすることは困難である。
【０００８】
図１４〜図１６を用いて説明した従来例によるとメタル（アルミ）層を２層用いて配線している為、受光面からの距離ｈ（図１６に記載）を低くするにしても制限がある。他の増幅ＣＭＯＳ型光電変換装置には、さらにメタル層を３層利用して受光部の面積を稼いでいる場合があり、この場合には、受光面からの距離は図１６のｈよりさらに高くなってしまう。チップの受光面からの高さが高いセンサにおいては、Ｆナンバーの小さい光学系で感度が低下する。特に高画質が要求されるデジタルカメラ等のセンサにおいては、Ｆナンバーの小さい光学系で感度が低下することが課題となる。
【０００９】
そこで本発明は、上述したようなＣＭＯＳ型光電変換装置等の光電変換装置において、画素サイズをシュリンクする場合において、受光面からの高さを小さくする構成を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の光電変換装置は、光電変換領域と、前記光電変換領域からの信号電荷を蓄積領域に転送する転送トランジスタと、前記蓄積領域をリセットするリセットトランジスタと、前記信号電荷を増幅する増幅トランジスタと、前記蓄積領域と前記増幅トランジスタの制御電極と前記リセットトランジスタのソース或いはドレイン領域とを接続する配線とを有する画素が二次元状に複数配され、
前記転送トランジスタの制御電極に電位を与える制御線と、前記増幅トランジスタからの信号を出力する出力線と、前記増幅トランジスタに接続された電源線と、を有する光電変換装置において、
前記増幅トランジスタの制御電極には複数の前記光電変換領域が複数の前記転送トランジスタを介して接続され、
前記転送トランジスタの制御電極と前記制御線とは、ポリシリコン層である第一の配線層で構成され、前記配線と前記出力線と前記電源線とは第二の配線層で構成され、
前記配線と前記出力線と前記電源線とは平行に配されるとともに、前記配線は前記電源線と前記出力線との間に配され、
前記出力線及び前記電源線とは前記制御線に対して垂直方向に交差し、
前記リセットトランジスタの制御電極はリセットのための配線に接続され、前記リセットのための配線は前記制御線と平行に前記第一の配線層で構成され、
更に、前記第二の配線層上に平坦化膜を介してカラーフィルタが配されていることを特徴とする。
【００１１】
なお、以下に説明する実施例では光電変換領域を構成する素子としてフォトダイオード、トランジスタとしてＭＯＳトランジスタを用いているが、その他の構成のものを用いてもよい。
【００１２】
【実施例】
以下、本発明の実施例について図面を用いて詳細に説明する。
【００１３】
（実施例１）
図１は本発明の光電変換装置の第１実施例の構成を示すレイアウト図、図２は図１のａ−ａ’断面で切断した断面図である。図３は図１の光電変換装置の等価回路図である。
【００１４】
図１〜図３において、１は光電変換領域（フォトダイオード部）、２は光電変換領域１に蓄積された電荷をフローティングディフュージョン（ＦＤ）領域７に転送するための転送用ＭＯＳトランジスタＭ２のゲート電極、３はリセット用ＭＯＳトランジスタＭ３のゲート電極（制御電極となる）、４はＦＤ領域７と接続される、増幅用ＭＯＳトランジスタＭ４のゲート電極、５は出力線、６は選択用ＭＯＳトランジスタＭ５のゲート電極である。図２において、８はカラーフィルタ、９は光を光電変換領域１に集光するためのオンチップレンズである。光電変換領域を構成する素子として、例えばベースに電荷を蓄積して読み出すバイポーラトランジスタ構成のＢＡＳＩＳ、静電誘導トランジスタ（ＳＩＴ）等を用いることができる（他の実施例についても同様である。）。
【００１５】
図１の水平方向には、転送用ＭＯＳトランジスタＭ２のゲート制御線ＴＸ、リセット用ＭＯＳトランジスタＭ３のゲート制御線ＲＥＳ、選択用ＭＯＳトランジスタＭ５のゲート制御線ＳＥＬがポリシリコン層で配線され、垂直方向に出力線５と電源線ＶＤＤがアルミ層またはアルミニウム合金層で配線されるようにレイアウトされている。図３において、φＲＥＳはリセット用トランジスタＭ３のゲート電位を与える制御線信号、φＳＥＬは選択用トランジスタＭ５のゲート電位を与える制御信号を示す。
【００１６】
図１のレイアウト図及び図２の断面図から明らかなように、転送用ＭＯＳトランジスタＭ２のゲート電極２とゲート制御線ＴＸ、リセット用ＭＯＳトランジスタＭ３のゲート電極３とゲート制御線ＲＥＳ、選択用ＭＯＳトランジスタＭ５のゲート電極６とゲート制御線ＳＥＬ、及び増幅用ＭＯＳトランジスタＭ４のゲート電極４はポリシリコン層で形成されている。なお、ゲート電極とゲート制御線は同一層のポリシリコン層で形成されているので、ゲート制御線の一部がゲート電極として機能しているととらえることも可能である。
【００１７】
本実施例のようにレイアウトを行なうと、ポリシリコン層とメタル層の２層の配線層しか使用しない為、図２中に示した受光面からの距離ｈは図１６に示した従来例に比べて小さくなっている。
【００１８】
本実施例の構成により、感度を落とすことなく、さらに、Ｆナンバーの小さい光学系でも感度が低下することなく良好な画質を実現することができた。
【００１９】
なお、本発明は上記実施例１で説明したような選択用トランジスタを備えた光電変換装置に好適に用いることができるが、選択用トランジスタを設けない構成にも適用可能である。以下の実施例ではこの構成について説明する。
【００２０】
（実施例２）
図４は本発明の光電変換装置の第２実施例の構成を示すレイアウト図、図５は図４の光電変換装置の等価回路図である。図４及び図５において、図１〜図３の構成部材と同一構成部材については同一符号を付して説明を一部省略する。
【００２１】
本実施例の光線変換装置の構成は図１〜図３に示した実施例１の光電変換装置の選択用ＭＯＳトランジスタＭ５及びゲート制御線ＳＥＬがない点を除いて同じ構成である。なお、このように選択用ＭＯＳトランジスタを除いた光電変換装置は例えば特開平１１−１１２０１８号公報に開示されている。
【００２２】
図４の水平方向には、転送用ＭＯＳトランジスタＭ２のゲート制御線ＴＸ、リセット用ＭＯＳトランジスタＭ３のゲート制御線ＲＥＳがポリシリコン層で配線され、垂直方向に出力線５と電源線ＶＤＤがアルミ層またはアルミニウム合金層で配線されるようにレイアウトされている。
【００２３】
図４のレイアウト図から明らかなように、転送用ＭＯＳトランジスタＭ２のゲート電極２とゲート制御線ＴＸ、リセット用ＭＯＳトランジスタＭ３のゲート電極３とゲート制御線ＲＥＳ、及び増幅用ＭＯＳトランジスタＭ４のゲート電極４はポリシリコン層で形成されている。なお、ゲート電極とゲート制御線は同一層のポリシリコン層で形成されているので、ゲート制御線の一部がゲート電極として機能しているととらえることも可能である。
【００２４】
本実施例においても実施例１と同様な効果を得ることができる他、選択用ＭＯＳトランジスタＭ５のゲート電極、ゲート制御線ＳＥＬ等がないので画素の開口率を上げる（光電変換領域の面積を増やす）ことができる。
【００２５】
（実施例３）
図６は本発明の光電変換装置の第３実施例の等価回路図である。図７は本発明の光電変換装置の第３実施例の構成を示すレイアウト図、図８は図７のｂ−ｂ’断面で切断した断面図である。図６〜図８において、図１〜図３の構成部材と同一構成部材については同一符号を付して説明を一部省略する。
【００２６】
本実施例は、２つの光電変換領域に対し１つのリセット用ＭＯＳトランジスタと１つの増幅用ＭＯＳトランジスタを共通に用いた２画素共通増幅ＣＭＯＳ型光電変換装置を示す。
【００２７】
１ａ，１ｂはフォトダイオードＰＤ１ａ，ＰＤ１ｂの光電変換領域、２ａ，２ｂは転送用ＭＯＳトランジスタＭ２ａ，Ｍ２ｂのゲート電極、３はリセット用ＭＯＳトランジスタＭ３のゲート電極、４は増幅用ＭＯＳトランジスタＭ４のゲート電極、５は出力線である。
【００２８】
図７の水平方向には、転送用ＭＯＳトランジスタＭ２ａ，Ｍ２ｂの２本のゲート制御線ＴＸａ，ＴＸｂ、リセット用ＭＯＳトランジスタＭ３の１本のゲート制御線ＲＥＳをポリシリコン層で配線し、垂直方向に出力線５と電源線ＶＤＤをアルミニウムまたはアルミニウム合金層で配線するようにレイアウトしている。
【００２９】
図７のレイアウト図及び図８の断面図から明らかなように、転送用ＭＯＳトランジスタＭ２ａ，Ｍ２ｂのゲート電極２ａ，２ｂとゲート制御線ＴＸａ，ＴＸｂ、リセット用ＭＯＳトランジスタＭ３のゲート電極３とゲート制御線ＲＥＳ、及び増幅用ＭＯＳトランジスタＭ４のゲート電極４はポリシリコン層で形成されている。なお、ゲート電極とゲート制御線は同一層のポリシリコン層で形成されているので、ゲート制御線の一部がゲート電極として機能しているととらえることも可能である。
【００３０】
本実施例では、２画素共通の等価回路を元にレイアウトをしている為、１画素あたり２個のトランジスタしか使用しないので実施例２に比べて更に開口率が上がるため、実施例２より感度の高いセンサを作ることが出来る。さらに、ポリシリコン層とメタル層の２層の配線層しか使用しない為、図８中に示した受光面（光電変換領域面）からの距離ｈは従来例に比べて小さくなっている。
【００３１】
本実施例により、従来例より感度のよいセンサを実現するとともに、Ｆナンバーの小さい光学系でも感度が低下することなく良好な画質を実現することができた。
【００３２】
（実施例４）
図９は本発明の光電変換装置の第４実施例の等価回路図である。図１０は本発明の光電変換装置の第４実施例の構成を示すレイアウト図、図１１は図１０のｃ−ｃ’断面で切断した断面図である。図９〜図１１において、図１〜図３の構成部材と同一構成部材については同一符号を付して説明を一部省略する。
【００３３】
本実施例は、４つの光電変換領域に対し１つのリセット用ＭＯＳトランジスタと１つの増幅用ＭＯＳトランジスタを共通に用いた４画素共通増幅ＣＭＯＳ型光電変換装置を示す。
【００３４】
１ａ，１ｂ，１ｃ，１ｄはフォトダイオードＰＤ１ａ，ＰＤ１ｂ，ＰＤ１ｃ，ＰＤ１ｄの光電変換領域、２ａ，２ｂ，２ｃ，２ｄは転送用ＭＯＳトランジスタＭ２ａ，Ｍ２ｂ，Ｍ２ｃ，Ｍ２ｄのゲート電極、３はリセット用ＭＯＳトランジスタＭ３のゲート電極、４は増幅用ＭＯＳトランジスタＭ４のゲート電極、５は出力線である。
【００３５】
図１０の水平方向には、転送用ＭＯＳトタンジスタＭ２ａ〜Ｍ２ｄの４本のゲート制御線ＴＸａ〜ＴＸｄ、リセット用ＭＯＳトランジスタＭ３の１本のゲート制御線ＲＥＳをポリシリコン層で配線し、垂直方向に出力線５と電源線ＶＤＤをアルミニウムまたはアルミニウム合金層で配線するようにレイアウトしている。
【００３６】
図１０のレイアウト図及び図１１の断面図から明らかなように、転送用ＭＯＳトランジスタＭ２ａ〜Ｍ２ｄのゲート電極２ａ〜２ｄとゲート制御線ＴＸａ〜ＴＸｄ、リセット用ＭＯＳトランジスタＭ３のゲート電極３とゲート制御線ＲＥＳ、及び増幅用ＭＯＳトランジスタＭ４のゲート電極４はポリシリコン層で形成されている。なお、ゲート電極とゲート制御線は同一層のポリシリコン層で形成されているので、ゲート制御線の一部がゲート電極として機能しているととらえることも可能である。
【００３７】
本実施例では、４画素共通の等価回路を元にレイアウトをしている為、１画素あたり１．５個のトランジスタしか使用しないので実施例３に比べてさらに開口率が上がるため、実施例３よりさらに感度の高いセンサを作ることが出来る。さらに、ポリシリコン層とメタル層の２層の配線層しか使用しない為、図１１中に示した受光面からの距離ｈは従来例に比べて小さくなっている。
【００３８】
本実施例により、従来例より感度のよいセンサを実現するとともに、Ｆナンバーの小さい光学系でも感度が低下することなく良好な画質を実現することができた。
【００３９】
（実施例５）
図１２は本発明の光電変換装置の第５実施例の断面図である。図１〜図３の構成部材と同一構成部材については同一符号を付して説明を一部省略する。
【００４０】
図１２において、一点鎖線の右側Ａは図２に示したような画素領域を示しており、一点鎖線の左側Ｂは周辺回路領域を示している。図１２の周辺回路領域Ｂにおいて、１０はＭＯＳトランジスタのゲート電極、１１は配線、１２，１４はＭＯＳトランジスタのソース配線，ドレイン配線、１３は配線である。ゲート電極１０，配線１１はポリシリコン１層で形成され、ソース配線１２，配線１３はメタル第１層で形成され、ドレイン配線１４はメタル第２層で形成される。
【００４１】
本実施例では、周辺回路領域Ｂは従来どおり、メタル２層の計３層で形成されているのに対し、画素領域Ａはポリシリコン１層、メタル１層の計２層で構成されている。このため、周辺回路の構成はそのままで、画素領域のみ受光面（光電変換領域面）からの距離ｈを小さくすることが出来る（図１２中、ｈ＜＜ｈ’）。
【００４２】
本実施例により、周辺回路の構成は従来のままで画素領域の構成を変えるだけで、Ｆナンバーの小さい光学系でも感度が低下することなく良好な画質を実現することができた。
【００４３】
（実施例６）
図１３は本発明の光電変換装置の第６実施例の断面図である。図１〜図３及び図１２の構成部材と同一構成部材については同一符号を付して説明を一部省略する。
【００４４】
図１３において、一点鎖線の右側Ａは図２に示したような画素領域を示しており、一点鎖線の左側Ｂは周辺回路領域を示している。図１３の周辺回路領域Ｂにおいて、１０はＭＯＳトランジスタのゲート電極、１１は配線、１２，１７はＭＯＳトランジスタのソース配線，ドレイン配線、１３，１５，１６は配線である。
【００４５】
ゲート電極１０，配線１１はポリシリコン１層で形成され、ソース配線１２，配線１３はメタル第１層で形成され、配線１５，１６はメタル第２層で形成され、ドレイン配線１７はメタル第３層で形成される。
【００４６】
本実施例では、周辺回路領域Ｂは従来どおりポリシリコン１層、メタル３層の計４層で形成されているのに対し、画素領域Ａはポリシリコン１層、メタル１層の計２層で構成されている。このため、周辺回路の構成はそのままで、画素領域のみ受光面（光電変換領域面）からの距離ｈを小さくすることが出来る（図１３中、ｈ＜＜ｈ’）。
【００４７】
本実施例により、周辺回路の構成は従来のままで画素領域の構成を変えるだけで、Ｆナンバーの小さい光学系でも感度が低下することなく良好な画質を実現することができた。
【００４８】
次に上記各実施例の光電変換装置を用いた撮像システムについて説明する。図１７に基づいて、本発明の光電変換装置をスチルカメラに適用した場合の一実施例について詳述する。
【００４９】
図１７は本発明の固体撮像素子を“スチルビデオカメラ”に適用した場合を示すブロック図である。
【００５０】
図１７において、１０１はレンズのプロテクトとメインスイッチを兼ねるバリア、１０２は被写体の光学像を固体撮像素子（光電変換装置）１０４に結像させるレンズ、１０３はレンズ１０２を通った光量を可変するための絞り、１０４はレンズ１０２で結像された被写体を画像信号として取り込むための固体撮像素子、１０６は固体撮像素子１０４より出力される画像信号のアナログ−ディジタル変換を行うＡ／Ｄ変換器、１０７はＡ／Ｄ変換器１０６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、１０８は固体撮像素子１０４、撮像信号処理回路１０５、Ａ／Ｄ変換器１０６、信号処理部１０７に、各種タイミング信号を出力するタイミング発生部、１０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１１０は画像データを一時的に記憶するためのメモリ部、１１１は記録媒体に記録または読み出しを行うためのインターフェース部、１１２は画像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体、１１３は外部コンピュータ等と通信するためのインターフェース部である。
【００５１】
次に、前述の構成における撮影時のスチルビデオカメラの動作について、説明する。
【００５２】
バリア１０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、さらに、Ａ／Ｄ変換器１０６などの撮像系回路の電源がオンされる。
【００５３】
それから、露光量を制御するために、全体制御・演算部１０９は絞り１０３を開放にし、固体撮像素子１０４から出力された信号はＡ／Ｄ変換器１０６で変換された後、信号処理部１０７に入力される。そのデータを基に露出の演算を全体制御・演算部１０９で行う。
【００５４】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部１０９は絞りを制御する。
【００５５】
次に、固体撮像素子１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズを駆動し測距を行う。
【００５６】
そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像素子１０４から出力された画像信号はＡ／Ｄ変換器１０６でＡ−Ｄ変換され、信号処理部１０７を通り全体制御・演算１０９によりメモリ部に書き込まれる。その後、メモリ部１１０に蓄積されたデータは、全体制御・演算部１０９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体１１２に記録される。又外部Ｉ／Ｆ部１１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【００５７】
以上本発明の実施例について説明したが、本発明の好適な実施の態様は以下に説明する態様である。
【００５８】
（実施態様１） 光電変換領域と該光電変換領域から信号読みだしを行うための複数のトランジスタを有する単位画素が二次元状に複数配され、
前記複数のトランジスタの制御電極に電位を与える制御線と、前記単位画素からの信号を出力する出力線と、前記複数のトランジスタの少なくとも１つに接続された電源線と、を有する光電変換装置において、
前記複数のトランジスタの各制御電極と前記制御線とは第一の配線層で構成され、前記出力線と前記電源線とは第二の配線層で構成されていることを特徴とする光電変換装置。
【００５９】
（実施態様２） 前記複数のトランジスタの少なくとも一つは絶縁ゲート型トランジスタで構成されていることを特徴とする光電変換装置。
【００６０】
（実施態様３） 前記第一の配線層はポリシリコン層であることを特徴とする実施態様１又は２に記載の光電変換装置。
【００６１】
（実施態様４） 前記第二の配線層はアルミ層或いはアルミニウム合金層であることを特徴とする実施態様１又は２に記載の光電変換装置。
【００６２】
（実施態様５） 前記第一の配線層及び第二の配線層は直角に交差していることを特徴とする実施態様１又は２に記載の光電変換装置。
【００６３】
（実施態様６） 平坦化膜を介してカラーフィルタが配されていることを特徴とする実施態様１又は２に記載の光電変換装置。
【００６４】
（実施態様７） 前記複数のトランジスタは、前記光電変換領域からの信号電荷を蓄積領域に転送する転送トランジスタ、前記蓄積領域をリセットするリセットトランジスタであることを特徴とする実施態様１に記載の光電変換装置。
【００６５】
（実施態様８） 前記単位画素内に、前記信号電荷を増幅する増幅トランジスタを有することを特徴とする実施態様７に記載に光電変換装置。
【００６６】
（実施態様９） 前記単位画素内に、特定の光電変換領域を選択する選択トランジスタを有することを特徴とする実施態様７又は８に記載の光電変換装置。
【００６７】
（実施態様１０） 実施態様７に記載の光電変換装置は前記信号電荷を増幅する増幅トランジスタを有し、前記増幅トランジスタの入力部には複数の前記光電変換領域が前記転送トランジスタを介して接続されていることを特徴とする光電変換装置。
【００６８】
（実施態様１１） 前記単位画素が二次元状に複数配されてなる画素領域は配線が前記第一の配線層と前記第二の配線層とから構成され、前記画素領域を動作させる回路が配されている周辺領域は配線が３層以上の配線層から構成されることを特徴とする実施態様１に記載の光電変換装置。
【００６９】
（実施態様１２） 実施態様１〜１１のいずれか１項に記載の光電変換装置と、該光電変換装置へ光を結像する光学系と、該光電変換装置からの出力信号を処理する信号処理回路とを有することを特徴とする撮像システム。
【００７０】
【発明の効果】
以上説明したように、本発明によれば、光電変換領域面からの高さを低くすることが可能となり、Ｆナンバーの小さい光学系でも感度が低下することなく良好な画質を提供することができる。
【図面の簡単な説明】
【図１】本発明の光電変換装置の第１実施例の構成を示すレイアウト図である。
【図２】図１のａ−ａ’断面で切断した断面図である。
【図３】図１の光電変換装置の等価回路図である。
【図４】本発明の光電変換装置の第２実施例の構成を示すレイアウト図である。
【図５】図４の光電変換装置の等価回路図である。
【図６】本発明の光電変換装置の第３実施例の等価回路図である。
【図７】本発明の光電変換装置の第３実施例の構成を示すレイアウト図である。
【図８】図７のｂ−ｂ’断面で切断した断面図である。
【図９】本発明の光電変換装置の第４実施例の等価回路図である。
【図１０】本発明の光電変換装置の第４実施例の構成を示すレイアウト図である。
【図１１】図１０のｃ−ｃ’断面で切断した断面図である。
【図１２】本発明の光電変換装置の第５実施例の断面図である。
【図１３】本発明の光電変換装置の第６実施例の断面図である。
【図１４】従来のＣＭＯＳ型光電変換装置の等価回路図である。
【図１５】上記ＣＭＯＳ型光電変換装置のレイアウト図である。
【図１６】図１５のＸ−Ｘ線断面図である。
【図１７】本発明の光電変換装置をスチルビデオカメラに適用した場合を示すブロック図である。
【符号の説明】
１ 光電変換領域（フォトダイオード部）
２ 転送用ＭＯＳトランジスタＭ２のゲート電極
３ リセット用ＭＯＳトランジスタＭ３のゲート電極
４ 増幅用ＭＯＳトランジスタＭ４のゲート電極
５ 出力線
６ 選択用ＭＯＳトランジスタＭ５のゲート電極
７ フローティングディフュージョン（ＦＤ）領域
８ カラーフィルタ
９ オンチップレンズ
ＴＸ，ＴＸａ〜ＴＸｄ 転送用ＭＯＳトランジスタのゲート制御線
ＲＥＳ リセット用ＭＯＳトランジスタのゲート制御線
ＳＥＬ 選択用ＭＯＳトランジスタＭ５のゲート制御線
ＶＤＤ 電源線
【発明の属する技術分野】
本発明は光電変換装置に係わり、特に光電変換領域と該光電変換領域から信号読みだしを行うための複数のトランジスタを有する単位画素が二次元状に複数配された光電変換装置に関する。
【０００２】
【従来の技術】
近年、ＣＣＤ型よりも低消費電力で、単一電源で動作させ、受光部と周辺回路とを同じＣＭＯＳプロセスで製造できて集積しやすいというメリットにより、ＣＭＯＳ型光電変換素子が見直され、それを製品化する動きが出てきている。ＣＭＯＳ型光電変換装置は１画素あたりの素子数が多い為、メタル層を多層に配線することで開口率を上げることが求められる。
【０００３】
図１４は特許文献１に記載されたＣＭＯＳ型光電変換装置の等価回路図、図１５はそのＣＭＯＳ型光電変換装置のレイアウト図である。図１６は図１５のＸ−Ｘ線断面図（隣接画素は図示していない）である。図１５においては、４画素のみ示している。以下の説明では、フォトダイオード部ＰＤ２に関する画素についてのみ説明する。
【０００４】
フォトダイオード部ＰＤ２の周囲には、転送用トランジスタＭ２のゲート２、フローティングディフージョン（ＦＤ）７、リセット用トランジスタＭ３のゲート３、選択用トランジスタＭ５のゲート６、増幅用トランジスタＭ４のゲート４、出力線５が設けられている。また、ＴＸは転送用トランジスタＭ２のゲート電位を与える制御線、ＲＥＳはリセット用トランジスタＭ３のゲート電位を与える制御線、ＳＥＬは選択用トランジスタＭ５のゲート電位を与える制御線である。φＴＸは転送用トランジスタＭ２のゲート電位を与える制御信号、φＲＥＳはリセット用トランジスタＭ３のゲート電位を与える制御線信号、φＳＥＬは選択用トランジスタＭ５のゲート電位を与える制御信号である。
【０００５】
【特許文献１】
特開平１１−１９５７７６号公報
【０００６】
【発明が解決しようとする課題】
上記ＣＭＯＳ型光電変換装置の駆動線は、図１５及び図１６に示すように、ポリシリコン層、アルミ第１層及びアルミ第２層の３層構造で構成されていた。
【０００７】
チップサイズをシュリンクする時、この従来例のレイアウトを所望のサイズにそのまま小さくする手法が最も簡単な方法である。しかし、この手法でチップサイズをシュリンクすると、縦横方向にはサイズは小さくすることが出来ても高さ方向のサイズを小さくすることは困難である。
【０００８】
図１４〜図１６を用いて説明した従来例によるとメタル（アルミ）層を２層用いて配線している為、受光面からの距離ｈ（図１６に記載）を低くするにしても制限がある。他の増幅ＣＭＯＳ型光電変換装置には、さらにメタル層を３層利用して受光部の面積を稼いでいる場合があり、この場合には、受光面からの距離は図１６のｈよりさらに高くなってしまう。チップの受光面からの高さが高いセンサにおいては、Ｆナンバーの小さい光学系で感度が低下する。特に高画質が要求されるデジタルカメラ等のセンサにおいては、Ｆナンバーの小さい光学系で感度が低下することが課題となる。
【０００９】
そこで本発明は、上述したようなＣＭＯＳ型光電変換装置等の光電変換装置において、画素サイズをシュリンクする場合において、受光面からの高さを小さくする構成を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の光電変換装置は、光電変換領域と、前記光電変換領域からの信号電荷を蓄積領域に転送する転送トランジスタと、前記蓄積領域をリセットするリセットトランジスタと、前記信号電荷を増幅する増幅トランジスタと、前記蓄積領域と前記増幅トランジスタの制御電極と前記リセットトランジスタのソース或いはドレイン領域とを接続する配線とを有する画素が二次元状に複数配され、
前記転送トランジスタの制御電極に電位を与える制御線と、前記増幅トランジスタからの信号を出力する出力線と、前記増幅トランジスタに接続された電源線と、を有する光電変換装置において、
前記増幅トランジスタの制御電極には複数の前記光電変換領域が複数の前記転送トランジスタを介して接続され、
前記転送トランジスタの制御電極と前記制御線とは、ポリシリコン層である第一の配線層で構成され、前記配線と前記出力線と前記電源線とは第二の配線層で構成され、
前記配線と前記出力線と前記電源線とは平行に配されるとともに、前記配線は前記電源線と前記出力線との間に配され、
前記出力線及び前記電源線とは前記制御線に対して垂直方向に交差し、
前記リセットトランジスタの制御電極はリセットのための配線に接続され、前記リセットのための配線は前記制御線と平行に前記第一の配線層で構成され、
更に、前記第二の配線層上に平坦化膜を介してカラーフィルタが配されていることを特徴とする。
【００１１】
なお、以下に説明する実施例では光電変換領域を構成する素子としてフォトダイオード、トランジスタとしてＭＯＳトランジスタを用いているが、その他の構成のものを用いてもよい。
【００１２】
【実施例】
以下、本発明の実施例について図面を用いて詳細に説明する。
【００１３】
（実施例１）
図１は本発明の光電変換装置の第１実施例の構成を示すレイアウト図、図２は図１のａ−ａ’断面で切断した断面図である。図３は図１の光電変換装置の等価回路図である。
【００１４】
図１〜図３において、１は光電変換領域（フォトダイオード部）、２は光電変換領域１に蓄積された電荷をフローティングディフュージョン（ＦＤ）領域７に転送するための転送用ＭＯＳトランジスタＭ２のゲート電極、３はリセット用ＭＯＳトランジスタＭ３のゲート電極（制御電極となる）、４はＦＤ領域７と接続される、増幅用ＭＯＳトランジスタＭ４のゲート電極、５は出力線、６は選択用ＭＯＳトランジスタＭ５のゲート電極である。図２において、８はカラーフィルタ、９は光を光電変換領域１に集光するためのオンチップレンズである。光電変換領域を構成する素子として、例えばベースに電荷を蓄積して読み出すバイポーラトランジスタ構成のＢＡＳＩＳ、静電誘導トランジスタ（ＳＩＴ）等を用いることができる（他の実施例についても同様である。）。
【００１５】
図１の水平方向には、転送用ＭＯＳトランジスタＭ２のゲート制御線ＴＸ、リセット用ＭＯＳトランジスタＭ３のゲート制御線ＲＥＳ、選択用ＭＯＳトランジスタＭ５のゲート制御線ＳＥＬがポリシリコン層で配線され、垂直方向に出力線５と電源線ＶＤＤがアルミ層またはアルミニウム合金層で配線されるようにレイアウトされている。図３において、φＲＥＳはリセット用トランジスタＭ３のゲート電位を与える制御線信号、φＳＥＬは選択用トランジスタＭ５のゲート電位を与える制御信号を示す。
【００１６】
図１のレイアウト図及び図２の断面図から明らかなように、転送用ＭＯＳトランジスタＭ２のゲート電極２とゲート制御線ＴＸ、リセット用ＭＯＳトランジスタＭ３のゲート電極３とゲート制御線ＲＥＳ、選択用ＭＯＳトランジスタＭ５のゲート電極６とゲート制御線ＳＥＬ、及び増幅用ＭＯＳトランジスタＭ４のゲート電極４はポリシリコン層で形成されている。なお、ゲート電極とゲート制御線は同一層のポリシリコン層で形成されているので、ゲート制御線の一部がゲート電極として機能しているととらえることも可能である。
【００１７】
本実施例のようにレイアウトを行なうと、ポリシリコン層とメタル層の２層の配線層しか使用しない為、図２中に示した受光面からの距離ｈは図１６に示した従来例に比べて小さくなっている。
【００１８】
本実施例の構成により、感度を落とすことなく、さらに、Ｆナンバーの小さい光学系でも感度が低下することなく良好な画質を実現することができた。
【００１９】
なお、本発明は上記実施例１で説明したような選択用トランジスタを備えた光電変換装置に好適に用いることができるが、選択用トランジスタを設けない構成にも適用可能である。以下の実施例ではこの構成について説明する。
【００２０】
（実施例２）
図４は本発明の光電変換装置の第２実施例の構成を示すレイアウト図、図５は図４の光電変換装置の等価回路図である。図４及び図５において、図１〜図３の構成部材と同一構成部材については同一符号を付して説明を一部省略する。
【００２１】
本実施例の光線変換装置の構成は図１〜図３に示した実施例１の光電変換装置の選択用ＭＯＳトランジスタＭ５及びゲート制御線ＳＥＬがない点を除いて同じ構成である。なお、このように選択用ＭＯＳトランジスタを除いた光電変換装置は例えば特開平１１−１１２０１８号公報に開示されている。
【００２２】
図４の水平方向には、転送用ＭＯＳトランジスタＭ２のゲート制御線ＴＸ、リセット用ＭＯＳトランジスタＭ３のゲート制御線ＲＥＳがポリシリコン層で配線され、垂直方向に出力線５と電源線ＶＤＤがアルミ層またはアルミニウム合金層で配線されるようにレイアウトされている。
【００２３】
図４のレイアウト図から明らかなように、転送用ＭＯＳトランジスタＭ２のゲート電極２とゲート制御線ＴＸ、リセット用ＭＯＳトランジスタＭ３のゲート電極３とゲート制御線ＲＥＳ、及び増幅用ＭＯＳトランジスタＭ４のゲート電極４はポリシリコン層で形成されている。なお、ゲート電極とゲート制御線は同一層のポリシリコン層で形成されているので、ゲート制御線の一部がゲート電極として機能しているととらえることも可能である。
【００２４】
本実施例においても実施例１と同様な効果を得ることができる他、選択用ＭＯＳトランジスタＭ５のゲート電極、ゲート制御線ＳＥＬ等がないので画素の開口率を上げる（光電変換領域の面積を増やす）ことができる。
【００２５】
（実施例３）
図６は本発明の光電変換装置の第３実施例の等価回路図である。図７は本発明の光電変換装置の第３実施例の構成を示すレイアウト図、図８は図７のｂ−ｂ’断面で切断した断面図である。図６〜図８において、図１〜図３の構成部材と同一構成部材については同一符号を付して説明を一部省略する。
【００２６】
本実施例は、２つの光電変換領域に対し１つのリセット用ＭＯＳトランジスタと１つの増幅用ＭＯＳトランジスタを共通に用いた２画素共通増幅ＣＭＯＳ型光電変換装置を示す。
【００２７】
１ａ，１ｂはフォトダイオードＰＤ１ａ，ＰＤ１ｂの光電変換領域、２ａ，２ｂは転送用ＭＯＳトランジスタＭ２ａ，Ｍ２ｂのゲート電極、３はリセット用ＭＯＳトランジスタＭ３のゲート電極、４は増幅用ＭＯＳトランジスタＭ４のゲート電極、５は出力線である。
【００２８】
図７の水平方向には、転送用ＭＯＳトランジスタＭ２ａ，Ｍ２ｂの２本のゲート制御線ＴＸａ，ＴＸｂ、リセット用ＭＯＳトランジスタＭ３の１本のゲート制御線ＲＥＳをポリシリコン層で配線し、垂直方向に出力線５と電源線ＶＤＤをアルミニウムまたはアルミニウム合金層で配線するようにレイアウトしている。
【００２９】
図７のレイアウト図及び図８の断面図から明らかなように、転送用ＭＯＳトランジスタＭ２ａ，Ｍ２ｂのゲート電極２ａ，２ｂとゲート制御線ＴＸａ，ＴＸｂ、リセット用ＭＯＳトランジスタＭ３のゲート電極３とゲート制御線ＲＥＳ、及び増幅用ＭＯＳトランジスタＭ４のゲート電極４はポリシリコン層で形成されている。なお、ゲート電極とゲート制御線は同一層のポリシリコン層で形成されているので、ゲート制御線の一部がゲート電極として機能しているととらえることも可能である。
【００３０】
本実施例では、２画素共通の等価回路を元にレイアウトをしている為、１画素あたり２個のトランジスタしか使用しないので実施例２に比べて更に開口率が上がるため、実施例２より感度の高いセンサを作ることが出来る。さらに、ポリシリコン層とメタル層の２層の配線層しか使用しない為、図８中に示した受光面（光電変換領域面）からの距離ｈは従来例に比べて小さくなっている。
【００３１】
本実施例により、従来例より感度のよいセンサを実現するとともに、Ｆナンバーの小さい光学系でも感度が低下することなく良好な画質を実現することができた。
【００３２】
（実施例４）
図９は本発明の光電変換装置の第４実施例の等価回路図である。図１０は本発明の光電変換装置の第４実施例の構成を示すレイアウト図、図１１は図１０のｃ−ｃ’断面で切断した断面図である。図９〜図１１において、図１〜図３の構成部材と同一構成部材については同一符号を付して説明を一部省略する。
【００３３】
本実施例は、４つの光電変換領域に対し１つのリセット用ＭＯＳトランジスタと１つの増幅用ＭＯＳトランジスタを共通に用いた４画素共通増幅ＣＭＯＳ型光電変換装置を示す。
【００３４】
１ａ，１ｂ，１ｃ，１ｄはフォトダイオードＰＤ１ａ，ＰＤ１ｂ，ＰＤ１ｃ，ＰＤ１ｄの光電変換領域、２ａ，２ｂ，２ｃ，２ｄは転送用ＭＯＳトランジスタＭ２ａ，Ｍ２ｂ，Ｍ２ｃ，Ｍ２ｄのゲート電極、３はリセット用ＭＯＳトランジスタＭ３のゲート電極、４は増幅用ＭＯＳトランジスタＭ４のゲート電極、５は出力線である。
【００３５】
図１０の水平方向には、転送用ＭＯＳトタンジスタＭ２ａ〜Ｍ２ｄの４本のゲート制御線ＴＸａ〜ＴＸｄ、リセット用ＭＯＳトランジスタＭ３の１本のゲート制御線ＲＥＳをポリシリコン層で配線し、垂直方向に出力線５と電源線ＶＤＤをアルミニウムまたはアルミニウム合金層で配線するようにレイアウトしている。
【００３６】
図１０のレイアウト図及び図１１の断面図から明らかなように、転送用ＭＯＳトランジスタＭ２ａ〜Ｍ２ｄのゲート電極２ａ〜２ｄとゲート制御線ＴＸａ〜ＴＸｄ、リセット用ＭＯＳトランジスタＭ３のゲート電極３とゲート制御線ＲＥＳ、及び増幅用ＭＯＳトランジスタＭ４のゲート電極４はポリシリコン層で形成されている。なお、ゲート電極とゲート制御線は同一層のポリシリコン層で形成されているので、ゲート制御線の一部がゲート電極として機能しているととらえることも可能である。
【００３７】
本実施例では、４画素共通の等価回路を元にレイアウトをしている為、１画素あたり１．５個のトランジスタしか使用しないので実施例３に比べてさらに開口率が上がるため、実施例３よりさらに感度の高いセンサを作ることが出来る。さらに、ポリシリコン層とメタル層の２層の配線層しか使用しない為、図１１中に示した受光面からの距離ｈは従来例に比べて小さくなっている。
【００３８】
本実施例により、従来例より感度のよいセンサを実現するとともに、Ｆナンバーの小さい光学系でも感度が低下することなく良好な画質を実現することができた。
【００３９】
（実施例５）
図１２は本発明の光電変換装置の第５実施例の断面図である。図１〜図３の構成部材と同一構成部材については同一符号を付して説明を一部省略する。
【００４０】
図１２において、一点鎖線の右側Ａは図２に示したような画素領域を示しており、一点鎖線の左側Ｂは周辺回路領域を示している。図１２の周辺回路領域Ｂにおいて、１０はＭＯＳトランジスタのゲート電極、１１は配線、１２，１４はＭＯＳトランジスタのソース配線，ドレイン配線、１３は配線である。ゲート電極１０，配線１１はポリシリコン１層で形成され、ソース配線１２，配線１３はメタル第１層で形成され、ドレイン配線１４はメタル第２層で形成される。
【００４１】
本実施例では、周辺回路領域Ｂは従来どおり、メタル２層の計３層で形成されているのに対し、画素領域Ａはポリシリコン１層、メタル１層の計２層で構成されている。このため、周辺回路の構成はそのままで、画素領域のみ受光面（光電変換領域面）からの距離ｈを小さくすることが出来る（図１２中、ｈ＜＜ｈ’）。
【００４２】
本実施例により、周辺回路の構成は従来のままで画素領域の構成を変えるだけで、Ｆナンバーの小さい光学系でも感度が低下することなく良好な画質を実現することができた。
【００４３】
（実施例６）
図１３は本発明の光電変換装置の第６実施例の断面図である。図１〜図３及び図１２の構成部材と同一構成部材については同一符号を付して説明を一部省略する。
【００４４】
図１３において、一点鎖線の右側Ａは図２に示したような画素領域を示しており、一点鎖線の左側Ｂは周辺回路領域を示している。図１３の周辺回路領域Ｂにおいて、１０はＭＯＳトランジスタのゲート電極、１１は配線、１２，１７はＭＯＳトランジスタのソース配線，ドレイン配線、１３，１５，１６は配線である。
【００４５】
ゲート電極１０，配線１１はポリシリコン１層で形成され、ソース配線１２，配線１３はメタル第１層で形成され、配線１５，１６はメタル第２層で形成され、ドレイン配線１７はメタル第３層で形成される。
【００４６】
本実施例では、周辺回路領域Ｂは従来どおりポリシリコン１層、メタル３層の計４層で形成されているのに対し、画素領域Ａはポリシリコン１層、メタル１層の計２層で構成されている。このため、周辺回路の構成はそのままで、画素領域のみ受光面（光電変換領域面）からの距離ｈを小さくすることが出来る（図１３中、ｈ＜＜ｈ’）。
【００４７】
本実施例により、周辺回路の構成は従来のままで画素領域の構成を変えるだけで、Ｆナンバーの小さい光学系でも感度が低下することなく良好な画質を実現することができた。
【００４８】
次に上記各実施例の光電変換装置を用いた撮像システムについて説明する。図１７に基づいて、本発明の光電変換装置をスチルカメラに適用した場合の一実施例について詳述する。
【００４９】
図１７は本発明の固体撮像素子を“スチルビデオカメラ”に適用した場合を示すブロック図である。
【００５０】
図１７において、１０１はレンズのプロテクトとメインスイッチを兼ねるバリア、１０２は被写体の光学像を固体撮像素子（光電変換装置）１０４に結像させるレンズ、１０３はレンズ１０２を通った光量を可変するための絞り、１０４はレンズ１０２で結像された被写体を画像信号として取り込むための固体撮像素子、１０６は固体撮像素子１０４より出力される画像信号のアナログ−ディジタル変換を行うＡ／Ｄ変換器、１０７はＡ／Ｄ変換器１０６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、１０８は固体撮像素子１０４、撮像信号処理回路１０５、Ａ／Ｄ変換器１０６、信号処理部１０７に、各種タイミング信号を出力するタイミング発生部、１０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１１０は画像データを一時的に記憶するためのメモリ部、１１１は記録媒体に記録または読み出しを行うためのインターフェース部、１１２は画像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体、１１３は外部コンピュータ等と通信するためのインターフェース部である。
【００５１】
次に、前述の構成における撮影時のスチルビデオカメラの動作について、説明する。
【００５２】
バリア１０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、さらに、Ａ／Ｄ変換器１０６などの撮像系回路の電源がオンされる。
【００５３】
それから、露光量を制御するために、全体制御・演算部１０９は絞り１０３を開放にし、固体撮像素子１０４から出力された信号はＡ／Ｄ変換器１０６で変換された後、信号処理部１０７に入力される。そのデータを基に露出の演算を全体制御・演算部１０９で行う。
【００５４】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部１０９は絞りを制御する。
【００５５】
次に、固体撮像素子１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズを駆動し測距を行う。
【００５６】
そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像素子１０４から出力された画像信号はＡ／Ｄ変換器１０６でＡ−Ｄ変換され、信号処理部１０７を通り全体制御・演算１０９によりメモリ部に書き込まれる。その後、メモリ部１１０に蓄積されたデータは、全体制御・演算部１０９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体１１２に記録される。又外部Ｉ／Ｆ部１１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【００５７】
以上本発明の実施例について説明したが、本発明の好適な実施の態様は以下に説明する態様である。
【００５８】
（実施態様１） 光電変換領域と該光電変換領域から信号読みだしを行うための複数のトランジスタを有する単位画素が二次元状に複数配され、
前記複数のトランジスタの制御電極に電位を与える制御線と、前記単位画素からの信号を出力する出力線と、前記複数のトランジスタの少なくとも１つに接続された電源線と、を有する光電変換装置において、
前記複数のトランジスタの各制御電極と前記制御線とは第一の配線層で構成され、前記出力線と前記電源線とは第二の配線層で構成されていることを特徴とする光電変換装置。
【００５９】
（実施態様２） 前記複数のトランジスタの少なくとも一つは絶縁ゲート型トランジスタで構成されていることを特徴とする光電変換装置。
【００６０】
（実施態様３） 前記第一の配線層はポリシリコン層であることを特徴とする実施態様１又は２に記載の光電変換装置。
【００６１】
（実施態様４） 前記第二の配線層はアルミ層或いはアルミニウム合金層であることを特徴とする実施態様１又は２に記載の光電変換装置。
【００６２】
（実施態様５） 前記第一の配線層及び第二の配線層は直角に交差していることを特徴とする実施態様１又は２に記載の光電変換装置。
【００６３】
（実施態様６） 平坦化膜を介してカラーフィルタが配されていることを特徴とする実施態様１又は２に記載の光電変換装置。
【００６４】
（実施態様７） 前記複数のトランジスタは、前記光電変換領域からの信号電荷を蓄積領域に転送する転送トランジスタ、前記蓄積領域をリセットするリセットトランジスタであることを特徴とする実施態様１に記載の光電変換装置。
【００６５】
（実施態様８） 前記単位画素内に、前記信号電荷を増幅する増幅トランジスタを有することを特徴とする実施態様７に記載に光電変換装置。
【００６６】
（実施態様９） 前記単位画素内に、特定の光電変換領域を選択する選択トランジスタを有することを特徴とする実施態様７又は８に記載の光電変換装置。
【００６７】
（実施態様１０） 実施態様７に記載の光電変換装置は前記信号電荷を増幅する増幅トランジスタを有し、前記増幅トランジスタの入力部には複数の前記光電変換領域が前記転送トランジスタを介して接続されていることを特徴とする光電変換装置。
【００６８】
（実施態様１１） 前記単位画素が二次元状に複数配されてなる画素領域は配線が前記第一の配線層と前記第二の配線層とから構成され、前記画素領域を動作させる回路が配されている周辺領域は配線が３層以上の配線層から構成されることを特徴とする実施態様１に記載の光電変換装置。
【００６９】
（実施態様１２） 実施態様１〜１１のいずれか１項に記載の光電変換装置と、該光電変換装置へ光を結像する光学系と、該光電変換装置からの出力信号を処理する信号処理回路とを有することを特徴とする撮像システム。
【００７０】
【発明の効果】
以上説明したように、本発明によれば、光電変換領域面からの高さを低くすることが可能となり、Ｆナンバーの小さい光学系でも感度が低下することなく良好な画質を提供することができる。
【図面の簡単な説明】
【図１】本発明の光電変換装置の第１実施例の構成を示すレイアウト図である。
【図２】図１のａ−ａ’断面で切断した断面図である。
【図３】図１の光電変換装置の等価回路図である。
【図４】本発明の光電変換装置の第２実施例の構成を示すレイアウト図である。
【図５】図４の光電変換装置の等価回路図である。
【図６】本発明の光電変換装置の第３実施例の等価回路図である。
【図７】本発明の光電変換装置の第３実施例の構成を示すレイアウト図である。
【図８】図７のｂ−ｂ’断面で切断した断面図である。
【図９】本発明の光電変換装置の第４実施例の等価回路図である。
【図１０】本発明の光電変換装置の第４実施例の構成を示すレイアウト図である。
【図１１】図１０のｃ−ｃ’断面で切断した断面図である。
【図１２】本発明の光電変換装置の第５実施例の断面図である。
【図１３】本発明の光電変換装置の第６実施例の断面図である。
【図１４】従来のＣＭＯＳ型光電変換装置の等価回路図である。
【図１５】上記ＣＭＯＳ型光電変換装置のレイアウト図である。
【図１６】図１５のＸ−Ｘ線断面図である。
【図１７】本発明の光電変換装置をスチルビデオカメラに適用した場合を示すブロック図である。
【符号の説明】
１ 光電変換領域（フォトダイオード部）
２ 転送用ＭＯＳトランジスタＭ２のゲート電極
３ リセット用ＭＯＳトランジスタＭ３のゲート電極
４ 増幅用ＭＯＳトランジスタＭ４のゲート電極
５ 出力線
６ 選択用ＭＯＳトランジスタＭ５のゲート電極
７ フローティングディフュージョン（ＦＤ）領域
８ カラーフィルタ
９ オンチップレンズ
ＴＸ，ＴＸａ〜ＴＸｄ 転送用ＭＯＳトランジスタのゲート制御線
ＲＥＳ リセット用ＭＯＳトランジスタのゲート制御線
ＳＥＬ 選択用ＭＯＳトランジスタＭ５のゲート制御線
ＶＤＤ 電源線
Claims (4)
- 光電変換領域と、前記光電変換領域からの信号電荷を蓄積領域に転送する転送トランジスタと、前記蓄積領域をリセットするリセットトランジスタと、前記信号電荷を増幅する増幅トランジスタと、前記蓄積領域と前記増幅トランジスタの制御電極と前記リセットトランジスタのソース或いはドレイン領域とを接続する配線とを有する画素が二次元状に複数配され、
前記転送トランジスタの制御電極に電位を与える制御線と、前記増幅トランジスタからの信号を出力する出力線と、前記増幅トランジスタに接続された電源線と、を有する光電変換装置において、
前記増幅トランジスタの制御電極には複数の前記光電変換領域が複数の前記転送トランジスタを介して接続され、
前記転送トランジスタの制御電極と前記制御線とは、ポリシリコン層である第一の配線層で構成され、前記配線と前記出力線と前記電源線とは第二の配線層で構成され、
前記配線と前記出力線と前記電源線とは平行に配されるとともに、前記配線は前記電源線と前記出力線との間に配され、
前記出力線及び前記電源線とは前記制御線に対して垂直方向に交差し、
前記リセットトランジスタの制御電極はリセットのための配線に接続され、前記リセットのための配線は前記制御線と平行に前記第一の配線層で構成され、
更に、前記第二の配線層上に平坦化膜を介してカラーフィルタが配されていることを特徴とする光電変換装置。 - 前記第二の配線層はアルミ層或いはアルミニウム合金層であることを特徴とする請求項１に記載の光電変換装置。
- 前記画素が二次元状に複数配されてなる画素領域は、前記配線、前記制御線、前記出力線及び前記電源線を含む配線が前記第一の配線層と前記第二の配線層とから構成される２層の配線層から構成され、前記画素領域を動作させる回路が配されている周辺領域は配線が３層以上の配線層から構成されることを特徴とする請求項１又は２に記載の光電変換装置。
- 請求項１〜３のいずれか１項に記載の光電変換装置と、該光電変換装置へ光を結像する光学系と、該光電変換装置からの出力信号を処理する信号処理回路とを有することを特徴とする撮像システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002351289A JP4298276B2 (ja) | 2002-12-03 | 2002-12-03 | 光電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002351289A JP4298276B2 (ja) | 2002-12-03 | 2002-12-03 | 光電変換装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004186407A JP2004186407A (ja) | 2004-07-02 |
| JP2004186407A5 JP2004186407A5 (ja) | 2006-02-02 |
| JP4298276B2 true JP4298276B2 (ja) | 2009-07-15 |
Family
ID=32753248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002351289A Expired - Fee Related JP4298276B2 (ja) | 2002-12-03 | 2002-12-03 | 光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4298276B2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4074599B2 (ja) * | 2004-03-26 | 2008-04-09 | シャープ株式会社 | 増幅型固体撮像装置 |
| JP4971586B2 (ja) * | 2004-09-01 | 2012-07-11 | キヤノン株式会社 | 固体撮像装置 |
| JP2006310826A (ja) * | 2005-03-30 | 2006-11-09 | Fuji Photo Film Co Ltd | 固体撮像素子およびその製造方法 |
| US7342213B2 (en) * | 2005-06-01 | 2008-03-11 | Eastman Kodak Company | CMOS APS shared amplifier pixel with symmetrical field effect transistor placement |
| JP2007081401A (ja) * | 2005-09-12 | 2007-03-29 | Magnachip Semiconductor Ltd | 光干渉を減少させたイメージセンサ |
| JP4486015B2 (ja) * | 2005-09-13 | 2010-06-23 | パナソニック株式会社 | 固体撮像装置 |
| JP4777772B2 (ja) | 2005-12-28 | 2011-09-21 | 富士通セミコンダクター株式会社 | 半導体撮像装置 |
| JP4747858B2 (ja) * | 2006-01-27 | 2011-08-17 | 船井電機株式会社 | 撮像装置 |
| KR20070093335A (ko) | 2006-03-13 | 2007-09-18 | 마쯔시다덴기산교 가부시키가이샤 | 고체 촬상장치 및 그 구동방법 |
| JP4956084B2 (ja) | 2006-08-01 | 2012-06-20 | キヤノン株式会社 | 光電変換装置及びそれを用いた撮像システム |
| JP4315457B2 (ja) | 2006-08-31 | 2009-08-19 | キヤノン株式会社 | 光電変換装置及び撮像システム |
| JP4058459B1 (ja) * | 2007-03-02 | 2008-03-12 | キヤノン株式会社 | 撮像装置及び撮像システム |
| JP2008282961A (ja) | 2007-05-10 | 2008-11-20 | Matsushita Electric Ind Co Ltd | 固体撮像装置 |
| JP5357441B2 (ja) | 2008-04-04 | 2013-12-04 | キヤノン株式会社 | 固体撮像装置の製造方法 |
| JP5422455B2 (ja) | 2010-03-23 | 2014-02-19 | パナソニック株式会社 | 固体撮像装置 |
| JP6081694B2 (ja) * | 2010-10-07 | 2017-02-15 | 株式会社半導体エネルギー研究所 | 光検出装置 |
| WO2013133143A1 (en) * | 2012-03-09 | 2013-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Method for driving semiconductor device |
| US9541386B2 (en) * | 2012-03-21 | 2017-01-10 | Semiconductor Energy Laboratory Co., Ltd. | Distance measurement device and distance measurement system |
| JP6188281B2 (ja) * | 2012-05-24 | 2017-08-30 | キヤノン株式会社 | 光電変換装置 |
| JP5619093B2 (ja) * | 2012-08-21 | 2014-11-05 | キヤノン株式会社 | 固体撮像装置及び固体撮像システム |
| JP6328190B2 (ja) * | 2016-08-24 | 2018-05-23 | キヤノン株式会社 | 固体撮像装置 |
| WO2019130702A1 (ja) * | 2017-12-27 | 2019-07-04 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置 |
-
2002
- 2002-12-03 JP JP2002351289A patent/JP4298276B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004186407A (ja) | 2004-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4298276B2 (ja) | 光電変換装置 | |
| JP7264187B2 (ja) | 固体撮像装置およびその駆動方法、並びに電子機器 | |
| JP4067054B2 (ja) | 固体撮像装置および撮像システム | |
| JP5089017B2 (ja) | 固体撮像装置及び固体撮像システム | |
| KR101696463B1 (ko) | 고체 촬상 장치, 고체 촬상 장치의 신호 처리 방법 및 촬상 장치 | |
| JP5241454B2 (ja) | 固体撮像装置及びそれを用いた撮像システム | |
| JP4941490B2 (ja) | 固体撮像装置、及び電子機器 | |
| US8345137B2 (en) | Solid-state image pickup apparatus and camera with two-dimensional power supply wiring | |
| JP5476745B2 (ja) | 固体撮像装置とその製造方法、及び電子機器 | |
| JP5132102B2 (ja) | 光電変換装置および光電変換装置を用いた撮像システム | |
| JP5537172B2 (ja) | 固体撮像装置及び電子機器 | |
| JP4971586B2 (ja) | 固体撮像装置 | |
| JP4626706B2 (ja) | 固体撮像装置、固体撮像装置の信号処理方法および撮像装置 | |
| JP6026102B2 (ja) | 固体撮像素子および電子機器 | |
| JP2009206883A (ja) | 撮像装置及びそれを用いた撮像システム | |
| JPWO2008133146A1 (ja) | 固体撮像装置 | |
| JP6413233B2 (ja) | 撮像装置および撮像素子 | |
| JP4414901B2 (ja) | カラー画像生成方法 | |
| JP7135167B2 (ja) | 撮像素子及び撮像装置 | |
| JP2001024948A (ja) | 固体撮像装置及びそれを用いた撮像システム | |
| JP4724414B2 (ja) | 撮像装置、デジタルカメラ、及びカラー画像データ生成方法 | |
| JP2006147824A (ja) | 固体撮像素子 | |
| JP6276297B2 (ja) | 固体撮像装置及び電子機器 | |
| JP2002125239A (ja) | 撮像装置 | |
| TW202116060A (zh) | 固體攝像元件及電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051205 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051205 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080827 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080829 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081028 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090114 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090316 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090326 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090410 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090415 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120424 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |