JP4293828B2

JP4293828B2 - High density MRAM

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Publication number: JP4293828B2
Application number: JP2003127970A
Authority: JP
Inventors: 建中洪; 明哲高; 宗銘潘
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Industrial Technology Research Institute ITRI
Priority date: 2002-11-15
Filing date: 2003-05-06
Publication date: 2009-07-08
Anticipated expiration: 2023-05-06
Also published as: JP2004171729A

Description

【０００１】
【発明の属する技術分野】
本発明は高密度ＭＲＡＭに係り、特に、抵抗特性の異なる磁性多層膜で磁気メモリ素子を並列或いは直列に連接し、並びにトランジスタとの連接により、データ読み出しの制御素子となし、ＭＲＡＭの高密度パッケージの目的を達成した、高密度ＭＲＡＭに関する。
【０００２】
【従来の技術】
ＭＲＡＭは非揮発性、高集積度、高いアクセス速度、抗輻射線等の長所を有し、メモリデータ読み出し時には電流を選択セルに流入させ、その電圧値の違いを読み取ってデータのディジタル値を決定し、データ書き込み時には、２条の電流線（ビット線と書き込み線）の交差する点の素子を選択セルとしてその磁性材料の磁化方向が改変され、これによりデータが更新される。周知のとおり、ビット線と書き込み線の間のＭＴＪセルは、多層磁性金属材料の積層構造とされ、基本的に、その構造は、一層の軟磁性層（ＳｏｆｔＭａｇｎｅｔｉｃＬａｙｅｒ）、一層の非磁性導電層（Ｎｏｎｍａｇｎｅｔｉｃｃｏｎｄｕｃｔｏｒ）或いはトンネルバリア層（ＴｕｎｎｅｌＢａｒｒｉｅｒ）、及び一層の硬磁性材料（ＨａｒｄＭａｇｎｅｔｉｃＬａｙｅｒ）で組成され、この二層の磁性材料の磁化方向が平行か或いは反平行かにより、１或いは０の状態を決定し記憶する。周知のＭＲＡＭの主要な構造は、メモリ素子が一つのＭＴＪセルと一つのトランジスタで組成され（特許文献１参照。）、その構造中、二つの隣り合うトランジスタのソース及び絶縁領域（Ｉｓｏｌａｔｉｏｎ）は相互に共用され、組成されるメモリ素子サイズは２０Ｆ² （Ｆはテクノロジーノードの特徴サイズ）とされる。しかし現在のＤＲＡＭは８Ｆ² である（非特許文献１）のに較べ、なおも二倍以上大きい。強誘電体メモリ（ＦＲＡＭ）（非特許文献２）はすでにメモリ素子サイズの１５Ｆ² まで縮小し、ＭＲＡＭは劣勢にある。最近、改良された構造が提出され（特許文献２）、それはＭＴＪセルを並列に連接する方式を利用し、同一のトランジスタを共用し、メモリ素子サイズを縮小している。しかし、並列式の等価抵抗値を読み取った後、なおもＤＲＡＭのバックライティング法（ｂａｃｋ−ｗｒｉｔｉｎｇｍｅｔｈｏｄ）に類似の余分の複雑な読み取りプロセスで混雑したデータ状態を分離する必要があり、このため読み取り速度が緩慢となり、将来、ＳＲＡＭの代わりとなる目標の達成が困難となる。
【０００３】
図１は周知の技術のＭＲＡＭの一つのＭＴＪセルにトランジスタを加えた構造表示図である（特許文献３）。図中に、直交する第１書き込み線Ｗ１、第２書き込み線Ｗ２と第１ビット線Ｓ１と第２ビット線Ｓ２が示され、その間に複数のＭＴＪセル１１と複数のトランジスタ１３が挿入設置され、各メモリ素子に採用された一つのＭＴＪセルに一つのトランジスタを加えたメモリ構造中、トランジスタはソース、ドレイン、ゲート、絶縁領域の部分を具え、往々にしてレイアウト設計時に大きな面積を占用し、このような構造のメモリ素子面積は約２０Ｆ² とされ、周知のＤＲＡＭとは比較にならず、産業上の競争力を具備しない。
【０００４】
図２は周知のＭＲＡＭの複数のＭＴＪセルに一つのトランジスタを加えた構造表示図である（特許文献２）。図示されるように、複数のＭＴＪセル２０を相互に並列に連結する方式を使用し、並びに同一のトランジスタを共用することにより得られる長所は素子密度の大幅な向上である。そのうち、第１トランジスタＴｒ１のゲートは第１読み出し信号線ＷＬ１に連接され、そのドレインは複数の並列連接されたＭＴＪセル２０に連接され、別に第２トランジスタＴｒ２のゲートが第２読み出し信号線ＷＬ２に連接され、一端のドレインが別の複数の並列に連接されたＭＴＪセル２０に連接され、第１トランジスタＴｒ１に連接された複数のＭＴＪセル２０と一つのビット線ＢＬを共用する。しかし、ビット線読み取り信号は複数のＭＴＪセル２０が並列に連接された後の等価抵抗値であり、ゆえに余分の読み出し過程をおこなわなければ混雑した信号を分離できず、この余分の読み出し過程が往々にして破壊式（Ｄｅｓｔｒｕｃｔｉｖｅ）の読み取り動作を必要とし、ＭＴＪセルの耐久度（Ｅｎｄｕｒａｎｃｅ）を低下させ、且つ読み出しの速度を緩慢とする。
【０００５】
【特許文献１】
米国特許第６４１８０４６号
【特許文献２】
米国特許第６４２１２７１号
【特許文献３】
米国特許第５７３４６０５号
【非特許特許文献１】
Ｈ．Ａｋａｔｚｕ等、ＶＬＳＩ２００２年「ＡＨｉｇｈｌｙＭａｎｕｆａｃｔｕｒａｂｌｅ１１０ｎｍＤＲＡＭＴｅｃｈｎｏｌｏｇｙｗｉｔｈ８Ｆ² ＶｅｒｔｉｃａｌＴｒａｎｓｉｓｔｏｒＣｅｌｌｆｏｒ１ＧｂａｎｄＢｅｙｏｎｄ」
【非特許特許文献２】
Ｈ．Ｈ．Ｋｉｍ等、ＶＬＳＩ２００２年「ＮｏｖｅｌＩｎｔｔｅｇｒａｔｉｏｎＴｅｃｈｎｏｌｏｇｉｅｓｆｏｒＨｉｇｈｌｙＭａｎｕｆａｃｔｕｒａｂｌｅ３２ＭｂＦＲＡＭ」
【０００６】
【発明が解決しようとする課題】
本発明の実施例の高密度ＭＲＡＭは周知の、有効に体積を縮小できず、速度が緩慢である欠点を改善し、二つのセルが同一のトランジスタを共用する設計と、二つの抵抗特性の異なるＭＴＪセルを相互に並列或いは直列に連接することにより、セルのパッケージ密度を高める長所のほか、読み出し速度の低下を形成せず、将来、フラッシュメモリ、ＳＲＡＭ及びＤＲＡＭに代わる総合メモリ（ＵｎｉｆｉｅｄＭｅｍｏｒｙ）となりうる高密度ＭＲＡＭを提供するものである。
【０００７】
本発明は一種の高密度ＭＲＡＭを提供することを目的とし、それは、周知のＭＲＡＭの、体積を有効に縮小できなかった欠点を改善し、電気抵抗特性の異なる磁性多層膜を以て複数のＭＴＪセルを相互に直列或いは並列に連接し、並びにトランジスタで隔離すると共に、データ読み出しの制御素子となし、また、書き込み線で該複数のＭＴＪセルにデータを書き込む時の磁場を提供し、これにより本発明のＭＲＡＭの高密度パッケージの目的を達成し、また、将来的にフラッシュメモリ、ＳＲＡＭ及びＤＲＡＭに代わる総合メモリたりうるものである。
【０００８】
【課題を解決するための手段】
請求項１の発明は、複数のＭＴＪセル、トランジスタ、書き込み線、複数のビット線及び読み出し信号線を備える複数のメモリ素子で構成される高密度ＭＲＡＭであって、前記複数のＭＴＪセル夫々は、その電気抵抗特性が異なり、該ＭＴＪセル中の磁性材料素子が磁化方向の改変により該ＭＴＪセルのデータ状態を更新し、前記トランジスタのソースとドレインとに前記複数のＭＴＪセル夫々の一端が接続されて、前記トランジスタは該複数のＭＴＪセルのデータ読み出しのスイッチ及びその制御素子とされ、前記書き込み線は、前記複数のＭＴＪセルの付近を通過し、該複数のＭＴＪセルのデータ書き込み時の磁場を提供し、前記複数のビット線夫々は、前記複数のＭＴＪセル夫々の他端に接続されて、該複数のＭＴＪセルのデータ読み出しのチャネルとされると共に該複数のＭＴＪセルのデータ書き込み時の磁場を提供し、前記読み出し信号線は、前記トランジスタのゲートに接続されて、読み出し信号を制御するように構成したことを特徴とする高密度ＭＲＡＭとしている。
請求項２の発明は、請求項１記載の高密度ＭＲＡＭにおいて、前記複数のＭＴＪセルは、サイズを異ならせることにより、その電気抵抗特性が異なっていることを特徴とする高密度ＭＲＡＭとしている。
請求項３の発明は、請求項１記載の高密度ＭＲＡＭにおいて、前記複数のＭＴＪセルは、異なる製造工程で形成することにより、その電気抵抗特性が異なっていることを特徴とする高密度ＭＲＡＭとしている。
請求項４の発明は、請求項１記載の高密度ＭＲＡＭにおいて、前記ビット線は前記書き込み線に非平行であることを特徴とする高密度ＭＲＡＭとしている。
請求項５の発明は、請求項１記載の高密度ＭＲＡＭにおいて、前記読み出し信号線がオフの場合に、前記トランジスタはオフ状態とされて、前記複数のＭＴＪセルが相互に分離された書き込み状態とされることを特徴とする高密度ＭＲＡＭとしている。
請求項６の発明は、請求項１記載の高密度ＭＲＡＭにおいて、前記ビット線と前記書き込み線との電流交差部分のＭＴＪセルにデータが書き込まれることを特徴とする高密度ＭＲＡＭとしている。
請求項７の発明は、請求項１記載の高密度ＭＲＡＭにおいて、前記読み出し信号線が導通する場合に、前記トランジスタは導通状態とされ、前記複数のＭＴＪセルの読み出し状態とされることを特徴とする高密度ＭＲＡＭとしている。
請求項８の発明は、請求項６記載の高密度ＭＲＡＭにおいて、参考値ジェネレータにより前記複数のＭＴＪセルでの複数ビットのデータ状態を読み取ることを特徴とする高密度ＭＲＡＭとしている。
【０００９】
【発明の実施の形態】
図３は本発明の実施例の高密度ＭＲＡＭの抵抗直列連接構造の二ビットＭＴＪセルの表示図である。そのうち、第１ＭＴＪセルＲ１と第２ＭＴＪセルＲ２はそれぞれ抵抗状態の異なる特性曲線を具え、一つのトランジスタ３０を利用して直列に連接され、このトランジスタ３０のゲートが１本の金属導線を透過し、第１読み出し信号線ＷＬ１（ＲｅａｄＷｏｒｄＬｉｎｅ）により読み出しの信号を制御し、第１ＭＴＪセルＲ１の一端と第１ビット線ＢＬ（ＢｉｔＬｉｎｅ）１が連接ｓａｒｅ、第１ＭＴＪセルＲ１と第２ＭＴＪセルＲ２の付近を、第１書き込み線ＤＬ１（ＷｒｉｔｅＷｏｒｄＬｉｎｅ）が通過して、ＭＴＪセルにデータを書き込むのに必要な一部磁場を提供し、磁化方向を改変することにより該ＭＴＪセルのデータ状態を更新し、データの書き込みと読み取りの目的を達成する。上述のトランジスタは該ＭＴＪセルのデータ読み出しのスイッチとされると共に、その制御素子とされる。
【００１０】
図４は本発明の実施例の高密度ＭＲＡＭのＭＴＪセルのＲ−Ｈ（抵抗ヒステリシス）ループ表示図である。図示される第１ＭＴＪセルＲ１を例に挙げると、零磁場では、該ＭＴＪセルの抵抗値は二つの状態があり得る。則ち、図中の第１抵抗最大値Ｒ１ｍａｘと第１抵抗最小値Ｒ１ｍｉｎであり、ゆえにこの二つの状態の抵抗を具えたＭＴＪセルは非揮発性のメモリ効果を有する。本発明は第１ＭＴＪセルＲ１と第２ＭＴＪセルＲ２の二つの抵抗特性曲線の異なるＭＴＪセルを直列或いは並列に連接し、そのうちの第１ＭＴＪセルＲ１が第１抵抗最大値Ｒ１ｍａｘと第１抵抗最小値Ｒ１ｍｉｎの二つの状態を具え、第２ＭＴＪセルＲ２が第２抵抗最大値Ｒ２ｍａｘと第２抵抗最小値Ｒ２ｍｉｎの二つの状態を具えている。
【００１１】
以上の二つの抵抗の直列連接の例では、その結合が発生する四種類の等価抵抗状態は、Ｒ１ｍａｘ＋Ｒ２ｍａｘ、Ｒ１ｍｉｎ＋Ｒ２ｍａｘ、Ｒ１ｍａｘ＋Ｒ２ｍｉｎ、Ｒ１ｍｉｎ＋Ｒ２ｍｉｎである。同様に並列の連接方式も四つの状態の等価抵抗値を具えている。こうしてデータ読み出し時に余分の読み出しフローとクロック（ｃｌｏｃｋ）が不要となる。
【００１２】
以下に直列構造の一つの例を挙げてこの等価抵抗値を計算する。ＭＴＪセルの特徴抵抗値（ＳｐｅｃｉｆｉｃＲｅｓｉｓｔａｎｃｅ；ＲＡ）を１０ＫＯｈｍ−ｕｍ² とし、第１ＭＴＪセルＲ１の面積を０．２５９２ｕｍ² （０．３６×０．７２ｕｍ² ）とし、第２ＭＴＪセルＲ２の面積を０．１５６８ｕｍ² （０．５６×０．２８ｕｍ² ）とし、ＭＴＪセルの磁気抵抗率（ＭＲ比）を５０％に設定すると、この二ビットＭＴＪセル直列の等価抵抗はそれぞれ１５４ＫＯｈｍ、１２２ＫＯｈｍ及び１０２ＫＯｈｍの四つの状態となる。また、並列構造で計算すると、等価抵抗値は、３６ＫＯｈｍ、３０ＫＯｈｍ、２７ＫＯｈｍ及び２４ＫＯｈｍの四つの状態となる。
【００１３】
このほか、周知の技術の構造では、もし上述の第１ＭＴＪセルＲ１の抵抗値と第２ＭＴＪセルＲ２の抵抗値を同じ値に設置し、特徴抵抗値を１０ＫＯｈｍ−ｕｍ² とし、面積を０．０．１５６８ｕｍ² （０．５６×０．２８ｕｍ² ）とすると、並列構造とすると、等価抵抗は三種類の状態（４８ＫＯｈｍ、３８ＫＯｈｍ及び３２ＫＯｈｍ）となり、余分の読み出しクロック方法を利用して二つのＭＴＪセルのデータ状態を識別しなければならない。
【００１４】
このほか、二つのＭＴＪセル則ち第１ＭＴＪセルＲ１と第２ＭＴＪセルＲ２の直列或いは並列の連接の方式のほか、本発明はまた二つ以上のＭＴＪセルの直列或いは並列の連接方式を有する。三つのＭＴＪセルの直列或いは並列の連接構造を例とすると、８個の分離状態の等価抵抗値が得られる。適当な参考値ジェネレータを利用して分離した状態を読み取ってデータ状態を判読できる。この方法により、本発明は高密度及び高い読み取り速度のＭＲＡＭを得られる。
【００１５】
図５は本発明の実施例の高密度ＭＲＡＭのＭＴＪセル直列構造表示図である。図示されるのは、二つのＭＴＪセルが同一のトランジスタを利用する設計であり、十分に各ＭＴＪセルの占有する面積を減少できる。
【００１６】
図５は本発明の実施例の高密度ＭＲＡＭの二ビットメモリ素子の直列連接構造表示図である。図示されるのは、二つのＭＴＪセルが同一のトランジスタを共用する設計であり、各一つのＭＴＪセルの占用面積が減少されている。そのうち第１ビット線ＢＬ１と第２ビット線ＢＬ２はそれぞれ第１ＭＴＪセルＲ１と第２ＭＴＪセルＲ２に連接され、並びにそれぞれ第１トランジスタ５１の両極に連接され、この第１トランジスタ５１のゲートはさらに第１読み出し信号線ＷＬ１に連接され、この第１読み出し信号線ＷＬ１は読み出しの信号を制御し、別の第１書き込み線ＤＬ１が第１ＭＴＪセルＲ１と第２ＭＴＪセルＲ２の付近を通過し、一対のこれらＭＴＪセルのデータ書き込みのための一部磁場を形成し、これにより第１二ビットメモリ素子５５が形成される。別に、第２トランジスタ５２がＭＴＪセルを介して第１ビット線ＢＬ１と第２ビット線ＢＬ２に連接され、この第２トランジスタ５２のもう一端が第２読み出し信号線ＷＬ２に連接され、また、第２書き込み線ＤＬ２が二つのＭＴＪセルの付近を通過し、一対の該ＭＴＪセルのデータ書き込みのための一部磁場を形成し、また、第２二ビットメモリ素子５６を組成している。このほか、第３ビット線ＢＬ３と第４ビット線ＢＬ４も同様に、それぞれＭＴＪセルを介して第３トランジスタ５３の両極に連接され、第３トランジスタ５３のゲートは第１読み出し信号線ＷＬ１に連接され、さらに第１書き込み線ＤＬ１が付近を通過して書き込みのための一部磁場を形成し、第３二ビットメモリ素子５７を組成している。第４トランジスタ５４は第３ビット線ＢＬ３と第４ビット線ＢＬ４に連接され、この第４トランジスタ５４のもう一端が第２読み出し信号線ＷＬ２に連接され、別の第２書き込み線ＤＬ２が付近を通過して書き込みの一部磁場を形成し、第４二ビットメモリ素子５８を形成している。上述の第１二ビットメモリ素子５５、第２二ビットメモリ素子５６、第３二ビットメモリ素子５７、及び第４二ビットメモリ素子５８で本発明の実施例の直列連接構造が形成されている。
【００１７】
本発明の図５の高密度ＭＲＡＭの直列構造は図３の直列構造に示される二つのＭＴＪセルの直列構造を利用して組成された４×２アレイ構造である。しかし、実際の必要により連接されるＭＴＪセルは図示される数量に限定されるわけではない。
【００１８】
図６は本発明の実施例の高密度ＭＲＡＭの二つのＭＴＪセルの並列構造表示図である。そのうち、第１ＭＴＪセルＲ１と第２ＭＴＪセルＲ２は抵抗状態の異なる特性曲線を具え、相互に並列に連接され、さらに一つのトランジスタ６０と直列に連接されている。このトランジスタ６０のゲートは第１読み出し信号線ＷＬ１を透過して読み出しの信号を制御し、このトランジスタ６０の一端が並列に連接された第１ＭＴＪセルＲ１と第２ＭＴＪセルＲ２に連接され、もう一端が接地線Ｇに連接され、第１ＭＴＪセルＲ１の一端が第１ビット線ＢＬ１に連接され、第２ＭＴＪセルＲ２の一端もこの第１ビット線ＢＬ１に連接され、第１ＭＴＪセルＲ１の付近を第１書き込み線ＤＬ１が通過して、データ書き込みに必要な一部磁場を提供し、第２ＭＴＪセルＲ２の付近を第２書き込み線ＤＬ２が通過し、これもまたデータ書き込みに必要な一部磁場を提供する。
【００１９】
図７は本発明の実施例の高密度ＭＲＡＭの二ビットメモリ素子の並列連接構造表示図である。図示されるように、第１ＭＴＪセルＲ１と第２ＭＴＪセルＲ２が第１トランジスタ５１の一端に共同で連接され、第１ＭＴＪセルＲ１と第２ＭＴＪセルＲ２のもう一端が第１ビット線ＢＬ１に連接され、並びに第１書き込み線ＤＬ１と第２書き込み線ＤＬ２がＭＴＪセル付近を通過してデータ書き込みの一部磁場を形成し、この第１トランジスタ５１の一端が第１読み出し信号線ＷＬ１に連接されて、第１二ビットメモリ素子７５が形成されている。第１トランジスタ５１の別の一端がさらに並列配置された第２トランジスタ５２に連接され、第２トランジスタ５２の一端が二つの並列するＭＴＪセルに連接され、二つのＭＴＪセルのもう一端が第１ビット線ＢＬ１に連接され、並びに第３書き込み線ＤＬ３と第４書き込み線ＤＬ４がそれぞれ二つのＭＴＪセル付近を通過して書き込みに必要な一部磁場を形成し、この第２トランジスタ５２のもう一端が第２読み出し信号線ＷＬ２に連接されて、第２二ビットメモリ素子７６が形成されている。このほか、第３トランジスタ５３の一端が二つの並列配置されたＭＴＪセルに連接され、さらに第２ビット線ＢＬ２に連接され、並びに第１書き込み線ＤＬ１と第２書き込み線ＤＬ２がＭＴＪセル付近を通過し、第３トランジスタ５３の一端が第１読み出し信号線ＷＬ１に連接され、こうして第３二ビットメモリ素子７７が組成されている。この第３トランジスタ５３のもう一端が並列配置された第４トランジスタ５４の一端に連接され、第４トランジスタ５４の一端が並列に連接された二つのＭＴＪセルにより第２ビット線ＢＬ２に連接され、さらに第３書き込み線ＤＬ３と第４書き込み線ＤＬ４がそれぞれ二つのＭＴＪセルを通過し、この第４トランジスタ５４のもう一端が第２読み出し信号線ＷＬ２に連接され、こうして第４二ビットメモリ素子７８が組成されている。上述の読み出し信号線は該ＭＴＪセルの読み出しの信号を制御し、書き込み線はデータ書き込みに必要な一部磁場を提供し、該ＭＴＪセルのデータ状態を制御する。ビット線はデータ読み出し線とされると共に書き込みのための別の一部磁場を提供する。この第１二ビットメモリ素子７５、第２二ビットメモリ素子７６、第３二ビットメモリ素子７７、第４二ビットメモリ素子７８が本発明の実施例の並列構造を組成している。
【００２０】
本発明の図７の高密度ＭＲＡＭの並列構造は、図６に示される二つのＭＴＪセルを利用して組成された２×４アレイ構造とされるが、実際の必要により、連接されるＭＴＪセルは図示される数量に限定されるわけではない。
【００２１】
図８は本発明の実施例のＭＲＡＭの直列４×４アレイ構造の三度空間表示図である。図示されるのは複数のＭＴＪセルが直列配列された磁気メモリアレイ構造であり、並びにこの複数の直列されたＭＴＪセルの設計サイズの違いにより相互間の抵抗特性の違いの目的を達成する。隣り合い且つ異なるサイズの第１ＭＴＪセル８１と第２ＭＴＪセル８２がトランジスタ８３の両端に直列に連接され、該トランジスタ８３のゲートが第１読み出し信号線ＷＬ１に連接され、該第１ＭＴＪセル８１のもう一端が第１ビット線ＢＬ１に連接され、該第２ＭＴＪセル８２の別端が第２ビット線ＢＬ２に連接され、この二つのＭＴＪセルの付近を第１書き込み線ＤＬ１が通過してデータ書き込み時の一部磁場を提供する。該第１ＭＴＪセル８１、第２ＭＴＪセル８２、トランジスタ８３、第１ビット線ＢＬ１、第２ビット線ＢＬ２、第１読み出し信号線ＷＬ１及び第１書き込み線ＤＬ１が二ビットメモリ素子８５を組成する。図８は本発明の複数の二ビットメモリ素子８５のアレイ配列を示す。図示されるのは複数のサイズの異なるＭＴＪセル、複数のトランジスタと挿入された複数の書き込み線、複数の読み出し信号線、及び垂直な複数のビット線により高密度ＭＲＡＭの異なるＲ−Ｈ（抵抗ヒステリシス）ループの目的を達成している。
【００２２】
本発明の図８の直列アレイ構造が書き込みモードのときについて、図９の本発明の実施例の高密度ＭＲＡＭの直列構造書き込みモード表示図を参照されたい。全ての複数のＭＴＪセルはトランジスタのオフにより相互に分離され、１本のビット線及び１本の書き込み線が選択され、ＭＲＡＭの交差選択（ＣｒｏｓｓＳｅｌｅｃｔｉｏｎ）によりデータ書き込みが行われる。
【００２３】
データ１を書き込みたい時、第１ＭＴＪセル８１と第２ＭＴＪセル８２等の複数のＭＲＡＭを通過する第１書き込み線ＤＬ１を通過する電流は右から左に流れ、このＭＴＪセル部分の磁化困難軸（ＨａｒｄＡｘｉｘ）磁場を提供し、第２ビット線ＢＬ２電流が下から上に、第２ＭＴＪセル８２等の複数のＭＴＪセルを通過してこのＭＴＪセル部分の磁化容易軸（ＥａｓｙＡｘｉｓ）の第１方向の磁場を提供し、二つの電流が交差し流れる第２ＭＴＪセル８２にデータ１が書き込まれ、則ちこれが交差選択（ＣｒｏｓｓＳｅｌｅｃｔｉｏｎ）法とされる。実際の操作上の電流方向はこれに限られるものではない。
【００２４】
データ０を書き込みたい時は、第１書き込み線ＤＬ１の電流が右から左に図示される第１ＭＴＪセル８１等の複数のＭＴＪセルを通過し、この部分の磁化困難軸磁場を提供し、第３ビット線ＢＬ３の電流が上から下に流れ、ＭＴＪセル部分の磁化容易軸の第２方向の磁場を提供し、二つの電流が交差する第３ＭＴＪセル９３にデータ０が書き込まれる。図９に示される書き込み動作と従来の技術の一つのＭＴＪセルに一つのトランジスタを加えたメモリ構造（１Ｔ１ＭＴＪ）は同様であり、１本のビット線と１本の書き込み線の交差するところの一つのデータビットのデータ状態を更新する。
【００２５】
本発明の図８に示される直列アレイ構造が読み出しモードにあるときについては、図１０の本発明の実施例の高密度ＭＲＡＭの直列構造読み出しモード表示図を参照されたい。読み出しモードにあって、第１読み出し信号線ＷＬ１がトランジスタ８３をオンとする信号を伝送し、第１ビット線ＢＬ１が電流を送り込み、第２ビット線ＢＬ２が接地し、則ち誘起電流が図の矢印に示されるように、第１ＭＴＪセル８１、トランジスタ８３、第２ＭＴＪセル８２からもう一端に至り接地する。このほか、参考値ジェネレータ（ＲｅｆｅｒｅｎｃｅＧｅｎｅｒａｔｏｒ）１００により、参考信号が生成されて、この誘起信号と対比される。この方法により、一回で２ビットデータ状態を読み取る能力を具備し、煩雑な読み出しクロックにより混雑したデータを分離する必要がなくなる。
【００２６】
図１１は本発明の実施例の高密度ＭＲＡＭの並列４×４アレイ構造３Ｄ表示図であり、二つの並列するＭＴＪセルの設計サイズの違いにより、二つの抵抗特性を異なるものとする目的を達成し、図４に示される異なるＲ−Ｈ（抵抗ヒステリシス）ループの目的を達成する。図示されるように、第１ＭＴＪセル８１と第２ＭＴＪセル８２は並列にトランジスタ８３の一端に連接され、該トランジスタ８３の別端は接地線Ｇ１に連接され、この接地線Ｇ１が更に各メモリ素子のトランジスタの一端の接地端とされ、該トランジスタ８３のゲートは読み出し信号制御の第１読み出し信号線ＷＬ１に連接されている。第１ＭＴＪセル８１と第２ＭＴＪセル８２の一端はさらに第１ビット線ＢＬ１に連接され、別に第１書き込み線ＤＬ１が第２ＭＴＪセル８２と並列された複数のＭＴＪセルの付近を通過し、ＭＴＪセルのデータ書き込みのための一部磁場を提供し、また第２書き込み線ＤＬ２が第１ＭＴＪセル８１と並列された複数のＭＴＪセル付近を通過し、これもまたこのＭＴＪセルのデータ書き込みのための一部磁場を提供する。こうして第１ＭＴＪセル８１、第２ＭＴＪセル８２、トランジスタ８３及び連接された各ビット線、書き込み線、読み出し信号線と接地線で二ビットメモリ素子１１０が組成され、複数の二ビットメモリ素子のアレイ配列により本発明の実施例の並列構造のＭＲＡＭが組成されている。
【００２７】
図１１に示される並列構造によると、書き込みモードの時、図１２の本発明の実施例の高密度ＭＲＡＭの並列構造書き込みモード表示図に示されるようになる。図１２において、複数のＭＴＪセルはトランジスタのオフにより相互に分離し、並びに一般のＭＲＡＭと同じ交差選択法によりデータの書き込みを行う。
【００２８】
データ１を書き込む時、第２書き込み線ＤＬ２の電流は図示される右側から左側に流れ、ＭＴＪセル部分の磁化困難軸（ＨａｒｄＡｘｉｓ）磁場を提供し、第１ビット線ＢＬ１の電流が下から上に流れ、ＭＴＪセル部分の磁化容易軸（ＥａｓｙＡｘｉｓ）第１方向の磁場を提供し、二つの電流の交差するＭＴＪセルにデータが書き込まれる。図中、第２書き込み線ＤＬ２と第１ビット線ＢＬ１の電流通過の交差部分は第１ＭＴＪセル８１とされ、これにより第１ＭＴＪセル８１にデータが書き込まれる。
【００２９】
データ０を書き込みたい時、第２書き込み線ＤＬ２の電流が右側から左側に流れ、ＭＴＪセル部分の磁化困難軸磁場を提供し、第２ビット線ＢＬ２の電流が上から下に流れ、ＭＴＪセル部分の磁化容易軸第２方向の磁場を提供し、電流が交差して流れるＭＴＪセルにデータ０が書き込まれ、図示されるのは第４ＭＴＪセル１２４である。書き込みの動作は従来の一つのＭＴＪセルに一つのトランジスタを加えた構造（１Ｔ１ＭＴＪ）のものと同様であり、１本のビット線と１本の書き込み線の交差部分のセルのデータ状態が更新される。実際の運転上の電流方向は上述した方向に限定されるわけではない。
【００３０】
図１３は本発明の実施例の高密度ＭＲＡＭの並列構造読み出しモード表示図である。読み出しモードのとき、そのうちの第１読み出し信号線ＷＬ１が導通し、則ちトランジスタ８３がオンされ、第１ビット線ＢＬ１が電流を送り込み、この誘起電流が並列の二つの第１ＭＴＪセル８１と第２ＭＴＪセル８２を流れ、さらにオンとされたトランジスタ８３を流れ、電流がその後に接地線Ｇ１に至る。このほか、参考値ジェネレータ（ＲｅｆｅｒｅｎｃｅＧｅｎｅｒａｔｏｒ）１００により、参考信号が生成されて、この誘起信号と対比される。この方法により、一回で２ビットデータ状態を読み取る能力を具備し、煩雑な読み出しクロックにより混雑したデータを分離する必要がなくなる。
【００３１】
以上の高密度ＭＲＡＭのうち、メモリ素子は複数のサイズの異なるＭＴＪセルが配列組み合わされてなり、書き込み線に接地された異なるサイズの複数のＭＴＪセル或いはビット線に接地された異なるサイズの複数のＭＴＪセルを具え、これにより本発明は以下の二種類の異なる実施例を具備する。
【００３２】
図１４は本発明の高密度ＭＲＡＭの第２並列構造書き込みモード表示図であり、上述の図１２のＭＴＪセルの配列順序を改変したものである。図１２中の各書き込み線電流が通過する複数のＭＴＪセルは同一寸法のＭＴＪセルとされ、図１４では、第１書き込み線ＤＬ１、第２書き込み線ＤＬ２、第３書き込み線ＤＬ３、第４書き込み線ＤＬ４を通過する方向にある複数のＭＴＪセルの寸法が異なるものとされ、並びにデータ書き込み時に、第１読み出し信号線ＷＬ１と第２読み出し信号線ＷＬ２がいずれもオフ状態とされ、則ち各トランジスタがオフとされる。
【００３３】
図１５は本発明の実施例の高密度ＭＲＡＭの第２並列構造読み出しモード表示図であり、上述の図１３のＭＴＪセルの配列順序を改変したものである。図１３中、各書き込み線の電流が通過する複数のＭＴＪセルは同一サイズとされるが、図１５では第１書き込み線ＤＬ１、第２書き込み線ＤＬ２、第３書き込み線ＤＬ３及び第４書き込み線ＤＬ４の通過の方向にある複数のＭＴＪセルの寸法は同一でなく、並びにデータ読み出し時に、読み出し信号線の導通状態が、読み取りたいＭＴＪセルに連接されたトランジスタをオンする。
【００３４】
以上の抵抗特性の異なる二つのＭＴＪセルを相互に並列或いは直列に連接するための方法として、異なる面積のＭＴＪセルを直列或いは並列に連接する方法がある。このほか、同じ面積サイズのＭＴＪセルを、異なる工程ステップを利用して形成することにより、異なる電気抵抗特性のＭＴＪセルの直列或いは並列を達成することができる。以上の方法により、四つの状態以上の透過抵抗値を組成でき、一回の読み取り動作で二つの直列／並列セルの個別のデータ状態を分離でき、これにより余分の煩雑な読み出しフロー及びクロックが不要となる。ゆえにセルパッケージ密度を増加する長所のほか、読み出し速度が遅くなる現象を形成せず、将来的にフラッシュメモリ、ＳＲＡＭ、ＤＲＡＭの代わりに採用される総合メモリ（ＵｎｉｆｉｅｄＭｅｍｏｒｙ）となりうる。
【００３５】
【発明の効果】
以上が本発明の高密度ＭＲＡＭの詳細な説明であり、本発明は抵抗特性の異なる二つのＭＴＪセルの相互の並列或いは直列連接により、四つの状態の透過抵抗値を具備するものとされ、一回の読み取り動作で二つの直列／並列セルの個別のデータ状態を分離でき、これにより余分の煩雑な読み出しフロー及びクロックが不要となる。ゆえにセルパッケージ密度を増加する長所のほか、読み出し速度が遅くなる現象を形成せず、将来的にフラッシュメモリ、ＳＲＡＭ、ＤＲＡＭの代わりに採用される総合メモリ（ＵｎｉｆｉｅｄＭｅｍｏｒｙ）となりうる。
【００３６】
総合すると、本発明の高密度ＭＲＡＭは、その目的と機能上、いずれも実施上の進歩性を具備しており、極めて産業上の利用価値を有している。且つ現在、公開されていない新発明であり、特許の要件を具備している。なお、以上の実施例は本発明の実施範囲を限定するものではなく、本発明に基づきなしうる細部の修飾或いは改変は、いずれも本発明の請求範囲に属するものとする。
【図面の簡単な説明】
【図１】周知の技術のＭＲＡＭの一つのＭＴＪセルに一つのトランジスタを加えた構造の表示図である。
【図２】周知の技術のＭＲＡＭの複数のＭＴＪセルに一つのトランジスタを加えた構造の表示図である。
【図３】本発明の実施例の高密度ＭＲＡＭの二つのＭＴＪセルの直列構造表示図である。
【図４】本発明の実施例の高密度ＭＲＡＭのＭＴＪセルのＲ−Ｈ（抵抗ヒステリシス）ループ表示図である。
【図５】本発明の実施例の高密度ＭＲＡＭの二ビットメモリ素子の直列構造表示図である。
【図６】本発明の実施例の高密度ＭＲＡＭの二つのＭＴＪセルの並列構造表示図である。
【図７】本発明の実施例の高密度ＭＲＡＭの二ビットメモリ素子の並列構造表示図である。
【図８】本発明の実施例の高密度ＭＲＡＭの直列４×４アレイ構造の三度空間表示図である。
【図９】本発明の実施例の高密度ＭＲＡＭの直列構造の書き込みモード表示図である。
【図１０】本発明の実施例の高密度ＭＲＡＭの直列構造の読み出しモード表示図である。
【図１１】本発明の実施例の高密度ＭＲＡＭの並列４×４アレイ構造の三度空間表示図である。
【図１２】本発明の実施例の高密度ＭＲＡＭの並列構造の書き込みモード表示図である。
【図１３】本発明の実施例の高密度ＭＲＡＭの並列構造の読み出しモード表示図である。
【図１４】本発明の実施例の高密度ＭＲＡＭの第２並列構造の書き込みモード表示図である。
【図１５】本発明の実施例の高密度ＭＲＡＭの第２並列構造の読み出しモード表示図である。
【符号の説明】
１１ＭＴＪセル
１３トランジスタ
Ｗ１第１書き込み線
Ｗ２第２書き込み線
Ｓ１第１ビット線
Ｓ２第２ビット線
２０ＭＴＪセル
３０トランジスタ
Ｔｒ１第１トランジスタ
Ｔｒ２第２トランジスタ
ＷＬ１第１読み出し信号線
ＷＬ２第２読み出し信号線
ＢＬビット線
ＢＬ１第１ビット線
ＢＬ２第２ビット線
ＢＬ３第３ビット線
ＢＬ４第４ビット線
ＤＬ１第１書き込み線
ＤＬ２第２書き込み線
ＤＬ３第３書き込み線
ＤＬ４第４書き込み線
Ｒ１第１ＭＴＪセル
Ｒ２第２ＭＴＪセル
５１第１トランジスタ
５２第２トランジスタ
５３第３トランジスタ
５４第４トランジスタ
５５第１二ビットメモリ素子
５６第２二ビットメモリ素子
５７第３二ビットメモリ素子
５８第４二ビットメモリ素子
６０トランジスタ
７５第１二ビットメモリ素子
７６第２二ビットメモリ素子
７７第３二ビットメモリ素子
７８第４二ビットメモリ素子
Ｒ１ｍａｘ第１ＭＴＪセルの電気抵抗最大値
Ｒ２ｍａｘ第２ＭＴＪセルの電気抵抗最大値
８１第１ＭＴＪセル
８２第２ＭＴＪセル
８３トランジスタ
８５二ビットメモリ素子
９３第３ＭＴＪセル
１００参考値ジェネレータ
１１０二ビットメモリ素子
１２４第４ＭＴＪセル[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a high-density MRAM, and in particular, magnetic memory elements are connected in parallel or in series with magnetic multilayer films having different resistance characteristics, and are connected to transistors to serve as a data read control element. The present invention relates to a high-density MRAM that achieves the above object.
[0002]
[Prior art]
MRAM has advantages such as non-volatility, high integration, high access speed, anti-radiation, etc., when reading memory data, current flows into the selected cell and the difference in voltage value is read to determine the digital value of the data At the time of data writing, the magnetization direction of the magnetic material is changed by using the element at the point where the two current lines (bit line and write line) intersect as the selected cell, thereby updating the data. As is well known, the MTJ cell between the bit line and the write line has a laminated structure of a multilayer magnetic metal material. Basically, the structure is composed of one soft magnetic layer and one nonmagnetic conductive layer. It is composed of a layer (Nonmagnetic conductor) or a tunnel barrier layer (Tunnel Barrier) and one layer of hard magnetic material (Hard Magnetic Layer), and 1 or 0 depending on whether the magnetization directions of the two magnetic layers are parallel or antiparallel. The state of is determined and stored. The main structure of the well-known MRAM is that a memory element is composed of one MTJ cell and one transistor (see Patent Document 1). In the structure, the source and insulation region (Isolation) of two adjacent transistors are mutually connected. The memory element size that is shared and composed is 20F.² (F is the feature size of the technology node). However, the current DRAM is 8F² (Non-patent Document 1) is still twice or more larger. Ferroelectric memory (FRAM) (Non-patent Document 2) is already 15 F of the memory element size.² MRAM is inferior. Recently, an improved structure has been submitted (Patent Document 2), which uses a method of connecting MTJ cells in parallel, shares the same transistor, and reduces the memory device size. However, after reading the parallel equivalent resistance value, it is still necessary to isolate the crowded data state with an extra complex reading process similar to the DRAM back-writing method. The speed will be slow and it will be difficult to achieve the goals that will replace SRAM in the future.
[0003]
FIG. 1 is a structure display diagram in which a transistor is added to one MTJ cell of a known MRAM (Patent Document 3). In the figure, orthogonal first write line W1, second write line W2, first bit line S1 and second bit line S2 are shown, and a plurality of MTJ cells 11 and a plurality of transistors 13 are inserted between them. In a memory structure in which one transistor is added to one MTJ cell adopted for each memory element, the transistor has a source, drain, gate, and insulating region, and often occupies a large area during layout design. The memory device area of such a structure is about 20F.² Therefore, it is not compared with a known DRAM and does not have industrial competitiveness.
[0004]
FIG. 2 is a structural display diagram in which one transistor is added to a plurality of MTJ cells of a known MRAM (Patent Document 2). As shown in the drawing, the advantage obtained by using a system in which a plurality of MTJ cells 20 are connected in parallel to each other and sharing the same transistor is a great improvement in device density. Among them, the gate of the first transistor Tr1 is connected to the first read signal line WL1, the drain is connected to a plurality of parallel connected MTJ cells 20, and the gate of the second transistor Tr2 is connected to the second read signal line WL2. The drains at one end are connected to another plurality of MTJ cells 20 connected in parallel, and share one bit line BL with the plurality of MTJ cells 20 connected to the first transistor Tr1. However, the bit line read signal is an equivalent resistance value after a plurality of MTJ cells 20 are connected in parallel. Therefore, if the extra read process is not performed, the congested signal cannot be separated, and this extra read process is often performed. Thus, a destructive read operation is required, the durability of the MTJ cell is reduced, and the read speed is slowed down.
[0005]
[Patent Document 1]
US Patent No. 6418046
[Patent Document 2]
US Pat. No. 6,422,271
[Patent Document 3]
US Pat. No. 5,734,605
[Non-Patent Document 1]
H. Akatsu et al., VLSI 2002 "A Highly Manufacturable 110nm DRAM Technology 8F.² Vertical Transistor Cell for1Gb and Beyond "
[Non-Patent Document 2]
H. H. Kim et al., VLSI 2002 "Novel Integration Technologies for Highly Manufacturable 32Mb FRAM"
[0006]
[Problems to be solved by the invention]
The high density MRAM of the embodiment of the present invention improves the known disadvantage that the volume cannot be effectively reduced and the speed is slow, the design in which two cells share the same transistor, and the two resistance characteristics are different. By connecting MTJ cells in parallel or in series with each other, it has the advantage of increasing the cell package density, and does not cause a decrease in read speed, and in the future, it will become a unified memory instead of flash memory, SRAM and DRAM. A high-density MRAM that can be obtained is provided.
[0007]
An object of the present invention is to provide a kind of high-density MRAM, which improves the disadvantage of the well-known MRAM that the volume could not be reduced effectively, and allows a plurality of MTJ cells to be formed with magnetic multilayer films having different electric resistance characteristics. They are connected in series or in parallel with each other and separated by transistors, and are used as control elements for reading data, and provide a magnetic field when data is written to the plurality of MTJ cells by a write line. It achieves the purpose of high-density packaging of MRAM and can be a comprehensive memory that can replace flash memory, SRAM and DRAM in the future.
[0008]
[Means for Solving the Problems]
  The invention of claim 1, DoubleMTJ cells, transistors, write lines, multiple bit linesas well asRead signal lineA high-density MRAM comprising a plurality of memory elements,AboveMultiple MTJ cellsRespectivelyDiffer in its electrical resistance characteristicsTheThe magnetic material element in the MTJ cell updates the data state of the MTJ cell by changing the magnetization direction,AboveTransistorThe source and drain of the aboveMultiple MTJ cellsRespectivelyOne end ofConnectedBeingThe transistor isA switch for reading data from the plurality of MTJ cells.ChiAnd its control element,AboveThe writing line isAbovePassing near the plurality of MTJ cells and providing a magnetic field for writing data in the plurality of MTJ cells;AboveMultiple bit linesRespectivelyIsAboveMultiple MTJ cellsThe other end of eachInConnectionAnd providing a magnetic field at the time of data writing of the plurality of MTJ cells as a channel for data reading of the plurality of MTJ cells,The read signal line is connected to the gate of the transistor and configured to control the read signal.FeaturesHighDensity MRAM.
  Claim 2The high density MRAM according to claim 1,AboveMultiple MTJ cellsBy varying its sizeElectrical resistance characteristicsIs differentIt is characterized byHighDensity MRAM.
  Claim3The high density MRAM according to claim 1,AboveMultiple MTJ cellsIsFormed in different manufacturing processesBy doing thatElectrical resistance characteristicsIs differentIt is characterized byHighDensity MRAM.
  Claim4The high density MRAM according to claim 1,AboveBit lineSaidWrite lineNonparallelIsIt is characterized byHighDensity MRAM.
  Claim5The high density MRAM according to claim 1,AboveRead signal line is offIn caseTransistorIsTurned off,AboveA plurality of MTJ cells are in a writing state separated from each other.HighDensity MRAM.
  Claim6The high density MRAM according to claim 1,AboveBit line andAboveWriting lineWhenData is written to the MTJ cell at the current crossing portion ofHighDensity MRAM.
  Claim7The high density MRAM according to claim 1,AboveRead signal line is conductingIn caseTransistorIsIs in a conductive state,AboveA plurality of MTJ cells are read out.HighDensity MRAM.
  Claim8The invention of claim6In the high density MRAM described, a reference value generatorThe plurality ofMTJ cellsoIt is characterized by reading the data state of multiple bits ofHighDensity MRAM.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 3 is a display diagram of a 2-bit MTJ cell having a resistance series connection structure of a high-density MRAM according to an embodiment of the present invention. Among them, the first MTJ cell R1 and the second MTJ cell R2 have characteristic curves with different resistance states, and are connected in series by using one transistor 30, and the gate of the transistor 30 passes through one metal conductor, A read signal is controlled by a first read signal line WL1 (Read Word Line), and one end of the first MTJ cell R1 and the first bit line BL (Bit Line) 1 are connected to each other, and the first MTJ cell R1 and the second MTJ cell R2 are connected. The first write line DL1 (Write Word Line) passes through the vicinity to provide a partial magnetic field necessary for writing data to the MTJ cell, and the data state of the MTJ cell is updated by changing the magnetization direction. And achieve the purpose of writing and reading data. The above-described transistor is used as a data read switch of the MTJ cell and a control element thereof.
[0010]
FIG. 4 is an RH (resistance hysteresis) loop display diagram of the MTJ cell of the high density MRAM according to the embodiment of the present invention. Taking the illustrated first MTJ cell R1 as an example, the resistance value of the MTJ cell can have two states at zero magnetic field. That is, the MTJ cell having the first resistance maximum value R1max and the first resistance minimum value R1min in the figure and thus having the resistance in these two states has a non-volatile memory effect. In the present invention, two MTJ cells having different resistance characteristic curves of a first MTJ cell R1 and a second MTJ cell R2 are connected in series or in parallel, and the first MTJ cell R1 includes a first resistance maximum value R1max and a first resistance minimum value R1min. The second MTJ cell R2 has two states of a second resistance maximum value R2max and a second resistance minimum value R2min.
[0011]
In the example of the series connection of the two resistors described above, the four types of equivalent resistance states in which the coupling occurs are R1max + R2max, R1min + R2max, R1max + R2min, and R1min + R2min. Similarly, the parallel connection system has equivalent resistance values in four states. In this way, an extra read flow and clock are not required when reading data.
[0012]
The equivalent resistance value is calculated by giving an example of a series structure below. MTJ cell characteristic resistance (RA) of 10 KOhm-um² And the area of the first MTJ cell R1 is 0.2592um.² (0.36 × 0.72um² ) And the area of the second MTJ cell R2 is 0.1568 um² (0.56 × 0.28um² ) And the magnetic resistivity (MR ratio) of the MTJ cell is set to 50%, the equivalent resistance in series of the two-bit MTJ cell becomes four states of 154 KOhm, 122 KOhm, and 102 KOhm, respectively. In addition, when calculated with a parallel structure, the equivalent resistance value has four states of 36 KOhm, 30 KOhm, 27 KOhm, and 24 KOhm.
[0013]
In addition, in the well-known structure, if the resistance value of the first MTJ cell R1 and the resistance value of the second MTJ cell R2 are set to the same value, the characteristic resistance value is 10 KOhm-um.² And the area is 0.01.568 um² (0.56 × 0.28um² ), The equivalent resistance has three states (48 KOhm, 38 KOhm, and 32 KOhm), and the data state of the two MTJ cells must be identified using an extra read clock method.
[0014]
In addition to the two MTJ cells, that is, the first MTJ cell R1 and the second MTJ cell R2 connected in series or in parallel, the present invention also has two or more MTJ cells connected in series or parallel. Taking a series or parallel connection structure of three MTJ cells as an example, equivalent resistance values in eight separated states can be obtained. The data state can be read by reading the separated state using an appropriate reference value generator. By this method, the present invention can obtain MRAM with high density and high reading speed.
[0015]
FIG. 5 is an MTJ cell serial structure display diagram of a high-density MRAM according to an embodiment of the present invention. Shown is a design in which two MTJ cells use the same transistor, and the area occupied by each MTJ cell can be sufficiently reduced.
[0016]
FIG. 5 is a serial connection structure display diagram of a high-density MRAM 2-bit memory device according to an embodiment of the present invention. Shown is a design in which two MTJ cells share the same transistor, and the occupied area of each one MTJ cell is reduced. Of these, the first bit line BL1 and the second bit line BL2 are connected to the first MTJ cell R1 and the second MTJ cell R2, respectively, and are connected to both electrodes of the first transistor 51, and the gate of the first transistor 51 is further connected to the first transistor 51. Connected to the read signal line WL1, the first read signal line WL1 controls a read signal, and another first write line DL1 passes near the first MTJ cell R1 and the second MTJ cell R2, and a pair of these MTJs A partial magnetic field for writing data in the cell is formed, whereby the first two-bit memory element 55 is formed. Separately, the second transistor 52 is connected to the first bit line BL1 and the second bit line BL2 through the MTJ cell, and the other end of the second transistor 52 is connected to the second read signal line WL2. The write line DL2 passes in the vicinity of the two MTJ cells, forms a partial magnetic field for writing data in the pair of MTJ cells, and forms the second 2-bit memory element 56. In addition, the third bit line BL3 and the fourth bit line BL4 are similarly connected to both electrodes of the third transistor 53 via the MTJ cell, respectively, and the gate of the third transistor 53 is connected to the first read signal line WL1. Further, the first write line DL1 passes through the vicinity to form a partial magnetic field for writing, and the third 2-bit memory element 57 is composed. The fourth transistor 54 is connected to the third bit line BL3 and the fourth bit line BL4, the other end of the fourth transistor 54 is connected to the second read signal line WL2, and another second write line DL2 passes nearby. Thus, a partial magnetic field for writing is formed, and the fourth two-bit memory element 58 is formed. The first 2-bit memory element 55, the second 2-bit memory element 56, the third 2-bit memory element 57, and the fourth 2-bit memory element 58 described above form the serial connection structure of the embodiment of the present invention.
[0017]
The serial structure of the high-density MRAM of FIG. 5 of the present invention is a 4 × 2 array structure that is formed using the serial structure of two MTJ cells shown in the serial structure of FIG. However, the MTJ cells connected according to actual needs are not limited to the illustrated quantity.
[0018]
FIG. 6 is a parallel structure display diagram of two MTJ cells of the high density MRAM according to the embodiment of the present invention. Among them, the first MTJ cell R1 and the second MTJ cell R2 have characteristic curves having different resistance states, are connected in parallel to each other, and are further connected in series with one transistor 60. The gate of the transistor 60 transmits the first read signal line WL1 and controls a read signal. One end of the transistor 60 is connected to the first MTJ cell R1 and the second MTJ cell R2 connected in parallel, and the other end is connected. Connected to the ground line G, one end of the first MTJ cell R1 is connected to the first bit line BL1, and one end of the second MTJ cell R2 is also connected to the first bit line BL1, and the vicinity of the first MTJ cell R1 is subjected to the first write. The line DL1 passes through to provide a partial magnetic field necessary for data writing, and the second write line DL2 passes in the vicinity of the second MTJ cell R2, which also provides a partial magnetic field necessary for data writing.
[0019]
FIG. 7 is a diagram showing a parallel connection structure of a two-bit memory device of a high density MRAM according to an embodiment of the present invention. As illustrated, the first MTJ cell R1 and the second MTJ cell R2 are jointly connected to one end of the first transistor 51, and the other ends of the first MTJ cell R1 and the second MTJ cell R2 are connected to the first bit line BL1, In addition, the first write line DL1 and the second write line DL2 pass through the vicinity of the MTJ cell to form a partial magnetic field for data writing, and one end of the first transistor 51 is connected to the first read signal line WL1, One 2-bit memory element 75 is formed. Another end of the first transistor 51 is further connected to the second transistor 52 arranged in parallel, one end of the second transistor 52 is connected to two parallel MTJ cells, and the other end of the two MTJ cells is the first bit. The third write line DL3 and the fourth write line DL4 are connected to the line BL1 and pass through the vicinity of the two MTJ cells, respectively, to form a partial magnetic field necessary for writing. A second 2-bit memory element 76 is formed connected to the two read signal lines WL2. In addition, one end of the third transistor 53 is connected to two MTJ cells arranged in parallel, and further connected to the second bit line BL2, and the first write line DL1 and the second write line DL2 pass through the vicinity of the MTJ cell. One end of the third transistor 53 is connected to the first read signal line WL1, and thus the third two-bit memory element 77 is composed. The other end of the third transistor 53 is connected to one end of a fourth transistor 54 arranged in parallel, and one end of the fourth transistor 54 is connected to the second bit line BL2 by two MTJ cells connected in parallel. The third write line DL3 and the fourth write line DL4 pass through the two MTJ cells, respectively, and the other end of the fourth transistor 54 is connected to the second read signal line WL2. Thus, the fourth two-bit memory element 78 is composed. Has been. The read signal line controls the read signal of the MTJ cell, and the write line provides a partial magnetic field necessary for data writing and controls the data state of the MTJ cell. The bit line serves as a data read line and provides another partial magnetic field for writing. The first 2-bit memory element 75, the second 2-bit memory element 76, the third 2-bit memory element 77, and the fourth 2-bit memory element 78 constitute the parallel structure of the embodiment of the present invention.
[0020]
The parallel structure of the high-density MRAM of FIG. 7 according to the present invention is a 2 × 4 array structure composed by using the two MTJ cells shown in FIG. Is not limited to the quantity shown.
[0021]
FIG. 8 is a three-dimensional space display diagram of the serial 4 × 4 array structure of the MRAM according to the embodiment of the present invention. Shown is a magnetic memory array structure in which a plurality of MTJ cells are arranged in series, and the purpose of the difference in resistance characteristics between the plurality of MTJ cells in series is achieved by the difference in the design size of the plurality of series MTJ cells. A first MTJ cell 81 and a second MTJ cell 82 which are adjacent and of different sizes are connected in series to both ends of the transistor 83, and the gate of the transistor 83 is connected to the first read signal line WL1, and the other end of the first MTJ cell 81 is connected. Is connected to the first bit line BL1, and the other end of the second MTJ cell 82 is connected to the second bit line BL2. The first write line DL1 passes through the vicinity of the two MTJ cells, and one end of data writing is performed. Provides a partial magnetic field. The first MTJ cell 81, the second MTJ cell 82, the transistor 83, the first bit line BL1, the second bit line BL2, the first read signal line WL1, and the first write line DL1 constitute the two-bit memory element 85. FIG. 8 shows an array arrangement of a plurality of 2-bit memory elements 85 of the present invention. Shown are a plurality of MTJ cells having different sizes, a plurality of write lines inserted with a plurality of transistors, a plurality of read signal lines, and a plurality of vertical bit lines. ) Achieve the purpose of the loop.
[0022]
When the serial array structure of FIG. 8 of the present invention is in the write mode, please refer to the serial structure write mode display diagram of the high density MRAM of the embodiment of the present invention of FIG. All the plurality of MTJ cells are separated from each other by turning off the transistors, one bit line and one write line are selected, and data writing is performed by cross selection of the MRAM.
[0023]
When data 1 is to be written, the current passing through the first write line DL1 passing through the plurality of MRAMs such as the first MTJ cell 81 and the second MTJ cell 82 flows from right to left, and the hard axis (Hard Axix) provides a magnetic field, and the second bit line BL2 current passes from the bottom to the top through a plurality of MTJ cells, such as the second MTJ cell 82, in the first direction of the easy axis of the MTJ cell portion (Easy Axis). Data 1 is written in the second MTJ cell 82 that provides a magnetic field and flows through two currents, and this is a cross selection method. The actual operational current direction is not limited to this.
[0024]
When writing data 0, the current of the first write line DL1 passes through a plurality of MTJ cells such as the first MTJ cell 81 illustrated from right to left, and provides a hard axis magnetic field in this portion, and the third The current of the bit line BL3 flows from the top to the bottom, provides a magnetic field in the second direction of the easy axis of the MTJ cell portion, and data 0 is written in the third MTJ cell 93 where the two currents intersect. The memory operation (1T1MTJ) in which one transistor is added to one MTJ cell of the prior art and the write operation shown in FIG. 9 is the same, and one bit line and one write line cross each other. Update the data state of one data bit.
[0025]
When the serial array structure shown in FIG. 8 of the present invention is in the read mode, refer to the high-density MRAM serial structure read mode display diagram of the embodiment of the present invention in FIG. In the read mode, the first read signal line WL1 transmits a signal for turning on the transistor 83, the first bit line BL1 sends current, the second bit line BL2 is grounded, that is, the induced current is shown in FIG. As indicated by the arrow, the first MTJ cell 81, the transistor 83, and the second MTJ cell 82 are connected to the other end and grounded. In addition, a reference signal is generated by a reference value generator 100 and compared with the induced signal. This method has the ability to read the 2-bit data state at a time and eliminates the need to separate the congested data with a complicated read clock.
[0026]
FIG. 11 is a 3D display diagram of a parallel 4 × 4 array structure of a high-density MRAM according to an embodiment of the present invention, which achieves the purpose of making the two resistance characteristics different due to the difference in the design size of the two parallel MTJ cells. This achieves the purpose of the different RH (resistance hysteresis) loops shown in FIG. As shown in the figure, the first MTJ cell 81 and the second MTJ cell 82 are connected in parallel to one end of a transistor 83, and the other end of the transistor 83 is connected to a ground line G1, and this ground line G1 is further connected to each memory element. One end of the transistor is a ground terminal, and the gate of the transistor 83 is connected to the first read signal line WL1 for read signal control. One end of each of the first MTJ cell 81 and the second MTJ cell 82 is further connected to the first bit line BL1. Separately, the first write line DL1 passes near a plurality of MTJ cells arranged in parallel with the second MTJ cell 82. A partial magnetic field for writing data is provided, and the second write line DL2 passes near the plurality of MTJ cells in parallel with the first MTJ cell 81, which is also a part for writing data in the MTJ cell. Provide a magnetic field. In this way, the first MTJ cell 81, the second MTJ cell 82, the transistor 83, and each bit line, write line, read signal line and ground line connected to each other constitute a 2-bit memory element 110, and an array arrangement of a plurality of 2-bit memory elements. An MRAM having a parallel structure according to an embodiment of the present invention is formed.
[0027]
According to the parallel structure shown in FIG. 11, in the write mode, it is as shown in the parallel structure write mode display diagram of the high-density MRAM of the embodiment of the present invention in FIG. In FIG. 12, a plurality of MTJ cells are separated from each other by turning off a transistor, and data is written by the same cross selection method as that of a general MRAM.
[0028]
When writing data 1, the current of the second write line DL2 flows from the right side to the left side of the figure, provides a hard axis magnetic field of the MTJ cell portion, and the current of the first bit line BL1 rises from the bottom to the top. The MTJ cell provides a magnetic field in an easy axis (Easy Axis) first direction of the MTJ cell portion, and data is written to the MTJ cell where two currents intersect. In the drawing, the intersection of current passage between the second write line DL2 and the first bit line BL1 is the first MTJ cell 81, and data is written into the first MTJ cell 81.
[0029]
When writing data 0, the current of the second write line DL2 flows from the right side to the left side, provides the hard axis magnetic field of the MTJ cell part, the current of the second bit line BL2 flows from top to bottom, and the MTJ cell part The MTJ cell is provided with a magnetic field in the second direction of the easy axis of magnetization, and data 0 is written to the MTJ cell in which current flows and the fourth MTJ cell 124 is illustrated. The write operation is the same as that of the conventional structure (1T1MTJ) in which one transistor is added to one MTJ cell, and the data state of the cell at the intersection of one bit line and one write line is updated. The The actual driving current direction is not limited to the above-described direction.
[0030]
FIG. 13 is a display diagram of the parallel structure read mode of the high-density MRAM according to the embodiment of the present invention. In the read mode, the first read signal line WL1 is turned on, that is, the transistor 83 is turned on, and the first bit line BL1 sends current. This induced current is parallel to the two first MTJ cells 81 and second MTJ. The current flows through the cell 82 and further flows through the transistor 83 which is turned on, and then the current reaches the ground line G1. In addition, a reference signal is generated by a reference value generator 100 and compared with the induced signal. This method has the ability to read the 2-bit data state at a time and eliminates the need to separate the congested data with a complicated read clock.
[0031]
Among the above high-density MRAM, the memory element is formed by combining a plurality of MTJ cells having different sizes, and a plurality of MTJ cells having different sizes grounded to the write line or a plurality of different sizes grounded to the bit line. An MTJ cell is provided, whereby the present invention comprises the following two different embodiments.
[0032]
FIG. 14 is a second parallel structure writing mode display diagram of the high-density MRAM according to the present invention, which is a modification of the arrangement order of the MTJ cells shown in FIG. A plurality of MTJ cells through which each write line current in FIG. 12 passes are MTJ cells having the same size, and in FIG. 14, the first write line DL1, the second write line DL2, the third write line DL3, and the fourth write line. The dimensions of the plurality of MTJ cells in the direction passing through DL4 are different, and at the time of data writing, both the first read signal line WL1 and the second read signal line WL2 are turned off. It is turned off.
[0033]
FIG. 15 is a second parallel structure read mode display diagram of the high-density MRAM according to the embodiment of the present invention, in which the arrangement order of the MTJ cells in FIG. 13 is modified. In FIG. 13, a plurality of MTJ cells through which the current of each write line passes have the same size, but in FIG. 15, the first write line DL1, the second write line DL2, the third write line DL3, and the fourth write line DL4. The dimensions of the plurality of MTJ cells in the direction of the passage of are not the same, and when data is read, the conduction state of the read signal line turns on the transistor connected to the MTJ cell to be read.
[0034]
As a method for connecting the two MTJ cells having different resistance characteristics to each other in parallel or in series, there is a method for connecting MTJ cells having different areas in series or in parallel. In addition, by forming MTJ cells having the same area size using different process steps, MTJ cells having different electric resistance characteristics can be connected in series or in parallel. By the above method, transmission resistance values of more than four states can be composed, and individual data states of two series / parallel cells can be separated by a single read operation, which eliminates the need for an extra complicated read flow and clock. It becomes. Therefore, in addition to the advantage of increasing the cell package density, it does not form a phenomenon that the reading speed is slowed down, and can be a comprehensive memory (Unified Memory) that will be used in place of the flash memory, SRAM, and DRAM in the future.
[0035]
【The invention's effect】
The above is a detailed description of the high-density MRAM according to the present invention. The present invention has four states of transmission resistance values by connecting two MTJ cells having different resistance characteristics in parallel or in series. A single read operation can separate the individual data states of the two serial / parallel cells, thereby eliminating the need for an extra cumbersome read flow and clock. Therefore, in addition to the advantage of increasing the cell package density, it does not form a phenomenon that the reading speed is slowed down, and can be a comprehensive memory (Unified Memory) that will be used in place of the flash memory, SRAM, and DRAM in the future.
[0036]
In summary, the high-density MRAM of the present invention has an inventive step in terms of its purpose and function, and has extremely industrial utility value. Moreover, it is a new invention that has not been disclosed at present, and has patent requirements. The above embodiments do not limit the scope of the present invention, and any modification or alteration of details that can be made based on the present invention shall fall within the scope of the claims of the present invention.
[Brief description of the drawings]
FIG. 1 is a display diagram of a structure in which one transistor is added to one MTJ cell of a known MRAM.
FIG. 2 is a display diagram of a structure in which one transistor is added to a plurality of MTJ cells of an MRAM of a known technology.
FIG. 3 is a diagram showing a series structure of two MTJ cells of a high-density MRAM according to an embodiment of the present invention.
FIG. 4 is an RH (resistance hysteresis) loop display diagram of the MTJ cell of the high-density MRAM according to the embodiment of the present invention.
FIG. 5 is a diagram showing a serial structure of a two-bit memory device of a high-density MRAM according to an embodiment of the present invention.
FIG. 6 is a parallel structure display diagram of two MTJ cells of a high-density MRAM according to an embodiment of the present invention.
FIG. 7 is a parallel structure display diagram of a high-density MRAM two-bit memory device according to an embodiment of the present invention;
FIG. 8 is a three-dimensional space display diagram of a serial 4 × 4 array structure of high-density MRAM according to an embodiment of the present invention.
FIG. 9 is a write mode display diagram of a serial structure of a high-density MRAM according to an embodiment of the present invention.
FIG. 10 is a read mode display diagram of a serial structure of a high-density MRAM according to an embodiment of the present invention.
FIG. 11 is a three-dimensional space display diagram of a parallel 4 × 4 array structure of high-density MRAM according to an embodiment of the present invention.
FIG. 12 is a write mode display diagram of a parallel structure of high-density MRAM according to an embodiment of the present invention.
FIG. 13 is a read mode display diagram of a parallel structure of high-density MRAM according to an embodiment of the present invention.
14 is a write mode display diagram of the second parallel structure of the high-density MRAM according to the embodiment of the present invention. FIG.
FIG. 15 is a read mode display diagram of the second parallel structure of the high-density MRAM according to the embodiment of the present invention.
[Explanation of symbols]
11 MTJ cell
13 transistors
W1 First write line
W2 Second write line
S1 First bit line
S2 Second bit line
20 MTJ cell
30 transistors
Tr1 first transistor
Tr2 Second transistor
WL1 first read signal line
WL2 Second read signal line
BL bit line
BL1 first bit line
BL2 Second bit line
BL3 Third bit line
BL4 4th bit line
DL1 first write line
DL2 Second write line
DL3 3rd write line
DL4 4th write line
R1 1st MTJ cell
R2 2nd MTJ cell
51 First transistor
52 Second transistor
53 3rd transistor
54 4th transistor
55 First 2-bit memory device
56 Second 2-bit memory device
57 Third 2-bit memory device
58 Fourth 2-bit memory device
60 transistors
75 First 2-bit memory device
76 Second 2-bit memory device
77 Third 2-bit memory device
78 Fourth 2-bit memory device
R1max Maximum electric resistance of the first MTJ cell
R2max Maximum electric resistance of the second MTJ cell
81 1st MTJ cell
82 2nd MTJ cell
83 transistors
85 2-bit memory device
93 3rd MTJ cell
100 Reference value generator
110 Two-bit memory device
124 4th MTJ cell

Claims

複数のＭＴＪセル、トランジスタ、書き込み線、複数のビット線及び読み出し信号線を備える複数のメモリ素子で構成される高密度ＭＲＡＭであって、
前記複数のＭＴＪセル夫々は、その電気抵抗特性が異なり、該ＭＴＪセル中の磁性材料素子が磁化方向の改変により該ＭＴＪセルのデータ状態を更新し、
前記トランジスタのソースとドレインとに前記複数のＭＴＪセル夫々の一端が接続されて、前記トランジスタは該複数のＭＴＪセルのデータ読み出しのスイッチ及びその制御素子とされ、
前記書き込み線は、前記複数のＭＴＪセルの付近を通過し、該複数のＭＴＪセルのデータ書き込み時の磁場を提供し、
前記複数のビット線夫々は、前記複数のＭＴＪセル夫々の他端に接続されて、該複数のＭＴＪセルのデータ読み出しのチャネルとされると共に該複数のＭＴＪセルのデータ書き込み時の磁場を提供し、
前記読み出し信号線は、前記トランジスタのゲートに接続されて、読み出し信号を制御するように構成したことを特徴とする高密度ＭＲＡＭ。 Multiple MTJ cells, transistors, the write line, a high-density MRAM including a plurality of memory devices comprising a plurality of bit lines and a read signal line,
Wherein the plurality of MTJ cells each have different electric resistance properties, magnetic material element in said MTJ cell updates the data state of the MTJ cell by modification of the magnetization direction,
The source and drain and said plurality of MTJ cells each of one end of the transistor is connected, the transistor is a switch and a control element of the data read of the plurality of MTJ cell,
The write line passes through the vicinity of the plurality of MTJ cells, providing a magnetic field at the time of data writing of the plurality of MTJ cell,
Said plurality of bit lines each, the plurality of connected to the MTJ cell respectively at the other end, to provide a magnetic field at the time of data writing of the plurality of MTJ cells with the channel of the data read of the plurality of MTJ cells ,
The read signal line is connected to the gate of the transistor, a high-density MRAM you characterized by being configured to control the read signal.

前記複数のＭＴＪセルは、サイズを異ならせることにより、その電気抵抗特性が異なっていることを特徴とする請求項１記載の高密度ＭＲＡＭ。 2. The high density MRAM according to claim 1, wherein the plurality of MTJ cells have different electric resistance characteristics by different sizes .

前記複数のＭＴＪセルは、異なる製造工程で形成することにより、その電気抵抗特性が異なっていることを特徴とする請求項１記載の高密度ＭＲＡＭ。 2. The high density MRAM according to claim 1, wherein the plurality of MTJ cells have different electric resistance characteristics when formed in different manufacturing processes.

前記ビット線は前記書き込み線に非平行であることを特徴とする請求項１記載の高密度ＭＲＡＭ。 2. The high density MRAM according to claim 1, wherein the bit line is non- parallel to the write line.

前記読み出し信号線がオフの場合に、前記トランジスタはオフ状態とされて、前記複数のＭＴＪセルが相互に分離された書き込み状態とされることを特徴とする請求項１記載の高密度ＭＲＡＭ。 Wherein when the read signal line is off, the transistor is in the off state, a high-density MRAM of claim 1, wherein said plurality of MTJ cell is characterized in that it is a writing state of being separated from each other.

前記ビット線と前記書き込み線との電流交差部分のＭＴＪセルにデータが書き込まれることを特徴とする請求項１記載の高密度ＭＲＡＭ。High density MRAM of claim 1, wherein the data is written to the MTJ cell current intersection between the write line and the bit line.

前記読み出し信号線が導通する場合に、前記トランジスタは導通状態とされ、前記複数のＭＴＪセルの読み出し状態とされることを特徴とする請求項１記載の高密度ＭＲＡＭ。 Wherein when the read signal line is conductive, the transistor is conductive, high density MRAM of claim 1, wherein a is a read state of the plurality of MTJ cells.

参考値ジェネレータにより前記複数のＭＴＪセルでの複数ビットのデータ状態を読み取ることを特徴とする請求項６記載の高密度ＭＲＡＭ。High density MRAM of claim 6, wherein the reading the data state of the plurality of bits in said plurality of MTJ cell by REFERENCE value generator.