JP3768143B2 - Magnetic memory device - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、磁気メモリ装置に関し、より特定的には、強磁性トンネル効果を示す記憶素子を含む磁気メモリ装置に関する。
【０００２】
【従来の技術】
従来、磁気を利用してデータを記録する不揮発性メモリであるＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が知られている。このＭＲＡＭについては、ＮＩＫＫＥＩ ＥＬＥＣＴＲＯＮＩＣＳ １９９９．１１．１５（ｎｏ．７５７）ｐｐ．４９−５６などに詳しく開示されている。
【０００３】
図１８および図１９は、上記した文献に開示されたＭＲＡＭの記憶素子の構造を説明するための概略図である。図１８を参照して、従来のＭＲＡＭの記憶素子１１０は、強磁性層１０１と、強磁性層１０３と、強磁性層１０１と１０３との間に配置された非磁性層１０２とを備えている。
【０００４】
強磁性層１０１は、強磁性層１０３よりも反転しにくい。ここで、強磁性とは、磁性原子または金属の自由原子が、正の交換相互作用によって磁気モーメントを平行に整列させて自発磁化を形成している場合の磁性をいい、この強磁性を示す物質を強磁性体という。強磁性層１０１および１０３は、この強磁性体からなる。また、従来、非磁性層１０２として金属を用いるＧＭＲ（Ｇｉａｎｔ Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）膜が用いられている。近年では、非磁性層１０２として絶縁体を用いるＴＭＲ（Ｔｕｎｎｅｌｉｎｇ Ｍａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）膜が開発されている。このＴＭＲ膜は、ＧＭＲ膜よりも抵抗が大きいという利点を有する。具体的には、ＧＭＲ膜のＭＲ比（抵抗変化率）は１０％台であるのに対し、ＴＭＲ膜のＭＲ比（抵抗変化率）は２０％以上である。なお、このＴＭＲ膜からなる記憶素子１１０を、以下、ＴＭＲ素子１１０という。
【０００５】
次に、図１８および図１９を参照して、従来のＴＭＲ素子１１０を用いたＭＲＡＭの記憶原理について説明する。まず、図１８に示すように、２つの強磁性層１０１および１０３の磁化が同じ向き（平行）の状態をデータ“０”に対応させる。また、図１９に示すように、２つの強磁性層１０１および１０３の磁化が逆向き（反平行）の状態をデータ“１”に対応させる。ここで、ＴＭＲ素子１１０は、磁化の向きが平行の時、抵抗（Ｒ₀）が小さく、反平行の時、抵抗（Ｒ₁）が大きいという性質を有する。この磁化方向が平行か反平行かによりＴＭＲ素子１１０の抵抗が異なる性質を利用して、“０”か“１”かを判別する。
【０００６】
図２０は、従来の１つのＴＭＲ素子と１つのトランジスタとによってメモリセルを構成した場合のＭＲＡＭの全体構成を示したブロック図である。図２０を参照して、従来のＭＲＡＭ１５０の構成について以下に説明する。
【０００７】
メモリセルアレイ１５１は、複数のメモリセル１２０がマトリクス状に配置されて構成されている（図２０では図面を簡略化するために、４個のメモリセル１２０のみを示している）。１つのメモリセル１２０は、１つのＴＭＲ素子１１０と、１つのＮＭＯＳトランジスタ１１１とから構成されている。
【０００８】
行（ロウ）方向に配列された各メモリセル１２０において、ＮＭＯＳトランジスタ１１１のゲートは、共通の読み出し用ワード線ＲＷＬ₁〜ＲＷＬ_nに接続されている。また、行（ロウ）方向に配列された各メモリセル１２０において、ＴＭＲ素子１１０の一方の強磁性層上には、書き換え用ワード線ＷＷＬ₁〜ＷＷＬ_nが配置されている。
【０００９】
列（カラム）方向に配列された各メモリセル１２０において、ＴＭＲ素子１１０の一方の強磁性層は、共通のビット線ＢＬ₁〜ＢＬ_nに接続されている。
【００１０】
各読み出し用ワード線ＲＷＬ₁〜ＲＷＬ_nは、ロウデコーダ１５２に接続され、各ビット線ＢＬ₁〜ＢＬ_nは、カラムデコーダ１５３に接続されている。
【００１１】
外部から指定されたロウアドレスおよびカラムアドレスは、アドレスピン１５４に入力される。そのロウアドレスおよびカラムアドレスは、アドレスピン１５４からアドレスラッチ１５５へ転送される。アドレスラッチ１５５でラッチされた各アドレスのうち、ロウアドレスはアドレスバッファ１５６を介してロウデコーダ１５２へ転送され、カラムアドレスはアドレスバッファ１５６を介してカラムデコーダ１５３へ転送される。
【００１２】
ロウデコーダ１５２は、各読み出し用ワード線ＲＷＬ₁〜ＲＷＬ_nのうち、アドレスラッチ１５５でラッチされたロウアドレスに対応した読み出し用ワード線ＲＷＬを選択するとともに、各書き換え用ワード線ＷＷＬ₁〜ＷＷＬ_nのうち、アドレスラッチ１５５でラッチされたロウアドレスに対応した書き換え用ワード線ＷＷＬを選択する。また、ロウデコーダ１５２は、電圧制御回路１５７からの信号に基づいて、各読み出し用ワード線ＲＷＬ₁〜ＲＷＬ_nの電位と、各書き換え用ワード線ＷＷＬ₁〜ＷＷＬ_nの電位を制御する。
【００１３】
カラムデコーダ１５３は各ビット線ＢＬ₁〜ＢＬ_nのうち、アドレスラッチ１５５でラッチされたカラムアドレスに対応したビット線を選択するとともに、電圧制御回路１５８からの信号に基づいて、各ビット線ＢＬ₁〜ＢＬ_nの電位を制御する。
【００１４】
外部から指定されたデータは、データピン１５９に入力される。そのデータはデータピン１５９から入力バッファ１６０を介してカラムデコーダ１５３へ転送される。カラムデコーダ１５３は、各ビット線ＢＬ₁〜ＢＬ_nの電位を、そのデータに対応して制御する。
【００１５】
任意のメモリセル１２０から読み出されたデータは、各ビット線ＢＬ₁〜ＢＬ_nからカラムデコーダ１５３を介してセンスアンプ群１６１へ転送される。センスアンプ群１６１は電流センスアンプである。センスアンプ群１６１で判別されたデータは、出力バッファ１６２からデータピン１５９を介して外部へ出力される。
【００１６】
なお、上記した各回路（１５２〜１６２）の動作は、制御コア回路１６３によって制御される。
【００１７】
次に、上記のように構成された従来のＭＲＡＭ１５０の書き込み（書き換え）動作および読み出し動作について説明する。
【００１８】
（書き込み動作）
この書き込み動作の際には、選択された書き換え用ワード線ＷＷＬとビット線ＢＬとに、直交する電流を流す。これにより、そのビット線ＢＬと書き換え用ワード線ＷＷＬとの交点にあるＴＭＲ素子１１０のみを書き換えることが可能である。具体的には、書き換え用ワード線ＷＷＬとビット線ＢＬとに流れる各電流が磁界を発生し、２つの磁界の和（合成磁界）がＴＭＲ素子１１０に働く。この合成磁界によってＴＭＲ素子１１０の磁化の向きが反転し、たとえば、“１”から“０”へと変わる。
【００１９】
なお、交点以外のＴＭＲ素子１１０には、電流が全く流れないものと、一方向のみ電流が流れるものとがある。電流が流れないＴＭＲ素子１１０では、磁界は生じないので磁化の向きは変わらない。一方向の電流のみ流れるＴＭＲ素子１１０では、磁界は発生するが、その大きさは磁化の反転に不十分である。このため、一方向の電流のみ流れるＴＭＲ素子１１０では、磁化の向きは変わらない。
【００２０】
上記のように、選択されたアドレスに対応するビット線ＢＬと書き換え用ワード線ＷＷＬとに電流を流すことによって、その選択されたビット線ＢＬと書き換え用ワード線ＷＷＬとの交点に位置するＴＭＲ素子１１０の磁化の向きを、図１８または図１９に示した向きに書き込むことが可能である。これにより、データ“０”または“１”の書き込みが可能となる。
【００２１】
（読み出し動作）
上記のように書き込んだデータを読み出す際には、読み出し用ワード線ＲＷＬに電圧を加えてＮＭＯＳトランジスタ１１１を導通させる。この状態で、ビット線ＢＬに流れる電流値がリファレンスの電流値より多いか少ないかを判別することによって、“１”、“０”の判定を行う。
【００２２】
この場合、図１８に示したデータ“０”の場合は、磁化の向きが平行であるので、抵抗値（Ｒ₀）が小さい。このため、ビット線ＢＬに流れる電流値は、リファレンスの電流値より大きい。これに対して、図１９に示すデータ“１”の場合には、磁化の向きが反平行であるので、抵抗値（Ｒ₁）は、図１８に示した場合よりも大きくなる。このため、ビット線ＢＬに流れる電流値は、リファレンスの電流値よりも少なくなる。
【００２３】
【発明が解決しようとする課題】
上記した従来のＭＲＡＭ１５０では、データの読み出しの際に、ビット線の電位を微少な電位（０．４Ｖ以下）にして電流値を検出する必要がある。これは、ＴＭＲ素子１１０は、そのＴＭＲ素子１１０の両端に印加する電位差が微少でないと抵抗変化が確認できないという特性を有するためである。このため、ＴＭＲ素子１１０の両端に印加する電位差を微少（０．４Ｖ以下）にする必要があり、その結果、流れる電流値も微少になる。従来では、このような微少な電流値を検出するために、センスアンプ（増幅器）の構成が複雑になるという不都合があった。また、微少な電流値を検出しようとすると、読み出しスピードが遅くなるという問題点もあった。
【００２４】
この発明は、上記のような課題を解決するためになされたものであり、
この発明の一つの目的は、センスアンプ（増幅器）の構成が複雑になることのない磁気メモリ装置を提供することである。
【００２５】
この発明のもう一つの目的は、微少な電流値を検出してデータの判別を行う場合に比べて、読み出し速度を向上することが可能な磁気メモリ装置を提供することである。
【００２６】
この発明のさらにもう一つの目的は、上記の磁気メモリ装置において、ＤＲＡＭからの置き換えを容易にすることである。
【００２７】
【課題を解決するための手段】
請求項１における磁気メモリ装置は、第１磁性層と、第１磁性層に絶縁障壁層を介して対向配置され、第１磁性層よりも反転しにくい第２磁性層とを含む強磁性トンネル効果を示す第１記憶素子および第２記憶素子と、その第１および第２記憶素子にそれぞれ接続される第１および第２トランジスタとからなるメモリセルと、第１および第２トランジスタの制御端子に接続されたワード線と、第１トランジスタを介して第１記憶素子に接続されたビット線と、第２トランジスタを介して第２記憶素子に接続され、ビット線とビット線対を構成する反転ビット線と、ビット線と反転ビット線とに接続された増幅器と、第１記憶素子の第２磁性層と、第２記憶素子の第２磁性層とが接続され、ワード線への信号の立ち上げタイミングに応じて、第１記憶素子の第２磁性層と第２記憶素子の第２磁性層との電位を接地電位に引き下げるための補助ワード線とを備えている。そして、ビット線、反転ビット線および補助ワード線を所定の電位に設定した後、ワード線への信号の立ち上げタイミングに応じて、補助ワード線の電位を引き下げることによって、第１記憶素子の第２磁性層と第２記憶素子の第２磁性層との電位を接地電位に引き下げるとともにその際に、第１記憶素子および第２記憶素子の抵抗値の差に起因してビット線と反転ビット線との間に過渡的に発生する電位差を増幅器を用いて読み出す。
【００２８】
請求項１では、上記のように、強磁性トンネル効果を示す２つの第１および第２記憶素子と２つの第１および第２トランジスタとによりメモリセルを構成するとともに、２つの第１および第２記憶素子に接続されるビット線および反転ビット線の電位差を増幅器により検出することによって、容易にデータの読み出しを行うことができる。これにより、従来の強磁性トンネル効果を示す１つの記憶素子と１つのトランジスタとからメモリセルを構成した場合のように、ビット線に流れる微少な電流値を検出する必要がない。その結果、増幅器の構成が複雑になることもない。また、ワード線への信号の入力によってビット線と反転ビット線との間に生じた電位差を増幅器を用いて読み出すことによって、従来のビット線に流れる微少な電流値を読み出す場合と異なり、記憶素子の抵抗が高い場合にも容易に検出を行うことができる。
【００２９】
また、請求項１では、上記のように、ビット線と反転ビット線との間の電位差を増幅器により検出するように構成することによって、従来のＤＲＡＭに用いる増幅器（センスアンプ）と同様の簡単な増幅器を用いて、磁気メモリ装置に記憶されたデータを読み出すことができる。これにより、従来の強磁性トンネル効果を示す１つの記憶素子と１つのトランジスタとからメモリセルを構成した場合のように、複雑な構成のセンスアンプを用いる必要がないので、高速な読み出しが可能となる。また、センスアンプの構成および回路構成ならびに動作方法は、従来のＤＲＡＭと類似しているので、ＤＲＡＭの技術をそのまま利用することができる。その結果、ＤＲＡＭからの置き換えが容易である。
【００３１】
請求項１では、補助ワード線により、容易に、第１記憶素子の第２磁性層と、第２記憶素子の第２磁性層との電位を接地電位方向に引き下げることができる。これにより、第１記憶素子の第２磁性層と第２記憶素子の第２磁性層との電位を接地電位に引き下げる際に、第１記憶素子および第２記憶素子の抵抗値の差に起因してビット線と反転ビット線との間に電位差を発生させることができる。そして、その電位差を増幅器により検出することによって、記憶されたデータを容易に検出することができる。
【００３２】
請求項２における磁気メモリ装置は、請求項１の構成において、ワード線への信号の立ち下げタイミングは、第１記憶素子の第２磁性層の電位と、第２記憶素子の第２磁性層の電位とが接地電位になる前に行う。請求項２では、このように構成することによって、ビット線と反転ビット線との電位差がなくなるのを防止することができる。すなわち、ビット線と反転ビット線との電位差は過渡状態のときのみ生じる。そのため、第１および第２記憶素子の第２磁性層の電位が接地電位になると、第１磁性層に接続されるビット線および反転ビット線も接地電位になる。その結果、ビット線と反転ビット線との電位差がなくなってしまう。請求項２では、第１および第２記憶素子の第２磁性層の電位が接地電位になる前にワード線への信号を立ち下げることによって、ビット線と反転ビット線との電位差がなくなる前にその電位差を増幅器により検出することができる。
【００３３】
請求項３における磁気メモリ装置は、請求項１または２の構成において、ワード線への信号の立ち下げタイミングに応じて、増幅器と、ビット線および反転ビット線とを分離するための分離用トランジスタをさらに備える。請求項３では、このように構成することによって、第１および第２記憶素子の第２磁性層の電位が接地電位になる前に、分離用トランジスタにより増幅器と、ビット線および反転ビット線とを分離することによって、ビット線と反転ビット線との間の電位差を増幅器により読み出すことができる。
【００３４】
請求項４における磁気メモリ装置では、請求項１〜３のいずれかの構成において、第１記憶素子および第２記憶素子には、互いに逆のデータが記憶されている。請求項４では、このように構成することによって、第１記憶素子および第２記憶素子の抵抗差を利用して容易にデータの読み出しを行うことができる。
【００３５】
請求項５における磁気メモリ装置では、請求項１の構成において、第１トランジスタを介して第１記憶素子に接続されたダミービット線と、ダミービット線の立ち下がりタイミングを検知する検知回路とをさらに備える。請求項５では、このように構成することによって、ダミービット線と検知回路とを用いて、ビット線の立ち下がりタイミングを検知することができる。これにより、この検知したタイミングで、ビット線と反転ビット線との電位差を増幅器により検出すれば、容易に、記憶されたデータを読み出すことができる。
【００３６】
請求項６における磁気メモリ装置では、請求項５の構成において、検知回路により検知したダミービット線の立ち下がりタイミングに応じて、増幅器と、ビット線および反転ビット線とを分離するための分離用トランジスタをさらに備え、上記増幅器は、検知回路により検知したダミービット線の立ち下がりタイミングに応じて活性化される。請求項６では、このように構成することによって、ビット線と反転ビット線との電位差を増幅器により容易に検出することができる。
【００３７】
請求項７における磁気メモリ装置では、請求項５または６の構成において、検知回路は、入力電圧がゲートに印加される第１トランジスタと、参照電圧がゲートに印加される第２トランジスタとを含み、第１トランジスタに流れる電流を第２トランジスタに流れる電流よりも大きくすることによって、入力電圧が参照電圧と同等の場合に、Ｌレベルを出力させる。請求項７では、このように構成することによって、入力電圧が参照電圧と同じ場合に、出力が不定になるのを有効に防止することができる。
【００３８】
請求項８における磁気メモリ装置は、第１磁性層と、第１磁性層の表面に第１絶縁障壁層を介してその一方の表面が対向配置された第２磁性層と、第２磁性層の他方の表面に第２絶縁障壁層を介して対向配置された第３磁性層とを含み、第２磁性層は、第１磁性層および第３磁性層よりも反転しにくい１つの強磁性トンネル効果を示す記憶素子と、記憶素子の第１磁性層および第３磁性層にそれぞれ接続される第１および第２トランジスタとからなるメモリセルと、第１および第２トランジスタの制御端子に接続されたワード線と、第１トランジスタを介して前記第１磁性層に接続されたビット線と、第２トランジスタを介して第３磁性層に接続され、ビット線とビット線対を構成する反転ビット線と、ビット線と反転ビット線とに接続された増幅器と、
ワード線への信号の立ち上げタイミングに応じて、記憶素子の第２磁性層の電位を接地電位に引き下げるための補助ワード線とを備えている。そして、ビット線、反転ビット線および補助ワード線を所定の電位に設定した後、ワード線への信号の立ち上げタイミングに応じて、補助ワード線の電位を接地電位に引き下げることによって、記憶素子の第２磁性層の電位を接地電位に引き下げるとともにその際に、記憶素子の第１磁性層および第３磁性層の抵抗値の差に起因してビット線と反転ビット線との間に過渡的に発生する電位差を増幅器を用いて読み出す。
【００３９】
請求項８では、上記のように、第１、第２および第３磁性層を含む強磁性トンネル効果を示す１つの記憶素子と、２つの第１および第２トランジスタとによりメモリセルを構成するとともに、第１および第３磁性層に接続されるビット線および反転ビット線の電位差を増幅器により検出することによって、容易にデータの読み出しを行うことができる。これにより、従来の強磁性トンネル効果を示す１つの記憶素子と１つのトランジスタとからメモリセルを構成した場合のように、ビット線に流れる微少な電流値を検出する必要がない。その結果、増幅器の構成が複雑になることもない。また、ワード線への信号の入力によってビット線と反転ビット線との間に生じた電位差を増幅器を用いて読み出すことによって、従来のビット線に流れる微少な電流値を読み出す場合と異なり、記憶素子の抵抗が高い場合にも容易に検出を行うことができる。
【００４０】
また、請求項８では、第１、第２および第３磁性層を含む強磁性トンネル効果を示す１つの記憶素子と、２つの第１および第２トランジスタとによりメモリセルを構成することによって、２つの記憶素子と２つのトランジスタとからメモリセルを構成する場合に比べてメモリセルの面積を小さくすることができる。
【００４１】
また、請求項８では、上記のように、ビット線と反転ビット線との間の電位差を増幅器により検出するように構成することによって、従来のＤＲＡＭに用いる増幅器（センスアンプ）と同様の簡単な増幅器を用いて、磁気メモリ装置に記憶されたデータを読み出すことができる。これにより、従来の強磁性トンネル効果を示す１つの記憶素子と１つのトランジスタとからメモリセルを構成した場合のように、複雑な構成のセンスアンプを用いる必要がないので、高速な読み出しが可能となる。また、センスアンプの構成および回路構成ならびに動作方法は、従来のＤＲＡＭと類似しているので、ＤＲＡＭの技術をそのまま利用することができる。その結果、ＤＲＡＭからの置き換えが容易である。また、請求項８では、補助ワード線により、容易に、記憶素子の第２磁性層の電位を接地電位方向に引き下げることができる。これにより、記憶素子の第２磁性層の電位を接地電位に引き下げる際に、記憶素子の抵抗値の差に起因してビット線と反転ビット線との間に電位差を発生させることができる。そして、その電位差を増幅器により検出することによって、記憶されたデータを容易に検出することができる。
【００４２】
請求項９における磁気メモリ装置では、請求項８の構成において、第１磁性層は、第２磁性層の一方の側面に第１絶縁障壁層を介して形成されたサイドウォール形状の第１磁性層を含み、第３磁性層は、第２磁性層の他方の側面に第２絶縁障壁層を介して形成されたサイドウォール形状の第３磁性層を含む。請求項９では、このように構成することによって、容易に、第１磁性層、第２磁性層および第３磁性層からなる１つの記憶素子を形成することができる。
【００４６】
請求項１０における磁気メモリ装置では、請求項８または９の構成において、ワード線への信号の立ち下げタイミングは、記憶素子の第２磁性層の電位が接地電位になる前に行う。請求項１０では、このように構成することによって、ビット線と反転ビット線との電位差がなくなるのを防止することができる。すなわち、ビット線と反転ビット線との電位差は過渡状態のときのみ生じる。そのため、記憶素子の第２磁性層の電位が接地電位になると、第１磁性層および第３磁性層に接続されるビット線および反転ビット線も接地電位になる。その結果、ビット線と反転ビット線との電位差がなくなってしまう。請求項１０では、記憶素子の第２磁性層の電位が接地電位になる前にワード線への信号を立ち下げることによって、ビット線と反転ビット線との電位差がなくなる前にその電位差を増幅器により検出することができる。
【００４７】
請求項１１における磁気メモリ装置では、請求項８〜１０のいずれかの構成において、ワード線への信号の立ち下げタイミングに応じて、増幅器と、ビット線および反転ビット線とを分離するための分離用トランジスタをさらに備える。請求項１１では、このように構成することによって、記憶素子の第２磁性層の電位が接地電位になる前に、分離用トランジスタにより、増幅器と、ビット線および反転ビット線とを分離することによって、ビット線と反転ビット線との間の電位差を増幅器により読み出すことができる。
【００４８】
請求項１２における磁気メモリ装置では、請求項８〜１１のいずれかの構成において、第１磁性層および第３磁性層には、互いに逆のデータが記憶されている。請求項１２では、このように構成することによって、第１磁性層および第２磁性層の抵抗と、第３磁性層および第２磁性層の抵抗との抵抗差を利用して容易にデータの読み出しを行うことができる。
【００５１】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００５２】
（第１実施形態）
図１は、本発明の第１実施形態によるＭＲＡＭの全体構成を示したブロック図である。図２は、図１に示した第１実施形態によるＭＲＡＭのメモリセル部およびセンスアンプ部を示した回路図である。図３は、図１および図２に示したＭＲＡＭの読み出し動作を説明するための動作波形図である。
【００５３】
まず、図１および図２を参照して、第１実施形態のＭＲＡＭの全体構成について説明する。第１実施形態のＭＲＡＭでは、メモリセルアレイ以外は、従来のＤＲＡＭと同様の構成を有している。以下、具体的に説明する。第１実施形態のＭＲＡＭは、マトリクス状のメモリセルアレイ５１を中心に構成されている。メモリセルアレイ５１は、行方向と列方向に配列されたメモリセル５２から構成されている。メモリセル５２は、記憶の最小単位である１ビットのデータが記憶される。
【００５４】
第１実施形態のＭＲＡＭでは、１つのメモリセル５２は、２つのＴＭＲ素子４ａおよび４ｂと、２つのＮＭＯＳトランジスタ５ａおよび５ｂとから構成される。ＴＭＲ素子４ａは、図２に示すように、強磁性層３ａと、絶縁障壁層２ａと、強磁性層３ａよりも反転しにくい強磁性層１ａとを含む。また、ＴＭＲ素子４ｂは、強磁性層３ｂと、絶縁障壁層２ｂと、強磁性層３ｂよりも反転しにくい強磁性層１ｂとを含む。また、２つのＮＭＯＳトランジスタ５ａおよび５ｂのゲートには、ワード線ＷＬが接続されている。
【００５５】
なお、ＴＭＲ素子４ａは、本発明の「強磁性トンネル効果を示す第１記憶素子」の一例であり、ＴＭＲ素子４ｂは、本発明の「強磁性トンネル効果を示す第２記憶素子」の一例である。また、強磁性層３ａ、３ｂは、本発明の「第１磁性層」の一例であり、強磁性層１ａ、１ｂは、本発明の「第２磁性層」の一例である。また、ＮＭＯＳトランジスタ５ａおよび５ｂは、それぞれ、本発明の「第１トランジスタ」および「第２トランジスタ」の一例である。また、２つのＮＭＯＳトランジスタ５ａおよび５ｂのゲートは、本発明の「制御端子」の一例である。
【００５６】
メモリセルアレイ５１のうち、行方向（図１では縦方向）に配列された各メモリセル５２は、ワード線ＷＬおよび補助ワード線ＳＷＬに接続されている。また、列方向（図１では横方向）に配列された各メモリセル５２は、ビット線ＢＬおよび反転ビット線／ＢＬに接続されている。反転ビット線／ＢＬは、対応関係にあるビット線ＢＬと１組のビット線対を構成する。
【００５７】
また、各ビット線対ＢＬ、／ＢＬは、クロスカップルラッチ形の各センスアンプ（ＳＡ）５３に接続されている。各ビット線対ＢＬ、／ＢＬにおいて、ビット線ＢＬと反転ビット線／ＢＬとの信号レベルは、相補的に変化する。また、各ビット線対ＢＬ、／ＢＬと、各センスアンプ（ＳＡ）５３との間には、各ビット線対ＢＬ、／ＢＬと、各センスアンプ（ＳＡ）５３とを分離するためのＮＭＯＳトランジスタ８ａおよび８ｂが設けられている。そのＮＭＯＳトランジスタ８ａおよび８ｂのゲートには、信号線Φ３が接続されている。なお、ＮＭＯＳトランジスタ８ａおよび８ｂは、本発明の「分離用トランジスタ」の一例である。また、センスアンプ５３は、本発明の「増幅器」の一例である。
【００５８】
各ワード線ＷＬは、ロウデコーダ５４に接続されている。外部からロウアドレスＲＡが指定されると、そのロウアドレスＲＡは、ロウアドレスバッファ５５からロウデコーダ５４へ与えられる。これにより、ロウデコーダ５４によって、そのロウアドレスＲＡに対応するワード線ＷＬが選択される。
【００５９】
各ワード線ＷＬには、ＮＭＯＳトランジスタ６およびＰＭＯＳトランジスタ７を含むインバータ回路を介して、補助ワード線ＳＷＬの一方端が接続されている。その補助ワード線ＳＷＬの他方端には、ＰＭＯＳトランジスタ９を介してＶｃｃが接続されている。そのＰＭＯＳトランジスタ９のゲートには、信号線Φ４が接続されている。
【００６０】
また、ワード線ＷＬは、ＡＮＤ回路１１の一方入力端子に接続されるとともに、ＡＮＤ回路１１の出力端子に接続される。ＡＮＤ回路１１の他方入力端子には、書き込み時に、常に、０（Ｌレベル）となる信号線Φ６が接続されている。
【００６１】
また、ビット線ＢＬおよび反転ビット線／ＢＬには、それぞれ、ＮＭＯＳトランジスタ１０ａおよび１０ｂが接続されている。ＮＭＯＳトランジスタ１０ａおよび１０ｂのゲートには、信号線Φ５が接続されている。ＮＭＯＳトランジスタ１０ａおよび１０ｂの一方端は、互いに接続されている。その互いに接続されたＮＭＯＳトランジスタ１０ａおよび１０ｂには、プリチャージ回路６７が接続されている。
【００６２】
各センスアンプ５３は、各トランスファゲート５６を介して、入出力線Ｉ／Ｏおよび反転入出力線／Ｉ／Ｏに接続されている。入出力線Ｉ／Ｏと反転入出力線／Ｉ／Ｏとで、入出力線対Ｉ／Ｏ、／Ｉ／Ｏを構成している。入出力線対Ｉ／Ｏ、／Ｉ／Ｏは、リードアンプ５７に接続されている。リードアンプ５７は、データバスＤＢおよび反転データバス／ＤＢを介して、データの出力回路５８に接続されている。データバスＤＢと、反転データバス／ＤＢとで、データバス線対ＤＢ、／ＤＢを構成している。また、入出力線対Ｉ／Ｏ、／Ｉ／Ｏには、プリチャージ回路５９が接続されている。
【００６３】
なお、入出力線Ｉ／Ｏと反転入出力線／Ｉ／Ｏとのレベルは、相補的に変化する。また、データバスＤＢと反転データバス／ＤＢとのレベルは、相補的に変化する。そして、出力回路５８から外部へデータが出力される。
【００６４】
各トランスファゲート５６は、カラム選択線ＣＳＬを介して、カラムデコーダ６０に接続されている。各トランスファゲート５６は、入出力線対Ｉ／Ｏ、／Ｉ／Ｏと、センスアンプ５３との間に接続された一対のＮＭＯＳトランジスタによって構成されている。その一対のＮＭＯＳトランジスタのゲートは、１本のカラム選択線ＣＳＬを介して、カラムデコーダ６０に接続されている。したがって、カラム選択線ＣＳＬがＨレベルになると、一対のＮＭＯＳトランジスタがオンし、トランスファゲート５６はオン状態になる。
【００６５】
外部からカラムアドレスＣＡが指定されると、そのカラムアドレスＣＡは、カラムアドレスバッファ６１からカラムデコーダ６０およびアドレス遷移検出回路（ＡＴＤ：Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ）６２へ与えられる。
【００６６】
ＡＴＤ６２は、カラムアドレスＣＡの変化を検知して外部からカラムアドレスＣＡを指定されたことを検知し、１パルスのパルス信号ＡＴＤ１を生成する。つまり、カラムアドレスＣＡが変化する度に、パルス信号ＡＴＤ１が生成される。そのパルス信号ＡＴＤ１は、カラムデコーダ制御回路６３、プリチャージ制御回路６４およびリードアンプ制御回路６５へ出力される。
【００６７】
プリチャージ制御回路６４は、パルス信号ＡＴＤ１のＨレベルからＬレベルへの立ち下がりに基づいて、予め設定された時間Ｈレベルとなる１パルスのプリチャージ回路活性化信号ＰＣを生成する。その活性化信号ＰＣはプリチャージ回路５９へ出力される。
【００６８】
プリチャージ回路５９は、活性化すると、入出力線対Ｉ／Ｏ、／Ｉ／Ｏを同電位にするとともに、所定の電位（たとえば、１／２Ｖｃｃ：ＶｃｃはＭＲＡＭの駆動電圧）に設定するプリチャージを行うようになっている。
【００６９】
プリチャージ回路５９は、活性化信号ＰＣを入力すると非活性化（活性化スタンバイ状態）となり、入出力線対Ｉ／Ｏ、／Ｉ／Ｏのプリチャージを停止する。カラムデコーダ制御回路６３は、パルス信号ＡＴＤ１のＨレベルからＬレベルへの立ち下がりに基づいて、予め設定された時間Ｈレベルとなる１パルスのカラムデコーダ活性化信号ＹＳを生成する。その活性化信号ＹＳは、カラムデコーダ６０へ出力される。
【００７０】
カラムデコーダ６０は、活性化信号ＹＳを入力すると活性化し、外部から指定されたカラムアドレスＣＡに対応するメモリセルアレイ５１の列（１組のビット線対ＢＬ、／ＢＬ）を選択する。すなわち、カラムデコーダ６０は、活性化信号ＹＳを入力すると活性化する。そして、カラムデコーダ６０は、活性化すると、外部から指定されたカラムアドレスＣＡに対応するカラム選択線ＣＳＬを選択するとともに、そのカラム選択線ＣＳＬをＨレベルにする。これにより、そのカラム選択線ＣＳＬに接続されているトランスファゲート５６がオン状態になる。したがって、そのトランスファゲート５６に対応するセンスアンプ５３を介して、外部から指定されたカラムアドレスＣＡに対応するメモリセルアレイ５１の列が選択される。
【００７１】
リードアンプ制御回路６５は、パルス信号ＡＴＤ１のＨレベルからＬレベルへの立ち下がりに基づいて、パルス信号ＡＴＤ１を所定時間遅延させた１パルスのリードアンプ活性化信号ＲＥＡＤを生成する。その活性化信号ＲＥＡＤのタイミングおよびパルス幅は、予め設定されている。そして、活性化信号ＲＥＡＤは、リードアンプ５７へ出力される。
【００７２】
この活性化信号ＲＥＡＤの遅延時間は、入出力対線Ｉ／Ｏ、／Ｉ／Ｏの電位差がデータを読み出すのに十分な電位差となるまでの時間である。すなわち、メモリセル５２から読み出されたデータに基づいて、入出力線対Ｉ／Ｏ、／Ｉ／Ｏがプリチャージされた電位からリードアンプ５７が誤読み出しをしないために十分な電位差まで変化するのを待機する時間に設定されている。
【００７３】
つまり、各制御回路６３〜６５には、パルス信号ＡＴＤ１のＨレベルからＬレベルへの立ち下がりを受けて活性化信号ＹＳ、ＰＣ、ＲＥＡＤを適当なタイミングおよびパルス幅で生成する遅延回路とパルス発生回路とがそれぞれ設けられている。
【００７４】
また、データバス線対ＤＢ、／ＤＢの電位差を検出するとともに、その検出結果に基づいて読み出し検知信号ＲＥＡＤを生成する読み出し検知回路６６が設けられている。これにより、データバス線対ＤＢ、／ＤＢの電位が所定の電位差以上になると、メモリセル５２から読み出されたデータが確定されて外部へ出力される。したがって、データバス線対ＤＢ、／ＤＢの電位差を検出することによって、データの出力（読み出し動作）を検出することができる。そして、読み出し検知回路６６は、データバス線対ＤＢ、／ＤＢの電位差に基づいて読み出し動作を検出するとともに、その検出結果に基づいてＨレベルの読み出し検知信号ＲＥＡＤを生成する。この検知信号ＲＥＡＤは、カラムデコーダ制御回路、プリチャージ制御回路６４およびリードアンプ６５へ出力される。
【００７５】
図４は、図１および図２に示した第１実施形態のメモリセル部分を示した断面構造図である。図４を参照して、第１実施形態のメモリセル５２の断面構造について以下に説明する。この第１実施形態のメモリセル５２では、基板７１の表面の所定領域に分離領域７２が形成されている。分離領域７２によって囲まれた素子形成領域には、所定の間隔を隔てて、Ｎ型ソース／ドレイン領域７３が形成されている。隣接するＮ型ソース／ドレイン領域７３間に位置するチャネル領域上には、ワード線ＷＬ１およびＷＬ２を構成するゲート電極が形成されている。このゲート電極と、一対のＮ型ソース／ドレイン領域とによって、ＮＭＯＳトランジスタ５ａが構成されている。
【００７６】
また、両端に位置するＮ型ソース／ドレイン領域７３には、導電層７４および７５を介して、ＴＭＲ素子４ａの強磁性層３ａが接続されている。この強磁性層３ａは、反転しやすく、図４に示すように、データに応じてその方向を変化させる。また、強磁性層３ａの他方の面には、絶縁障壁層２ａを介して、強磁性層３ａよりも反転しにくい強磁性層１ａが形成されている。この強磁性層１ａは、データに応じて反転せずに、一方向に固定されている。強磁性層１ａには、導電層７７を介して、補助ワード線ＳＷＬ１およびＳＷＬ２が接続されている。また、中央のＮ型ソース／ドレイン領域７３には、導電層７６を介してビット線ＢＬが接続されている。また、ビット線ＢＬと基板７１との間には層間絶縁膜７８が形成されている。
【００７７】
上記のような断面構造を有するメモリセルを用いれば、容易に、図１および図２に示した回路構成を有する第１実施形態のＭＲＡＭのメモリセル５２を実現することができる。
【００７８】
次に、上記のように構成されたＭＲＡＭの書き込みおよび読み出し動作について説明する。
【００７９】
（書き込み動作）
この書き込み動作では、ワード線ＷＬ１に接続されるメモリセル５２に書き込む場合について説明する。第１実施形態のＭＲＡＭにおいて、データの書き込みを行う場合には、まず、信号線Φ６をＬレベルにする。これにより、ＡＮＤ回路１１の他方入力端子には、Ｌレベルの信号が入力される。この場合、ＡＮＤ回路１１の一方入力端子に入力されるワード線ＷＬ１は、ロウデコーダ５４によって選択されたワード線であるので、Ｈレベルである。したがって、選択されたワード線ＷＬ１のＡＮＤ回路１１から出力される部分はＬレベルになる。このように、信号線Φ６をＬレベルにすることによって、ＡＮＤ回路１１の出力に接続されるワード線ＷＬ１は、強制的にＬレベルにされる。
【００８０】
これにより、ＡＮＤ回路１１の出力端子に接続されるワード線ＷＬ１に接続されるＮＭＯＳトランジスタ５ａおよび５ｂは、オフ状態になる。そして、信号線Φ４をＬレベルに立ち下げることによって、ＰＭＯＳトランジスタ９をオンさせる。この場合、ＳＷＬ１にインバータを介して接続されるワード線ＷＬ１は、Ｈレベルの状態にあるので、インバータを構成するＮＭＯＳトランジスタ６は、オン状態になる。これにより、ＳＷＬ１の下側部分は接地電位になる。ＳＷＬ１の上側部分は、Φ４の立ち下げによってＰＭＯＳトランジスタ９がオンしてＶｃｃ電位になるので、ＳＷＬ１には上から下に向かって電流が流れる。
【００８１】
また、入出力線対Ｉ／Ｏ、／Ｉ／Ｏを用いて、選択されたビット線ＢＬと反転ビット線／ＢＬを、それぞれ、ＨレベルおよびＬレベルにする。さらに、信号線Φ５をＨレベルに立ち上げることによって、ＮＭＯＳトランジスタ１０ａおよび１０ｂをオンさせる。これにより、ビット線ＢＬとそれに対応する反転ビット線／ＢＬとが短絡された状態となり、Ｈレベル状態のビット線ＢＬからＬレベル状態の反転ビット線／ＢＬに向かって電流が流れる。つまり、ビット線ＢＬには、左方向の電流が流れ、反転ビット線／ＢＬには右方向の電流が流れる。
【００８２】
なお、ビット線ＢＬと反転ビット線／ＢＬとに流れる電流を上記とは逆方向にする場合には、ビット線ＢＬにＬレベルの信号を与えるとともに、反転ビット線／ＢＬにＨレベルの信号を与える。
【００８３】
上記のように、選択されたメモリセルにおいて、補助ワード線ＳＷＬ１に上から下の方向の電流を流すとともに、ビット線対ＢＬ、／ＢＬに互いに逆方向の電流を流すことによって、選択されたメモリセルのＴＭＲ素子４ａの強磁性層３ａとＴＭＲ素子４ｂの強磁性層３ｂとに、容易に逆のデータ（たとえば、“１”、“０”）を書き込むことができる。
【００８４】
なお、ＴＭＲ素子４ａの強磁性層３ａと、ＴＭＲ素子４ｂの強磁性層３ｂとに、上記とは逆のデータ（たとえば、“０”、“１”）を書き込みたい場合には、ＢＬと／ＢＬとに流す電流の向きを逆方向にすれば良い。
【００８５】
また、選択されなかったメモリセルにおいて、補助ワード線ＳＷＬには電流が流れないので、データが書き換わることはない。
【００８６】
（読み出し動作）
上記したように、データの書き込み動作においては、ビット線ＢＬに接続されるＴＭＲ素子４ａの強磁性層３ａと、反転ビット線／ＢＬに接続されるＴＭＲ素子４ｂの強磁性層３ｂとには、それぞれ、逆の磁界になるデータが書き込まれている。以下、ワード線ＷＬ１につながっているメモリセル５２が選択された場合の読み出し動作について図２を参照して説明する。
【００８７】
まず、ワード線ＷＬ１が立ち上がる前には、ワード線ＷＬ１は、Ｌレベルの状態にある。この場合、ワード線ＷＬ１に接続されるインバータ回路のＰＭＯＳトランジスタ７がオン状態となるので、補助ワード線ＳＷＬ１の電位はＶｃｃになる。これにより、ノードａの電位もＶｃｃになる。また、ＴＭＲ素子４ａおよび４ｂは導体であるので、ＴＭＲ素子４ａおよび４ｂの電位もＶｃｃになっている。この状態で、Φ５をＨレベルに立ち上げるとともに、プリチャージ回路６７によりビット線ＢＬおよび反転ビット線／ＢＬをＶｃｃにプリチャージする。また、ワード線ＷＬ１が立ち上がると、ワード線ＷＬ１はロウデコーダ５４によってＨレベルに設定されているので、ワード線ＷＬ１に接続されるＮＭＯＳトランジスタ５ａおよび５ｂはオン状態になる。これにより、ビット線ＢＬおよび反転ビット線／ＢＬと、ＴＭＲ素子４ａおよび４ｂとが導通状態となる。この状態では、ビット線ＢＬ、反転ビット線／ＢＬおよびノードａの電位は、Ｖｃｃである。
【００８８】
また、ワード線ＷＬ１がＨレベルに立ち上がると、Φ５がＬレベルになり、プリチャージ回路６７が切れるとともに、ワード線ＷＬ１に接続されるインバータ回路のＮＭＯＳトランジスタ６がオン状態となるので、補助ワード線ＳＷＬ１の電位はＧＮＤ電位に向かって徐々に引き下げられる。これにより、ノードａの電位もＧＮＤ電位に徐々に引き下げられる。これにより、ビット線ＢＬおよび反転ビット線／ＢＬの電位もＧＮＤ電位に徐々に引き下げられる。ここで、ビット線ＢＬ側に接続されているＴＭＲ素子４ａは、磁界の向きが上下の強磁性層３ａおよび１ａで逆になっているため、反転ビット線／ＢＬに接続されているＴＭＲ素子４ｂに比べて若干抵抗が高くなっている。
【００８９】
なお、ビット線ＢＬおよび反転ビット線／ＢＬの電位がＧＮＤ電位向かって引き下げられ始めたタイミングでは、ビット線ＢＬおよび反転ビット線／ＢＬと、ノードａとは、微少な電位差であるので、ＭＲ比（抵抗変化率）が一番大きくなる状態となる。
【００９０】
ノードａの電位が下がっていくに従って、ビット線ＢＬおよび反転ビット線／ＢＬの電位も下がっていく。この場合、ビット線ＢＬ側のＴＭＲ素子４ａは若干抵抗が高いので、電位の下がり方が、反転ビット線／ＢＬに比べて遅くなる。これにより、ビット線ＢＬと反転ビット線／ＢＬとの間に電位差が発生する。この電位差が発生したタイミングで、図３に示すように、ワード線をＨレベルからＬレベルに立ち下げる。
【００９１】
このワード線ＷＬ１の立ち下げタイミングは、ノードａの電位がＧＮＤ電位になる前に行う。これは、以下の理由による。すなわち、ビット線ＢＬと反転ビット線／ＢＬとの電位差は、過渡状態のときのみ生じる。そのため、ＴＭＲ素子４ａおよび４ｂの強磁性層１ａおよび１ｂの電位（ノードａの電位）がＧＮＤ電位になると、強磁性層３ａおよび３ｂにそれぞれ接続されるビット線ＢＬおよび反転ビット線／ＢＬもＧＮＤ電位になる。この場合、ビット線ＢＬと反転ビット線／ＢＬとの電位差がなくなってしまうので電位差を検出できなくなるからである。
【００９２】
過渡的なタイミングでは、ビット線ＢＬおよび反転ビット線／ＢＬに電位差が発生するが、ＴＭＲ素子４ａおよび４ｂは導体であるので、最終的にはビット線ＢＬおよび反転ビット線／ＢＬは、同電位になる。このため、ワード線ＷＬ１の立ち下げタイミングに応じて、信号線Φ３を立ち下げる。これにより、ＮＭＯＳトランジスタ（分離用トランジスタ）８ａおよび８ｂがオフ状態になるので、ビット線ＢＬおよび反転ビット線／ＢＬと、センスアンプ５３とが分離される。その後、センスアンプ５２のΦ１およびΦ２を立ち上げることによって、センスアンプ５３を活性化させる。これにより、センスアンプ５３側のビット線ＢＬと、センスアンプ５３側の反転ビット線／ＢＬとの電位差は増幅され、それぞれ、ＶｃｃとＧＮＤとに分かれる。このようにして、データの読み出し動作を行う。
【００９３】
なお、信号線Φ３の立ち下げタイミングで、Φ５を立ち上げるとともに、プリチャージ回路６７をオンさせてビット線ＢＬおよび反転ビット線／ＢＬをＶｃｃにプリチャージしておく。
【００９４】
第１実施形態では、上記のように、２つのＴＭＲ素子４ａおよび４ｂと、２つのＮＭＯＳトランジスタ５ａおよび５ｂとによって１つのメモリセル５２を構成するとともに、２つのＴＭＲ素子４ａおよび４ｂに接続されるビット線ＢＬおよび反転ビット線／ＢＬの電位差をセンスアンプ５３を用いて検出することによって、容易にデータの読み出しを行うことができる。このように、電位差を検出するので、従来の１つのＴＭＲ素子と１つのＮＭＯＳトランジスタとから１つのメモリセルを構成した場合のように、ビット線に流れる微少な電流値を検出する必要がない。その結果、微少な電流値を検出するためにセンスアンプの構成が複雑になるという不都合を防止することができる。
【００９５】
また、第１実施形態では、上記のように、ビット線ＢＬと反転ビット線／ＢＬとの間の電位差をセンスアンプ５３により検出するように構成することによって、従来のＤＲＡＭに用いるセンスアンプと同様の簡単なセンスアンプ５３を用いて、ＭＲＡＭに記憶されたデータを読み出すことができる。このように、簡単なセンスアンプ５３を用いてデータを読み出すことができるので、従来の複雑な構成のセンスアンプを用いる構成に比べて、高速な読み出しが可能となる。
【００９６】
また、第１実施形態のＭＲＡＭでは、センスアンプ５３の構成および全体的な回路構成ならびに動作方法は、従来のＤＲＡＭと類似しているので、ＤＲＡＭの技術をそのまま利用することができる。その結果、ＤＲＡＭからの置き換えが容易となる。
【００９７】
（第２実施形態）
図５は、本発明の第２実施形態によるＭＲＡＭの全体構成を示したブロック図である。図６は、図５に示した第２実施形態によるＭＲＡＭのメモリセル部およびセンスアンプ部を示した回路図である。また、図７は、図５および図６に示した第２実施形態によるＭＲＡＭのコンパレータ部の内部構成を示した回路図である。
【００９８】
図５および図６を参照して、この第２実施形態によるＭＲＡＭが、図１および図２に示した第１実施形態のＭＲＡＭと異なるのは、ダミービット線（ダミーＢＬ）を設けるとともに、そのダミービット線の電位を検知するためのコンパレータ２０１を設けた点である。なお、コンパレータ２０１は、本発明の「検知回路」の一例である。以下、詳細に説明する。
【００９９】
この第２実施形態では、図５および図６に示すように、ビット線ＢＬと同様の構成を有するダミービット線（ダミーＢＬ）を設けている。すなわち、ダミービット線には、トランジスタ５ａを介してＴＭＲ素子４ａが接続されている。このダミービット線に接続される全てのＴＭＲ素子４ａは、強磁性層１ａと３ａとの磁化方向が同じ（平行）になるように設定されている。そして、そのダミービット線は、コンパレータ２０１の一方入力端に接続されている。コンパレータ２０１の他方入力端には、Ｖｃｃ（参照電圧）が接続されている。このコンパレータ２０１の出力には、インバータ２０２が接続されており、インバータ２０２の出力には、インバータ２０３が接続されている。インバータ２０２の出力は、信号Φ１として用いられ、インバータ２０３の出力は、信号Φ２として用いられる。この信号Φ１およびΦ２は、センスアンプ５３の活性化信号として用いられる。
【０１００】
コンパレータ２０１は、図７に示すように、一対のＰＭＯＳトランジスタ２１３および２１４と、入力電圧（ダミービット線の電圧）Ｖｉｎがそのゲートに印加されるＮＭＯＳトランジスタ２１１と、Ｖｃｃがそのゲートに印加されるＮＭＯＳトランジスタ２１２とを含んでいる。なお、ＮＭＯＳトランジスタ２１１が本発明の「第１トランジスタ」の一例であり、ＮＭＯＳトランジスタ２１２が本発明の「第２トランジスタ」の一例である。また、ＮＭＯＳトランジスタ２１１および２１２の一方端子には、定電流源２１５が接続されている。また、ＰＭＯＳトランジスタ２１３および２１４の一方端子には、Ｖｃｃが接続されている。ＰＭＯＳトランジスタ２１３の他方端子と、ＮＭＯＳトランジスタ２１１の他方端子との接続点から、出力電圧Ｖｏｕｔが出力される。
【０１０１】
ここで、図７に示した第２実施形態のコンパレータ２０１では、Ｖｉｎが印加されるＮＭＯＳトランジスタ２１１に流れる電流量を、Ｖｃｃが印加されるＮＭＯＳトランジスタ２１２に流れる電流量よりも大きくなるように構成している。具体的には、ＮＭＯＳトランジスタ２１１のゲート幅をＮＭＯＳトランジスタ２１２のゲート幅よりも若干大きくすることによって、ＮＭＯＳトランジスタ２１１に流れる電流量をＮＭＯＳトランジスタ２１２に流れる電流量よりも大きくしている。なお、ゲート幅を変更せずに、ＮＭＯＳトランジスタ２１１のゲート長をＮＭＯＳトランジスタ２１２のゲート長よりも若干細くすることによっても、ＮＭＯＳトランジスタ２１１に流れる電流量をＮＭＯＳトランジスタ２１２に流れる電流量よりも大きくすることが可能である。
【０１０２】
このようにＶｉｎが印加されるＮＭＯＳトランジスタ２１１の電流量をＶｃｃが印加されるＮＭＯＳトランジスタ２１２の電流量よりも大きくなるように構成することによって、Ｖｉｎが参照電圧Ｖｃｃと同じＶｃｃである場合にも、出力電圧Ｖｏｕｔとして、Ｌレベルの信号を出力させることができる。これにより、コンパレータ２０１の入力電圧ＶｉｎがＶｃｃである場合に、コンパレータ２０１の出力が不定になるのを防止することができる。つまり、第２実施形態のコンパレータ２０１では、Ｖｉｎが参照電圧Ｖｃｃと同じＶｃｃである場合には、Ｌレベルの信号が出力されるとともに、Ｖｉｎが参照電圧Ｖｃｃよりも低くなると、Ｈレベルの信号が出力される。
【０１０３】
また、この第２実施形態では、図５および図６に示すように、信号Φ７とカラムデコーダ６０の出力とが、ＡＮＤ回路２０５に入力される。そして、このＡＮＤ回路２０５の出力は、ビット線ＢＬと反転ビット線／ＢＬとを接続するためのトランジスタ２０４のゲートに接続されている。このように構成することにより、選択されたビット線ＢＬとそれに対応する反転ビット線／ＢＬとのみを容易に短絡することができる。
【０１０４】
次に、上記のように構成された第２実施形態のＭＲＡＭの読み出し動作および書き込み動作について説明する。
【０１０５】
（読み出し動作）
図８は、本発明の第２実施形態によるＭＲＡＭの読み出し動作を説明するための動作波形概念図である。図９および図１０は、第２実施形態によるＭＲＡＭの読み出し動作を説明するための動作波形シミュレーション図である。なお、この第２実施形態では、ビット線ＢＬに接続されるＴＭＲ素子４ａの抵抗が、反転ビット線／ＢＬに接続されるＴＭＲ素子４ｂの抵抗よりも低い場合の読み出し動作について説明する。つまり、図６に示したワード線ＷＬ２につながるメモリセル５２のように、ＴＭＲ素子４ａの磁化が同じ向き（平行）であり、ＴＭＲ素子４ｂの磁化が逆向き（反平行）である場合の読み出し動作について説明する。以下、ワード線ＷＬ２が選択された場合の読み出し動作について説明する。
【０１０６】
まず、図６を参照して、ワード線ＷＬ２が立ち上がる前の初期状態では、ワード線ＷＬ２は、Ｌレベルの状態にある。この場合、ワード線ＷＬ２に接続されるインバータ回路のＰＭＯＳトランジスタ７がオン状態となるので、補助ワード線ＳＷＬ２の電位はＶｃｃになる。これにより、ノードａの電位もＶｃｃになる。また、ＴＭＲ素子４ａおよび４ｂは導体であるので、ＴＭＲ素子４ａおよび４ｂの電位もＶｃｃになっている。この状態で、Φ５をＨレベルに立ち上げるとともに、プリチャージ回路６７によりビット線ＢＬおよび反転ビット線／ＢＬならびにダミービット線をＶｃｃにプリチャージする。
【０１０７】
また、ワード線ＷＬ２がＨレベルに立ち上がると、ワード線ＷＬ２に接続されるＮＭＯＳトランジスタ５ａおよび５ｂはオン状態になる。これにより、ビット線ＢＬおよび反転ビット線／ＢＬと、ＴＭＲ素子４ａおよび４ｂとが導通状態となる。この状態では、ビット線ＢＬ、反転ビット線／ＢＬ、ダミービット線（ダミーＢＬ）、ノードａ、ノードｂおよびノードｃの電位は、Ｖｃｃである。
【０１０８】
また、ワード線ＷＬ２がＨレベルに立ち上がる前に、Φ５がＬレベルになり、プリチャージ回路６７が切れるとともに、ワード線ＷＬ２に接続されるインバータ回路のＮＭＯＳトランジスタ６がオン状態となるので、補助ワード線ＳＷＬ２の電位はＧＮＤ電位に向かって徐々に引き下げられる。これにより、ノードａの電位もＧＮＤ電位に徐々に引き下げられる。このため、ビット線ＢＬおよび反転ビット線／ＢＬの電位もＧＮＤ電位に徐々に引き下げられる。
【０１０９】
図８には、ワード線ＷＬを立ち上げ、補助ワード線ＳＷＬを徐々に立ち下げていく場合の波形が示されている。図８に示すように、ワード線ＷＬが立ち上がり、補助ワード線ＳＷＬを徐々に立ち下げることによって、ノードｂおよびノードｃ（図６参照）が立ち下がる。このとき、磁化が同じ向き（平行）のＴＭＲ素子４ａと、磁化が逆向き（反平行）のＴＭＲ素子４ｂとでは、抵抗値が異なるため、ノードｂとノードｃとの間に電位差が生じる。また、セル側（メモリセル５２側）のビット線ＢＬおよび反転ビット線／ＢＬは、ノードｂおよびノードｃの電位が、Ｖｃｃ−Ｖｔ（しきい値電圧）以下になったところから立ち下がり始める。この場合、磁化方向が平行な抵抗の低いＴＭＲ素子４ａの方が、磁化方向が反平行の抵抗の高いＴＭＲ素子４ｂよりも早く電位が下がり始める。
【０１１０】
ここで、セル側のビット線ＢＬおよび反転ビット線／ＢＬにつながるトランジスタ５ａおよび５ｂのオン抵抗は、トランジスタ５ａおよび５ｂのゲートとソースとの電位差ＶｇｓＢおよびＶｇｓＣ（図６参照）に依存する。この場合、ノードｂとノードｃとの電位は異なるため、トランジスタ５ａのＶｇｓＢとトランジスタ５ｂのＶｇｓＣとは異なる。このため、抵抗の低い方（平行）のＴＭＲ素子４ａにつながるトランジスタ５ａは、Ｖｇｓも大きくなり、抵抗が低くなる。このため、セル側のビット線ＢＬと反転ビット線／ＢＬとの電位差は、ノードｂとノードｃとの電位差よりも大きくなる。同様に、分離用のＮＭＯＳトランジスタ８ａおよび８ｂのＶｇｓの影響によって、センスアンプ側のビット線ＢＬと反転ビット線／ＢＬとの電位差（Ｖｓｉｇ）はさらに大きくなる。
【０１１１】
ただし、センスアンプ側のビット線ＢＬおよび反転ビット線／ＢＬの配線容量は、セル側のビット線ＢＬおよび反転ビット線／ＢＬの配線容量よりも軽いため、時間が経過すると、センスアンプ側のビット線ＢＬおよび反転ビット線／ＢＬは、セル側のビット線ＢＬおよび反転ビット線／ＢＬと同じ電位になってしまう。そのため、センスアンプ側のビット線および反転ビット線がＶｃｃから下がり始めてから、セル側のビット線および反転ビット線と同電位になるまでのタイミングが、センスアンプ５３の両端に入力される電位差が大きく取れる時間である。
【０１１２】
上記した第１実施形態では、セル側のビット線ＢＬおよび反転ビット線／ＢＬが０Ｖになるまでの任意のタイミングでセンスアンプ５３による検出を開始していた。この場合には、検出にとって効率の良いタイミングを逃す可能性がある。
【０１１３】
そこで、この第２実施形態では、ダミービット線（ダミーＢＬ）とそのダミービット線の電位を検知するためのコンパレータ２０１とを設けることによって、センスアンプ側のビット線ＢＬの立ち下がりタイミングを検知する。そして、そのタイミングでセル側のビット線および反転ビット線と、センスアンプ側のビット線および反転ビット線とを分離してセンスアンプ５３を動作させる。
【０１１４】
具体的には、初期状態では、上記のように、ビット線ＢＬおよび反転ビット線／ＢＬと、ダミービット線（ダミーＢＬ）と、補助ワード線ＳＷＬ２との電位は、Ｖｃｃである。その後、ワード線ＷＬ２が立ち上がり、補助ワード線ＳＷＬが徐々に立ち下がり始める。これにより、セル側のビット線ＢＬと反転ビット線／ＢＬとの間に電位差が発生する。その後、セル側のビット線ＢＬおよび反転ビット線／ＢＬの電位がＶｃｃ−Ｖｔ以下になったところで、図８に示すように、センスアンプ側のビット線ＢＬおよび反転ビット線／ＢＬの電位が、Ｖｃｃから下がり始める。このタイミングで、ダミービット線（コンパレータ側）の電位も下がり始める。この場合、ダミービット線に接続されるＴＭＲ素子４ａは、磁化方向が平行な抵抗の低い状態に設定されているので、ダミービット線は、ビット線ＢＬおよび反転ビット線／ＢＬのうちの抵抗の低い方（第２実施形態ではビット線ＢＬ）と同じタイミングで電位が下がり始める。
【０１１５】
なお、初期状態では、ダミービット線が接続されるコンパレータ２０１の入力ＶｉｎはＶｃｃであり、参照電圧Ｖｃｃと同じである。第２実施形態では、上述のように、コンパレータ２０１の入力Ｖｉｎが参照電圧Ｖｃｃと同じＶｃｃである場合には、出力Ｖｏｕｔとして、Ｌレベルの信号が出力される。そして、ダミービット線（コンパレータ側）の電位がＶｃｃから下がり始めてダミービット線（コンパレータ側）がＶｃｃより低い電圧になると、コンパレータ２０１の参照レベルはＶｃｃであるため、コンパレータ２０１はＨレベルを出力する。その信号を受けて、信号Φ２がＨレベルに、信号Φ１がＬレベルになる。これにより、センスアンプ５３が活性化される。また、このタイミングで、信号Φ３が立ち下がる。これにより、分離用のＮＭＯＳトランジスタ８ａおよび８ｂがオフ状態になるので、セル側のビット線および反転ビット線と、センスアンプ側のビット線および反転ビット線とが分離される。
【０１１６】
その後、センスアンプ側のビット線および反転ビット線の電位は、ＤＲＡＭのセンシングと同様に、増幅されて読み出される。なお、セル側のビット線ＢＬおよび反転ビット線／ＢＬは、信号Φ５をＨレベルに立ち上げることによって、初期状態に戻る。
【０１１７】
なお、実際のシミュレーション波形が図９および図１０に示される。図９には、センスアンプ５３によるセンシングをスタートせずに、ビット線ＢＬの振る舞いのみを観察した波形が示されている。図１０には、コンパレータ２０１を作動させてセンスアンプ５３を動作させたときの波形が示されている。
【０１１８】
（書き込み動作）
この第２実施形態の書き込み動作については、上記した第１実施形態の書き込み動作と基本的に同じであるので、その詳細は省略する。ただし、この第２実施形態では、上記のように、信号Φ７とカラムデコーダ出力とをＡＮＤ回路２０５に入力するとともに、そのＡＮＤ回路２０５の出力をビット線ＢＬと反転ビット線／ＢＬとを接続するためのトランジスタ２０４のゲートに接続している。これにより、書き込み動作の際に、選択されたビット線ＢＬとそれに対応する反転ビット線／ＢＬとのみを容易に短絡することができる。
【０１１９】
第２実施形態では、上記のように、ダミービット線とコンパレータ２０１とを用いて、センスアンプ側のビット線ＢＬの立ち下がりタイミングを検知することができる。そして、コンパレータ２０１により検知したダミービット線の立ち下がりタイミングで、分離用のＮＭＯＳトランジスタ８ａおよび８ｂをオフにするとともに、センスアンプ５３を活性化することによって、センスアンプ側のビット線と反転ビット線との電位差（Ｖｓｉｇ）をセンスアンプ５３によって容易に検出することができる。
【０１２０】
（第３実施形態）
図１１は、本発明の第３実施形態によるＭＲＡＭの全体構成を示したブロック図である。図１２は、図１１に示した第３実施形態によるＭＲＡＭのメモリセル部およびセンスアンプ部を示した回路図である。図１１および図１２を参照して、この第３実施形態において、図１および図２に示した第１実施形態と異なるのは、メモリセル部分のみである。すなわち、この第３実施形態のＭＲＡＭでは、１つのメモリセル８２が、１つの２重接合ＴＭＲ素子２４と２つのＮＭＯＳトランジスタ５ａおよび５ｂとから構成されている。なお、第３実施形態のメモリセル部以外の回路構成は、第１実施形態と同様である。
【０１２１】
この第３実施形態の２重接合ＴＭＲ素子２４は、図１２に示すように、強磁性層２３ａと、絶縁障壁層２２ａと、強磁性層２３ｂと、絶縁障壁層２２ｂと、強磁性層２３ａおよび２３ｂよりも反転しにくい強磁性層２１とを含む。すなわち、中央の反転しにくい強磁性層２１の両表面に、絶縁障壁層２２ａおよび２２ｂを介して、それぞれ、強磁性層２３ａおよび２３ｂが形成されている。
【０１２２】
ここで、この第３実施形態の２重接合ＴＭＲ素子２４では、図２に示した第１実施形態のＴＭＲ素子４ａの強磁性層１ａと、ＴＭＲ素子４ｂの強磁性層１ｂとを、図１２に示した１つの強磁性層２１によって共有化している。これにより、第３実施形態では、１つの２重接合ＴＭＲ素子２４によって、第１実施形態の２つのＴＭＲ素子４ａおよび４ｂと同じ機能を有することができる。
【０１２３】
なお、２重接合ＴＭＲ素子２４は、本発明の「強磁性トンネル効果を示す記憶素子」の一例である。また、強磁性層２３ａは、本発明の「第１磁性層」の一例であり、強磁性層２１は、本発明の「第２磁性層」の一例であり、強磁性層２３ｂは、本発明の「第３磁性層」の一例である。また、絶縁障壁層２２ａは、本発明の「第１絶縁障壁層」の一例であり、絶縁障壁層２２ｂは、本発明の「第２絶縁障壁層」の一例である。
【０１２４】
また、第３実施形態では、上記のように、第１実施形態の２つのＴＭＲ素子４ａおよび４ｂを、１つの２重接合ＴＭＲ素子２４に置き換えただけであり、その他の回路構成は、第１実施形態と同様である。したがって、第３実施形態のＭＲＡＭの書き込みおよび読み出し動作についても、上記した第１実施形態と同様である。そのため、その詳細はここでは省略する。
【０１２５】
上記のように、第３実施形態では、強磁性層２１、２３ａおよび２３ｂと、絶縁障壁層２２ａおよび２２ｂとを含む１つの２重接合ＴＭＲ素子２４と、２つのＮＭＯＳトランジスタ５ａおよび５ｂとにより１つのメモリセル８２を構成することによって、２つのＴＭＲ素子４ａおよび４ｂと、２つのＮＭＯＳトランジスタ５ａおよび５ｂとから１つのメモリセル５２を構成する第１実施形態に比べて、メモリセルの面積を小さくすることができる。
【０１２６】
また、第３実施形態では、上記した第１実施形態と同様の読み出し動作を行うので、第１実施形態と同様の効果を得ることができる。すなわち、１つの２重接合ＴＭＲ素子２４に接続されるビット線ＢＬおよび反転ビット線／ＢＬの電位差を、センスアンプ５３（図１２参照）を用いて検出することによって、容易にデータの読み出しを行うことができる。このように、電位差を検出するので、１つのＴＭＲ素子と１つのＮＭＯＳトランジスタとから１つのメモリセルを構成した従来の場合のように、ビット線に流れる微少な電流値を検出する必要がない。その結果、微少な電流値を検出するためにセンスアンプの構成が複雑になるという不都合を防止することができる。
【０１２７】
また、第３実施形態では、上記した第１実施形態と同様、ビット線ＢＬと反転ビット線／ＢＬとの間の電位差をセンスアンプ５３（図１２参照）により検出するように構成することによって、従来のＤＲＡＭに用いるセンスアンプと同様の簡単なセンスアンプ５３を用いて、ＭＲＡＭに記憶されたデータを読み出すことができる。このように、簡単なセンスアンプ５３を用いて、データを読み出すことができるので、従来の複雑な構成のセンスアンプを用いる構成に比べて、高速な読み出しが可能となる。
【０１２８】
また、第３実施形態のＭＲＡＭでは、第１実施形態と同様、センスアンプ５３の構成および全体的な回路構成ならびに動作方法は、従来のＤＲＡＭと類似しているので、ＤＲＡＭの技術をそのまま利用することができる。その結果、ＤＲＡＭからの置き換えが容易となる。また、パルス状の信号を選択されたワード線に入力することによってビット線と反転ビット線との間に発生した電位差をセンスアンプ５３（図１２参照）を用いて読み出すことによって、従来の微少な電流値を読み出す場合と異なり、２重接合ＴＭＲ素子２４の抵抗が高い場合にも、容易にデータを検出することができる。
【０１２９】
図１３は、図１１および図１２に示した第３実施形態のＭＲＡＭの回路構成を実現するための平面レイアウト図であり、図１４は、図１３に示した１００−１００線に沿った断面図である。図１３および図１４を参照して、以下に、第３実施形態によるＭＲＡＭのメモリセル８２の構造について説明する。
【０１３０】
まず、図１３に示した平面レイアウト図には、図面を簡略化するため、ビット線ＢＬおよび反転ビット線／ＢＬと、２重接合ＴＭＲ素子２４を構成する強磁性層２１、２３ａおよび２３ｂと、ビット線コンタクト部９４のみが示されている。
【０１３１】
第３実施形態のＭＲＡＭのメモリセル８２の断面構造としては、図１４に示すように、基板９１の表面上の所定領域に、分離領域９２が形成されている。分離領域９２によって囲まれた素子形成領域には、所定の間隔を隔てて、Ｎ型ソース／ドレイン領域９３が形成されている。隣接するＮ型ソース／ドレイン領域９３間に位置するチャネル領域上には、ワード線ＷＬ１およびＷＬ２を構成するゲート電極が形成されている。
【０１３２】
両端に位置するＮ型ソース／ドレイン領域９３には、導電層９６を介して、２重接合ＴＭＲ素子２４の反転しやすいサイドウォール形状の強磁性層２３ａが接続されている。この場合、導電層９６と強磁性層２３ａとは、コンタクトホール９９を介して、接続されている。なお、導電層９６と強磁性層２３ａとが反応するのを防止するために、導電層９６と強磁性層２３ａとの間に、バリア膜（図示せず）を形成するようにしてもよい。強磁性層２３ａの側面上には、絶縁障壁層２２ａを介して、反転しにくい強磁性層２１が形成されている。強磁性層２１の他方の側面上には、絶縁障壁層２２ｂを介して、反転しやすいサイドウォール形状の強磁性層２３ｂが形成されている。
【０１３３】
ここで、２重接合ＴＭＲ素子２４の強磁性層２３ａおよび２３ｂは、図１３に示すように、中央の強磁性層２１に対して千鳥状に形成されている。
【０１３４】
また、中央のＮ型ソース／ドレイン領域９３の表面上に位置するビット線コンタクト部９４には、導電層９８を介して、ビット線ＢＬが接続されている。また、全面を覆うように、層間絶縁膜９５および９７が形成されている。
【０１３５】
図１５〜図１７は、図１３および図１４に示した２重接合ＴＭＲ素子部分の製造プロセスを説明するための断面図および斜視図である。次に、図１５〜図１７を参照して、２重接合ＴＭＲ素子２４部分の製造プロセスについて説明する。
【０１３６】
まず、図１５に示すように、層間絶縁膜９５上に、所定の形状にパターンニングされた強磁性層２１を形成する。
【０１３７】
強磁性層２１および層間絶縁膜９５を覆うように、絶縁障壁材料としてのアルミナ２２を形成した後、アルミナ２２の導電層９６上に位置する領域に、コンタクトホール９９を形成する。その後、全面に強磁性材料層２３を形成する。そして、全面を異方性エッチングすることによって、図１６に示すような、サイドウォール形状の強磁性層２３ａおよび２３ｂを形成する。この場合、強磁性層２３ａは、コンタクトホール９９内にも形成されているので、強磁性層２３ａと導電層９６とが電気的に接続された状態となる。
【０１３８】
第３実施形態では、上記のように、従来のサイドウォール形成プロセスと同様のプロセスを用いて、容易に、強磁性層２１、２３ａおよび２３ｂからなる２重接合ＴＭＲ素子２４を形成することができる。
【０１３９】
なお、上記第３実施形態の強磁性層２１、２３ａおよび２３ｂの材料としては、たとえば、反転しやすい強磁性層２３ａおよび２３ｂには、Ｃｏ₇₅−Ｆｅ₂₅層と、Ｐｙ層と、Ｔａ層とからなる多層膜を用いるとともに、反転しにくい強磁性層２１には、Ｃｏ₇₅−Ｆｅ₂₅層と、Ｉｒ−Ｍｎ層と、Ｐｙ層と、Ｃｕ層と、Ｐｙ層と、Ｔａ層とからなる多層膜を用いる。この強磁性層の材料については、日本応用磁気学会第１１６回研究会資料「ＭＲＡＭ及び競合技術の現状と将来展望」（２０００年１１月１７日）の５頁に開示されている。
【０１４０】
この後、図１７に示すように、強磁性層２３ａおよび２３ｂを千鳥状にパターンニングする。これにより、図１３および図１４示したような２重接合ＴＭＲ素子２４を容易に形成することができる。
【０１４１】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１４２】
たとえば、上記実施形態では、メモリセルを構成する記憶素子として、ＴＭＲ素子を用いたが、本発明はこれに限らず、強磁性トンネル効果を示す記憶素子であれば、ＴＭＲ素子以外の記憶素子も用いることが可能である。また、強磁性トンネル効果を示す記憶素子以外の磁気抵抗効果を示す記憶素子を用いても、上記実施形態と同様の効果を得ることができる。
【０１４３】
また、上記第２実施形態では、第１実施形態のメモリセル５２を含む構成に、ダミービット線（ダミーＢＬ）およびコンパレータ２０１などを追加した例を示したが、本発明はこれに限らず、第３実施形態のメモリセル８２を含む構成にダミービット線（ダミーＢＬ）およびコンパレータ２０１などを追加しても同様の効果を得ることができる。
【０１４４】
【発明の効果】
以上のように、本発明によれば、強磁性トンネル効果を示す２つの第１および第２記憶素子と、２つの第１および第２トランジスタとにより、メモリセルを構成するとともに、２つの第１および第２記憶素子に接続されるビット線および反転ビット線の電位差を増幅器により検出することによって、従来の強磁性トンネル効果を示す１つの記憶素子と１つのトランジスタとからメモリセルを構成した場合のように、複雑な構成のセンスアンプを用いる必要がないので、高速な読み出しが可能となる。また、センスアンプの構成および回路構成ならびに動作方法は、従来のＤＲＡＭと類似しているので、ＤＲＡＭの技術をそのまま利用することができる。その結果、ＤＲＡＭからの置き換えが容易となる。
【０１４５】
また、第１、第２および第３磁性層を含む強磁性トンネル効果を示す１つの記憶素子と、２つの第１および第２トランジスタとによりメモリセルを構成することによって、上記の効果に加えて、さらに、２つの記憶素子と２つのトランジスタとからメモリセルを構成する場合に比べて、メモリセルの面積を小さくすることができるという効果も得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態によるＭＲＡＭの全体構成を示したブロック図である。
【図２】図１に示した第１実施形態のＭＲＡＭのメモリセル部およびセンスアンプ部の構成を示した回路図である。
【図３】図１および図２に示した第１実施形態のＭＲＡＭの読み出し動作を説明するための動作波形図である。
【図４】図１および図２に示した第１実施形態のＭＲＡＭのメモリセル部の断面構造を示した断面図である。
【図５】本発明の第２実施形態によりＭＲＡＭの全体構成を示したブロック図である。
【図６】図５に示した第２実施形態のＭＲＡＭのメモリセル部およびセンスアンプ部の構成を示した回路図である。
【図７】図５および図６に示したコンパレータの内部構成を示した回路図である。
【図８】第２実施形態による読み出し動作を説明するための動作波形概念図である。
【図９】第２実施形態によるＭＲＡＭの読み出し動作を説明するための動作波形シミュレーション図である。
【図１０】第２実施形態によるＭＲＡＭの読み出し動作を説明するための動作波形シミュレーション図である。
【図１１】本発明の第３実施形態によるＭＲＡＭの全体構成を示したブロック図である。
【図１２】図１１に示した第３実施形態のＭＲＡＭのメモリセル部およびセンスアンプ部の構成を示した回路図である。
【図１３】図１１および図１２に示した第３実施形態のＭＲＡＭのメモリセル部の平面レイアウト図である。
【図１４】図１３に示した第３実施形態のＭＲＡＭの１００−１００線に沿った断面図である。
【図１５】図１４に示したメモリセル部の２重接合ＴＭＲ素子の製造プロセスを説明するための断面図である。
【図１６】図１４に示したメモリセル部の２重接合ＴＭＲ素子の製造プロセスを説明するための断面図である。
【図１７】図１４に示した第３実施形態の２重接合ＴＭＲ素子の製造プロセスを説明するための斜視図である。
【図１８】従来のＭＲＡＭの記憶素子の構成を説明するための概略図である。
【図１９】従来のＭＲＡＭの記憶素子の構成を説明するための概略図である。
【図２０】従来のＭＲＡＭの全体構成を示したブロック図である。
【符号の説明】
１ａ、１ｂ 強磁性層（第２磁性層）
３ａ、３ｂ 強磁性層（第１磁性層）
２ａ、２ｂ 絶縁障壁層
４ａ ＴＭＲ素子（第１記憶素子）
４ｂ ＴＭＲ素子（第２記憶素子）
５ａ ＮＭＯＳトランジスタ（第１トランジスタ）
５ｂ ＮＭＯＳトランジスタ（第２トランジスタ）
６ ＮＭＯＳトランジスタ
７ ＰＭＯＳトランジスタ
８ａ、８ｂ ＮＭＯＳトランジスタ（分離用トランジスタ）
９ ＰＭＯＳトランジスタ
１０ａ、１０ｂ ＮＭＯＳトランジスタ
２１ 強磁性層（第２磁性層）
２２ａ 絶縁障壁層（第１絶縁障壁層）
２３ａ 強磁性層（第１磁性層）
２２ｂ 絶縁障壁層（第２絶縁障壁層）
２３ｂ 強磁性層（第３磁性層）
２４ ２重接合ＴＭＲ素子（記憶素子）
５１ メモリセルアレイ
５２、８２ メモリセル
５３ センスアンプ（増幅器）
５４ ロウデコーダ
６０ カラムデコーダ
６７ プリチャージ回路
２０１ コンパレータ（検知回路）
２１１ ＮＭＯＳトランジスタ（第１トランジスタ）
２１２ ＮＭＯＳトランジスタ（第２トランジスタ）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a magnetic memory device, and more particularly to a magnetic memory device including a storage element exhibiting a ferromagnetic tunnel effect.
[0002]
[Prior art]
Conventionally, an MRAM (Magnetic Random Access Memory), which is a non-volatile memory that records data using magnetism, is known. Regarding this MRAM, NIKKEI ELECTRONICS 1999.11.15 (no.757) pp. 49-56 and the like.
[0003]
18 and 19 are schematic views for explaining the structure of the memory element of the MRAM disclosed in the above-mentioned literature. Referring to FIG. 18, a memory element 110 of a conventional MRAM includes a ferromagnetic layer 101, a ferromagnetic layer 103, and a nonmagnetic layer 102 disposed between the ferromagnetic layers 101 and 103. .
[0004]
The ferromagnetic layer 101 is more difficult to reverse than the ferromagnetic layer 103. Here, ferromagnetism means magnetism in the case where a magnetic atom or a free atom of a metal forms a spontaneous magnetization by aligning magnetic moments in parallel by positive exchange interaction. Is called a ferromagnetic material. The ferromagnetic layers 101 and 103 are made of this ferromagnetic material. Conventionally, as the nonmagnetic layer 102, a GMR (Giant Magnetoresistance) film using a metal is used. In recent years, a TMR (Tunneling Magneto Resistance) film using an insulator as the nonmagnetic layer 102 has been developed. This TMR film has the advantage that the resistance is higher than that of the GMR film. Specifically, the MR ratio (resistance change rate) of the GMR film is on the order of 10%, whereas the MR ratio (resistance change rate) of the TMR film is 20% or more. The memory element 110 made of the TMR film is hereinafter referred to as a TMR element 110.
[0005]
Next, the storage principle of the MRAM using the conventional TMR element 110 will be described with reference to FIGS. First, as shown in FIG. 18, a state in which the magnetizations of the two ferromagnetic layers 101 and 103 are in the same direction (parallel) is associated with data “0”. Further, as shown in FIG. 19, the state in which the magnetizations of the two ferromagnetic layers 101 and 103 are opposite (antiparallel) is associated with data “1”. Here, the TMR element 110 has a resistance (R) when the magnetization directions are parallel.₀) Is small and antiparallel, resistance (R₁) Is large. Using the property that the resistance of the TMR element 110 differs depending on whether the magnetization direction is parallel or antiparallel, it is determined whether it is “0” or “1”.
[0006]
FIG. 20 is a block diagram showing the overall configuration of an MRAM in the case where a memory cell is configured by one conventional TMR element and one transistor. The configuration of the conventional MRAM 150 will be described below with reference to FIG.
[0007]
The memory cell array 151 includes a plurality of memory cells 120 arranged in a matrix (only four memory cells 120 are shown in FIG. 20 for the sake of simplicity). One memory cell 120 is composed of one TMR element 110 and one NMOS transistor 111.
[0008]
In each memory cell 120 arranged in the row (row) direction, the gate of the NMOS transistor 111 is connected to a common read word line RWL.₁~ RWL_nIt is connected to the. In each memory cell 120 arranged in the row (row) direction, a rewrite word line WWL is placed on one ferromagnetic layer of the TMR element 110.₁~ WWL_nIs arranged.
[0009]
In each memory cell 120 arranged in the column direction, one ferromagnetic layer of the TMR element 110 is connected to the common bit line BL.₁~ BL_nIt is connected to the.
[0010]
Each read word line RWL₁~ RWL_nAre connected to the row decoder 152 and each bit line BL₁~ BL_nAre connected to the column decoder 153.
[0011]
A row address and a column address designated from the outside are input to the address pin 154. The row address and column address are transferred from the address pin 154 to the address latch 155. Of the addresses latched by the address latch 155, the row address is transferred to the row decoder 152 via the address buffer 156, and the column address is transferred to the column decoder 153 via the address buffer 156.
[0012]
The row decoder 152 is connected to each read word line RWL.₁~ RWL_nAmong them, the read word line RWL corresponding to the row address latched by the address latch 155 is selected and each rewrite word line WWL is selected.₁~ WWL_nAmong them, the rewrite word line WWL corresponding to the row address latched by the address latch 155 is selected. In addition, the row decoder 152 generates a read word line RWL based on a signal from the voltage control circuit 157.₁~ RWL_nPotential and each rewrite word line WWL₁~ WWL_nTo control the potential.
[0013]
The column decoder 153 is connected to each bit line BL₁~ BL_nAmong them, the bit line corresponding to the column address latched by the address latch 155 is selected, and each bit line BL is selected based on the signal from the voltage control circuit 158.₁~ BL_nTo control the potential.
[0014]
Data designated from the outside is input to the data pin 159. The data is transferred from the data pin 159 to the column decoder 153 via the input buffer 160. The column decoder 153 uses each bit line BL₁~ BL_nIs controlled in accordance with the data.
[0015]
Data read from any memory cell 120 is stored in each bit line BL.₁~ BL_nTo the sense amplifier group 161 via the column decoder 153. The sense amplifier group 161 is a current sense amplifier. Data discriminated by the sense amplifier group 161 is output from the output buffer 162 to the outside via the data pin 159.
[0016]
The operation of each circuit (152 to 162) described above is controlled by the control core circuit 163.
[0017]
Next, a write (rewrite) operation and a read operation of the conventional MRAM 150 configured as described above will be described.
[0018]
(Write operation)
In this write operation, orthogonal currents are passed through the selected rewrite word line WWL and bit line BL. Thereby, only the TMR element 110 at the intersection of the bit line BL and the rewrite word line WWL can be rewritten. Specifically, each current flowing through the rewrite word line WWL and the bit line BL generates a magnetic field, and the sum of the two magnetic fields (synthetic magnetic field) acts on the TMR element 110. The direction of magnetization of the TMR element 110 is reversed by this combined magnetic field, and changes from “1” to “0”, for example.
[0019]
There are two types of TMR elements 110 other than the intersections, one in which no current flows and the other in which a current flows only in one direction. In the TMR element 110 in which no current flows, no magnetic field is generated, so the direction of magnetization does not change. In the TMR element 110 that flows only in one direction, a magnetic field is generated, but its magnitude is insufficient for reversal of magnetization. For this reason, in the TMR element 110 in which only current in one direction flows, the magnetization direction does not change.
[0020]
As described above, the TMR element located at the intersection of the selected bit line BL and the rewrite word line WWL by passing a current through the bit line BL corresponding to the selected address and the rewrite word line WWL. The magnetization direction of 110 can be written in the direction shown in FIG. As a result, data “0” or “1” can be written.
[0021]
(Read operation)
When reading the written data as described above, a voltage is applied to the read word line RWL to make the NMOS transistor 111 conductive. In this state, it is determined whether the current value flowing through the bit line BL is larger or smaller than the reference current value, thereby determining “1” or “0”.
[0022]
In this case, in the case of the data “0” shown in FIG. 18, the magnetization direction is parallel, so the resistance value (R₀) Is small. For this reason, the current value flowing through the bit line BL is larger than the reference current value. On the other hand, in the case of the data “1” shown in FIG. 19, since the magnetization direction is antiparallel, the resistance value (R₁) Is larger than that shown in FIG. For this reason, the current value flowing through the bit line BL is smaller than the reference current value.
[0023]
[Problems to be solved by the invention]
In the conventional MRAM 150 described above, when reading data, it is necessary to detect the current value by setting the potential of the bit line to a very small potential (0.4 V or less). This is because the TMR element 110 has a characteristic that a resistance change cannot be confirmed unless the potential difference applied to both ends of the TMR element 110 is small. For this reason, it is necessary to make the potential difference applied to both ends of the TMR element 110 very small (0.4 V or less), and as a result, the flowing current value becomes very small. Conventionally, in order to detect such a small current value, there is a disadvantage that the configuration of the sense amplifier (amplifier) becomes complicated. In addition, there is a problem that the reading speed becomes slow when trying to detect a minute current value.
[0024]
The present invention has been made to solve the above problems,
One object of the present invention is to provide a magnetic memory device in which the configuration of a sense amplifier (amplifier) is not complicated.
[0025]
Another object of the present invention is to provide a magnetic memory device capable of improving the reading speed as compared with the case where data is discriminated by detecting a minute current value.
[0026]
Still another object of the present invention is to facilitate replacement of a DRAM in the above magnetic memory device.
[0027]
[Means for Solving the Problems]
  The magnetic memory device according to claim 1 comprises:A first magnetic layer; and a second magnetic layer disposed opposite to the first magnetic layer with an insulating barrier layer interposed therebetween and less likely to reverse than the first magnetic layer.A memory cell comprising a first memory element and a second memory element exhibiting a ferromagnetic tunnel effect, and first and second transistors connected to the first and second memory elements, respectively; A word line connected to the control terminal, a bit line connected to the first memory element via the first transistor, and a bit line and bit line pair connected to the second memory element via the second transistor And an inverting bit line that connects to the bit line and the inverting bit line,The second magnetic layer of the first memory element and the second magnetic layer of the second memory element are connected to each other, and the second magnetic layer of the first memory element and the second magnetic layer An auxiliary word line for reducing the potential of the second memory element to the second magnetic layer to the ground potential;It has. AndAfter setting the bit line, the inverted bit line, and the auxiliary word line to a predetermined potential, the potential of the auxiliary word line is lowered in accordance with the rise timing of the signal to the word line, so that the second magnetic property of the first memory element is reduced. The potential of the layer and the second magnetic layer of the second memory element is lowered to the ground potential, and at that time, the bit line and the inverted bit line are caused by the difference in resistance value between the first memory element and the second memory element. A potential difference generated transiently is read out using an amplifier.
[0028]
According to the first aspect of the present invention, as described above, a memory cell is constituted by the two first and second memory elements exhibiting the ferromagnetic tunnel effect and the two first and second transistors, and the two first and second memory elements are formed. Data can be easily read by detecting the potential difference between the bit line connected to the memory element and the inverted bit line with an amplifier. This eliminates the need to detect a minute current value flowing through the bit line as in the case where a memory cell is constituted by one memory element and one transistor exhibiting a conventional ferromagnetic tunnel effect. As a result, the configuration of the amplifier is not complicated. In addition, unlike a conventional case where a minute current value flowing in a bit line is read out by reading out a potential difference generated between the bit line and the inverted bit line using an amplifier by inputting a signal to the word line, the memory element Even when the resistance is high, detection can be easily performed.
[0029]
According to the first aspect of the present invention, as described above, the potential difference between the bit line and the inverted bit line is detected by the amplifier, so that it is as simple as the amplifier (sense amplifier) used in the conventional DRAM. The amplifier can be used to read data stored in the magnetic memory device. As a result, it is not necessary to use a sense amplifier having a complicated configuration as in the case where a memory cell is composed of one memory element and one transistor exhibiting the conventional ferromagnetic tunnel effect, and high-speed reading is possible. Become. Further, since the configuration and circuit configuration of the sense amplifier and the operation method are similar to those of the conventional DRAM, the DRAM technology can be used as it is. As a result, replacement from DRAM is easy.
[0031]
  Claim1Then, ComplementThe auxiliary word line can easily lower the potential of the second magnetic layer of the first memory element and the second magnetic layer of the second memory element in the direction of the ground potential. As a result, when the potential between the second magnetic layer of the first memory element and the second magnetic layer of the second memory element is lowered to the ground potential, it is caused by the difference in resistance between the first memory element and the second memory element. Thus, a potential difference can be generated between the bit line and the inverted bit line. The stored data can be easily detected by detecting the potential difference with an amplifier.
[0032]
  Claim2The magnetic memory device in claim1'sIn the configuration, the signal fall timing to the word line is performed before the potential of the second magnetic layer of the first memory element and the potential of the second magnetic layer of the second memory element become the ground potential. Claim2Thus, with this configuration, it is possible to prevent the potential difference between the bit line and the inverted bit line from disappearing. That is, the potential difference between the bit line and the inverted bit line occurs only in the transient state. Therefore, when the potential of the second magnetic layer of the first and second memory elements becomes the ground potential, the bit line and the inverted bit line connected to the first magnetic layer also become the ground potential. As a result, the potential difference between the bit line and the inverted bit line disappears. Claim2Then, by lowering the signal to the word line before the potential of the second magnetic layer of the first and second memory elements becomes the ground potential, the potential difference is reduced before the potential difference between the bit line and the inverted bit line disappears. It can be detected by an amplifier.
[0033]
  Claim3The magnetic memory device according to claim 1.Or 2In the configuration, an amplifier and a separation transistor for separating the bit line and the inverted bit line are further provided in accordance with the fall timing of the signal to the word line. Claim3With this configuration, the amplifier is separated from the bit line and the inverted bit line by the isolation transistor before the potential of the second magnetic layer of the first and second storage elements becomes the ground potential. Thus, the potential difference between the bit line and the inverted bit line can be read out by the amplifier.
[0034]
  Claim4In the magnetic memory device according to claim 1,3In any of the configurations, the first storage element and the second storage element store data opposite to each other. Claim4With this configuration, data can be easily read using the resistance difference between the first memory element and the second memory element.
[0035]
  Claim5In the magnetic memory device in claim1'sThe configuration further includes a dummy bit line connected to the first memory element via the first transistor, and a detection circuit for detecting the falling timing of the dummy bit line. Claim5With this configuration, the falling timing of the bit line can be detected using the dummy bit line and the detection circuit. Thus, if the potential difference between the bit line and the inverted bit line is detected by the amplifier at the detected timing, the stored data can be easily read out.
[0036]
  Claim6In the magnetic memory device in claim5The configuration further comprises an amplifier and a separation transistor for separating the bit line and the inverted bit line according to the falling timing of the dummy bit line detected by the detection circuit, and the amplifier is detected by the detection circuit. The dummy bit line is activated according to the fall timing. Claim6Thus, with this configuration, the potential difference between the bit line and the inverted bit line can be easily detected by the amplifier.
[0037]
  Claim7In the magnetic memory device in claim5Or6In the configuration, the detection circuit includes a first transistor to which the input voltage is applied to the gate and a second transistor to which the reference voltage is applied to the gate, and a current flowing through the first transistor is determined from a current flowing through the second transistor. Also, when the input voltage is equal to the reference voltage, the L level is output. Claim7Thus, with this configuration, it is possible to effectively prevent the output from becoming unstable when the input voltage is the same as the reference voltage.
[0038]
  Claim8The magnetic memory device in FIG. 1 includes a first magnetic layer, a second magnetic layer having one surface opposed to the surface of the first magnetic layer via a first insulating barrier layer, and the other surface of the second magnetic layer. Includes a third magnetic layer disposed opposite to the second insulating barrier layer.Thus, the second magnetic layer is more difficult to reverse than the first magnetic layer and the third magnetic layer.A memory cell comprising one storage element exhibiting a ferromagnetic tunnel effect, first and second transistors connected to the first magnetic layer and the third magnetic layer of the storage element, respectively, and control of the first and second transistors A word line connected to the terminal, a bit line connected to the first magnetic layer via a first transistor, and a bit line and bit line pair connected to the third magnetic layer via a second transistor And an inverting bit line that connects to the bit line and the inverting bit line,,
An auxiliary word line for lowering the potential of the second magnetic layer of the storage element to the ground potential in accordance with the rise timing of the signal to the word line;It has. AndAfter setting the bit line, the inverted bit line, and the auxiliary word line to a predetermined potential, the potential of the auxiliary word line is lowered to the ground potential in accordance with the rising timing of the signal to the word line, so that The potential of the magnetic layer is lowered to the ground potential, and at that time, transiently occurs between the bit line and the inverted bit line due to the difference in resistance between the first magnetic layer and the third magnetic layer of the memory element. The potential difference is read out using an amplifier.
[0039]
  Claim8Then, as described above, a memory cell is composed of one memory element that exhibits the ferromagnetic tunnel effect including the first, second, and third magnetic layers, and two first and second transistors, and the first The data can be easily read by detecting the potential difference between the bit line connected to the third magnetic layer and the inverted bit line by the amplifier. This eliminates the need to detect a minute current value flowing through the bit line as in the case where a memory cell is constituted by one memory element and one transistor exhibiting a conventional ferromagnetic tunnel effect. As a result, the configuration of the amplifier is not complicated. In addition, unlike a conventional case where a minute current value flowing in a bit line is read out by reading out a potential difference generated between the bit line and the inverted bit line using an amplifier by inputting a signal to the word line, the memory element Even when the resistance is high, detection can be easily performed.
[0040]
  Claims8Then, by forming a memory cell by one memory element that exhibits the ferromagnetic tunnel effect including the first, second, and third magnetic layers and two first and second transistors, two memory elements and 2 The area of the memory cell can be reduced as compared with the case where the memory cell is constituted by one transistor.
[0041]
  Claims8Then, as described above, by using a simple amplifier similar to the amplifier (sense amplifier) used in the conventional DRAM by configuring the amplifier to detect the potential difference between the bit line and the inverted bit line, Data stored in the magnetic memory device can be read. As a result, it is not necessary to use a sense amplifier having a complicated configuration as in the case where a memory cell is composed of one memory element and one transistor exhibiting the conventional ferromagnetic tunnel effect, and high-speed reading is possible. Become. Further, since the configuration and circuit configuration of the sense amplifier and the operation method are similar to those of the conventional DRAM, the DRAM technology can be used as it is. As a result, replacement from DRAM is easy.According to the eighth aspect of the present invention, the potential of the second magnetic layer of the memory element can be easily lowered in the direction of the ground potential by the auxiliary word line. Thereby, when the potential of the second magnetic layer of the memory element is lowered to the ground potential, a potential difference can be generated between the bit line and the inverted bit line due to the difference in resistance value of the memory element. The stored data can be easily detected by detecting the potential difference with an amplifier.
[0042]
  Claim9In the magnetic memory device in claim8In the configuration, the first magnetic layer includes a sidewall-shaped first magnetic layer formed on one side surface of the second magnetic layer via the first insulating barrier layer, and the third magnetic layer includes the second magnetic layer. A sidewall-shaped third magnetic layer is formed on the other side surface of the layer via a second insulating barrier layer. Claim9Thus, with this configuration, it is possible to easily form one memory element including the first magnetic layer, the second magnetic layer, and the third magnetic layer.
[0046]
  Claim10In the magnetic memory device in claim8 or 9In this configuration, the timing of the signal fall to the word line is performed before the potential of the second magnetic layer of the memory element becomes the ground potential. Claim10Thus, with this configuration, it is possible to prevent the potential difference between the bit line and the inverted bit line from disappearing. That is, the potential difference between the bit line and the inverted bit line occurs only in the transient state. Therefore, when the potential of the second magnetic layer of the memory element becomes the ground potential, the bit line and the inverted bit line connected to the first magnetic layer and the third magnetic layer also become the ground potential. As a result, the potential difference between the bit line and the inverted bit line disappears. Claim10Then, the potential difference between the bit line and the inverted bit line is detected by an amplifier by dropping the signal to the word line before the potential of the second magnetic layer of the storage element becomes the ground potential. Can do.
[0047]
  Claim11In the magnetic memory device in claim8~10In any of the configurations, an amplifier and an isolation transistor for isolating the bit line and the inverted bit line are further provided in accordance with the fall timing of the signal to the word line. Claim11With this configuration, before the potential of the second magnetic layer of the storage element becomes the ground potential, the amplifier is separated from the bit line and the inverted bit line by the isolation transistor, thereby the bit line. And the potential difference between the inverted bit line can be read out by an amplifier.
[0048]
  Claim12In the magnetic memory device in claim8~11In any of the configurations, data opposite to each other is stored in the first magnetic layer and the third magnetic layer. Claim12With this configuration, data can be easily read using the resistance difference between the resistance of the first magnetic layer and the second magnetic layer and the resistance of the third magnetic layer and the second magnetic layer. Can do.
[0051]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments embodying the present invention will be described below with reference to the drawings.
[0052]
(First embodiment)
FIG. 1 is a block diagram showing the overall configuration of the MRAM according to the first embodiment of the present invention. FIG. 2 is a circuit diagram showing a memory cell portion and a sense amplifier portion of the MRAM according to the first embodiment shown in FIG. FIG. 3 is an operation waveform diagram for explaining the read operation of the MRAM shown in FIGS.
[0053]
First, the overall configuration of the MRAM according to the first embodiment will be described with reference to FIGS. 1 and 2. The MRAM of the first embodiment has the same configuration as that of a conventional DRAM except for the memory cell array. This will be specifically described below. The MRAM according to the first embodiment is configured around a matrix memory cell array 51. The memory cell array 51 includes memory cells 52 arranged in the row direction and the column direction. The memory cell 52 stores 1-bit data which is the minimum unit of storage.
[0054]
In the MRAM of the first embodiment, one memory cell 52 includes two TMR elements 4a and 4b and two NMOS transistors 5a and 5b. As shown in FIG. 2, the TMR element 4a includes a ferromagnetic layer 3a, an insulating barrier layer 2a, and a ferromagnetic layer 1a that is more difficult to reverse than the ferromagnetic layer 3a. The TMR element 4b includes a ferromagnetic layer 3b, an insulating barrier layer 2b, and a ferromagnetic layer 1b that is more difficult to reverse than the ferromagnetic layer 3b. A word line WL is connected to the gates of the two NMOS transistors 5a and 5b.
[0055]
The TMR element 4a is an example of the “first memory element exhibiting a ferromagnetic tunnel effect” according to the present invention, and the TMR element 4b is an example of the “second memory element exhibiting a ferromagnetic tunnel effect” according to the present invention. is there. The ferromagnetic layers 3a and 3b are examples of the “first magnetic layer” in the present invention, and the ferromagnetic layers 1a and 1b are examples of the “second magnetic layer” in the present invention. The NMOS transistors 5a and 5b are examples of the “first transistor” and the “second transistor” in the present invention, respectively. The gates of the two NMOS transistors 5a and 5b are an example of the “control terminal” in the present invention.
[0056]
In the memory cell array 51, each memory cell 52 arranged in the row direction (vertical direction in FIG. 1) is connected to the word line WL and the auxiliary word line SWL. The memory cells 52 arranged in the column direction (horizontal direction in FIG. 1) are connected to the bit line BL and the inverted bit line / BL. The inverted bit line / BL constitutes one set of bit line pairs with the bit line BL in a corresponding relationship.
[0057]
Further, each bit line pair BL, / BL is connected to each sense amplifier (SA) 53 of a cross couple latch type. In each bit line pair BL, / BL, the signal levels of the bit line BL and the inverted bit line / BL change complementarily. Also, an NMOS transistor for separating each bit line pair BL, / BL and each sense amplifier (SA) 53 between each bit line pair BL, / BL and each sense amplifier (SA) 53. 8a and 8b are provided. A signal line Φ3 is connected to the gates of the NMOS transistors 8a and 8b. The NMOS transistors 8a and 8b are examples of the “separation transistor” in the present invention. The sense amplifier 53 is an example of the “amplifier” in the present invention.
[0058]
Each word line WL is connected to the row decoder 54. When a row address RA is designated from the outside, the row address RA is given from the row address buffer 55 to the row decoder 54. Thereby, the row decoder 54 selects the word line WL corresponding to the row address RA.
[0059]
Each word line WL is connected to one end of an auxiliary word line SWL via an inverter circuit including an NMOS transistor 6 and a PMOS transistor 7. Vcc is connected to the other end of the auxiliary word line SWL via a PMOS transistor 9. A signal line Φ 4 is connected to the gate of the PMOS transistor 9.
[0060]
The word line WL is connected to one input terminal of the AND circuit 11 and also connected to the output terminal of the AND circuit 11. The other input terminal of the AND circuit 11 is connected to a signal line Φ6 that is always 0 (L level) during writing.
[0061]
Also, NMOS transistors 10a and 10b are connected to the bit line BL and the inverted bit line / BL, respectively. A signal line Φ5 is connected to the gates of the NMOS transistors 10a and 10b. One ends of the NMOS transistors 10a and 10b are connected to each other. A precharge circuit 67 is connected to the NMOS transistors 10a and 10b connected to each other.
[0062]
Each sense amplifier 53 is connected to an input / output line I / O and an inverted input / output line / I / O through each transfer gate 56. The input / output line I / O and the inverted input / output line / I / O constitute an input / output line pair I / O, / I / O. The input / output line pair I / O, / I / O is connected to the read amplifier 57. The read amplifier 57 is connected to a data output circuit 58 via a data bus DB and an inverted data bus / DB. The data bus DB and the inverted data bus / DB constitute a data bus line pair DB, / DB. A precharge circuit 59 is connected to the input / output line pair I / O, / I / O.
[0063]
The levels of the input / output line I / O and the inverted input / output line / I / O change complementarily. Further, the levels of the data bus DB and the inverted data bus / DB change complementarily. Data is output from the output circuit 58 to the outside.
[0064]
Each transfer gate 56 is connected to a column decoder 60 via a column selection line CSL. Each transfer gate 56 includes a pair of NMOS transistors connected between the input / output line pair I / O, / I / O and the sense amplifier 53. The gates of the pair of NMOS transistors are connected to the column decoder 60 via one column selection line CSL. Therefore, when the column selection line CSL becomes H level, the pair of NMOS transistors is turned on, and the transfer gate 56 is turned on.
[0065]
When a column address CA is designated from the outside, the column address CA is supplied from the column address buffer 61 to a column decoder 60 and an address transition detection circuit (ATD: Address Transition Detector) 62.
[0066]
The ATD 62 detects a change in the column address CA, detects that the column address CA is designated from the outside, and generates a one-pulse pulse signal ATD1. That is, every time the column address CA changes, the pulse signal ATD1 is generated. The pulse signal ATD1 is output to the column decoder control circuit 63, the precharge control circuit 64, and the read amplifier control circuit 65.
[0067]
The precharge control circuit 64 generates a 1-pulse precharge circuit activation signal PC that is set to the H level for a preset time based on the fall of the pulse signal ATD1 from the H level to the L level. The activation signal PC is output to the precharge circuit 59.
[0068]
When activated, precharge circuit 59 sets input / output line pair I / O and / I / O to the same potential, and at the same time, precharge circuit 59 is set to a predetermined potential (for example, 1/2 Vcc: Vcc is a drive voltage of MRAM). It is designed to charge.
[0069]
When the activation signal PC is input, the precharge circuit 59 is deactivated (activated standby state) and stops precharging the input / output line pair I / O and / I / O. The column decoder control circuit 63 generates a one-column column decoder activation signal YS that is at a preset time H level based on the fall of the pulse signal ATD1 from the H level to the L level. The activation signal YS is output to the column decoder 60.
[0070]
The column decoder 60 is activated when the activation signal YS is input, and selects a column (one bit line pair BL, / BL) of the memory cell array 51 corresponding to the column address CA designated from the outside. That is, the column decoder 60 is activated when the activation signal YS is input. When activated, the column decoder 60 selects the column selection line CSL corresponding to the column address CA designated from the outside, and sets the column selection line CSL to the H level. As a result, the transfer gate 56 connected to the column selection line CSL is turned on. Therefore, the column of the memory cell array 51 corresponding to the column address CA designated from the outside is selected via the sense amplifier 53 corresponding to the transfer gate 56.
[0071]
The read amplifier control circuit 65 generates a one-pulse read amplifier activation signal READ obtained by delaying the pulse signal ATD1 for a predetermined time based on the fall of the pulse signal ATD1 from the H level to the L level. The timing and pulse width of the activation signal READ are set in advance. The activation signal READ is output to the read amplifier 57.
[0072]
The delay time of the activation signal READ is a time until the potential difference between the input / output pair lines I / O and / I / O becomes a potential difference sufficient for reading data. That is, based on the data read from the memory cell 52, the potential changes from a potential at which the input / output line pair I / O, / I / O is precharged to a potential difference sufficient to prevent the read amplifier 57 from erroneously reading. The time to wait for is set.
[0073]
That is, each of the control circuits 63 to 65 includes a delay circuit and a pulse generator that generate the activation signals YS, PC, and READ at an appropriate timing and pulse width in response to the fall of the pulse signal ATD1 from the H level to the L level. Each circuit is provided.
[0074]
Further, a read detection circuit 66 that detects a potential difference between the data bus line pair DB, / DB and generates a read detection signal READ based on the detection result is provided. Thereby, when the potential of the data bus line pair DB, / DB becomes equal to or greater than a predetermined potential difference, the data read from the memory cell 52 is determined and output to the outside. Therefore, the data output (read operation) can be detected by detecting the potential difference between the data bus line pair DB, / DB. The read detection circuit 66 detects a read operation based on the potential difference between the data bus line pair DB, / DB, and generates an H level read detection signal READ based on the detection result. This detection signal READ is output to the column decoder control circuit, precharge control circuit 64 and read amplifier 65.
[0075]
FIG. 4 is a cross-sectional structure diagram showing the memory cell portion of the first embodiment shown in FIGS. A cross-sectional structure of the memory cell 52 of the first embodiment will be described below with reference to FIG. In the memory cell 52 of the first embodiment, an isolation region 72 is formed in a predetermined region on the surface of the substrate 71. In the element formation region surrounded by the isolation region 72, N-type source / drain regions 73 are formed at a predetermined interval. On the channel region located between adjacent N-type source / drain regions 73, gate electrodes constituting word lines WL1 and WL2 are formed. This gate electrode and a pair of N-type source / drain regions constitute an NMOS transistor 5a.
[0076]
Further, the ferromagnetic layer 3a of the TMR element 4a is connected to the N-type source / drain regions 73 located at both ends via conductive layers 74 and 75. The ferromagnetic layer 3a is easily inverted and changes its direction according to data as shown in FIG. On the other surface of the ferromagnetic layer 3a, a ferromagnetic layer 1a that is more difficult to reverse than the ferromagnetic layer 3a is formed via an insulating barrier layer 2a. The ferromagnetic layer 1a is fixed in one direction without being inverted according to data. Auxiliary word lines SWL1 and SWL2 are connected to the ferromagnetic layer 1a via a conductive layer 77. A bit line BL is connected to the central N-type source / drain region 73 through a conductive layer 76. An interlayer insulating film 78 is formed between the bit line BL and the substrate 71.
[0077]
If the memory cell having the cross-sectional structure as described above is used, the MRAM memory cell 52 of the first embodiment having the circuit configuration shown in FIGS. 1 and 2 can be easily realized.
[0078]
Next, write and read operations of the MRAM configured as described above will be described.
[0079]
(Write operation)
In this write operation, a case where data is written to the memory cell 52 connected to the word line WL1 will be described. In the MRAM of the first embodiment, when data is written, first, the signal line Φ6 is set to L level. As a result, an L level signal is input to the other input terminal of the AND circuit 11. In this case, since the word line WL1 input to one input terminal of the AND circuit 11 is the word line selected by the row decoder 54, it is at the H level. Therefore, the portion of the selected word line WL1 output from the AND circuit 11 is at L level. Thus, by setting the signal line Φ6 to the L level, the word line WL1 connected to the output of the AND circuit 11 is forcibly set to the L level.
[0080]
Thereby, NMOS transistors 5a and 5b connected to word line WL1 connected to the output terminal of AND circuit 11 are turned off. Then, the PMOS transistor 9 is turned on by lowering the signal line Φ4 to the L level. In this case, since the word line WL1 connected to SWL1 via the inverter is in the H level, the NMOS transistor 6 constituting the inverter is turned on. As a result, the lower portion of SWL1 becomes the ground potential. In the upper part of SWL1, since the PMOS transistor 9 is turned on by the fall of Φ4 and becomes the Vcc potential, a current flows through SWL1 from the top to the bottom.
[0081]
Further, the selected bit line BL and the inverted bit line / BL are set to the H level and the L level, respectively, using the input / output line pair I / O, / I / O. Furthermore, the NMOS transistors 10a and 10b are turned on by raising the signal line Φ5 to the H level. As a result, the bit line BL and the corresponding inverted bit line / BL are short-circuited, and current flows from the H level bit line BL to the L level inverted bit line / BL. That is, a current in the left direction flows through the bit line BL, and a current in the right direction flows through the inverted bit line / BL.
[0082]
When the current flowing through the bit line BL and the inverted bit line / BL is in the opposite direction, an L level signal is applied to the bit line BL and an H level signal is applied to the inverted bit line / BL. give.
[0083]
As described above, in the selected memory cell, a current in the downward direction is supplied to the auxiliary word line SWL1, and currents in the opposite directions are supplied to the bit line pair BL, / BL. Reverse data (for example, “1”, “0”) can be easily written in the ferromagnetic layer 3a of the cell TMR element 4a and the ferromagnetic layer 3b of the TMR element 4b.
[0084]
Note that when data opposite to the above (for example, “0”, “1”) is written in the ferromagnetic layer 3a of the TMR element 4a and the ferromagnetic layer 3b of the TMR element 4b, BL and / The direction of the current flowing to BL may be reversed.
[0085]
Further, since no current flows through the auxiliary word line SWL in the unselected memory cell, data is not rewritten.
[0086]
(Read operation)
As described above, in the data write operation, the ferromagnetic layer 3a of the TMR element 4a connected to the bit line BL and the ferromagnetic layer 3b of the TMR element 4b connected to the inverted bit line / BL are In each case, data that is a reverse magnetic field is written. Hereinafter, a read operation when the memory cell 52 connected to the word line WL1 is selected will be described with reference to FIG.
[0087]
First, before the word line WL1 rises, the word line WL1 is in an L level state. In this case, since the PMOS transistor 7 of the inverter circuit connected to the word line WL1 is turned on, the potential of the auxiliary word line SWL1 becomes Vcc. As a result, the potential at the node a also becomes Vcc. Since TMR elements 4a and 4b are conductors, the potentials of TMR elements 4a and 4b are also Vcc. In this state, Φ5 is raised to H level, and the precharge circuit 67 precharges the bit line BL and the inverted bit line / BL to Vcc. When the word line WL1 rises, the word line WL1 is set to the H level by the row decoder 54, so that the NMOS transistors 5a and 5b connected to the word line WL1 are turned on. As a result, bit line BL and inverted bit line / BL are electrically connected to TMR elements 4a and 4b. In this state, the potentials of bit line BL, inverted bit line / BL and node a are Vcc.
[0088]
Further, when the word line WL1 rises to the H level, Φ5 becomes the L level, the precharge circuit 67 is turned off, and the NMOS transistor 6 of the inverter circuit connected to the word line WL1 is turned on, so that the auxiliary word line The potential of SWL1 is gradually lowered toward the GND potential. As a result, the potential of the node a is gradually lowered to the GND potential. As a result, the potentials of the bit line BL and the inverted bit line / BL are also gradually lowered to the GND potential. Here, in the TMR element 4a connected to the bit line BL side, the direction of the magnetic field is reversed between the upper and lower ferromagnetic layers 3a and 1a, and therefore the TMR element 4b connected to the inverted bit line / BL. The resistance is slightly higher than
[0089]
Note that at the timing when the potential of the bit line BL and the inverted bit line / BL starts to be lowered toward the GND potential, the bit line BL and the inverted bit line / BL and the node a have a slight potential difference, and therefore the MR ratio. The (resistance change rate) becomes the largest state.
[0090]
As the potential of the node a decreases, the potentials of the bit line BL and the inverted bit line / BL also decrease. In this case, since the TMR element 4a on the bit line BL side has a slightly high resistance, the way of decreasing the potential is slower than that of the inverted bit line / BL. As a result, a potential difference is generated between the bit line BL and the inverted bit line / BL. At the timing when this potential difference occurs, the word line falls from the H level to the L level as shown in FIG.
[0091]
The falling timing of the word line WL1 is performed before the potential of the node a becomes the GND potential. This is due to the following reason. That is, the potential difference between the bit line BL and the inverted bit line / BL occurs only in the transient state. Therefore, when the potentials of the ferromagnetic layers 1a and 1b (the potential of the node a) of the TMR elements 4a and 4b become the GND potential, the bit line BL and the inverted bit line / BL connected to the ferromagnetic layers 3a and 3b are also GND. Become potential. In this case, the potential difference between the bit line BL and the inverted bit line / BL disappears, so that the potential difference cannot be detected.
[0092]
At the transient timing, a potential difference is generated between the bit line BL and the inverted bit line / BL. However, since the TMR elements 4a and 4b are conductors, the bit line BL and the inverted bit line / BL are finally at the same potential. become. For this reason, the signal line Φ3 is lowered according to the fall timing of the word line WL1. Thereby, NMOS transistors (separation transistors) 8a and 8b are turned off, so that bit line BL and inverted bit line / BL are separated from sense amplifier 53. Thereafter, the sense amplifier 53 is activated by raising Φ1 and Φ2 of the sense amplifier 52. As a result, the potential difference between the bit line BL on the sense amplifier 53 side and the inverted bit line / BL on the sense amplifier 53 side is amplified and divided into Vcc and GND, respectively. In this way, a data read operation is performed.
[0093]
Note that Φ5 is raised at the fall timing of the signal line Φ3, and the precharge circuit 67 is turned on to precharge the bit line BL and the inverted bit line / BL to Vcc.
[0094]
In the first embodiment, as described above, the two TMR elements 4a and 4b and the two NMOS transistors 5a and 5b constitute one memory cell 52 and are connected to the two TMR elements 4a and 4b. By detecting the potential difference between the bit line BL and the inverted bit line / BL using the sense amplifier 53, data can be easily read. As described above, since the potential difference is detected, it is not necessary to detect a minute current value flowing through the bit line as in the case where one memory cell is constituted by one conventional TMR element and one NMOS transistor. As a result, it is possible to prevent the inconvenience that the configuration of the sense amplifier becomes complicated in order to detect a minute current value.
[0095]
Further, in the first embodiment, as described above, the potential difference between the bit line BL and the inverted bit line / BL is detected by the sense amplifier 53, so that it is the same as the sense amplifier used in the conventional DRAM. The simple sense amplifier 53 can be used to read data stored in the MRAM. In this way, data can be read out using a simple sense amplifier 53, so that high-speed reading is possible as compared with a conventional configuration using a sense amplifier having a complicated configuration.
[0096]
In the MRAM according to the first embodiment, the configuration of the sense amplifier 53 and the overall circuit configuration and operation method are similar to those of the conventional DRAM, so that the DRAM technology can be used as it is. As a result, replacement from DRAM becomes easy.
[0097]
(Second Embodiment)
FIG. 5 is a block diagram showing the overall configuration of the MRAM according to the second embodiment of the present invention. FIG. 6 is a circuit diagram showing a memory cell portion and a sense amplifier portion of the MRAM according to the second embodiment shown in FIG. FIG. 7 is a circuit diagram showing an internal configuration of the comparator unit of the MRAM according to the second embodiment shown in FIGS. 5 and 6.
[0098]
Referring to FIGS. 5 and 6, the MRAM according to the second embodiment is different from the MRAM according to the first embodiment shown in FIGS. 1 and 2 in that a dummy bit line (dummy BL) is provided and The comparator 201 for detecting the potential of the dummy bit line is provided. The comparator 201 is an example of the “detection circuit” in the present invention. Details will be described below.
[0099]
In the second embodiment, as shown in FIGS. 5 and 6, a dummy bit line (dummy BL) having the same configuration as the bit line BL is provided. That is, the TMR element 4a is connected to the dummy bit line via the transistor 5a. All the TMR elements 4a connected to the dummy bit line are set so that the magnetization directions of the ferromagnetic layers 1a and 3a are the same (parallel). The dummy bit line is connected to one input terminal of the comparator 201. Vcc (reference voltage) is connected to the other input terminal of the comparator 201. An inverter 202 is connected to the output of the comparator 201, and an inverter 203 is connected to the output of the inverter 202. The output of the inverter 202 is used as the signal Φ1, and the output of the inverter 203 is used as the signal Φ2. The signals Φ1 and Φ2 are used as activation signals for the sense amplifier 53.
[0100]
As shown in FIG. 7, the comparator 201 has a pair of PMOS transistors 213 and 214, an NMOS transistor 211 to which an input voltage (dummy bit line voltage) Vin is applied to its gate, and Vcc to its gate. And an NMOS transistor 212. The NMOS transistor 211 is an example of the “first transistor” in the present invention, and the NMOS transistor 212 is an example of the “second transistor” in the present invention. A constant current source 215 is connected to one terminals of the NMOS transistors 211 and 212. Further, Vcc is connected to one terminals of the PMOS transistors 213 and 214. An output voltage Vout is output from a connection point between the other terminal of the PMOS transistor 213 and the other terminal of the NMOS transistor 211.
[0101]
Here, the comparator 201 of the second embodiment shown in FIG. 7 is configured such that the amount of current flowing through the NMOS transistor 211 to which Vin is applied is larger than the amount of current flowing through the NMOS transistor 212 to which Vcc is applied. is doing. Specifically, by making the gate width of the NMOS transistor 211 slightly larger than the gate width of the NMOS transistor 212, the amount of current flowing through the NMOS transistor 211 is made larger than the amount of current flowing through the NMOS transistor 212. Note that the amount of current flowing through the NMOS transistor 211 can be made larger than the amount of current flowing through the NMOS transistor 212 by making the gate length of the NMOS transistor 211 slightly smaller than the gate length of the NMOS transistor 212 without changing the gate width. Is possible.
[0102]
Thus, by configuring the current amount of the NMOS transistor 211 to which Vin is applied to be larger than the current amount of the NMOS transistor 212 to which Vcc is applied, even when Vin is the same Vcc as the reference voltage Vcc. , An L level signal can be output as the output voltage Vout. This can prevent the output of the comparator 201 from becoming unstable when the input voltage Vin of the comparator 201 is Vcc. That is, in the comparator 201 of the second embodiment, when Vin is the same Vcc as the reference voltage Vcc, an L level signal is output, and when Vin becomes lower than the reference voltage Vcc, an H level signal is output. Is output.
[0103]
In the second embodiment, as shown in FIGS. 5 and 6, the signal Φ 7 and the output of the column decoder 60 are input to the AND circuit 205. The output of the AND circuit 205 is connected to the gate of the transistor 204 for connecting the bit line BL and the inverted bit line / BL. With this configuration, only the selected bit line BL and the corresponding inverted bit line / BL can be easily short-circuited.
[0104]
Next, a read operation and a write operation of the MRAM according to the second embodiment configured as described above will be described.
[0105]
(Read operation)
FIG. 8 is an operation waveform conceptual diagram for explaining a read operation of the MRAM according to the second embodiment of the present invention. 9 and 10 are operation waveform simulation diagrams for explaining the read operation of the MRAM according to the second embodiment. In the second embodiment, a read operation when the resistance of the TMR element 4a connected to the bit line BL is lower than the resistance of the TMR element 4b connected to the inverted bit line / BL will be described. That is, as in the memory cell 52 connected to the word line WL2 shown in FIG. 6, the reading is performed when the magnetization of the TMR element 4a is in the same direction (parallel) and the magnetization of the TMR element 4b is in the reverse direction (antiparallel). The operation will be described. Hereinafter, a read operation when the word line WL2 is selected will be described.
[0106]
First, referring to FIG. 6, in an initial state before word line WL2 rises, word line WL2 is in the L level. In this case, since the PMOS transistor 7 of the inverter circuit connected to the word line WL2 is turned on, the potential of the auxiliary word line SWL2 becomes Vcc. As a result, the potential at the node a also becomes Vcc. Since TMR elements 4a and 4b are conductors, the potentials of TMR elements 4a and 4b are also Vcc. In this state, Φ5 is raised to H level, and the precharge circuit 67 precharges the bit line BL, the inverted bit line / BL, and the dummy bit line to Vcc.
[0107]
When word line WL2 rises to H level, NMOS transistors 5a and 5b connected to word line WL2 are turned on. As a result, bit line BL and inverted bit line / BL are electrically connected to TMR elements 4a and 4b. In this state, the potentials of bit line BL, inverted bit line / BL, dummy bit line (dummy BL), node a, node b, and node c are Vcc.
[0108]
Further, before the word line WL2 rises to the H level, Φ5 becomes the L level, the precharge circuit 67 is turned off, and the NMOS transistor 6 of the inverter circuit connected to the word line WL2 is turned on. The potential of the line SWL2 is gradually lowered toward the GND potential. As a result, the potential of the node a is gradually lowered to the GND potential. For this reason, the potentials of the bit line BL and the inverted bit line / BL are also gradually lowered to the GND potential.
[0109]
FIG. 8 shows waveforms when the word line WL is raised and the auxiliary word line SWL is gradually lowered. As shown in FIG. 8, when the word line WL rises and the auxiliary word line SWL gradually falls, the node b and the node c (see FIG. 6) fall. At this time, since the TMR element 4a having the same magnetization (parallel) and the TMR element 4b having the opposite magnetization (antiparallel) have different resistance values, a potential difference is generated between the node b and the node c. Further, the bit line BL and the inverted bit line / BL on the cell side (memory cell 52 side) start to fall when the potentials of the node b and the node c become Vcc−Vt (threshold voltage) or less. In this case, the potential of the TMR element 4a having a low magnetization resistance parallel to the magnetization direction starts to drop earlier than the high resistance TMR element 4b having a magnetization direction antiparallel.
[0110]
Here, the on-resistances of the transistors 5a and 5b connected to the cell-side bit line BL and the inverted bit line / BL depend on the potential differences VgsB and VgsC (see FIG. 6) between the gates and the sources of the transistors 5a and 5b. In this case, since the potentials of the node b and the node c are different, VgsB of the transistor 5a and VgsC of the transistor 5b are different. For this reason, the transistor 5a connected to the TMR element 4a having the lower resistance (parallel) has a larger Vgs and a lower resistance. Therefore, the potential difference between the cell-side bit line BL and the inverted bit line / BL is larger than the potential difference between the node b and the node c. Similarly, the potential difference (Vsig) between the bit line BL on the sense amplifier side and the inverted bit line / BL further increases due to the influence of Vgs of the separating NMOS transistors 8a and 8b.
[0111]
However, the wiring capacity of the bit line BL and the inverted bit line / BL on the sense amplifier side is lighter than the wiring capacity of the bit line BL and the inverted bit line / BL on the cell side. The line BL and the inverted bit line / BL are at the same potential as the bit line BL and the inverted bit line / BL on the cell side. For this reason, there is a large potential difference between the two ends of the sense amplifier 53 when the sense amplifier side bit line and the inverted bit line start to drop from Vcc until the same potential as the cell side bit line and the inverted bit line. It is time to take.
[0112]
In the first embodiment described above, detection by the sense amplifier 53 is started at an arbitrary timing until the bit line BL and the inverted bit line / BL on the cell side become 0V. In this case, there is a possibility of missing a timing that is efficient for detection.
[0113]
Therefore, in the second embodiment, the dummy bit line (dummy BL) and the comparator 201 for detecting the potential of the dummy bit line are provided to detect the falling timing of the bit line BL on the sense amplifier side. . At that timing, the sense amplifier 53 is operated by separating the bit line and the inverted bit line on the cell side from the bit line and the inverted bit line on the sense amplifier side.
[0114]
Specifically, in the initial state, as described above, the potentials of the bit line BL and the inverted bit line / BL, the dummy bit line (dummy BL), and the auxiliary word line SWL2 are Vcc. Thereafter, the word line WL2 rises and the auxiliary word line SWL begins to gradually fall. As a result, a potential difference is generated between the bit line BL on the cell side and the inverted bit line / BL. Thereafter, when the potentials of the bit line BL and the inverted bit line / BL on the cell side become equal to or lower than Vcc−Vt, the potentials of the bit line BL and the inverted bit line / BL on the sense amplifier side are as shown in FIG. It starts to drop from Vcc. At this timing, the potential of the dummy bit line (comparator side) also starts to drop. In this case, since the TMR element 4a connected to the dummy bit line is set in a low resistance state in which the magnetization direction is parallel, the dummy bit line is the resistance of the bit line BL or the inverted bit line / BL. The potential starts to drop at the same timing as the lower one (bit line BL in the second embodiment).
[0115]
In the initial state, the input Vin of the comparator 201 to which the dummy bit line is connected is Vcc, which is the same as the reference voltage Vcc. In the second embodiment, as described above, when the input Vin of the comparator 201 is the same Vcc as the reference voltage Vcc, an L level signal is output as the output Vout. When the potential of the dummy bit line (comparator side) starts to drop from Vcc and the dummy bit line (comparator side) becomes a voltage lower than Vcc, the reference level of the comparator 201 is Vcc, so the comparator 201 outputs the H level. . In response to the signal, the signal Φ2 becomes H level and the signal Φ1 becomes L level. Thereby, the sense amplifier 53 is activated. At this timing, the signal Φ3 falls. As a result, isolation NMOS transistors 8a and 8b are turned off, so that the bit line and the inverted bit line on the cell side are separated from the bit line and the inverted bit line on the sense amplifier side.
[0116]
Thereafter, the potentials of the bit line and the inverted bit line on the sense amplifier side are amplified and read in the same manner as in the sensing of the DRAM. The cell-side bit line BL and the inverted bit line / BL return to the initial state by raising the signal Φ5 to the H level.
[0117]
Actual simulation waveforms are shown in FIG. 9 and FIG. FIG. 9 shows a waveform obtained by observing only the behavior of the bit line BL without starting sensing by the sense amplifier 53. FIG. 10 shows a waveform when the sense amplifier 53 is operated by operating the comparator 201.
[0118]
(Write operation)
Since the write operation of the second embodiment is basically the same as the write operation of the first embodiment described above, details thereof are omitted. However, in the second embodiment, as described above, the signal Φ7 and the column decoder output are input to the AND circuit 205, and the output of the AND circuit 205 is connected to the bit line BL and the inverted bit line / BL. Is connected to the gate of the transistor 204. This makes it possible to easily short-circuit only the selected bit line BL and the corresponding inverted bit line / BL during the write operation.
[0119]
In the second embodiment, as described above, the falling timing of the bit line BL on the sense amplifier side can be detected using the dummy bit line and the comparator 201. Then, at the falling timing of the dummy bit line detected by the comparator 201, the separation NMOS transistors 8a and 8b are turned off and the sense amplifier 53 is activated, whereby the bit line and the inverted bit line on the sense amplifier side are activated. And the sense amplifier 53 can easily detect the potential difference (Vsig).
[0120]
(Third embodiment)
FIG. 11 is a block diagram showing the overall configuration of the MRAM according to the third embodiment of the present invention. FIG. 12 is a circuit diagram showing a memory cell portion and a sense amplifier portion of the MRAM according to the third embodiment shown in FIG. Referring to FIGS. 11 and 12, the third embodiment is different from the first embodiment shown in FIGS. 1 and 2 only in the memory cell portion. That is, in the MRAM according to the third embodiment, one memory cell 82 includes one double junction TMR element 24 and two NMOS transistors 5a and 5b. The circuit configuration other than the memory cell portion of the third embodiment is the same as that of the first embodiment.
[0121]
As shown in FIG. 12, the double junction TMR element 24 of the third embodiment includes a ferromagnetic layer 23a, an insulating barrier layer 22a, a ferromagnetic layer 23b, an insulating barrier layer 22b, a ferromagnetic layer 23a, and And a ferromagnetic layer 21 that is more difficult to reverse than 23b. That is, the ferromagnetic layers 23a and 23b are formed on both surfaces of the ferromagnetic layer 21 that is difficult to reverse at the center via the insulating barrier layers 22a and 22b, respectively.
[0122]
Here, in the double junction TMR element 24 of the third embodiment, the ferromagnetic layer 1a of the TMR element 4a of the first embodiment shown in FIG. 2 and the ferromagnetic layer 1b of the TMR element 4b are shown in FIG. Shared by one ferromagnetic layer 21 shown in FIG. Accordingly, in the third embodiment, the single TJ element 24 can have the same function as the two TMR elements 4a and 4b of the first embodiment.
[0123]
The double junction TMR element 24 is an example of the “memory element exhibiting a ferromagnetic tunnel effect” in the present invention. The ferromagnetic layer 23a is an example of the “first magnetic layer” of the present invention, the ferromagnetic layer 21 is an example of the “second magnetic layer” of the present invention, and the ferromagnetic layer 23b is the present invention. This is an example of the “third magnetic layer”. The insulating barrier layer 22a is an example of the “first insulating barrier layer” in the present invention, and the insulating barrier layer 22b is an example of the “second insulating barrier layer” in the present invention.
[0124]
In the third embodiment, as described above, the two TMR elements 4a and 4b of the first embodiment are simply replaced with one double junction TMR element 24, and the other circuit configuration is the first. This is the same as the embodiment. Therefore, the write and read operations of the MRAM according to the third embodiment are the same as those in the first embodiment. Therefore, the details are omitted here.
[0125]
As described above, in the third embodiment, one double junction TMR element 24 including the ferromagnetic layers 21, 23a, and 23b, the insulating barrier layers 22a and 22b, and the two NMOS transistors 5a and 5b are 1 By configuring one memory cell 82, the area of the memory cell can be reduced as compared with the first embodiment in which one memory cell 52 is configured by two TMR elements 4a and 4b and two NMOS transistors 5a and 5b. can do.
[0126]
In the third embodiment, the same read operation as in the first embodiment described above is performed, so that the same effect as in the first embodiment can be obtained. That is, data is easily read by detecting the potential difference between the bit line BL connected to one double junction TMR element 24 and the inverted bit line / BL using the sense amplifier 53 (see FIG. 12). be able to. As described above, since the potential difference is detected, it is not necessary to detect a minute current value flowing through the bit line as in the conventional case in which one memory cell is constituted by one TMR element and one NMOS transistor. As a result, it is possible to prevent the inconvenience that the configuration of the sense amplifier becomes complicated in order to detect a minute current value.
[0127]
Further, in the third embodiment, similarly to the first embodiment described above, by configuring the potential difference between the bit line BL and the inverted bit line / BL to be detected by the sense amplifier 53 (see FIG. 12), Data stored in the MRAM can be read using a simple sense amplifier 53 similar to the sense amplifier used in the conventional DRAM. As described above, since data can be read out using the simple sense amplifier 53, high-speed reading can be performed as compared with the conventional configuration using the sense amplifier having a complicated configuration.
[0128]
Also, in the MRAM of the third embodiment, the configuration of the sense amplifier 53 and the overall circuit configuration and operation method are similar to those of the conventional DRAM, as in the first embodiment, and the DRAM technology is used as it is. be able to. As a result, replacement from DRAM becomes easy. Further, by inputting a pulse signal to the selected word line, the potential difference generated between the bit line and the inverted bit line is read out using the sense amplifier 53 (see FIG. 12), so that the conventional minute Unlike the case where the current value is read, data can be easily detected even when the resistance of the double junction TMR element 24 is high.
[0129]
13 is a plan layout view for realizing the circuit configuration of the MRAM according to the third embodiment shown in FIGS. 11 and 12. FIG. 14 is a cross-sectional view taken along line 100-100 shown in FIG. It is. The structure of the memory cell 82 of the MRAM according to the third embodiment will be described below with reference to FIGS. 13 and 14.
[0130]
First, in order to simplify the drawing, the plane layout diagram shown in FIG. 13 includes a bit line BL and an inverted bit line / BL, and ferromagnetic layers 21, 23a and 23b constituting the double junction TMR element 24. Only the bit line contact portion 94 is shown.
[0131]
As a cross-sectional structure of the memory cell 82 of the MRAM according to the third embodiment, an isolation region 92 is formed in a predetermined region on the surface of the substrate 91 as shown in FIG. N-type source / drain regions 93 are formed in the element formation region surrounded by the isolation region 92 at a predetermined interval. On the channel region located between adjacent N-type source / drain regions 93, gate electrodes constituting word lines WL1 and WL2 are formed.
[0132]
Sidewall-shaped ferromagnetic layers 23 a of the double junction TMR element 24 that are easily inverted are connected to N-type source / drain regions 93 located at both ends via a conductive layer 96. In this case, the conductive layer 96 and the ferromagnetic layer 23 a are connected via the contact hole 99. In order to prevent the conductive layer 96 and the ferromagnetic layer 23a from reacting, a barrier film (not shown) may be formed between the conductive layer 96 and the ferromagnetic layer 23a. On the side surface of the ferromagnetic layer 23a, a ferromagnetic layer 21 that is difficult to reverse is formed via an insulating barrier layer 22a. On the other side surface of the ferromagnetic layer 21, a sidewall-shaped ferromagnetic layer 23b that is easily inverted is formed via an insulating barrier layer 22b.
[0133]
Here, the ferromagnetic layers 23 a and 23 b of the double junction TMR element 24 are formed in a staggered manner with respect to the central ferromagnetic layer 21 as shown in FIG. 13.
[0134]
A bit line BL is connected to a bit line contact portion 94 located on the surface of the central N-type source / drain region 93 through a conductive layer 98. Interlayer insulating films 95 and 97 are formed so as to cover the entire surface.
[0135]
15 to 17 are a cross-sectional view and a perspective view for explaining a manufacturing process of the double junction TMR element portion shown in FIGS. 13 and 14. Next, a manufacturing process for the double junction TMR element 24 will be described with reference to FIGS.
[0136]
First, as shown in FIG. 15, the ferromagnetic layer 21 patterned in a predetermined shape is formed on the interlayer insulating film 95.
[0137]
After forming the alumina 22 as an insulating barrier material so as to cover the ferromagnetic layer 21 and the interlayer insulating film 95, a contact hole 99 is formed in a region located on the conductive layer 96 of the alumina 22. Thereafter, a ferromagnetic material layer 23 is formed on the entire surface. Then, the entire surface is anisotropically etched to form sidewall-shaped ferromagnetic layers 23a and 23b as shown in FIG. In this case, since the ferromagnetic layer 23a is also formed in the contact hole 99, the ferromagnetic layer 23a and the conductive layer 96 are electrically connected.
[0138]
In the third embodiment, as described above, the double junction TMR element 24 including the ferromagnetic layers 21, 23a, and 23b can be easily formed by using a process similar to the conventional sidewall formation process. .
[0139]
In addition, as a material of the ferromagnetic layers 21, 23a, and 23b of the third embodiment, for example, the ferromagnetic layers 23a and 23b that are easily inverted include Co₇₅-Fe_{twenty five}A multilayer film composed of a layer, a Py layer, and a Ta layer is used.₇₅-Fe_{twenty five}A multilayer film including a layer, an Ir—Mn layer, a Py layer, a Cu layer, a Py layer, and a Ta layer is used. The material of this ferromagnetic layer is disclosed on page 5 of the 116th meeting of the Japan Society of Applied Magnetics, “Current Status and Future Prospects of MRAM and Competing Technologies” (November 17, 2000).
[0140]
Thereafter, as shown in FIG. 17, the ferromagnetic layers 23a and 23b are patterned in a zigzag pattern. Thereby, the double junction TMR element 24 as shown in FIGS. 13 and 14 can be easily formed.
[0141]
The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiments but by the scope of claims for patent, and further includes all modifications within the meaning and scope equivalent to the scope of claims for patent.
[0142]
For example, in the above embodiment, the TMR element is used as the memory element constituting the memory cell. However, the present invention is not limited to this, and any memory element other than the TMR element may be used as long as the memory element exhibits a ferromagnetic tunnel effect. It is possible to use. Further, the same effect as that of the above embodiment can be obtained by using a memory element showing a magnetoresistive effect other than the memory element showing the ferromagnetic tunnel effect.
[0143]
In the second embodiment, the example in which the dummy bit line (dummy BL) and the comparator 201 are added to the configuration including the memory cell 52 of the first embodiment is shown. However, the present invention is not limited to this, The same effect can be obtained by adding a dummy bit line (dummy BL) and a comparator 201 to the configuration including the memory cell 82 of the third embodiment.
[0144]
【The invention's effect】
As described above, according to the present invention, the two first and second memory elements exhibiting the ferromagnetic tunnel effect and the two first and second transistors constitute a memory cell and two first and second transistors. In addition, when a potential difference between the bit line connected to the second memory element and the inverted bit line is detected by an amplifier, a memory cell is formed from one memory element and one transistor exhibiting a conventional ferromagnetic tunnel effect. Thus, since it is not necessary to use a sense amplifier having a complicated configuration, high-speed reading is possible. Further, since the configuration and circuit configuration of the sense amplifier and the operation method are similar to those of the conventional DRAM, the DRAM technology can be used as it is. As a result, replacement from DRAM becomes easy.
[0145]
In addition to the above effect, a memory cell is composed of one memory element that exhibits the ferromagnetic tunnel effect including the first, second, and third magnetic layers, and two first and second transistors. In addition, it is possible to obtain an effect that the area of the memory cell can be reduced as compared with the case where the memory cell is configured by two memory elements and two transistors.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of an MRAM according to a first embodiment of the present invention.
2 is a circuit diagram showing a configuration of a memory cell portion and a sense amplifier portion of the MRAM according to the first embodiment shown in FIG. 1;
FIG. 3 is an operation waveform diagram for explaining a read operation of the MRAM according to the first embodiment shown in FIGS. 1 and 2;
4 is a cross-sectional view showing a cross-sectional structure of a memory cell portion of the MRAM according to the first embodiment shown in FIGS. 1 and 2. FIG.
FIG. 5 is a block diagram showing an overall configuration of an MRAM according to a second embodiment of the present invention.
6 is a circuit diagram showing configurations of a memory cell unit and a sense amplifier unit of the MRAM according to the second embodiment shown in FIG. 5; FIG.
7 is a circuit diagram showing an internal configuration of the comparator shown in FIGS. 5 and 6. FIG.
FIG. 8 is an operation waveform conceptual diagram for explaining a read operation according to a second embodiment.
FIG. 9 is an operation waveform simulation diagram for explaining a read operation of the MRAM according to the second embodiment;
FIG. 10 is an operation waveform simulation diagram for explaining a read operation of the MRAM according to the second embodiment;
FIG. 11 is a block diagram showing an overall configuration of an MRAM according to a third embodiment of the present invention.
12 is a circuit diagram showing configurations of a memory cell portion and a sense amplifier portion of the MRAM according to the third embodiment shown in FIG. 11; FIG.
13 is a plan layout view of the memory cell portion of the MRAM according to the third embodiment shown in FIGS. 11 and 12. FIG.
14 is a cross-sectional view of the MRAM according to the third embodiment shown in FIG. 13 taken along the line 100-100.
15 is a cross-sectional view for explaining a manufacturing process of the double junction TMR element of the memory cell portion shown in FIG. 14;
16 is a cross-sectional view for explaining a manufacturing process of the double junction TMR element of the memory cell portion shown in FIG. 14;
17 is a perspective view for explaining a manufacturing process for the double-junction TMR element according to the third embodiment shown in FIG. 14; FIG.
FIG. 18 is a schematic diagram for explaining a configuration of a memory element of a conventional MRAM.
FIG. 19 is a schematic diagram for explaining a configuration of a memory element of a conventional MRAM.
FIG. 20 is a block diagram showing an overall configuration of a conventional MRAM.
[Explanation of symbols]
1a, 1b Ferromagnetic layer (second magnetic layer)
3a, 3b Ferromagnetic layer (first magnetic layer)
2a, 2b Insulating barrier layer
4a TMR element (first memory element)
4b TMR element (second memory element)
5a NMOS transistor (first transistor)
5b NMOS transistor (second transistor)
6 NMOS transistor
7 PMOS transistor
8a, 8b NMOS transistor (separation transistor)
9 PMOS transistor
10a, 10b NMOS transistor
21 Ferromagnetic layer (second magnetic layer)
22a Insulating barrier layer (first insulating barrier layer)
23a Ferromagnetic layer (first magnetic layer)
22b Insulating barrier layer (second insulating barrier layer)
23b Ferromagnetic layer (third magnetic layer)
24 Double junction TMR element (memory element)
51 Memory cell array
52, 82 memory cells
53 Sense amplifier
54 Row decoder
60 column decoder
67 Precharge circuit
201 Comparator (detection circuit)
211 NMOS transistor (first transistor)
212 NMOS transistor (second transistor)

Claims (12)

第１磁性層と、前記第１磁性層に絶縁障壁層を介して対向配置され、前記第１磁性層よりも反転しにくい第２磁性層とを含む強磁性トンネル効果を示す第１記憶素子および第２記憶素子と、前記第１および第２記憶素子にそれぞれ接続される第１および第２トランジスタとからなるメモリセルと、
前記第１および第２トランジスタの制御端子に接続されたワード線と、
前記第１トランジスタを介して前記第１記憶素子に接続されたビット線と、
前記第２トランジスタを介して前記第２記憶素子に接続され、前記ビット線とビット線対を構成する反転ビット線と、
前記ビット線と前記反転ビット線とに接続された増幅器と、
前記第１記憶素子の第２磁性層と、前記第２記憶素子の第２磁性層とが接続され、前記ワード線への信号の立ち上げタイミングに応じて、前記第１記憶素子の第２磁性層と前記第２記憶素子の第２磁性層との電位を接地電位に引き下げるための補助ワード線とを備え、
前記ビット線、前記反転ビット線および前記補助ワード線を所定の電位に設定した後、前記ワード線への信号の立ち上げタイミングに応じて、前記補助ワード線の電位を引き下げることによって、前記第１記憶素子の第２磁性層と前記第２記憶素子の第２磁性層との電位を接地電位に引き下げるとともにその際に、前記第１記憶素子および前記第２記憶素子の抵抗値の差に起因して前記ビット線と前記反転ビット線との間に過渡的に発生する電位差を前記増幅器を用いて読み出す、磁気メモリ装置。 A first memory element exhibiting a ferromagnetic tunnel effect including a first magnetic layer and a second magnetic layer disposed opposite to the first magnetic layer via an insulating barrier layer and less likely to reverse than the first magnetic layer; A memory cell comprising a second memory element and first and second transistors respectively connected to the first and second memory elements;
A word line connected to the control terminals of the first and second transistors;
A bit line connected to the first memory element via the first transistor;
An inverted bit line connected to the second memory element via the second transistor and constituting a bit line pair with the bit line;
An amplifier connected to the bit line and the inverted bit line ;
The second magnetic layer of the first memory element and the second magnetic layer of the second memory element are connected to each other, and the second magnetic layer of the first memory element is activated in accordance with the rise timing of the signal to the word line. An auxiliary word line for lowering the potential of the layer and the second magnetic layer of the second storage element to the ground potential ,
After setting the bit line, the inverted bit line, and the auxiliary word line to a predetermined potential, the potential of the auxiliary word line is lowered according to the rising timing of a signal to the word line, thereby The potential of the second magnetic layer of the memory element and the second magnetic layer of the second memory element is lowered to the ground potential, and at this time, the difference is caused by the difference in resistance between the first memory element and the second memory element. A magnetic memory device that reads out a potential difference transiently generated between the bit line and the inverted bit line using the amplifier . 前記ワード線への信号の立ち下げタイミングは、前記第１記憶素子の第２磁性層の電位と、第２記憶素子の第２磁性層の電位とが接地電位になる前に行う、請求項１に記載の磁気メモリ装置。Falling timing of the signal to the word line is carried out before the potential of the second magnetic layer of the first memory element, the potential of the second magnetic layer of the second memory element becomes the ground potential, according to claim 1 the magnetic memory device according to. 前記ワード線への信号の立ち下げタイミングに応じて、前記増幅器と、前記ビット線および前記反転ビット線とを分離するための分離用トランジスタをさらに備える、請求項１または２に記載の磁気メモリ装置。 3. The magnetic memory device according to claim 1, further comprising an isolation transistor for isolating the amplifier from the bit line and the inverted bit line in accordance with a fall timing of a signal to the word line. . 前記第１記憶素子および前記第２記憶素子には、互いに逆のデータが記憶されている、請求項１〜３のいずれか１項に記載の磁気メモリ装置。Wherein the first storage element and said second storage element, stored data opposite to each other, a magnetic memory device according to any one of claims 1-3. 前記第１トランジスタを介して前記第１記憶素子に接続されたダミービット線と、
前記ダミービット線の立ち下がりタイミングを検知する検知回路とをさらに備える、請求項１に記載の磁気メモリ装置。A dummy bit line connected to the first memory element via the first transistor;
The magnetic memory device according to claim 1, further comprising a detection circuit that detects a falling timing of the dummy bit line. 前記検知回路により検知した前記ダミービット線の立ち下がりタイミングに応じて、前記増幅器と、前記ビット線および前記反転ビット線とを分離するための分離用トランジスタをさらに備え、
前記増幅器は、前記検知回路により検知した前記ダミービット線の立ち下がりタイミングに応じて活性化される、請求項５に記載の磁気メモリ装置。In accordance with the falling timing of the dummy bit line detected by the detection circuit, the amplifier further comprises a separation transistor for separating the bit line and the inverted bit line,
6. The magnetic memory device according to claim 5 , wherein the amplifier is activated according to a falling timing of the dummy bit line detected by the detection circuit. 前記検知回路は、入力電圧がゲートに印加される第１トランジスタと、参照電圧がゲートに印加される第２トランジスタとを含み、
前記第１トランジスタに流れる電流を前記第２トランジスタに流れる電流よりも大きくすることによって、前記入力電圧が前記参照電圧と同等の場合に、Ｌレベルを出力させる、請求項５または６に記載の磁気メモリ装置。The sensing circuit includes a first transistor having an input voltage applied to the gate and a second transistor having a reference voltage applied to the gate;
By larger than the current flowing in the current flowing through the first transistor to the second transistor, when the input voltage is equal to the reference voltage to output a L-level, the magnetic according to claim 5 or 6 Memory device. 第１磁性層と、前記第１磁性層の表面に第１絶縁障壁層を介してその一方の表面が対向配置された第２磁性層と、前記第２磁性層の他方の表面に第２絶縁障壁層を介して対向配置された第３磁性層とを含み、第２磁性層は、前記第１磁性層および前記第３磁性層よりも反転しにくい１つの強磁性トンネル効果を示す記憶素子と、前記記憶素子の第１磁性層および第３磁性層に、それぞれ、接続される第１および第２トランジスタとからなるメモリセルと、
前記第１および第２トランジスタの制御端子に接続されたワード線と、
前記第１トランジスタを介して前記第１磁性層に接続されたビット線と、
前記第２トランジスタを介して前記第３磁性層に接続され、前記ビット線とビット線対を構成する反転ビット線と、
前記ビット線と前記反転ビット線とに接続された増幅器と、
前記ワード線への信号の立ち上げタイミングに応じて、前記記憶素子の第２磁性層の電位を接地電位に引き下げるための補助ワード線とを備え、
前記ビット線、前記反転ビット線および前記補助ワード線を所定の電位に設定した後、前記ワード線への信号の立ち上げタイミングに応じて、前記補助ワード線の電位を接地電位に引き下げることによって、前記記憶素子の前記第２磁性層の電位を接地電位に引き下げるとともにその際に、前記記憶素子の前記第１磁性層および前記第３磁性層の抵抗値の差に起因して前記ビット線と前記反転ビット線との間に過渡的に発生する電位差を前記増幅器を用いて読み出す、磁気メモリ装置。A first magnetic layer; a second magnetic layer having one surface opposed to the surface of the first magnetic layer via a first insulating barrier layer; and a second insulating layer on the other surface of the second magnetic layer. look including a third magnetic layer disposed opposite via a barrier layer, a second magnetic layer, the first magnetic layer and the third than the magnetic layer shows a single ferromagnetic tunneling hardly inverted storage element A memory cell comprising first and second transistors connected to the first magnetic layer and the third magnetic layer of the storage element, respectively.
A word line connected to the control terminals of the first and second transistors;
A bit line connected to the first magnetic layer via the first transistor;
An inverted bit line connected to the third magnetic layer via the second transistor and constituting a bit line pair with the bit line;
An amplifier connected to the bit line and the inverted bit line ;
An auxiliary word line for lowering the potential of the second magnetic layer of the storage element to the ground potential in accordance with the rise timing of the signal to the word line ;
After setting the bit line, the inverted bit line and the auxiliary word line to a predetermined potential, the potential of the auxiliary word line is lowered to the ground potential in accordance with the rising timing of the signal to the word line, The potential of the second magnetic layer of the storage element is lowered to the ground potential, and at that time, due to the difference in resistance value between the first magnetic layer and the third magnetic layer of the storage element, the bit line and the A magnetic memory device which reads out a potential difference generated transiently with an inverted bit line using the amplifier . 前記第１磁性層は、前記第２磁性層の一方の側面に前記第１絶縁障壁層を介して形成されたサイドウォール形状の第１磁性層を含み、
前記第３磁性層は、前記第２磁性層の他方の側面に前記第２絶縁障壁層を介して形成されたサイドウォール形状の第３磁性層を含む、請求項８に記載の磁気メモリ装置。The first magnetic layer includes a sidewall-shaped first magnetic layer formed on one side surface of the second magnetic layer via the first insulating barrier layer,
9. The magnetic memory device according to claim 8 , wherein the third magnetic layer includes a sidewall-shaped third magnetic layer formed on the other side surface of the second magnetic layer via the second insulating barrier layer. 前記ワード線への信号の立ち下げタイミングは、前記記憶素子の第２磁性層の電位が接地電位になる前に行う、請求項８または９に記載の磁気メモリ装置。10. The magnetic memory device according to claim 8 , wherein the signal fall timing to the word line is performed before the potential of the second magnetic layer of the storage element becomes the ground potential. 前記ワード線への信号の立ち下げタイミングに応じて、前記増幅器と、前記ビット線および前記反転ビット線とを分離するための分離用トランジスタをさらに備える、請求項８〜１０のいずれか１項に記載の磁気メモリ装置。Depending on the fall timing of the signal to the word line, and said amplifier further comprises a separation transistor for separating the bit lines and the inverted bit line, to any one of claims 8-10 The magnetic memory device described. 前記第１磁性層および前記第３磁性層には、互いに逆のデータが記憶されている、請求項８〜１１のいずれか１項に記載の磁気メモリ装置。Wherein the first magnetic layer and the third magnetic layer, is stored reverse data with each other, a magnetic memory device according to any one of claims 8-11.

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