JP4286965B2 - Wiring member manufacturing method - Google Patents

Wiring member manufacturing method Download PDF

Info

Publication number
JP4286965B2
JP4286965B2 JP12936999A JP12936999A JP4286965B2 JP 4286965 B2 JP4286965 B2 JP 4286965B2 JP 12936999 A JP12936999 A JP 12936999A JP 12936999 A JP12936999 A JP 12936999A JP 4286965 B2 JP4286965 B2 JP 4286965B2
Authority
JP
Japan
Prior art keywords
hole
wiring member
conductive substrate
manufacturing
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP12936999A
Other languages
Japanese (ja)
Other versions
JP2000323810A (en
Inventor
吉沼　　洋人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP12936999A priority Critical patent/JP4286965B2/en
Publication of JP2000323810A publication Critical patent/JP2000323810A/en
Application granted granted Critical
Publication of JP4286965B2 publication Critical patent/JP4286965B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材あるいは半導体装置形成用の配線部材と、その製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置は、電子機器の高性能化と軽薄短小の傾向からＬＳＩ、ＡＳＩＣに代表されるように、ますます高集横化、高性能化の一途をたどってきている。
これに伴い、信号の高速処埋には，パッケージ内部のスイッチングノイズが無視できない状況になってきて、特に、ＩＣの同時スイッチングノイズにはパッケージ内部配線の実効インダクタンスが大きく影響を与える為、主に、電源やグランドの本数を増やしてこれに対応してきた。
この結果、半導体装置の高集積化、高機能化は外部端子総数の増加を招き、半導体装置の多端子化が求められるようになってきた。
多端子ＩＣ、特にゲートアレイやスタンダードセルに代表されるＡＳＩＣあるいは、マイコン、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等をコストパフオーマンス高くユーザに提供するパッケージとしてリードフレームを用いたプラステイックＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）が主流となり、現在では３００ピンを超えるものまで実用化に至っている。
ＱＦＰは、ダイパッド上に半導体素子を搭載し、銀めっき等の表面処理がなされたインナーリード先端部と半導体素子の端子とをワイヤにて結線し、封止樹脂で封止を行い、この後、ダムバー部をカットし、アウターリードを設けた構造で多端子化に対応できるものとして開発されてきた。
ここで用いる単層リードフレームは、通常、４２合金（４２％ニッケルー鉄合金）あるいは銅合金などの電気伝導率が高く、且つ機械的強度が大きい金属材を素材とし、フオトエッチング法かあるいはスタンピング法により、外形加工されていた。
【０００３】
しかし、半導体素子の信号処理の高速化、高機能化は、更に多くの端子数を必要とするようになってきた。
ＱＦＰでは外部端子ピッチを狭めることにより、パッケージサイズを大きくすることなく多端子化に対応してきたが、外部端子の狭ピッチ化に伴い、外部端子自体の幅が細くなり、外部端子の強度が低下するため、フオーミング等の後工程におけるアウターリードのスキュ一対応やコプラナリティー（平坦性）維持が難しくなり、実装に際しては、パッケージ搭載精度維持が難しくなるという問題を抱えていた。
このようなＱＦＰの実装面での間題に対応するため、ＢＧＡ（Ｂａｌｌ Ｇｒｉｇ Ａｒｒａｙ）と呼ぱれるプラスッチックパッケージが開発されてきた。
このＢＧＡは、通常、両面基板の片面に半導体素子を搭載し、もう一方の面に球状の半田ボールを通じて半導体素子と外部端子（半田ボール）との導通をとったもので、実装性の対応を図ったパッケージである。
ＢＧＡはパッケージの４辺に外部端子を設けたＱＦＰに比べ、同じ外部端子数でも外部端子間隔（ピッチ）を大きくとれるという利点があり、半導体実装工程を難しくすることなく、入出力端子の増加に対応できた。
このＢＧＡはＢＴレジン（ビスマレイド樹脂）を代表とする耐熟性を有する平板（樹脂板）の基材の片面に半導体素子を塔載するダイパッドと半導体素子からボンディングワイヤにより電気的に接続されるボンディングパッドを持ち、もう一方の面に、外部回路と半導体装置との電気的、物理的接続を行う格子状あるいは千鳥状に二次元的に配列された半田ボールにより形成した外部接続端子をもち、外部接続端子とボンディングパッドの間を配線とスルーホール、配線により電気的に接続している構造である。
【０００４】
しかしながら、このＢＧＡは、めっき形成したスルホールを介して、半導体素子とボンディングワイヤで結線を行う配線と、半導体装置化した後にプリント基板に実装するための外部接続端子部（単に外部端子部とも言う）とを、電気的に接続した複雑な構造で、樹脂の熱膨張の影響により、スルホール部に断線を生じる等信頼性の面で問題があり、且つ作製上の面でも問題が多かった。
尚、ここでは、ＢＧＡのように、二次元的に端子を配列した構造のものをエリアアレイタイプと言う。
【０００５】
この為、作製プロセスの簡略化、信頼性の向上をはかり、従来のリードフレームの作製と同様、金属薄板をエッチング加工等により所定の形状加工し、これ（リードフレームとも言う）をコア材として、配線を形成したエリアアレイタイプの半導体装置も種々提案されている。
このタイプのものは、基本的に、金属薄板の板厚に加工精度、配線の微細化が制限される。
【０００６】
【発明が解決しようとする課題】
上記のように、ＢＴレジン（ビスマレイド樹脂）を用いたＢＧＡは、多端子化には有利であるものの、信頼性の面、作製上の面で問題が多く、また金属薄板をエッチング加工等により所定の形状に加工したもの（リードフレーム）をコア材として配線を形成したエリアアレイタイプのものは、近年の更なる多端子化には対応できないという問題がある。
本発明は、これらの問題に対応するもので、具体的には、半導体素子を配線基板に搭載するためのインターポーザ用の配線部材、あるいは、半導体素子と一体として半導体装置を形成するための半導体装置形成用の配線部材で、高密度、微細配線が可能で、且つ、電気特性の面でも優れた配線部材を提供しようとするものである。
同時に、そのような配線部材の製造方法を提供しようとするものである。
特に、高密度、微細配線が可能で、且つ、電気特性の面でも優れたエリアアレイタイプの半導体装置を作製することができる配線部材を提供しようとするものである。
【０００７】
【課題を解決するための手段】
本発明に関わる配線部材は、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材、あるいは半導体装置形成用の配線部材であって、金属板材の所定箇所に貫通孔を設けた導電性基板の第１の面側に、選択めっき形成された配線部を絶縁性層を介して設け、前記配線部に接続し、導電性基板の第２の面側に到達するビアホールを配設し、ビアホールの第２の面側を端子部としており、且つ、少なくとも、導電性基板の所定の貫通孔に、貫通孔の壁面全体を覆うよう絶縁層を設けて、導電性層で貫通孔を埋める充填タイプのビアホールを有することを特徴とするものである。
そして、上記において、導電性基板の所定の貫通孔に、貫通孔の壁面全体を覆うよう絶縁層を設けて、導電性層で貫通孔を埋める充填タイプのビアホールを、二次元的に配列（これをエリアアレイと言う）していることを特徴とするものである。
そしてまた、上記において、貫通孔の壁面で導電性基板に電気的に接続するように、導電性層のみで、あるいは絶縁層と導電性層で貫通孔を埋める充填タイプのビアホールを有することを特徴とするものである。
また、上記において、導電性基板の半導体素子搭載領域全てが、貫通孔となっていることを特徴とするものである。
あるいはまた、上記において、導電性基板の半導体素子搭載領域は、金属板材の金属部を吊るように残して孔開け加工されていることを特徴とするものである。
尚、上記において、二次元的に配列（これをエリアアレイと言う）とは、配線部材の辺に沿い一次元的に配列するのではなく、配線部材の面に格子状等、二次元的に配列するものである。
ＢＧＡ等のエリアアレイタイプの外部端子の配列がこれに当たり、外部端子を二次元的に配列して持つ半導体装置を、一般には、エリアアレイタイプの半導体装置と言う。
【０００８】
本発明の配線部材の製造方法は、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材、あるいは半導体装置形成用の配線部材で、金属板材の所定箇所に貫通孔を設けた導電性基板の第１の面側に、選択めっき形成された配線部を絶縁性層を介して設け、前記配線部に接続し、導電性基板の第２の面側に到達するビアホールを配設し、ビアホールの第２の面側を端子部としており、且つ、少なくとも、導電性基板の所定の貫通孔に、貫通孔の壁面全体を覆うよう絶縁層を設けて、導電性層で貫通孔を埋める充填タイプのビアホールを有する配線部材を製造するための、配線部材の製造方法であって、（Ａ）金属板材にビアホールを形成するための貫通孔を設けて導電性基板を形成した後、該導電性基板の少なくとも第１の面および貫通孔の壁面を覆うように絶縁層を設ける工程と、（Ｂ）少なくとも一面が導電性を有する基材をベース基材とし、その導電性面の所定領域にべた状に、ビアホールめっき給電用の導電性層をめっき形成して、転写版を形成する転写版形成工程とを行った後、順に、（Ｃ）転写版のめっきを施した側を、導電性基板の絶縁層側に向け、転写版と前記絶縁層を設けた導電性基板とを位置合わせし、絶縁接着層を介して密着させ、転写版のベース基材のみを剥離して、前記ビアホールめっき給電用の導電性層を導電性基板側に転写形成する転写工程と、（Ｄ）転写されたビアホールめっき給電用の導電性層上に、ビアホール接続用の端子を含み、配線部を選択めっき形成する電解めっき工程と、（Ｅ）ビアホールを形成するための貫通孔の絶縁層、および絶縁接着層を、導電性基板の第１の面に対向する第２の面側から、少なくとも所定の貫通孔の壁面全部に絶縁層が覆われた状態で、且つ、配線部の端子が露出するように除去して、開口を設ける開口形成工程と、（Ｆ）開口形成工程により露出した配線部の端子に導電性層を電解めっきにより形成して、開口を埋めた充填タイプのビアホールを形成する電解めっき工程と、（Ｇ）配線部が残るようにして、前記べた状にめっき形成されたビアホールめっき給電用の導電性層の露出した部分をエッチング除去するエッチング工程とを行うことを特徴とするものである。
【０００９】
そして、上記の配線部材の製造方法であって、転写する際の絶縁接着層を、転写版の、めっき形成された導電性層側面に設けた後に、密着を行うものであることを特徴とするものである。
あるいは、上記の配線部材の製造方法であって、転写する際の絶縁接着層を、導電性基板側に設けた後に、密着を行うものであることを特徴とするものである。
また、上記いずれかの配線部材の製造方法であって、絶縁接着層として、絶縁性且つ接着性を有するフィルムを用いることを特徴とするものである。
また、上記いずれか１項に記載の配線部材の製造方法であって、導電性基板の少なくとも第１の面および貫通孔の壁面を覆うように絶縁層を設ける工程が、電着法により絶縁層を形成するものであることを特徴とするものであり、絶縁層を設けるための電着は、イオン性基を含有するポリイミド樹脂と、該ポリイミド樹脂を溶解可能な有機溶剤、水、前記イオン性基と極性が異なるイオン性化合物からなる電着塗料組成物にて、電着を行うものであることを特徴とするものである。
あるいはまた、上記いずれか１項に記載の配線部材の製造方法であって、導電性基板の少なくとも第１の面および貫通孔の壁面を覆うように絶縁層を設ける工程が、印刷法により絶縁層を形成するものであることを特徴とするものである。
また、上記いずれかの配線部材の製造方法であって、ビアホールめっき給電用の導電性層をエッチングするエッチング工程の後に、所定の部分にのみ端子めっきを施すことを特徴とするものであり、端子めっきとして最表面に無電解Ｓｎめっきを施すことを特徴とするものである。
また、上記いずれか１項に記載の配線部材の製造方法であって、導電性基板が、銅基板あるいは銅基板表面にめっき処理を施したものであることを特徴とするものである。
また、上記いずれか１項に記載の配線部材の製造方法であって、開口形成工程において、所望の貫通孔の壁面の少なくとも一部が露出するように、絶縁層の除去を行うことを特徴とするものである。
また、上記いずれか１項に記載の配線部材の製造方法であって、導電性基板の半導体素子搭載領域全てが、貫通孔となっていることを特徴とするものである。
【００１０】
本発明に関わる半導体装置は、上記本発明の配線部材を用いたことを特徴とするものである。そして、上記において、導電性基板を、グランド層としていることを特徴とするものである。
【００１１】
【作用】
本発明に関わる配線部材は、このような構成にすることにより、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材、あるいは半導体装置形成用の配線部材で、高密度、微細配線が可能で、且つ、電気特性の面でも優れた配線部材の提供を可能とするものである。
特に、高密度、微細配線が可能で、且つ、電気特性の面でも優れたエリアアレイタイプの半導体装置を作製することができる配線部材の提供を可能とするものである。また、半導体装置の薄型化にも対応できるものである。
具体的には、金属板材の所定箇所に貫通孔を設けた導電性基板の第１の面側に、選択めっき形成された配線部を絶縁性層を介して設け、且つ、前記配線部に接続し、導電性基板の第２の面側に到達するビアホールを配設し、ビアホールの第２の面側を端子部としており、少なくとも、導電性基板の所定の貫通孔に、貫通孔の壁面全体を覆うよう絶縁層を設けて、導電性層で貫通孔を埋める充填タイプのビアホールを有することにより、これを達成している。
即ち、導電性基板を設けていることにより、機械的に強固なものとし、選択めっき形成された配線部を設けていることより、配線の高密度化、微細化に対応でき、半導体装置のますますの多端子化にも対応できるものとしている。
更に、充填タイプのビアホールを設けていることにより、その表裏の電気的導通を確実なものとしている。エリアアレイタイブの半導体装置に適用した場合には、配線の高密度化、微細化、多端子化に対し有効である。
特に、貫通孔の壁面で導電性基板に電気的に接続するように、導電性層のみで、あるいは絶縁層と導電性層で貫通孔を埋める充填タイプのビアホールを有することにより、導電性基板をグランド層として使用することができ、電気的に安定な構造となる。
また、導電性基板の半導体素子搭載領域全てが、貫通孔となっていることにより、半導体素子搭載の際には、その放熱を少なくして、熱効率を良いものとできる。
あるいはまた、導電性基板の半導体素子搭載領域を吊るように孔開け加工することにより、半導体素子搭載を安定的なものとするとともに、半導体素子（チップとも言う）搭載の際には、その放熱を少なくして、熱効率を良いものとできる。
【００１２】
導電性基材としては、経済的な面等から銅基板が挙げられるが、特にこれに限定はされない。
電着樹脂層は、電気的絶縁性、強度の点で優れたものが好ましいが、特に限定はされない。
例えば、カルボキシル基を有する溶剤可溶性ポリイミド、溶剤、中和剤を含むポリイミド電着液を用いて電着形成されたものが挙げられる。
【００１３】
尚、本発明に関わる配線部材は、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）タイプの半導体装置用の配線基板や、ＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）用の配線基板にも適用できることは言うまでもない。
【００１４】
本発明に関わる配線部材の製造方法は、このような構成にすることにより、本発明に関わる配線基板の製造を可能とするもので、具体的には、（ａ）金属板材にビアホールを形成するための貫通孔を設けて導電性基板を形成した後、該導電性基板の少なくとも第１の面および貫通孔の壁面を覆うように絶縁層を設ける工程と、（ｂ）少なくとも一面が導電性を有する基材をベース基材とし、その導電性面の所定領域にべた状に、ビアホールめっき給電用の導電性層をめっき形成し、更にその上に、ビアホール形成用の端子を含み、配線部を選択めっき形成して、転写版を形成する転写版形成工程とを行った後、順次、（ｃ）転写版の配線部を設けた側を導電性基板の絶縁層側に向け、転写版と前記絶縁層を設けた導電性基板とを位置合わせし、絶縁接着層を介して密着させ、転写版のベース基材のみを剥離して、配線部を導電性基板側に転写形成する転写工程と、（ｄ）ビアホールを形成するための貫通孔の絶縁層、および絶縁接着層を、導電性基板の第１の面に対向する第２の面側から、少なくとも所定の貫通の壁面全部に絶縁層が覆われた状態で、且つ、配線部の端子が露出するように除去して、開口を設ける開口形成工程と、（ｅ）開口形成工程により露出した配線部の端子に導電性層を電解めっきにより形成して、開口を埋めた充填タイプのビアホールを形成する電解めっき工程と、（ｆ）配線部が残るようにして、前記べた状にめっき形成されたビアホールめっき給電用の導電性層をエッチング除去するエッチング工程とを行う配線部材の製造方法（以下、第１の配線部材の製造方法とも言う）により、これを達成している。
また、本発明の配線部材の製造方法は、このような構成にすることにより、本発明に関わる配線基板の製造を可能とするもので、具体的には、（Ａ）金属板材にビアホールを形成するための貫通孔を設けて導電性基板を形成した後、該導電性基板の少なくとも第１の面および貫通孔の壁面を覆うように絶縁層を設ける工程と、（Ｂ）少なくとも一面が導電性を有する基材をベース基材とし、その導電性面の所定領域にべた状に、ビアホールめっき給電用の導電性層をめっき形成して、転写版を形成する転写版形成工程とを行った後、順に、（Ｃ）転写版のめっきを施した側を、導電性基板の絶縁層側に向け、転写版と前記絶縁層を設けた導電性基板とを位置合わせし、絶縁接着層を介して密着させ、転写版のベース基材のみを剥離して、前記ビアホールめっき給電用の導電性層を導電性基板側に転写形成する転写工程と、（Ｄ）転写されたビアホールめっき給電用の導電性層上に、ビアホール接続用の端子を含み、配線部を選択めっき形成する電解めっき工程と、（Ｅ）ビアホールを形成するための貫通孔の絶縁層、および絶縁接着層を、導電性基板の第１の面に対向する第２の面側から、少なくとも所定の貫通孔の壁面全部に絶縁層が覆われた状態で、且つ、配線部の端子が露出するように除去して、開口を設ける開口形成工程と、（Ｆ）開口形成工程により露出した配線部の端子に導電性層を電解めっきにより形成して、開口を埋めた充填タイプのビアホールを形成する電解めっき工程と、（Ｇ）配線部が残るようにして、前記べた状にめっき形成されたビアホールめっき給電用の導電性層の露出した部分をエッチング除去するエッチング工程とを行う配線部材の製造方法（以下、第２の配線部材の製造方法とも言う）により、これを達成している。
【００１５】
上記において、転写は、転写する際の絶縁接着層を、転写版の、めっき形成された導電性層側面に設けた後、あるいは、導電性基板側に予め設けておいて、両者を密着した方が、位置合わせ等の面で作業は易い。
転写する際の絶縁接着層としては、絶縁性且つ接着性を有するフィルムを用いると作業面で楽である。
また、導電性基板の少なくとも第１の面および貫通孔の壁面を覆うように絶縁層を設ける工程としては、電着法により絶縁層を形成する方法や印刷法により形成する方法がある。
電着法の場合、導電性基板を電極とすることにより、その露出した全面に電着樹脂層を形成することができ、貫通孔形状によらずその表面部に形成することができる。
電着形成する絶縁層としては、熱的、化学的、機械的に安定したものが好ましく、イオン性基を含有するポリイミド樹脂と、該ポリイミド樹脂を溶解可能な有機溶剤、水、前記イオン性基と極性が異なるイオン性化合物からなる電着塗料組成物にて、電着を行い、乾燥、必要に応じ熱処理を施して得たものが好ましい。印刷法の場合は、貫通孔部に絶縁層を充填するための印刷と、導電性基板の表裏面を覆う印刷とを分け行う。
【００１６】
ビアホールめっき給電用の導電性層をエッチングするエッチング工程の後に、第１の面側の、半導体素子を搭載するための入出力端子部の表面には、接続用の端子めっきを施すが、配線部の端子めっきとして最表面に無電解Ｓｎめっきを施して置くと、金（Ａｕ）、錫（Ｓｎ）との共晶で接続する場合には有利である。勿論、配線部の端子めっきとして最表面にＡｕめっきを施して、金（Ａｕ）−金（Ａｕ）の共晶で接続しても良い。
【００１７】
尚、上記第１の方法においては、配線部を転写版の作製で形成するため、量産化には適した構造と言える。
この点で、第２の方法は劣るが、転写自体はベタ状のめっき部を転写するもので、転写性が良く、以降の作業は行い易い。
【００１８】
本発明に関わる半導体装置は、このような構造にすることにより、高密度、微細配線が可能で、且つ、電気特性の面でも優れた半導体装置の提供を可能とするもので、特に、益々の高密度化、多端子化が進むエリアアレイタイプの半導体装置の提供を可能とするものである。
【００１９】
【発明の実施の形態】
本発明の実施の形態を挙げて、図に基づいて説明する。
図１（ａ）は、本発明に関わる配線部材の実施の形態の第１の例の一部を示した断面図で、図１（ｂ）は図１（ａ）のＡ１−Ａ２における断面の一部を示した図で、図１（ｃ）、図１（ｄ）は特定の貫通孔の形状を示した図で、図２（ａ）は図１（ａ）のＡ３−Ａ４における断面の一部を示した図で、図２（ｂ）は図１（ａ）をＡ０側からみた半導体素子との接続用端子部の配列を示した図で、図３（ａ）は、本発明に関わる配線部材の実施の形態の第２の例の一部を示した断面図で、図３（ｂ）は図３（ａ）のＢ１−Ｂ２における断面の一部を示した図で、図４（ａ）は、本発明に関わる配線部材の実施の形態の第３の例の一部を示した断面図で、図４（ｂ）は図４（ａ）のＣ１−Ｃ２における断面の一部を示した図で、図５は金属板材の所定箇所に貫通孔を設けた導電性基板の製造方法と導電性基板の貫通孔の壁面全体を覆う絶縁層の設ける方法を説明するための工程図、図６は本発明に関わる配線部材の製造方法の実施の形態の１例の工程図で、図７は本発明の配線部材の製造方法の実施の形態の第１の例の工程図で、図８は本発明に関わる半導体装置の実施の形態例を示した図である。
図１〜図８中、１１０は導電性基板、１１０Ａは金属板材、１１５は貫通孔、１２０は絶縁層、１３０、１３０Ａは配線（部）、１３５はビアホール形成用端子（配線）、１４０、１４１は絶縁接着層（接着剤層）、１５０は開口部、１６０はビアホール（導電性層）、１６０Ｓは端子部、１７０は保護層（ＯＰ層）、１８０は接続用端子部、１９０はレジストパターン、２１０はベース基板（導電性基板）、２２０は導電性層（べためっき層）、２５０は半導体素子、２５１は端子部（パッド）、２６０は半田ボール、２７０はアンダーフィル、２８０は封止用樹脂（ポッティング樹脂）である。
【００２０】
はじめに、本発明に関わる配線部材の実施の形態を説明する。
本発明に関わる配線部材の実施の形態の第１の例を、図１、図２に基づいて説明する。 第１の例の配線部材は、エリアアレイタイプの半導体装置用の配線基板で、半導体素子をプリント回路基板に搭載するためのインターポーザでもある。
図１（ａ）に断面の一部を示すように、金属板材の所定箇所に貫通孔を設けた導電性基板１１０の一方の面（これを第１の面とする）側に、選択めっき形成された配線部１３０を絶縁性層である絶縁層１２０、接着剤層１４０を介して設け、且つ、配線部１３０に接続し、導電性基板１１０の第１の面に対向する第２の面側に到達するビアホール１６０を配し、ビアホール１６０の第２の面側を端子部１６０Ｓとしている。
そして、導電性基板１１０の所定の貫通孔１１５に、貫通孔１１５の壁面全体を覆うよう絶縁層を設けて、導電性層で貫通孔１１５を埋め、充填タイプのビアホール１６０を形成している。
【００２１】
図１（ａ）や図１（ｂ）に示すように、ほとんどのビアホール１６０は、貫通孔１１５の壁面全体を覆う絶縁層１２０と、導電性層（ビアホール１６０）とで貫通孔１１５を埋めるように形成されているが、特定の貫通孔１１５においては、図１（ｃ）に示すように、貫通孔１１５の壁面全体と電気的に接続す導電性層（ビアホール１６０）を設け、導電性層（ビアホール１６０）のみで貫通孔１１５を埋めて、導電性基板１１０と特定の配線のみを電気的に接続している。
これは半導体装置を作製する際に、導電性基板１１０をグランドとして使用することを前提とするものである。
図１（ｃ）に示す貫通孔の変形例としては、図１（ｄ）のように、絶縁層１２０と導電性層（ビアホール）１６０とで貫通孔１１５を埋めるようにしても良い。
【００２２】
配線部１３０は、本例では、図２（ａ）に示すように形成されている。
図１（ａ）は断面の一部を示したもので、ビアホール１６０と接続している配線の端子部１３５は２列に、図２（ｂ）に示す接続用端子１８０の配列に沿い設けられている。
ここでは全体を図示していないが、四角状に２列に、二次元的に設けられている。
尚、図２（ａ）のＡ５−Ａ６における断面が図１（ａ）に対応する。
【００２３】
ビアホール１６０の端子部１６０Ｓは外部回路と接続するためのもので、前述のビアホール１６０と接続する配線の端子部１３５と同じ配列で、四角状に２列に設けられている。
【００２４】
配線部１３０は、一般には、銅層を主材とするものが使用されるが、これに限定はされない。
複数の金属層を多層に設けても良い。
接続用端子１８０は半導体素子の端子（図示していない）と、接続するための端子で、各端子１８０は、それぞれ配線１３０上にめっき形成されている。
また、各端子１８０は、図２（ｂ）に示す様な４辺に一列に配しているが、半導体素子の大きさの中に接続端子が格子状に配列されている場合もあり、図示したものに限定はされない。接続用端子１８０を格子状に配列する場合もある。
本例では、半導体素子の端子と金、錫共晶にて接続するための配線１３０の表面に、順に、ニッケル層、錫（Ｓｎ）層を設け、錫（Ｓｎ）層を最表層としている。
導電性基板１１０としては、電気的特性、機械的強度、加工性、熱伝導性等から銅基板、あるいは銅基板表面にＮｉめっき等を施したものが使用されるが、これに限定はされない。
銅基板、あるいは銅基板表面にＮｉめっき等を施したものの場合、その厚さは、機械的強度の面からは０．０５ｍｍ以上であることが好ましい。
絶縁層１２０としては、電気的絶縁性、化学的安定性、強度の点で優れたものが好ましいが、特に限定はされない。
特に、電着形成された絶縁性樹脂層が挙げられる。
電着形形成された絶縁性樹脂層としては、ポリイミド樹脂層が好ましい。
例えば、イオン性基を含有するポリイミド樹脂と、該ポリイミド樹脂を溶解可能な有機溶剤、水、前記イオン性基と極性が異なるイオン性化合物からなる電着塗料組成物にて、電着を行いえられた電着樹脂層を、必要に応じ、乾燥、熱処理を施して得ることができる。
接着剤層１４０としては、エポキシ樹脂、ポリイミド樹脂、ウレタン樹脂、ノボラック樹脂、ビスマレイド樹脂等が好ましい。
【００２５】
本例は、このように導電性基板１１０を設けていることにより、全体を機械的に強固なものとし、選択めっき形成された配線部１３０を設けていることより、配線の高密度化、微細化に対応でき、半導体素子のますますの多端子化にも対応できるものとし、充填タイプのビアホール１６０を設けていることにより、その表裏の電気的導通を確実なものとしている。
【００２６】
次に、本発明に関わる配線部材の実施の形態の第２の例を図３に基づいて説明する。
第２の例は、第１の例において導電性基板１１０の形状を変えたもので、半導体素子が搭載される領域全てが、貫通孔１１５Ａとなっているもので、これ以外の点は、第１の例と同じで説明を省略する。
【００２７】
次に、本発明に関わる配線部材の実施の形態の第３の例を図４に基づいて説明する。
第３の例は、第１の例において導電性基板１１０の形状を変えたもので、半導体素子搭載領域は、金属板材の金属部を吊るように残して孔開け加工されているものである。
これ以外の点は、第１の例と同じで説明を省略する。
【００２８】
次に、本発明の配線部材の製造方法の実施の形態の例を説明する。
はじめに、本発明に関わる配線部材の製造方法の実施の形態の１例（参考例１とも言う）を図６に基づいて説明する。
本例は、図１に示す第１の例の配線部材の製造方法である。
先ず、導電性基材１１０製造方法と、導電性基材１１０の貫通孔の壁面全体を覆う絶縁層の設ける方法を図５に基づいて説明しておく。
銅材等からなる導電性基材１１０Ａ（図５（ａ））の両面に、貫通孔を設ける箇所のみをエッチングにより開口するために、所定の形状に、耐エッチング性のレジストパターンを形成する。（図５（ｂ））
次いで、導電性基板１１０の両面側から所定のエッチング液を用いてエッチングを行い、レジストパターンの開口から露出した領域に貫通孔１１５を形成し（図５（ｃ））、レジストパターン１９０を除去して、必要に応じて洗浄処理等を施して導電性基板１１０を得る。（図５（ｄ））
次いで、導電性基板１１０を電極として、電着により、絶縁層１２０をその表面部に形成し、同時に貫通孔１１５を埋める。（図５（ｅ））
【００２９】
電着樹脂層は、電気的絶縁性、化学的安定性、強度の点で優れたものが好ましいが、特に限定はされない。
電着樹脂層１３０を電着形成するための電着液に用いられる高分子としては、電着性を有する各種アニオン性、またはカチオン性合成高分子樹脂を挙げることができる。
アニオン性高分子樹脂としては、アクリル樹脂、ポリエステル樹脂、マレイン化油樹脂、ボリブタジエン樹脂、エポキシ樹脂、ポリアミド樹脂、ポリイミド樹脂等を単独で、あるいは、これらの樹脂の任意の組合せによる混合物として使用できる。さらに、上記のアニオン性合成樹脂とメラミン樹脂、フエノール樹脂、ウレタン樹脂等の架橋性樹脂とを併用しても良い。
また、カチオン性合成高分子樹脂としては、アクリル樹脂、エポキシ樹脂、ウレタン樹脂、ポリブタジエン樹脂、ポリアミド樹脂、ポリイミド樹脂等を単独で、あるいは、これらの任意の組合せによる混合物として使用できる。さらに、上記のカチオン性合成高分子樹脂とポリエステル樹脂、ウレタン樹脂等の架橋性樹脂を併用しても良い。
また、上記の高分子樹脂に粘着性を付与するために、ロジン系、テルペン系、石油樹脂等の粘着性付与樹脂を必要に応じて添加することも可能である。
上記高分子樹脂は、アルカリ性または酸性物質により中和して水に可溶化された状態、または水分散状態で電着法に供される。すなわち、アニオン性合成高分子樹脂は、トリメチルアミン、ジエチルアミン、ジメチルエタノールアミン、ジイソプロパノールアミン等のアミン類、アンモニア、苛性カリ等の無機アルカリで中和する。カチオン性合成高分子樹脂は、酢酸、ぎ酸、プロピオン酸、乳酸等の酸で中和する。そして、中和された水に可溶化された高分子樹脂は、水分散型または溶解型として水に希釈された状態で使用される。
特に、絶縁性、強度、化学的安定性の面から電着樹脂層１３０がポリイミド樹脂であるとが好ましい。
例えば、カルボキシル基を有する溶剤可溶性ポリイミド、溶剤、中和剤を含むポリイミド電着液を用いて電着形成されるものが挙げられる。
【００３０】
上記のように、電着により絶縁層１２０を形成することができるが、絶縁層の形成はこれに限定はされない。
例えば、はじめに貫通孔部を充填するための絶縁層の印刷をスクリーン印刷により行い、次いで、導電性基板１１０の表面全面に絶縁層を塗布する方法でも良い。
また、この場合に使用される絶縁層としては、上記の樹脂を挙げることができる。
【００３１】
一方、めっき剥離性の良い導電性基板をベース基材２１０としてその一面にべた状に、ビアホールめっき給電用の導電性層２２０をめっき形成し（図６（ａ）、更にその上に、ビアホール形成用の端子（図１の１３５に相当）を含み、配線部１３０を選択めっき形成して、配線部１３０を、転写するための転写版を形成する。（図６（ｂ））
導電性層２２０は、後にエッチング除去するため、薄い方が好ましい。
配線部１３０としては、通常、銅層が用いられるが、前にも述べたようにこれに限定はされない。金属層を多層に設けても良い。
次いで、転写版（図６（ｂ）の状態のもの）の配線部１３０側を、絶縁接着層１４０で覆った（図６（ｃ））後、絶縁接着層１４０側を図５の工程で形成した導電性基板１１０の絶縁層１２０側に向け、転写版と前記絶縁層１２０を設けた導電性基板１１０とを位置合わせして密着させる。（図６（ｄ））
必要に応じ、適当な熱、圧力をかける。
次いで、転写版のベース基材２１０のみを剥離して、配線部１３０を導電性基板１１０側に転写形成した後、ビアホール（図１の１６０に相当）を形成するための貫通孔（図１、図５の１１５に相当）に埋められている絶縁層１２０と接着剤層１４０とを、導電性基板１１０の第１の面に対向する第２の面側から、レーザ等により、孔開け加工して、開口１５０を設け、配線部の端子１３５を露出させる。（図６（ｅ））
導電性基板１１０と電気的に接続する必要がある特定の貫通孔以外の、貫通孔１１５については、貫通孔の壁面全部に絶縁層で覆われた状態とする。
導電性基板１１０と電気的に接続する必要がある特定の貫通孔については、その壁面全部ないし一部が露出するように絶縁層で覆われた状態とする。
開口１５０にビアホール形成するのである。
【００３２】
次いで、第２の面側から露出した配線部の端子１３５に導電性層を電解めっきにより形成し、導電性基板の第２の面に達するように開口１５０を埋めて、充填タイプのビアホール１６０を形成する。（図６（ｆ））
通常、導電性層としては銅層が用いられる。
次いで、配線部１３０が残るようにして、前記べた状にめっき形成されたビアホールめっき給電用の導電性層２２０をエッチング除去する。（図６（ｇ））
導電性層２２０を銅層とした場合には、エッチング液としては、塩化第二鉄溶液等が用いられる。
【００３３】
次いで、配線部１３０形成側の面に、半導体素子の端子と接続するための接続用端子部を形成する領域のみを露出させて、保護層（ＯＰ層）１７０で覆った後、保護層（ＯＰ層）１７０から露出した配線部１３０上に接続用端子１８０をめっき形成する。（図６（ｈ））
保護層（ＯＰ層）は、例えば、感光性ポリイミドを全面に塗布、乾燥した後、所定のパターン版を用いて露光し、現像処理を行うことにより形成することができる。
接続用端子１８０の形成は、無電解めっき等により行う。
半導体素子の端子と金（Ａｕ）−金（Ａｕ）共晶、金（Ａｕ）−錫（Ｓｎ）共晶する場合には、それぞれ、最表面をＡｕ層、Ｓｎ層としておく。
【００３４】
次に、本発明の配線部材の製造方法の実施の形態の第１の例を図７に基づいて説明する。
本例も、図１に示す第１の例の配線部材の製造方法である。
先ず、めっき剥離性の良い導電性基板をベース基材２１０としてその一面にべた状に、ビアホールめっき給電用の導電性層２２０をめっき形成して、これを転写版とし（図７（ａ））、導電性層２２０上に絶縁接着層１４１を配設しておく。（図７（ｂ））
べた状の導電性層２２０としては、後にソフトエッチングにて除去できる程度に薄いものが好ましい。
次いで、転写版の導電性層２２０を形成した側を、導電性基板１１０の絶縁層１２０側に向け、転写版と導電性基板１１０とを位置合わせし、密着させる。（図７（ｃ））
次いで、転写版のベース基材２１０のみを剥離して、べた状の導電性層２２０を導電性基板１１０側に転写形成する。（図７（ｄ））
【００３５】
次いで、転写されたべた状の導電性層２２０上に、ビアホール接続用の端子を含み、配線部を電解めっきにより選択めっき形成する。（図７（ｅ））
次いで、第１の例と同様にレーザ照射等によりビアホールを形成するための開口１５０を貫通孔１１５部に設ける。（図７（ｆ））
導電性基板１１０の配線部１３０が形成された側（第１の面側）と対向する第２の面側からベタ状の導電性層２２０を露出させる。
次いで、第１の例と同様にして、電解めっきにより開口１５０を導電性層で埋めてビアホール１６０を形成する。（図７（ｇ））
【００３６】
配線部１３０が残るようにして、べた状にめっき形成されたビアホールめっき給電用の導電性層２２０の露出した部分を、ソフトエッチングによりエッチング除去する。（図７（ｈ））
エッチング液としては塩化第２鉄液等が用いられる。
【００３７】
次いで、参考例１と同様、配線部１３０形成側の面に、半導体素子の端子と接続するための接続用端子部を形成する領域のみを露出させて、保護層（ＯＰ層）１７０で覆った後、保護層（ＯＰ層）１７０から露出した配線部１３０上に接続用端子１８０をめっき形成する。（図７（ｉ））
本例では、導電性層１３０Ａとこの下に設けられた導電性層２２０の一部が配線層１３０を形成する。
【００３８】
次に、本発明の半導体装置の実施の形態の例を、図８に基づいて説明する。
図８（ａ）に示す第１の例は、図１に示す配線部材を用いたもので、半導体素子を配線部１３０の先端に設けられた接続用端子１８０にその端子を下側にして搭載したものである。
第１の例は、半導体素子の端子部と接続用配線１８０との接合を、金、錫共晶ないし金−金共晶にて行っているものである。
また、端子部（図１の１６０Ｓに相当）には、外部回路基板（マザーボード）へ接続するための半田ボール（バンプ）２６０を設けている。
図８（ｂ）に示す第２の例は、第１の例と同様、図１に示す配線部材を用いたもので、半導体素子の端子部と接続用配線１８０との接合を半田接合により行い、半導体素子搭載後にアンダーフィルしたものである。
第２の例も、端子部（図１の１６０Ｓに相当）には、外部回路基板（マザーボード）へ接続するための半田ボール（バンプ）２６０を設けている。
図８（ｃ）に示す第３の例は、図３に示す第２の例の配線部材を用いたもので、半導体素子の端子部と接続用配線１８０との接合を、金、錫共晶ないし金−金共晶にて行い、ポッティングにより樹脂封止したものである。
第３の例も、端子部（図１の１６０Ｓに相当）には、外部回路基板（マザーボード）へ接続するための半田ボール（バンプ）２６０を設けている。
図８（ｄ）に示す第４の例は、図４に示す第３の例の配線部材を用いたもので、半導体素子の端子部と接続用配線１８０との接合を、金、錫共晶ないし金−金共晶にて行い、ポッティングにより樹脂封止したものである。
第４の例も、端子部（図１の１６０Ｓに相当）には、外部回路基板（マザーボード）へ接続するための半田ボール（バンプ）２６０を設けている。
【００３９】
これらの半導体装置の外部端子部（図１の１６０Ｓに相当）は二次元的な配列（エリアアレイ配列）で、配線部１３０の配線の引きまわしも比較的簡単となるとともに、半導体素子の多端子化にも対応でき、外部回路基板（マザーボード）への実装も実用レベルで行える。
【００４０】
【実施例】
更に、実施例を挙げて本発明を説明する。
（参考実施例１）
参考実施例１は、図１に示す第１の例の配線部材を、図６に示す配線部材の製造方法にて形成したもので、図１、図５、図６に基づいて説明する。
先ず、厚さ０．１５ｍｍの銅材（古河電工（株）製ＴＥＣ６４‐Ｔ）を導電性基板１１０Ａ（図５（ａ））として用い、レジストパターン１９０を所定の形状に形成した（図５（ｂ））後、塩化第２鉄（４３ボーメ）にて貫通孔１１５を形成し（図５（ｃ））、レジストを剥離して、必要に応じて、洗浄処理等を施して、導電性基板１１０を得た。（図５（ｄ））
レジストとしては重クロム酸カリウムを感光材とするカゼインレジストを用いた。
レジストの剥離は熱アルカリ液にて行った。次いで下記組成のＮｉめっきを電流密度５Ａ／ｄｍ2 、１分間施し、約１μｍを該銅基板全面に施した。
（スルフアミン酸ニッケル浴の組成）
Ｎｉ（ＮＨ2 Ｓｏ3 ）2 ・６Ｈ2 ０ ４００ｇ／ｌ
Ｈ3 Ｂｏ3 ３０ｇ／ｌ
ＮｉＣｌ2 ／６Ｈ2 ０ １５ｇ／ｌ
添加剤
（メルテックス株式会社製）
ナイカルＰＣ−３ ３０ｍｌ／ｌ
ニッケルグリームＮＡＷ−４ ０．０２ｍｌ／ｌ
浴温度 ５５°Ｃ
ｐＨ ４．０
【００４１】
次いで、Ｎｉ皮膜された銅基板からなる導電性基材１１０に下記のように調整したアニオン型の絶縁樹脂層用の電着液中に浸漬し、定電圧電源の陽極に導電性基板１１０を、陰極に白近電極を接続し、１５０Ｖの電圧で５分間の電着を行い、これを１５０°Ｃ、５分間で乾燥、熱処理して、導電性層上に厚さ１５μｍの接着性を有する絶縁樹脂層（絶縁層１２０）を形成した。（図５（ｅ））
導電性基板１１０の貫通孔１１５は絶縁層１２０で埋められた。
【００４２】
＜ポリイミドワニスの製造＞
１１容量の三つ口セパラブルフラスコにステンレス製イカリ攪拌器，窒素導入管及びストップコックの付いたトラップの上に玉付き冷却管をつけた還流冷却器を取り付ける。窒素気流中を流しながら温度調整機のついたシリコーン浴中にセパラブルフラスコをつけて加熱した。反応温度は浴温で示す。
３、４、３’、４’−ベンゾフェノンテトラカルボン酸ジ無水物（以後ＢＴＤＡと呼ぶ）３２．２２ｇ（０．ｌモル）、ビス（４−（３−アミノフェノキシ）フェニル）スルホン（ｍ−ＢＡＰＳ）２１．６３ｇ（０．０５モル），γ−バレロラクトン１．５ｇ（０．０１５モル）、ピリジン２．３７ｇ（０．０３モル）、ＮＭＰ（Ｎ−メチル−２−ピロリドンの略）２００ｇ、トルエン３０ｇを加えて、窒素を通じながらシリコン浴中，室温で３０分撹件（２００ｒｐｍ）、ついで昇温して１８０℃、ｌ時間、２００ｒｐｍに攪拌しながら反応させる。トルエン−水留出分１５ｍｌを除去し、空冷して、ＢＴＤＡ１６．１１ｇ（０．０５モル）、３、５ジアミノ安息香酸（以後ＤＡＢｚと呼ぶ）１５．２２ｇ（０．１モル）、ＮＭＰ１１９ｇ、トルエン３０ｇを添加し、室温で３０分攪拌したのち（２００ｒｐｍ）、次いで昇温して１８０℃に加熱攪拌しトルエンー水留出分１５ｍｌを除去する。その後、トルエンー水留出分を系外に除きながら、１８０℃、３時間、加熱、撹拌して反応を終了した。２０％ポリイミドワニスを得た。
酸当量（１個のＣＯＯＨ当たりのポリマー量は１５５４）は７０である。
＜電着液の調製＞
２０％濃度ポリイミドワニス１００ｇに３ＳＮ（ＮＭＰ：テトラヒドロチオフェンー１、ｌ−ジオキシド＝ｌ：３（重量）の混合溶液）１５０ｇ、ベンジルアルコール７５ｇ、メチルモルホリン５．０ｇ（中和率２００％）、水３０ｇを攪拌して水性電着液を調製する。得られた水性電着液は、ポリイミド７．４％、ｐＨ７．８、暗赤褐色透明液である。
【００４３】
一方、図６（ｂ）に示す転写版の作製を以下のように行った。
導電性基板からなるベース基板２１０として、０．１ｍｍ厚のステンレス板を準備し、ビアホールめっき時、給電用の導電性層２２０を、その一面にべた状に電解銅めっきにより形成した。（図６（ａ））
銅めっき条件としては、下記に示す組成のめっき浴を用いて電流密度４Ａ／ｄｍ2 、３０秒間施し、約０．４μｍのめっき層を形成した。
次いで、導電性層２２０上に、以下のようにして、配線部１３０を選択めっき形成した。（図６（ｂ））
導電性層２２０上に、市販のフォトレジストＡＲ−９００（東京応化工業株式会社製）をスピンコート法により膜厚約１０μｍに塗布し、オーブン８５°Ｃ３０分間乾燥を行った。
そして、所定のフォトマスクを用いて、露光装置Ｐ−２０２−Ｇ（大日本スクリーン製造株式会社製）を用いて密着露光を行った。
露光条件は３００カウントとした。
フォトレジストの開口部に、下記に示す組成の銅めっき浴を用い、電流密度４Ａ／ｄｍ2 、１２分間の通電を行い、露出部に膜厚約１０μｍの銅めっきを形成し、これを配線部１３０とした。
（硫酸銅めっき浴の組成）
ＣｕＳｏ4 ・５Ｈ2 Ｏ ２００ｇ／ｌ
Ｈ2 Ｓｏ4 ５０ｇ／ｌ
ＨＣｌ ０．１５ｍｌ／ｌ
次いで、転写版のレジストを除去した後、その配線部が形成された側を覆うように、前述のようにして調製したポリイミドワニスからなる絶縁接着層１４０をダイコートにより約３０μｍ形成した。（図６（ｃ））
【００４４】
次いで、上記のようにして得た絶縁層１２０に覆われた導電性基板１１０と、絶縁接着層１４０を配設した転写版とを位置合わせし、下記の条件にし圧着し（図６（ｄ））、転写版のＳＵＳ基材のみを剥離した。
圧着条件 ２０Ｋｇ／ｃｍ2
温度 ２００°Ｃ
【００４５】
次いで、ポリイミドワニスからなる絶縁接着層１４０を硬化処理した後、 導電性基板１１０の配線部を設けていない側から、ビアホール形成用の、導電性層をめっき形成するための開口１５０をレーザ照射により形成した。（図６（ｅ））
レーザは、ＵＶ−ＹＡＧレーザ（ＥＳＩジャパン株式会社製 ５１００）を用いた。
次いで、前述の硫酸銅めっき浴の組成を用い、同様の条件で、銅めっき層からなる導電性層を形成してビアホール１６０を形成した。（図６（ｆ））
【００４６】
次いで、導電性層２２０を塩化第２鉄（４３ボーメ）を用いて除去した。（図６（ｇ））
この後、配線部を覆うように、感光性のポリイミド層（日本ゼオン株式会社製ＺＦＰＩ５５００）を塗布し、所定の製版を行い、半導体素子の端子と接続するための接続用端子部領域のみを開口させ、この部分に、銅、ニッケル、錫の順にめっきを行い接続用端子部１８０を形成した。（図６（ｈ））
【００４７】
銅めっきは、前述の硫酸銅めっき浴を用い同様の条件でめっきした。
ニッケルめっきも、前述のスルファミン酸ニッケル浴を用い、同様に行った。
また、錫めっきは、無電解Ｓｎめっき液（シプレイ株式会社製ＬＴ−３４）を用い、所定の条件（７０°Ｃ、３分浸漬）でＳｎを銅表面に析出した。
【００４８】
（実施例１）
実施例１は、図１に示す第１の例の配線部材を、図７に示す配線部材の製造方法にて形成したものであり、導電性基材１１０の作製は実施例１と同様に行ったが、導電性基材１１０への絶縁層１２０の配設方法として印刷方法を用いた。
Ｎｉ皮膜された銅基板からなる導電性基板１１０に印刷法により、前述の方法で調整したポリイミドワニスをメタルマスクを用いて充填印刷し、乾燥を８０°Ｃ、３０分＋２００°Ｃ、３０分間施した後、更にダイコート塗布法により両面印刷を行い、絶縁層１５μｍを銅基材上に形成した。
【００４９】
一方、転写版の作製を以下のように行った。
導電性基板からなるベース基板２１０として、０．１ｍｍ厚のステンレス板を準備し、ビアホールめっき時、給電用の導電性層２２０を、その一面にべた状に電解銅めっきにより形成して、転写版を得た。（図７（ａ））
銅めっき条件としては、前出の硫酸銅めっき浴を用いて、電流密度４Ａ／ｄｍ2 、３０秒間施し、約０．４μｍのめっき層を形成した。
【００５０】
次いで、導電性層２２０上に、前出の方法で調整したポリイミドワニスをダイコートにより約３０μｍの厚さに形成した。（図７（ｂ））
次いで、上記のようにして得た絶縁層１２０に覆われた導電性基板１１０と、絶縁接着層１４０を配設した転写版とを位置合わせし、下記の条件にて圧着し（図７（ｃ））、転写版のＳＵＳ基材からなるベース基板２１０のみを剥離した。（図７（ｄ））
圧着条件 ２０Ｋｇ／ｃｍ2
温度 ２００°Ｃ
【００５１】
次いで、転写された導電性層２２０上に、市販のフォトレジストＡＲ−９００（東京応化工業株式会社製）をスピンコート方により膜厚約１０μｍに塗布し、オーブン８５°Ｃ３０分間乾燥を行った。
そして、所定のフォトマスクを用いて、露光装置Ｐ−２０２−Ｇ（大日本スクリーン製造株式会社製）を用いて密着露光を行った。
露光条件は３００カウントとした。
その後、現像、水洗、乾燥をし、所定のパターンを有するフォトレジスト層（図示していない）を形成した。
フォトレジストの開口部に、下記に示す組成の銅めっき浴を用い、電流密度４Ａ／ｄｍ2 、１２分間の通電を行い、露出部に膜厚約１０μｍの銅めっきを形成し、これを配線部１３０とした。
（硫酸銅めっき浴の組成）
ＣｕＳｏ4 ・５Ｈ2 Ｏ ２００ｇ／ｌ
Ｈ2 Ｓｏ4 ５０ｇ／ｌ
ＨＣｌ ０．１５ｍｌ／ｌ
この後、アセトンにてレジスト剥離を行った。（図７（ｅ））
【００５２】
以下、参考実施例１と同様の方法でビアホールを形成した（図７（ｆ））〜図７（ｇ））後、導電性層２２０のみをエッチング除去し（図７（ｈ））、参考実施例１と同様に、接続用端子部１８０を形成した。（図７（ｉ））
【００５３】
（参考実施例２）
参考実施例２は、参考実施例１において、絶縁接着層１４０を用いず、絶縁層１２０で覆った導電性基板１１０と転写版とを位置合わせし、両者間に絶縁性接着フィルム（新日鐵株式会社製、エスパネックスＳＰＢ−０３５Ａ）を下記の条件にし圧着し、転写版のＳＵＳ基材からなる導電性のベース基板２１０のみを剥離した。
圧着条件 ２０Ｋｇ／ｃｍ2
温度 ２００°Ｃ
この他は、参考実施例１と同様で、ここでは説明を省略する。
【００５４】
（実施例２）
実施例２は、実施例１において、絶縁接着層１４１を用いず、絶縁層１２０で覆った導電性基板１１０と転写版とを位置合わせし、両者間に絶縁性接着フィルム（新日鐵株式会社製、エスパネックスＳＰＢ−０３５Ａ）を下記の条件にし圧着し、転写版のＳＵＳ基材からなる導電性のベース基板２１０のみを剥離した。
圧着条件 ２０Ｋｇ／ｃｍ2
温度 ２００°Ｃ
この他は、実施例１と同様で、ここでは説明を省略する。
【００５５】
【発明の効果】
本発明は、上記のように、半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材、あるいは半導体装置形成用の配線部材で、高密度、微細配線が可能で、且つ、電気特性の面でも優れた配線部材の提供を可能とした。
特に、高密度、微細配線が可能で、且つ、電気特性の面でも優れたエリアアレイタイプの半導体装置を作製することができる配線部材の提供を可能とした。
同時に、そのような配線部材の製造方法の提供を可能とした。
これにより、多端子の半導体素子のプリント回路基板（マザーボード）への搭載を実用レベルで可能とし、益々の高密度実装に対応できるものとした。
【図面の簡単な説明】
【図１】 図１（ａ）は、本発明に関わる配線部材の実施の形態の第１の例の一部を示した断面図で、図１（ｂ）は図１（ａ）のＡ１−Ａ２における断面の一部を示した図で、図１（ｃ）、図１（ｄ）は特定の貫通孔の形状を示した図である。
【図２】 図２（ａ）は図１（ａ）のＡ３−Ａ４における断面の一部を示した図で、図２（ｂ）は図１（ａ）をＡ０側からみた半導体素子との接続用端子部の配列を示した図である。
【図３】 図３（ａ）は、本発明に関わる配線部材の実施の形態の第２の例の一部を示した断面図で、図３（ｂ）は図３（ａ）のＢ１−Ｂ２における断面の一部を示した図である。
【図４】 図４（ａ）は、本発明に関わる配線部材の実施の形態の第３の例の一部を示した断面図で、図４（ｂ）は図４（ａ）のＣ１−Ｃ２における断面の一部を示した図である。
【図５】 金属板材の所定箇所に貫通孔を設けた導電性基板の製造方法と導電性基板の貫通孔の壁面全体を覆う絶縁層の設ける方法を説明するための工程図
【図６】 本発明に関わる配線部材の製造方法の実施の形態の１例の工程図
【図７】 本発明の配線部材の製造方法の実施の形態の第１の例の工程図
【図８】 本発明に関わる半導体装置の実施の形態例を示した図
【符号の説明】
１１０ 導電性基板
１１０Ａ 金属板材
１１５ 貫通孔
１２０ 絶縁層
１３０、１３０Ａ 配線（部）
１３５ ビアホール形成用端子（ビアホール接続用端子）
１４０、１４１ 絶縁接着層（接着剤層）
１５０ 開口部
１６０ ビアホール（導電性層）
１６０Ｓ 端子部
１７０ 保護層（ＯＰ層）
１８０ 接続用端子部
１９０ レジストパターン
２１０ ベース基板（導電性基板）
２２０ 導電性層（べた状のめっき層）
２５０ 半導体素子
２５１ 端子部（パッド）
２５２ 半田パッド
２６０ 半田ボール
２７０ アンダーフィル
２８０ 封止用樹脂（ポッティング樹脂）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a wiring member for an interposer or a wiring member for forming a semiconductor device for mounting a semiconductor element on a printed circuit board, and a manufacturing method thereof.
[0002]
[Prior art]
2. Description of the Related Art In recent years, semiconductor devices have become more and more concentrated and have higher performance as represented by LSIs and ASICs due to the trend toward higher performance and lighter and shorter electronic devices.
As a result, switching noise inside the package cannot be ignored for high-speed signal processing. Especially, the effective inductance of the internal wiring of the package greatly affects the simultaneous switching noise of the IC. We have responded to this by increasing the number of power supplies and grounds.
As a result, higher integration and higher functionality of semiconductor devices have led to an increase in the total number of external terminals, and it has become necessary to increase the number of semiconductor devices.
The mainstream is a multi-terminal IC, particularly an ASIC typified by a gate array or standard cell, or a plastic QFP (Quad Flat Package) using a lead frame as a package that provides a microcomputer, a DSP (Digital Signal Processor), etc. to the user with high cost performance. At present, even those exceeding 300 pins have been put into practical use.
QFP mounts a semiconductor element on a die pad, connects the tip of the inner lead subjected to surface treatment such as silver plating and the terminal of the semiconductor element with a wire, and seals with a sealing resin. It has been developed as a structure that cuts the dam bar and provides outer leads with a structure that can accommodate multiple terminals.
The single-layer lead frame used here is usually made of a metal material having high electrical conductivity and high mechanical strength such as 42 alloy (42% nickel-iron alloy) or copper alloy, and is a photo-etching method or a stamping method. As a result, the outer shape was processed.
[0003]
However, higher speed and higher functionality of signal processing of semiconductor elements have come to require a larger number of terminals.
In QFP, the external terminal pitch has been narrowed to support multiple terminals without increasing the package size. However, as the external terminal pitch becomes narrower, the width of the external terminal itself becomes narrower and the strength of the external terminal decreases. For this reason, it has been difficult to maintain the outer lead skew and maintain the coplanarity (flatness) in subsequent processes such as forming, and it has been difficult to maintain package mounting accuracy during mounting.
In order to deal with the problem of QFP mounting, a plastic package called BGA (Ball Grig Array) has been developed.
This BGA usually has a semiconductor element mounted on one side of a double-sided board, and the other side is connected to a semiconductor element and an external terminal (solder ball) through a spherical solder ball. It is the package which I intended.
BGA has the advantage that the external terminal interval (pitch) can be increased even with the same number of external terminals compared to QFP with external terminals on the four sides of the package, and it can increase the number of input / output terminals without complicating the semiconductor mounting process. I was able to respond.
This BGA is a bonding that is electrically connected to a die pad on which a semiconductor element is mounted on one side of a substrate of a flat plate (resin plate) having ripening resistance typified by BT resin (bismaleide resin) by a bonding wire. Hold the pad, and on the other side, have external connection terminals formed by two or two-dimensionally arranged solder balls in a grid or zigzag pattern to make electrical and physical connection between the external circuit and the semiconductor device. In this structure, the connection terminals and the bonding pads are electrically connected by wiring, through holes, and wiring.
[0004]
However, this BGA has a wiring for connecting a semiconductor element and a bonding wire through a plated through hole, and an external connection terminal part (also simply referred to as an external terminal part) for mounting on a printed circuit board after being formed into a semiconductor device. Are complicated in electrical connection, and there are problems in terms of reliability such as disconnection in the through hole due to the thermal expansion of the resin, and there are also many problems in terms of fabrication.
Here, a structure in which terminals are two-dimensionally arranged, such as a BGA, is referred to as an area array type.
[0005]
For this reason, the manufacturing process is simplified and the reliability is improved, and the metal thin plate is processed into a predetermined shape by etching or the like, similar to the manufacturing of a conventional lead frame, and this (also referred to as a lead frame) is used as a core material. Various area array type semiconductor devices in which wiring is formed have also been proposed.
In this type, the processing accuracy and the miniaturization of the wiring are basically limited to the thickness of the thin metal plate.
[0006]
[Problems to be solved by the invention]
As described above, although BGA using BT resin (bismaleide resin) is advantageous for increasing the number of terminals, there are many problems in terms of reliability and production, and a metal thin plate is predetermined by etching or the like. The area array type in which wiring is formed by using a core material (lead frame) processed into a shape as described above has a problem that it cannot cope with the recent increase in the number of terminals.
The present invention addresses these problems. Specifically, a wiring member for an interposer for mounting a semiconductor element on a wiring board, or a semiconductor device for forming a semiconductor device integrally with the semiconductor element. It is an object of the present invention to provide a wiring member that can be formed with high density and fine wiring and that has excellent electrical characteristics.
At the same time, an object of the present invention is to provide a method for manufacturing such a wiring member.
In particular, an object of the present invention is to provide a wiring member capable of producing an area array type semiconductor device capable of high density and fine wiring and having excellent electrical characteristics.
[0007]
[Means for Solving the Problems]
  The present inventionArrangement related toThe wire member is a wiring member for an interposer for mounting a semiconductor element on a printed circuit board or a wiring member for forming a semiconductor device, and is a first member of a conductive substrate in which a through hole is provided at a predetermined position of a metal plate material. On the surface side, a wiring portion formed by selective plating is provided via an insulating layer, connected to the wiring portion, a via hole reaching the second surface side of the conductive substrate is disposed, and a second via hole is provided. And a filling type via hole that fills the through hole with the conductive layer by providing an insulating layer at least in a predetermined through hole of the conductive substrate so as to cover the entire wall surface of the through hole. It is characterized by having.
  Then, in the above, an insulating layer is provided in a predetermined through hole of the conductive substrate so as to cover the entire wall surface of the through hole, and the filling type via holes that fill the through hole with the conductive layer are arranged two-dimensionally (this) Is called an area array).
  In addition, in the above, in order to be electrically connected to the conductive substrate at the wall surface of the through hole, it has a filling type via hole that fills the through hole only with the conductive layer or with the insulating layer and the conductive layer. It is what.
  In the above, the entire semiconductor element mounting region of the conductive substrate is a through hole.
  Alternatively, in the above, the semiconductor element mounting region of the conductive substrate is perforated while leaving the metal portion of the metal plate material suspended.
  In the above, the two-dimensional arrangement (referred to as an area array) is not arranged one-dimensionally along the side of the wiring member, but two-dimensionally such as a lattice pattern on the surface of the wiring member. To arrange.
  The array of area array type external terminals such as BGA corresponds to this, and a semiconductor device having external terminals arranged two-dimensionally is generally referred to as an area array type semiconductor device.
[0008]
  Manufacturing method of wiring member of the present inventionHalfA wiring member for an interposer for mounting a conductor element on a printed circuit board, or a wiring member for forming a semiconductor device, which is selected on the first surface side of a conductive substrate provided with a through hole at a predetermined position of a metal plate material A wiring portion formed by plating is provided via an insulating layer, connected to the wiring portion, a via hole reaching the second surface side of the conductive substrate is disposed, and the second surface side of the via hole is a terminal portion. In addition, at least a predetermined through hole of the conductive substrate is provided with an insulating layer so as to cover the entire wall surface of the through hole, and a wiring member having a filling type via hole that fills the through hole with the conductive layer is manufactured. A method for manufacturing a wiring member, comprising: (A) providing a through hole for forming a via hole in a metal plate material to form a conductive substrate; then forming at least a first surface of the conductive substrate and the through hole I'll cover the wall And (B) forming a conductive layer for power supply for via-hole plating in a predetermined shape on the conductive surface with a base material having at least one surface being conductive. Then, after performing the transfer plate forming step for forming the transfer plate, in order, (C) the transfer plate and the insulating layer are provided with the plated side of the transfer plate facing the insulating layer side of the conductive substrate. Transfer with which the conductive substrate for the via hole plating is transferred and formed on the conductive substrate side by aligning the conductive substrate with the conductive substrate, contacting them with an insulating adhesive layer, peeling only the base substrate of the transfer plate A step, (D) an electroplating step of selectively plating and forming a wiring portion including a terminal for connecting a via hole on the transferred conductive layer for feeding the via hole plating, and (E) a penetration for forming the via hole Hole insulating layer and insulating adhesive layer Remove from the second surface side facing the first surface of the conductive substrate so that at least the entire wall surface of the predetermined through-hole is covered with the insulating layer and the terminals of the wiring portion are exposed. An opening forming step of providing an opening; and (F) an electroplating step of forming a conductive via layer by electrolytic plating on the terminal of the wiring portion exposed by the opening forming step to form a filling type via hole filling the opening; (G) An etching process is performed in which the exposed portion of the conductive layer for power supply of via-hole plating that is plated and formed in a solid shape is etched so that the wiring portion remains.
[0009]
  And it is a manufacturing method of said wiring member, Comprising: After providing the insulating contact bonding layer at the time of transcription | transfer on the electroconductive layer by which plating formation was carried out, it adheres, It is characterized by the above-mentioned. Is.
  Alternatively, the above arrangementA method for manufacturing a wire member, wherein an insulating adhesive layer for transfer is provided on the conductive substrate side, and then contact is made.
  Also, in any one of the above wiring member manufacturing methods, an insulating and adhesive film is used as the insulating adhesive layer.
  The method for manufacturing a wiring member according to any one of the above, wherein the step of providing an insulating layer so as to cover at least the first surface of the conductive substrate and the wall surface of the through hole is performed by an electrodeposition method. The electrodeposition for providing the insulating layer is performed by using a polyimide resin containing an ionic group, an organic solvent capable of dissolving the polyimide resin, water, and the ionic property. Electrodeposition is performed using an electrodeposition coating composition composed of an ionic compound having a polarity different from that of the group.
  Alternatively, in the method for manufacturing a wiring member according to any one of the above, the step of providing an insulating layer so as to cover at least the first surface of the conductive substrate and the wall surface of the through hole is performed by a printing method. It is characterized by forming.
  Further, in any one of the above wiring member manufacturing methods, the terminal plating is performed only on a predetermined portion after the etching step of etching the conductive layer for via-hole plating power feeding. As the plating, electroless Sn plating is applied to the outermost surface.
  Moreover, it is a manufacturing method of the wiring member of any one of said 1st, Comprising: The electroconductive board | substrate performed the plating process to the copper substrate or the copper substrate surface, It is characterized by the above-mentioned.
  The method for manufacturing a wiring member according to any one of the above, wherein the insulating layer is removed so that at least a part of a wall surface of a desired through hole is exposed in the opening forming step. To do.
  Moreover, it is a manufacturing method of the wiring member of any one of said 1st, Comprising: All the semiconductor element mounting areas of an electroconductive board | substrate are the through-holes, It is characterized by the above-mentioned.
[0010]
  The present inventionInvolved inA semiconductor device is characterized by using the wiring member of the present invention. In the above, the conductive substrate is a ground layer.
[0011]
[Action]
  The present inventionInvolved inWith such a configuration, the wiring member is a wiring member for an interposer for mounting a semiconductor element on a printed circuit board or a wiring member for forming a semiconductor device, and high-density and fine wiring is possible. In addition, it is possible to provide a wiring member that is excellent in terms of electrical characteristics.
  In particular, it is possible to provide a wiring member capable of manufacturing an area array type semiconductor device capable of high density and fine wiring and having excellent electrical characteristics. In addition, the semiconductor device can be made thinner.
  Specifically, a wiring portion formed by selective plating is provided on the first surface side of a conductive substrate having a through hole at a predetermined location of a metal plate material via an insulating layer, and connected to the wiring portion. A via hole reaching the second surface side of the conductive substrate is provided, the second surface side of the via hole is used as a terminal portion, and at least a predetermined through hole of the conductive substrate is connected to the entire wall surface of the through hole. This is achieved by providing an insulating layer to cover and filling-type via holes that fill the through-holes with a conductive layer.
  In other words, by providing a conductive substrate, it is mechanically strong, and by providing a selective plating formed wiring section, it can cope with higher density and miniaturization of wiring, and the semiconductor device It is possible to cope with the increasing number of terminals.
  Furthermore, by providing a filling type via hole, electrical conduction between the front and back sides is ensured. When applied to an area array type semiconductor device, it is effective for increasing the density and miniaturization of wiring and increasing the number of terminals.
  In particular, the conductive substrate is formed by having a via hole of a filling type that fills the through hole with only the conductive layer or with the insulating layer and the conductive layer so as to be electrically connected to the conductive substrate at the wall surface of the through hole. It can be used as a ground layer and has an electrically stable structure.
  In addition, since the entire semiconductor element mounting region of the conductive substrate is a through hole, the heat radiation can be reduced and the thermal efficiency can be improved when mounting the semiconductor element.
  Alternatively, by drilling so as to suspend the semiconductor element mounting region of the conductive substrate, the semiconductor element mounting becomes stable, and when the semiconductor element (also referred to as a chip) is mounted, the heat dissipation is reduced. Less heat efficiency can be achieved.
[0012]
Examples of the conductive base material include a copper substrate from an economical viewpoint, but are not particularly limited thereto.
The electrodeposition resin layer is preferably excellent in terms of electrical insulation and strength, but is not particularly limited.
For example, those formed by electrodeposition using a solvent-soluble polyimide having a carboxyl group, a solvent, and a polyimide electrodeposition solution containing a neutralizing agent can be mentioned.
[0013]
  The present inventionInvolved inNeedless to say, the wiring member can also be applied to a wiring board for a CSP (Chip Size Package) type semiconductor device and a wiring board for an MCM (Multi Chip Module).
[0014]
  The present inventionInvolved inThe manufacturing method of the wiring member has the above-described configuration.Involved inSpecifically, (a) after forming a conductive substrate by providing a through-hole for forming a via hole in a metal plate material, at least a first of the conductive substrate is provided. A step of providing an insulating layer so as to cover the surface and the wall surface of the through-hole, and (b) using a base material having at least one conductive surface as a base base material, and supplying a via hole plating power to a predetermined region of the conductive surface. And a transfer plate forming step of forming a transfer plate by selectively plating and forming a wiring portion including a terminal for forming a via hole and further forming a transfer plate. c) Directing the transfer plate to the insulating layer side of the conductive substrate with the wiring portion provided on the side of the conductive plate, aligning the transfer plate and the conductive substrate provided with the insulating layer, and bringing them into close contact with each other via the insulating adhesive layer. Only the base substrate of the plate is peeled off, and the wiring part is electrically conductive At least a predetermined step from the second surface side facing the first surface of the conductive substrate, and (d) a through-hole insulating layer and an insulating adhesive layer for forming a via hole. An opening forming step of providing an opening by removing the wiring portion terminal so that the entire insulating wall is covered with the insulating wall, and (e) the wiring portion terminal exposed by the opening forming step. An electroplating step in which a conductive layer is formed by electrolytic plating to form a filling type via hole in which the opening is filled; and (f) a via hole plating power supply formed by plating in the above-mentioned manner so that the wiring portion remains. An etching process for removing the conductive layer for etchingThis is achieved by a wiring member manufacturing method (hereinafter also referred to as a first wiring member manufacturing method).
  Moreover, the manufacturing method of the wiring member of the present invention enables manufacturing of the wiring board according to the present invention by using such a configuration, specifically,(A) a step of providing an insulating layer so as to cover at least the first surface of the conductive substrate and the wall surface of the through hole after forming a conductive substrate by providing a through hole for forming a via hole in the metal plate material; (B) A transfer plate is formed by plating a conductive layer for power supply of via-hole plating with a base material having a conductive surface on at least one surface, in a predetermined shape on the conductive surface. After performing the transfer plate forming step, sequentially position the transfer plate and the conductive substrate provided with the insulating layer with the transfer plate plated side facing the insulating layer side of the conductive substrate. A transfer step of transferring and forming the conductive layer for feeding the via-hole plating on the conductive substrate side by peeling off only the base substrate of the transfer plate, and bringing the conductive substrate into contact with the insulating adhesive layer, and (D) transfer On the conductive layer for feeding via hole plating. An electroplating process including a terminal for hole connection and selective plating formation of a wiring portion; and (E) an insulating layer of a through hole for forming a via hole, and an insulating adhesive layer on the first surface of the conductive substrate An opening forming step of providing an opening by removing the terminal of the wiring part so that the terminal of the wiring part is exposed in a state where the insulating layer is covered at least on the entire wall surface of the predetermined through-hole from the opposing second surface side; (F) an electroplating step in which a conductive layer is formed by electrolytic plating on the terminal of the wiring portion exposed by the opening forming step to form a filling type via hole filling the opening; and (G) the wiring portion is left. And an etching step of etching away the exposed portion of the conductive layer for feeding the via-hole plating power supply formed in a solid shape.Wiring member manufacturing method (hereinafter also referred to as second wiring member manufacturing method)This has been achieved.
[0015]
In the above, after transferring the insulating adhesive layer at the time of transfer on the side of the electroconductive layer on which the transfer plate is formed, or on the side of the conductive substrate in advance, the two are in close contact with each other However, work is easy in terms of alignment.
If an insulating and adhesive film is used as the insulating adhesive layer at the time of transfer, it is easy on the work surface.
In addition, as a step of providing an insulating layer so as to cover at least the first surface of the conductive substrate and the wall surface of the through hole, there are a method of forming an insulating layer by an electrodeposition method and a method of forming by a printing method.
In the case of the electrodeposition method, by using the conductive substrate as an electrode, the electrodeposition resin layer can be formed on the entire exposed surface, and can be formed on the surface portion regardless of the through-hole shape.
As the insulating layer for electrodeposition formation, a thermally, chemically and mechanically stable layer is preferable, a polyimide resin containing an ionic group, an organic solvent capable of dissolving the polyimide resin, water, the ionic group It is preferable to use an electrodeposition coating composition composed of an ionic compound having a polarity different from that obtained by electrodeposition, drying, and heat treatment as necessary. In the case of the printing method, printing for filling the through hole with the insulating layer and printing for covering the front and back surfaces of the conductive substrate are performed separately.
[0016]
After the etching process for etching the conductive layer for feeding via-hole plating, the surface of the input / output terminal portion for mounting the semiconductor element on the first surface side is subjected to terminal plating for connection. When the electroless Sn plating is applied to the outermost surface as the terminal plating, it is advantageous in the case of connecting with eutectic with gold (Au) and tin (Sn). Needless to say, Au plating may be applied to the outermost surface as terminal plating of the wiring portion, and the eutectic of gold (Au) -gold (Au) may be connected.
[0017]
In the first method, since the wiring portion is formed by producing a transfer plate, it can be said that the structure is suitable for mass production.
In this respect, the second method is inferior, but the transfer itself is a transfer of the solid plated portion, and the transferability is good, and the subsequent operations are easy to perform.
[0018]
  The present inventionInvolved inBy adopting such a structure, the semiconductor device is capable of providing a semiconductor device that is capable of high density and fine wiring and that is excellent in terms of electrical characteristics. The present invention makes it possible to provide an area array type semiconductor device that is becoming increasingly multi-terminal.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
  Embodiments of the present invention will be described with reference to the drawings.
  FIG. 1 (a) shows the present invention.Involved inFIG. 1B is a cross-sectional view showing a part of the first example of the embodiment of the wiring member, and FIG. 1B is a view showing a part of the cross-section at A1-A2 of FIG. c), FIG. 1 (d) is a view showing the shape of a specific through-hole, and FIG. 2 (a) is a view showing a part of a cross section at A3-A4 of FIG. 1 (a). FIG. 3B is a diagram showing an arrangement of terminal portions for connection with the semiconductor element as viewed from the A0 side in FIG. 1A, and FIG.Involved inFIG. 3B is a cross-sectional view showing a part of the second example of the embodiment of the wiring member, and FIG. 3B is a view showing a part of the cross-section taken along B1-B2 of FIG. a) the present inventionInvolved inFIG. 4B is a cross-sectional view showing a part of the third example of the embodiment of the wiring member, FIG. 4B is a view showing a part of the cross-section at C1-C2 of FIG. 4A, and FIG. FIG. 6 is a process diagram for explaining a method for manufacturing a conductive substrate in which through holes are provided at predetermined positions of a metal plate and a method for providing an insulating layer covering the entire wall surface of the through holes of the conductive substrate.Involved inEmbodiment of manufacturing method of wiring memberOne example ofFIG. 7 is a process diagram, and FIG. 7 shows an embodiment of the method for manufacturing a wiring member according to the present invention.First exampleFIG. 8 is a flowchart of the present invention.Involved inIt is a figure showing an example of an embodiment of a semiconductor device.
  1 to 8, 110 is a conductive substrate, 110A is a metal plate, 115 is a through hole, 120 is an insulating layer, 130 and 130A are wiring (parts), 135 is a via hole forming terminal (wiring), 140 and 141 Is an insulating adhesive layer (adhesive layer), 150 is an opening, 160 is a via hole (conductive layer), 160S is a terminal part, 170 is a protective layer (OP layer), 180 is a terminal part for connection, 190 is a resist pattern, 210 is a base substrate (conductive substrate), 220 is a conductive layer (solid plating layer), 250 is a semiconductor element, 251 is a terminal portion (pad), 260 is a solder ball, 270 is an underfill, and 280 is a sealing resin. (Potting resin).
[0020]
  First, the present inventionInvolved inAn embodiment of the wiring member will be described.
  The present inventionInvolved inThe 1st example of embodiment of a wiring member is demonstrated based on FIG. 1, FIG. The wiring member of the first example is a wiring substrate for an area array type semiconductor device, and is also an interposer for mounting a semiconductor element on a printed circuit board.
  As shown in part of the cross section in FIG. 1A, selective plating is formed on one surface (this is referred to as a first surface) of a conductive substrate 110 provided with a through hole at a predetermined position of a metal plate material. The second wiring is provided on the wiring part 130 via the insulating layer 120, which is an insulating layer, and the adhesive layer 140, and is connected to the wiring part 130 and faces the first surface of the conductive substrate 110. A via hole 160 reaching the surface of the via hole 160 is arranged, and the second surface side of the via hole 160 is used as a terminal portion 160S.
  An insulating layer is provided in a predetermined through hole 115 of the conductive substrate 110 so as to cover the entire wall surface of the through hole 115, and the through hole 115 is filled with the conductive layer to form a filling type via hole 160.
[0021]
As shown in FIG. 1A and FIG. 1B, most of the via holes 160 fill the through holes 115 with an insulating layer 120 covering the entire wall surface of the through holes 115 and a conductive layer (via holes 160). In the specific through hole 115, as shown in FIG. 1C, a conductive layer (via hole 160) that is electrically connected to the entire wall surface of the through hole 115 is provided. The through hole 115 is filled only with the (via hole 160), and only the conductive substrate 110 and specific wiring are electrically connected.
This is based on the premise that the conductive substrate 110 is used as a ground when a semiconductor device is manufactured.
As a modification of the through hole shown in FIG. 1C, the through hole 115 may be filled with an insulating layer 120 and a conductive layer (via hole) 160 as shown in FIG.
[0022]
In this example, the wiring part 130 is formed as shown in FIG.
FIG. 1A shows a part of a cross section, and terminal portions 135 of wirings connected to via holes 160 are provided in two rows along the arrangement of connection terminals 180 shown in FIG. ing.
Although not shown in its entirety here, it is provided two-dimensionally in two rows in a square shape.
A cross section taken along line A5-A6 in FIG. 2A corresponds to FIG.
[0023]
The terminal portions 160S of the via holes 160 are for connection to an external circuit, and are arranged in two rows in a square shape with the same arrangement as the terminal portions 135 of the wirings connected to the via holes 160 described above.
[0024]
The wiring part 130 is generally made of a copper layer as a main material, but is not limited thereto.
A plurality of metal layers may be provided in multiple layers.
The connection terminal 180 is a terminal for connection with a terminal (not shown) of a semiconductor element, and each terminal 180 is formed on the wiring 130 by plating.
In addition, each terminal 180 is arranged in a row on four sides as shown in FIG. 2B, but there are cases where the connection terminals are arranged in a grid pattern in the size of the semiconductor element. It is not limited to what was done. The connection terminals 180 may be arranged in a grid pattern.
In this example, a nickel layer and a tin (Sn) layer are provided in this order on the surface of the wiring 130 for connecting to the terminal of the semiconductor element by gold and tin eutectic, and the tin (Sn) layer is the outermost layer.
As the conductive substrate 110, a copper substrate or a substrate obtained by performing Ni plating or the like on the copper substrate surface is used because of its electrical characteristics, mechanical strength, workability, thermal conductivity, etc., but is not limited thereto.
In the case where the copper substrate or the surface of the copper substrate is subjected to Ni plating or the like, the thickness is preferably 0.05 mm or more from the viewpoint of mechanical strength.
The insulating layer 120 is preferably one that is excellent in terms of electrical insulation, chemical stability, and strength, but is not particularly limited.
In particular, an insulating resin layer formed by electrodeposition may be mentioned.
As the insulating resin layer formed by electrodeposition, a polyimide resin layer is preferable.
For example, electrodeposition can be performed with a polyimide resin containing an ionic group, an organic solvent capable of dissolving the polyimide resin, water, and an electrodeposition coating composition comprising an ionic compound having a polarity different from that of the ionic group. The obtained electrodeposition resin layer can be obtained by drying and heat treatment, if necessary.
As the adhesive layer 140, an epoxy resin, a polyimide resin, a urethane resin, a novolac resin, a bismaleide resin, or the like is preferable.
[0025]
In this example, by providing the conductive substrate 110 in this manner, the whole is mechanically strong, and the wiring portion 130 formed by selective plating is provided, so that the density of the wiring is increased and the fineness is increased. It is possible to cope with the increase in the number of terminals of the semiconductor element, and by providing the filling type via hole 160, the electrical conduction between the front and back sides is ensured.
[0026]
  Next, the present inventionInvolved inA second example of the embodiment of the wiring member will be described with reference to FIG.
  In the second example, the shape of the conductive substrate 110 is changed in the first example, and the entire region where the semiconductor element is mounted is the through hole 115A. The description is omitted because it is the same as the first example.
[0027]
  Next, the present inventionInvolved inA third example of the embodiment of the wiring member will be described with reference to FIG.
  The third example is obtained by changing the shape of the conductive substrate 110 in the first example, and the semiconductor element mounting region is perforated while leaving the metal part of the metal plate material suspended.
  The other points are the same as in the first example, and the description is omitted.
[0028]
  Next, the example of embodiment of the manufacturing method of the wiring member of this invention is demonstrated.
  First, the present inventionInvolved inEmbodiment of manufacturing method of wiring member1 example (also referred to as Reference Example 1)This will be described with reference to FIG.
  This example1 is a method of manufacturing the wiring member of the first example shown in FIG.
  First, a method for manufacturing the conductive substrate 110 and a method for providing an insulating layer covering the entire wall surface of the through hole of the conductive substrate 110 will be described with reference to FIG.
  An etching resistant resist pattern is formed in a predetermined shape in order to open only portions where the through holes are provided on both surfaces of the conductive substrate 110A (FIG. 5A) made of a copper material or the like by etching. (Fig. 5 (b))
  Next, etching is performed from both sides of the conductive substrate 110 using a predetermined etching solution to form a through hole 115 in a region exposed from the opening of the resist pattern (FIG. 5C), and the resist pattern 190 is removed. Then, the conductive substrate 110 is obtained by performing a cleaning process or the like as necessary. (Fig. 5 (d))
  Next, the insulating layer 120 is formed on the surface portion by electrodeposition using the conductive substrate 110 as an electrode, and at the same time, the through hole 115 is filled. (Fig. 5 (e))
[0029]
The electrodeposition resin layer is preferably one that is excellent in terms of electrical insulation, chemical stability, and strength, but is not particularly limited.
Examples of the polymer used in the electrodeposition liquid for electrodepositing the electrodeposition resin layer 130 include various anionic or cationic synthetic polymer resins having electrodeposition properties.
As the anionic polymer resin, acrylic resin, polyester resin, maleated oil resin, polybutadiene resin, epoxy resin, polyamide resin, polyimide resin, etc. can be used alone or as a mixture of any combination of these resins. . Furthermore, you may use together said crosslinking | crosslinking resin, such as said anionic synthetic resin and a melamine resin, a phenol resin, and a urethane resin.
As the cationic synthetic polymer resin, an acrylic resin, an epoxy resin, a urethane resin, a polybutadiene resin, a polyamide resin, a polyimide resin, or the like can be used alone or as a mixture of any combination thereof. Further, the above cationic synthetic polymer resin may be used in combination with a crosslinkable resin such as a polyester resin and a urethane resin.
In addition, in order to impart tackiness to the above polymer resin, it is possible to add tackifying resins such as rosin, terpene, and petroleum resins as necessary.
The polymer resin is subjected to an electrodeposition method in a state where it is neutralized with an alkaline or acidic substance and solubilized in water, or in a water-dispersed state. That is, the anionic synthetic polymer resin is neutralized with amines such as trimethylamine, diethylamine, dimethylethanolamine and diisopropanolamine, and inorganic alkalis such as ammonia and caustic potash. The cationic synthetic polymer resin is neutralized with an acid such as acetic acid, formic acid, propionic acid, or lactic acid. The polymer resin solubilized in the neutralized water is used in a state of being diluted in water as a water dispersion type or a dissolution type.
In particular, the electrodeposition resin layer 130 is preferably a polyimide resin from the viewpoints of insulation, strength, and chemical stability.
Examples thereof include those formed by electrodeposition using a solvent-soluble polyimide having a carboxyl group, a solvent, and a polyimide electrodeposition solution containing a neutralizing agent.
[0030]
As described above, the insulating layer 120 can be formed by electrodeposition, but the formation of the insulating layer is not limited thereto.
For example, a method may be used in which an insulating layer for filling the through-hole portion is first printed by screen printing, and then the insulating layer is applied to the entire surface of the conductive substrate 110.
Moreover, said resin can be mentioned as an insulating layer used in this case.
[0031]
On the other hand, a conductive substrate 220 for feeding via-hole plating is formed by plating on a surface of a conductive substrate having a good plating releasability as a base substrate 210 (FIG. 6A), and a via hole is formed thereon. 1 and the wiring portion 130 is selectively plated to form a transfer plate for transferring the wiring portion 130 (FIG. 6B).
The conductive layer 220 is preferably thinner because it is etched away later.
As the wiring part 130, a copper layer is usually used, but it is not limited to this as described above. Metal layers may be provided in multiple layers.
Next, after the wiring plate 130 side of the transfer plate (in the state of FIG. 6B) is covered with the insulating adhesive layer 140 (FIG. 6C), the insulating adhesive layer 140 side is formed in the process of FIG. The transfer plate and the conductive substrate 110 provided with the insulating layer 120 are aligned and adhered toward the insulating layer 120 side of the conductive substrate 110. (Fig. 6 (d))
Appropriate heat and pressure are applied as necessary.
Next, only the base substrate 210 of the transfer plate is peeled off, and the wiring portion 130 is transferred and formed on the conductive substrate 110 side, and then a through-hole for forming a via hole (corresponding to 160 in FIG. 1) (FIG. 1, The insulating layer 120 and the adhesive layer 140 embedded in (corresponding to 115 in FIG. 5) are punched by a laser or the like from the second surface side facing the first surface of the conductive substrate 110. Then, an opening 150 is provided to expose the terminal 135 of the wiring portion. (Fig. 6 (e))
About the through-hole 115 other than the specific through-hole which needs to be electrically connected to the conductive substrate 110, the entire wall surface of the through-hole is covered with an insulating layer.
The specific through hole that needs to be electrically connected to the conductive substrate 110 is covered with an insulating layer so that all or part of the wall surface is exposed.
A via hole is formed in the opening 150.
[0032]
Next, a conductive layer is formed by electrolytic plating on the terminal 135 of the wiring portion exposed from the second surface side, the opening 150 is filled so as to reach the second surface of the conductive substrate, and a filling type via hole 160 is formed. Form. (Fig. 6 (f))
Usually, a copper layer is used as the conductive layer.
Next, the conductive layer 220 for feeding the via-hole plating formed by plating in the solid shape is removed by etching so that the wiring part 130 remains. (Fig. 6 (g))
When the conductive layer 220 is a copper layer, a ferric chloride solution or the like is used as an etchant.
[0033]
Next, only the region for forming the connection terminal portion for connecting to the terminal of the semiconductor element is exposed on the surface on the wiring portion 130 forming side and covered with the protective layer (OP layer) 170, and then the protective layer (OP The connection terminal 180 is formed by plating on the wiring part 130 exposed from the layer 170. (Fig. 6 (h))
The protective layer (OP layer) can be formed, for example, by applying a photosensitive polyimide to the entire surface, drying, then exposing using a predetermined pattern plate, and developing.
The connection terminal 180 is formed by electroless plating or the like.
In the case of gold (Au) -gold (Au) eutectic and gold (Au) -tin (Sn) eutectic with the terminal of the semiconductor element, the outermost surfaces are set as the Au layer and the Sn layer, respectively.
[0034]
  Next, in the embodiment of the method for manufacturing the wiring member of the present inventionFirst exampleWill be described with reference to FIG.
  This example also1 is a method of manufacturing the wiring member of the first example shown in FIG.
  First, a conductive layer 220 for feeding via-hole plating is formed by plating on a surface of a conductive substrate having good plating peelability as a base substrate 210, and this is used as a transfer plate (FIG. 7A). An insulating adhesive layer 141 is disposed on the conductive layer 220. (Fig. 7 (b))
  The solid conductive layer 220 is preferably thin enough to be removed later by soft etching.
  Next, the transfer plate and the conductive substrate 110 are aligned and brought into close contact with the side of the transfer plate on which the conductive layer 220 is formed facing the insulating layer 120 side of the conductive substrate 110. (Fig. 7 (c))
  Next, only the base substrate 210 of the transfer plate is peeled off, and a solid conductive layer 220 is transferred and formed on the conductive substrate 110 side. (Fig. 7 (d))
[0035]
Next, on the transferred solid conductive layer 220, a via hole connection terminal is formed, and a wiring portion is selectively plated by electrolytic plating. (Fig. 7 (e))
Next, as in the first example, an opening 150 for forming a via hole by laser irradiation or the like is provided in the through-hole 115 portion. (Fig. 7 (f))
The solid conductive layer 220 is exposed from the second surface side facing the side (first surface side) where the wiring part 130 of the conductive substrate 110 is formed.
Next, as in the first example, the via hole 160 is formed by filling the opening 150 with a conductive layer by electrolytic plating. (Fig. 7 (g))
[0036]
The exposed portion of the conductive layer 220 for via-hole plating power feeding formed in a solid shape so as to leave the wiring portion 130 is etched away by soft etching. (Fig. 7 (h))
As the etching solution, ferric chloride solution or the like is used.
[0037]
  ThenReference example 1In the same manner as described above, only the region for forming the connection terminal portion for connecting to the terminal of the semiconductor element is exposed on the surface on the wiring portion 130 forming side, and the protective layer (OP layer) 170 is covered, The connection terminal 180 is formed on the wiring portion 130 exposed from the OP layer 170 by plating. (Fig. 7 (i))
  In this example, the conductive layer 130 </ b> A and a part of the conductive layer 220 provided thereunder form the wiring layer 130.
[0038]
Next, an example of an embodiment of the semiconductor device of the present invention will be described with reference to FIG.
The first example shown in FIG. 8A uses the wiring member shown in FIG. 1, and the semiconductor element is mounted on the connection terminal 180 provided at the tip of the wiring part 130 with the terminal facing down. It is a thing.
In the first example, the terminal portion of the semiconductor element and the connection wiring 180 are joined by gold, tin eutectic or gold-gold eutectic.
In addition, solder balls (bumps) 260 for connection to an external circuit board (motherboard) are provided in the terminal portion (corresponding to 160S in FIG. 1).
As in the first example, the second example shown in FIG. 8B uses the wiring member shown in FIG. 1, and the terminal portion of the semiconductor element and the connection wiring 180 are joined by soldering. Underfill after semiconductor device mounting.
Also in the second example, solder balls (bumps) 260 for connection to an external circuit board (motherboard) are provided in the terminal portion (corresponding to 160S in FIG. 1).
The third example shown in FIG. 8C uses the wiring member of the second example shown in FIG. 3, and the bonding between the terminal portion of the semiconductor element and the connection wiring 180 is performed using gold or tin eutectic. Or it is performed by gold-gold eutectic and resin-sealed by potting.
Also in the third example, solder balls (bumps) 260 for connection to an external circuit board (motherboard) are provided in the terminal portion (corresponding to 160S in FIG. 1).
The fourth example shown in FIG. 8D uses the wiring member of the third example shown in FIG. 4, and the bonding between the terminal portion of the semiconductor element and the connection wiring 180 is performed using gold or tin eutectic. Or it is performed by gold-gold eutectic and resin-sealed by potting.
Also in the fourth example, solder balls (bumps) 260 for connection to an external circuit board (motherboard) are provided in the terminal portion (corresponding to 160S in FIG. 1).
[0039]
The external terminal portions (corresponding to 160S in FIG. 1) of these semiconductor devices have a two-dimensional arrangement (area array arrangement), and the wiring of the wiring portion 130 can be relatively easily routed. And can be mounted on an external circuit board (motherboard) at a practical level.
[0040]
【Example】
  Further, the present invention will be described with reference to examples.
  (Reference Example 1)
  Reference Example 1Is a wiring member of the first example shown in FIG. 1 formed by the method of manufacturing a wiring member shown in FIG. 6, and will be described based on FIG. 1, FIG. 5, and FIG.
  First, a 0.15 mm thick copper material (TEC64-T manufactured by Furukawa Electric Co., Ltd.) was used as the conductive substrate 110A (FIG. 5A), and a resist pattern 190 was formed in a predetermined shape (FIG. 5 ( b)) After that, a through-hole 115 is formed with ferric chloride (43 Baume) (FIG. 5C), the resist is peeled off, and a cleaning treatment or the like is performed if necessary, so that a conductive substrate is obtained. 110 was obtained. (Fig. 5 (d))
  As the resist, a casein resist using potassium dichromate as a photosensitive material was used.
  The resist was peeled off with a hot alkaline solution. Next, Ni plating having the following composition was applied at a current density of 5 A / dm @ 2 for 1 minute, and about 1 .mu.m was applied to the entire surface of the copper substrate.
    (Composition of nickel sulfamate bath)
            Ni (NH2 So3) 2 6H2 0 400g / l
            H3 Bo3 30g / l
            NiCl2 / 6H2 0 15 g / l
            Additive
              (Meltex Co., Ltd.)
                    Nical PC-3 30ml / l
                    Nickel Gream NAW-4 0.02ml / l
      Bath temperature 55 ° C
      pH 4.0
[0041]
Next, the substrate is immersed in an electrodeposition solution for an anion type insulating resin layer prepared as follows in a conductive substrate 110 made of a Ni-coated copper substrate, and the conductive substrate 110 is attached to the anode of a constant voltage power source. A white electrode is connected to the cathode, electrodeposition is performed at a voltage of 150 V for 5 minutes, this is dried at 150 ° C. for 5 minutes, and heat-treated to provide an insulating layer having a thickness of 15 μm on the conductive layer. A resin layer (insulating layer 120) was formed. (Fig. 5 (e))
The through hole 115 of the conductive substrate 110 was filled with the insulating layer 120.
[0042]
<Manufacture of polyimide varnish>
A 11-volume three-necked separable flask is equipped with a stainless steel squid stirrer, a nitrogen condenser and a reflux condenser with a ball condenser on a trap with a stopcock. While flowing in a nitrogen stream, a separable flask was attached to a silicone bath equipped with a temperature controller and heated. The reaction temperature is indicated by the bath temperature.
3,4,3 ′, 4′-benzophenonetetracarboxylic dianhydride (hereinafter referred to as BTDA) 32.22 g (0.1 mol), bis (4- (3-aminophenoxy) phenyl) sulfone (m-BAPS) ) 21.63 g (0.05 mol), γ-valerolactone 1.5 g (0.015 mol), pyridine 2.37 g (0.03 mol), NMP (abbreviation of N-methyl-2-pyrrolidone) 200 g, 30 g of toluene is added, and the mixture is stirred for 30 minutes at room temperature (200 rpm) in a silicon bath while passing nitrogen, and then the temperature is raised and the reaction is carried out at 180 ° C. for 1 hour with stirring at 200 rpm. 15 ml of toluene-water distillate was removed, air-cooled, BTDA 16.11 g (0.05 mol), 3, 5 diaminobenzoic acid (hereinafter referred to as DABz) 15.22 g (0.1 mol), NMP 119 g, toluene 30 g is added and stirred at room temperature for 30 minutes (200 rpm), then heated to 180 ° C. and heated to 180 ° C. to remove 15 ml of toluene-water distillate. Thereafter, the toluene-water distillate was removed from the system, and the reaction was terminated by heating and stirring at 180 ° C. for 3 hours. A 20% polyimide varnish was obtained.
The acid equivalent (the amount of polymer per COOH is 1554) is 70.
<Preparation of electrodeposition solution>
100 g of 20% polyimide varnish, 150 g of 3SN (NMP: mixed solution of tetrahydrothiophene-1, l-dioxide = 1: 3 (weight)), 75 g of benzyl alcohol, 5.0 g of methylmorpholine (neutralization rate 200%), water Aqueous electrodeposition solution is prepared by stirring 30 g. The obtained aqueous electrodeposition liquid is a polyimide 7.4%, pH 7.8, dark reddish brown transparent liquid.
[0043]
On the other hand, the transfer plate shown in FIG. 6B was prepared as follows.
A stainless steel plate having a thickness of 0.1 mm was prepared as a base substrate 210 made of a conductive substrate, and a conductive layer 220 for feeding was formed by electrolytic copper plating on the entire surface during via hole plating. (Fig. 6 (a))
As the copper plating conditions, a current density of 4 A / dm using a plating bath having the following composition is used.2For 30 seconds to form a plating layer of about 0.4 μm.
Next, the wiring part 130 was selectively plated on the conductive layer 220 as follows. (Fig. 6 (b))
On the conductive layer 220, a commercially available photoresist AR-900 (manufactured by Tokyo Ohka Kogyo Co., Ltd.) was applied to a film thickness of about 10 μm by spin coating, and dried in an oven at 85 ° C. for 30 minutes.
Then, contact exposure was performed using an exposure apparatus P-202-G (Dainippon Screen Mfg. Co., Ltd.) using a predetermined photomask.
The exposure condition was 300 counts.
A copper plating bath having the following composition is used for the opening of the photoresist, and the current density is 4 A / dm.2Then, energization was performed for 12 minutes, and copper plating having a film thickness of about 10 μm was formed on the exposed portion.
(Composition of copper sulfate plating bath)
CuSoFour・ 5H2O 200g / l
H2SoFour                              50 g / l
HCl 0.15 ml / l
Next, after removing the resist of the transfer plate, an insulating adhesive layer 140 made of the polyimide varnish prepared as described above was formed by die coating so as to cover the side on which the wiring portion was formed. (Fig. 6 (c))
[0044]
Next, the conductive substrate 110 covered with the insulating layer 120 obtained as described above and the transfer plate provided with the insulating adhesive layer 140 are aligned and pressure bonded under the following conditions (FIG. 6D). ), Only the SUS substrate of the transfer plate was peeled off.
Crimping condition 20Kg / cm2
Temperature 200 ° C
[0045]
Next, after the insulating adhesive layer 140 made of polyimide varnish is cured, an opening 150 for forming a via hole for plating formation is formed by laser irradiation from the side of the conductive substrate 110 where the wiring portion is not provided. Formed. (Fig. 6 (e))
As the laser, a UV-YAG laser (5100 manufactured by ESI Japan Co., Ltd.) was used.
Next, using the composition of the copper sulfate plating bath described above, a conductive layer made of a copper plating layer was formed under the same conditions to form a via hole 160. (Fig. 6 (f))
[0046]
The conductive layer 220 was then removed using ferric chloride (43 Baume). (Fig. 6 (g))
After that, a photosensitive polyimide layer (ZFPI5500, manufactured by Nippon Zeon Co., Ltd.) is applied so as to cover the wiring part, predetermined plate making is performed, and only the connection terminal part region for connection with the terminal of the semiconductor element is opened. In this portion, copper, nickel, and tin were plated in this order to form the connection terminal portion 180. (Fig. 6 (h))
[0047]
Copper plating was performed under the same conditions using the above-described copper sulfate plating bath.
Nickel plating was performed in the same manner using the above-described nickel sulfamate bath.
In addition, tin plating was performed by using an electroless Sn plating solution (LT-34 manufactured by Shipley Co., Ltd.) and depositing Sn on the copper surface under predetermined conditions (70 ° C., 3 minutes immersion).
[0048]
  Example 1
  Example 1The wiring member of the first example shown in FIG. 1 is formed by the manufacturing method of the wiring member shown in FIG. 7, and the production of the conductive substrate 110 was performed in the same manner as in Example 1. The printing method was used as a method for disposing the insulating layer 120 on the conductive substrate 110.
  The polyimide varnish prepared by the above-described method is filled and printed on a conductive substrate 110 made of a Ni-coated copper substrate by a printing method using a metal mask, followed by drying at 80 ° C. for 30 minutes + 200 ° C. for 30 minutes. Then, double-sided printing was further performed by a die coating method to form an insulating layer of 15 μm on the copper base material.
[0049]
On the other hand, a transfer plate was produced as follows.
As the base substrate 210 made of a conductive substrate, a stainless steel plate having a thickness of 0.1 mm is prepared, and at the time of via-hole plating, a conductive layer 220 for feeding is formed by electrolytic copper plating on the entire surface, and a transfer plate Got. (Fig. 7 (a))
As the copper plating conditions, the current density was 4 A / dm using the copper sulfate plating bath described above.2For 30 seconds to form a plating layer of about 0.4 μm.
[0050]
Next, a polyimide varnish prepared by the above-described method was formed on the conductive layer 220 to a thickness of about 30 μm by die coating. (Fig. 7 (b))
Next, the conductive substrate 110 covered with the insulating layer 120 obtained as described above and the transfer plate provided with the insulating adhesive layer 140 are aligned and pressure bonded under the following conditions (FIG. 7C )), Only the base substrate 210 made of the SUS base material of the transfer plate was peeled off. (Fig. 7 (d))
Crimping condition 20Kg / cm2
Temperature 200 ° C
[0051]
Next, a commercially available photoresist AR-900 (manufactured by Tokyo Ohka Kogyo Co., Ltd.) was applied on the transferred conductive layer 220 to a film thickness of about 10 μm by spin coating, and dried in an oven at 85 ° C. for 30 minutes.
Then, contact exposure was performed using an exposure apparatus P-202-G (Dainippon Screen Mfg. Co., Ltd.) using a predetermined photomask.
The exposure condition was 300 counts.
Thereafter, development, washing with water, and drying were performed to form a photoresist layer (not shown) having a predetermined pattern.
A copper plating bath having the following composition is used for the opening of the photoresist, and the current density is 4 A / dm.2Then, energization was performed for 12 minutes, and copper plating having a film thickness of about 10 μm was formed on the exposed portion.
(Composition of copper sulfate plating bath)
CuSoFour・ 5H2O 200g / l
H2SoFour                              50 g / l
HCl 0.15 ml / l
Thereafter, the resist was removed with acetone. (Fig. 7 (e))
[0052]
  Less than,Reference Example 1After forming the via hole by the same method (FIG. 7 (f)) to FIG. 7 (g)), only the conductive layer 220 is removed by etching (FIG. 7 (h)).Reference Example 1Similarly to the above, a connection terminal portion 180 was formed. (Fig. 7 (i))
[0053]
  (Reference Example 2)
  Reference Example 2IsReference Example 1In FIG. 2, the conductive substrate 110 covered with the insulating layer 120 and the transfer plate are aligned without using the insulating adhesive layer 140, and an insulating adhesive film (Espanex SPB-035A, manufactured by Nippon Steel Corporation) is positioned therebetween. Was subjected to pressure bonding under the following conditions, and only the conductive base substrate 210 made of the SUS base material of the transfer plate was peeled off.
        Crimping condition 20Kg / cm2
        Temperature 200 ° C
  Other than this,Reference Example 1The description is omitted here.
[0054]
  (Example 2)
  Example 2,In Example 1In this case, the conductive substrate 110 covered with the insulating layer 120 and the transfer plate are aligned without using the insulating adhesive layer 141, and an insulating adhesive film (Espanex SPB-035A, manufactured by Nippon Steel Corporation) is positioned therebetween. ) Was pressed under the following conditions, and only the conductive base substrate 210 made of the SUS base material of the transfer plate was peeled off.
        Crimping condition 20Kg / cm2
        Temperature 200 ° C
  Other than this,Example 1Similarly, description is omitted here.
[0055]
【The invention's effect】
As described above, the present invention is a wiring member for an interposer for mounting a semiconductor element on a printed circuit board, or a wiring member for forming a semiconductor device, which enables high-density and fine wiring and has electrical characteristics. It was possible to provide an excellent wiring member.
In particular, it has become possible to provide a wiring member capable of producing an area array type semiconductor device capable of high density and fine wiring and having excellent electrical characteristics.
At the same time, it is possible to provide a method for manufacturing such a wiring member.
As a result, it is possible to mount a multi-terminal semiconductor element on a printed circuit board (motherboard) at a practical level, and to cope with an increasingly high-density mounting.
[Brief description of the drawings]
FIG. 1 (a) shows the present invention.Involved inFIG. 1B is a cross-sectional view showing a part of the first example of the embodiment of the wiring member, and FIG. 1B is a view showing a part of the cross-section at A1-A2 of FIG. c) and FIG.1 (d) are the figures which showed the shape of the specific through-hole.
FIG. 2A is a diagram showing a part of a cross section taken along line A3-A4 in FIG. 1A, and FIG. 2B is a cross-sectional view of the semiconductor element when FIG. 1A is viewed from the A0 side. It is the figure which showed the arrangement | sequence of the terminal part for a connection.
FIG. 3 (a) shows the present invention.Involved inIt is sectional drawing which showed a part of 2nd example of embodiment of wiring member, FIG.3 (b) is a figure which showed a part of cross section in B1-B2 of Fig.3 (a).
FIG. 4 (a) shows the present invention.Involved inFIG. 4B is a cross-sectional view showing a part of a third example of the embodiment of the wiring member, and FIG. 4B is a view showing a part of the cross section taken along line C1-C2 of FIG.
FIG. 5 is a process diagram for explaining a method for manufacturing a conductive substrate in which a through hole is provided at a predetermined position of a metal plate material, and a method for providing an insulating layer covering the entire wall surface of the through hole of the conductive substrate.
FIG. 6Involved inEmbodiment of method for manufacturing wiring memberOne exampleProcess chart
FIG. 7 shows an embodiment of a method for manufacturing a wiring member according to the present invention.First exampleProcess diagram of
FIG. 8Involved inThe figure which showed the embodiment of the semiconductor device
[Explanation of symbols]
110 conductive substrate
110A metal plate
115 Through hole
120 Insulating layer
130, 130A Wiring (part)
135 Terminal for via hole formation (terminal for via hole connection)
140, 141 Insulating adhesive layer (adhesive layer)
150 opening
160 Via hole (conductive layer)
160S terminal
170 Protective layer (OP layer)
180 Connection terminal
190 resist pattern
210 Base substrate (conductive substrate)
220 Conductive layer (solid plating layer)
250 Semiconductor elements
251 Terminal (pad)
252 Solder pads
260 Solder balls
270 Underfill
280 Resin for sealing (potting resin)

Claims (12)

半導体素子をプリント回路基板に搭載するためのインターポーザ用の配線部材、あるいは半導体装置形成用の配線部材で、金属板材の所定箇所に貫通孔を設けた導電性基板の第１の面側に、選択めっき形成された配線部を絶縁性層を介して設け、前記配線部に接続し、導電性基板の第２の面側に到達するビアホールを配設し、ビアホールの第２の面側を端子部としており、且つ、少なくとも、導電性基板の所定の貫通孔に、貫通孔の壁面全体を覆うよう絶縁層を設けて、導電性層で貫通孔を埋める充填タイプのビアホールを有する配線部材を製造するための、配線部材の製造方法であって、（Ａ）金属板材にビアホールを形成するための貫通孔を設けて導電性基板を形成した後、該導電性基板の少なくとも第１の面および貫通孔の壁面を覆うように絶縁層を設ける工程と、（Ｂ）少なくとも一面が導電性を有する基材をベース基材とし、その導電性面の所定領域にべた状に、ビアホールめっき給電用の導電性層をめっき形成して、転写版を形成する転写版形成工程とを行った後、順に、（Ｃ）転写版のめっきを施した側を、導電性基板の絶縁層側に向け、転写版と前記絶縁層を設けた導電性基板とを位置合わせし、絶縁接着層を介して密着させ、転写版のベース基材のみを剥離して、前記ビアホールめっき給電用の導電性層を導電性基板側に転写形成する転写工程と、（Ｄ）転写されたビアホールめっき給電用の導電性層上に、ビアホール接続用の端子を含み、配線部を選択めっき形成する電解めっき工程と、（Ｅ）ビアホールを形成するための貫通孔の絶縁層、および絶縁接着層を、導電性基板の第１の面に対向する第２の面側から、少なくとも所定の貫通孔の壁面全部に絶縁層が覆われた状態で、且つ、配線部の端子が露出するように除去して、開口を設ける開口形成工程と、（Ｆ）開口形成工程により露出した配線部の端子に導電性層を電解めっきにより形成して、開口を埋めた充填タイプのビアホールを形成する電解めっき工程と、（Ｇ）配線部が残るようにして、前記べた状にめっき形成されたビアホールめっき給電用の導電性層の露出した部分をエッチング除去するエッチング工程とを行うことを特徴とする配線部材の製造方法。  A wiring member for an interposer for mounting a semiconductor element on a printed circuit board, or a wiring member for forming a semiconductor device, which is selected on the first surface side of a conductive substrate provided with a through hole at a predetermined position of a metal plate material A wiring portion formed by plating is provided via an insulating layer, connected to the wiring portion, a via hole reaching the second surface side of the conductive substrate is disposed, and the second surface side of the via hole is a terminal portion. In addition, at least a predetermined through hole of the conductive substrate is provided with an insulating layer so as to cover the entire wall surface of the through hole, and a wiring member having a filling type via hole that fills the through hole with the conductive layer is manufactured. A method for manufacturing a wiring member, comprising: (A) providing a through hole for forming a via hole in a metal plate material to form a conductive substrate; then forming at least a first surface of the conductive substrate and the through hole Covering the wall of A step of providing an insulating layer; and (B) forming a conductive layer for power supply for via-hole plating with a base material having at least one conductive surface as a base material, and in a predetermined shape on the conductive surface. Then, after performing the transfer plate forming step for forming the transfer plate, in order, (C) the transfer plate and the insulating layer are provided with the plated side of the transfer plate facing the insulating layer side of the conductive substrate. Transfer with which the conductive substrate for the via hole plating is transferred and formed on the conductive substrate side by aligning the conductive substrate with the conductive substrate, contacting them with an insulating adhesive layer, peeling only the base substrate of the transfer plate A step, (D) an electroplating step of selectively plating and forming a wiring portion including a terminal for connecting a via hole on the transferred conductive layer for feeding the via hole plating, and (E) a penetration for forming the via hole Hole insulating layer and insulating adhesive layer And removing from the second surface side facing the first surface of the conductive substrate so that at least the entire wall surface of the predetermined through-hole is covered with the insulating layer and the terminals of the wiring portion are exposed. An opening forming step for providing an opening; and (F) an electroplating step for forming a conductive via layer on the terminal of the wiring portion exposed by the opening forming step by electrolytic plating to form a filling type via hole filling the opening. And (G) performing an etching process in which the exposed portion of the conductive layer for feeding the via-hole plating power supply formed in a solid form is etched so that the wiring portion remains, and the wiring member is manufactured. Method. 請求項１に記載の配線部材の製造方法であって、転写する際の絶縁接着層を、転写版の、めっき形成された導電性層側面に設けた後に、密着を行うものであることを特徴とする配線部材の製造方法。  2. The method for manufacturing a wiring member according to claim 1, wherein an insulating adhesive layer at the time of transfer is provided on the side surface of the conductive layer formed by plating on the transfer plate, and then adhered. A method for manufacturing a wiring member. 請求項１に記載の配線部材の製造方法であって、転写する際の絶縁接着層を、導電性基板側に設けた後に、密着を行うものであることを特徴とする配線部材の製造方法。A method of manufacturing a wiring member mounting serial to claim 1, the insulating adhesive layer when transferred, after providing the conductive substrate side, the manufacturing method of the wiring member, characterized in that performs a contact . 請求項１ないし３のいずれか１項に記載の配線部材の製造方法であって、絶縁接着層として、絶縁性且つ接着性を有するフィルムを用いることを特徴とする配線部材の製造方法。  The method for manufacturing a wiring member according to any one of claims 1 to 3, wherein an insulating and adhesive film is used as the insulating adhesive layer. 請求項１ないし４のいずれか１項に記載の配線部材の製造方法であって、導電性基板の少なくとも第１の面および貫通孔の壁面を覆うように絶縁層を設ける工程が、電着法により絶縁層を形成するものであることを特徴とする配線部材の製造方法。  5. The method of manufacturing a wiring member according to claim 1, wherein the step of providing an insulating layer so as to cover at least the first surface of the conductive substrate and the wall surface of the through hole is an electrodeposition method. A method of manufacturing a wiring member, wherein an insulating layer is formed by the method. 請求項５に記載の配線部材の製造方法であって、おいて、絶縁層を設けるための電着は、イオン性基を含有するポリイミド樹脂と、該ポリイミド樹脂を溶解可能な有機溶剤、水、前記イオン性基と極性が異なるイオン性化合物からなる電着塗料組成物にて、電着を行うものであることを特徴とする配線部材の製造方法。  It is a manufacturing method of the wiring member of Claim 5, Comprising: The electrodeposition for providing an insulating layer is the polyimide resin containing an ionic group, the organic solvent which can melt | dissolve this polyimide resin, water, A method for producing a wiring member, wherein electrodeposition is performed with an electrodeposition coating composition comprising an ionic compound having a polarity different from that of the ionic group. 請求項１ないし４のいずれか１項に記載の配線部材の製造方法であって、導電性基板の少なくとも第１の面および貫通孔の壁面を覆うように絶縁層を設ける工程が、印刷法により絶縁層を形成するものであることを特徴とする配線部材の製造方法。  5. The method of manufacturing a wiring member according to claim 1, wherein the step of providing an insulating layer so as to cover at least the first surface of the conductive substrate and the wall surface of the through hole is performed by a printing method. An insulating layer is formed. A method for manufacturing a wiring member, wherein: 請求項１ないし７のいずれか１項に記載の配線部材の製造方法であって、ビアホールめっき給電用の導電性層をエッチングするエッチング工程の後に、所定の部分にのみ端子めっきを施すことを特徴とする配線部材の製造方法。  8. The method of manufacturing a wiring member according to claim 1, wherein terminal plating is performed only on a predetermined portion after the etching step of etching the conductive layer for via-hole plating power feeding. A method for manufacturing a wiring member. 請求項８に記載の配線部材の製造方法であって、端子めっきとして最表面に無電解Ｓｎめっきを施すことを特徴とする配線部材の製造方法。  It is a manufacturing method of the wiring member of Claim 8, Comprising: Electroless Sn plating is given to the outermost surface as terminal plating, The manufacturing method of the wiring member characterized by the above-mentioned. 請求項１ないし９のいずれか１項に記載の配線部材の製造方法であって、導電性基板が、銅基板あるいは銅基板表面にめっき処理を施したものであることを特徴とする配線部材の製造方法。  The wiring member manufacturing method according to any one of claims 1 to 9, wherein the conductive substrate is a copper substrate or a copper substrate surface plated. Production method. 請求項１ないし１０のいずれか１項に記載の配線部材の製造方法であって、開口形成工程において、所望の貫通孔の壁面の少なくとも一部が露出するように、絶縁層の除去を行うことを特徴とする配線部材の製造方法。  11. The method for manufacturing a wiring member according to claim 1, wherein the insulating layer is removed so that at least a part of a wall surface of a desired through hole is exposed in the opening forming step. A method of manufacturing a wiring member characterized by the above. 請求項１ないし１１のいずれか１項に記載の配線部材の製造方法であって、導電性基板の半導体素子搭載領域全てが、貫通孔となっていることを特徴とする配線部材の製造方法。  The method for manufacturing a wiring member according to any one of claims 1 to 11, wherein all of the semiconductor element mounting region of the conductive substrate is a through hole.
JP12936999A 1999-05-11 1999-05-11 Wiring member manufacturing method Expired - Fee Related JP4286965B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12936999A JP4286965B2 (en) 1999-05-11 1999-05-11 Wiring member manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12936999A JP4286965B2 (en) 1999-05-11 1999-05-11 Wiring member manufacturing method

Publications (2)

Publication Number Publication Date
JP2000323810A JP2000323810A (en) 2000-11-24
JP4286965B2 true JP4286965B2 (en) 2009-07-01

Family

ID=15007887

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12936999A Expired - Fee Related JP4286965B2 (en) 1999-05-11 1999-05-11 Wiring member manufacturing method

Country Status (1)

Country Link
JP (1) JP4286965B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11315831B2 (en) 2019-07-22 2022-04-26 International Business Machines Corporation Dual redistribution layer structure

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4892791B2 (en) * 2001-05-31 2012-03-07 大日本印刷株式会社 Intermediate substrate for multichip modules
JP4634045B2 (en) * 2003-07-31 2011-02-16 富士通株式会社 Semiconductor device manufacturing method, through electrode forming method, semiconductor device, composite semiconductor device, and mounting structure
TWI414050B (en) * 2010-10-19 2013-11-01 Unistars Package board and manufacturing method thereof
TWI546916B (en) * 2011-03-09 2016-08-21 聯京光電股份有限公司 Semiconductor package structure and manufacturing method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11315831B2 (en) 2019-07-22 2022-04-26 International Business Machines Corporation Dual redistribution layer structure

Also Published As

Publication number Publication date
JP2000323810A (en) 2000-11-24

Similar Documents

Publication Publication Date Title
KR101026655B1 (en) Circuit wiring board incorporating heat resistant substrate
KR101609016B1 (en) Semiconductor device and method of manufacturing substrates for semiconductor elements
JP4139533B2 (en) Semiconductor device and manufacturing method thereof
JP4286965B2 (en) Wiring member manufacturing method
WO2010106779A1 (en) Method for manufacturing substrate for semiconductor element, and semiconductor device
JP4249328B2 (en) Wiring member manufacturing method
JP2009147117A (en) Method for manufacturing lead frame type substrate, and semiconductor substrate
US6846735B1 (en) Compliant test probe with jagged contact surface
JPH10223828A (en) Lead frame member and manufacture thereof
JP4184540B2 (en) Wiring board and manufacturing method thereof
JP2009277987A (en) Film-carrier tape for mounting electronic component and its manufacturing method, and semiconductor device
JP4489221B2 (en) Wiring member for transfer and manufacturing method thereof
JP4390930B2 (en) Multilayer wiring board, manufacturing method thereof, and semiconductor device
JP3800298B2 (en) Bump forming method and semiconductor device manufacturing method
JP4043611B2 (en) Wiring board manufacturing method and wiring board
JP2000183223A (en) Wiring member and manufacture thereof
WO2003002786A1 (en) Electroplating method and printed wiring board manufacturing method
JP2005191131A (en) Method of manufacturing wiring board
JP4390908B2 (en) Wiring member manufacturing method
JP4270678B2 (en) Wiring forming method and transfer plate
JP3656590B2 (en) Manufacturing method of tape carrier for semiconductor device
JPH11312857A (en) Manufacture of wiring board and manufacture of wiring board with bump
KR20030072855A (en) The method for plating bump pads of printed circuit board for flip chip BGA semiconductor package
JP2000059022A (en) Manufacture of circuit board and circuit board
JP2001060754A (en) Transfer member for forming wiring, production method thereof and wiring board

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060419

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080410

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080902

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081031

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081127

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090122

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090304

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090326

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120403

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120403

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130403

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140403

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees