JP4284744B2 - 高周波集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、たとえば、移動体通信等の各種通信機器の高周波帯域の信号の処理に用いられる高周波集積回路装置に関する。
【0002】
【従来の技術】
近年、携帯電話、自動車電話に代表される移動体通信システムの進展には目覚ましいものがある。
たとえば、日本国内では、800MHz帯および1.5GHz帯のディジタルセルラー(PDC)や、1.9GHz帯の信号伝送を行うパーソナルハンディーホンシステム(PHS)がサービスを行っている。日本国外においても、GSM(Global System Mobile) を代表とする複数のシステムが既にサービスを展開している。
また、異なる通信システムをひとつの端末で利用可能な、例えば、デュアルバンド(CDMA(Code Division Multiple Access) 方式で1900MHz帯の信号伝送+AMPS(Advanced Mobile Phone System)方式で800MHz帯の信号伝送)やデュアルモード(CDMA方式およびAMPS方式で800MHz帯の信号伝送)などのサービスが活発になっている。
こうした発展の要因には、インフラの整備、サービスの充実とともに、携帯端末の小型、軽量化が挙げられる。当然のことながら、lCチップ自体にも小型、軽量化が要求され、小型モールドパッケージやチップ外形と同程度の寸法の基板にチップを実装するCSP(Chip Size/Scale Package)が注目を浴びている。
【0003】
高周波ICでは、IC外部の外付け部品でインピーダンス整合回路やバイアス回路を実現する場合、実装する基板や周辺部品の実装状況により、IC特性が変動する場合がある。
カスタマーごとに異なるセット基板上でICの特性を十分に引き出すには、周辺部品の素子値の最適化や、基板の再設計が必要になり、多大な工数がかかっている。
そのため、異なるセット基板上でもIC性能が保証されるように、整合回路やバイアス回路などの回路要素を内蔵した状態で小型化を実現した実装形態が望まれている。
さらに、ICの高機能化や多機能化も期待されており、半導体チップ上でさらなる集積化が進められている。
【0004】
しかしながら、多機能化を実現する際に、たとえば、半導体材料がGaAsからなる半導体チップとSiからなる半導体チップのように、同一プロセスでは製造できない場合や、それぞれの機能で最適なプロセス条件が異なり(最適なしきい値が異なり)プロセスが複雑になるような場合には、一つの半導体チップでの集積化は難しく、複数の半導体チップで実現するマルチチップ化が不可欠となる。
高周波ICのマルチチップ化の例としては、スイッチ機能をGaAsチップで実現し、ロジック機能をSiチップで実現した多機能スイッチや、パワーアンプおよびスイッチ機能とを有するチップと低雑音アンプおよびミキサ一機能を有するチップの二つのチップを用いた集積化ICなどがある。
【0005】
【発明が解決しようとする課題】
たとえば、図13に示す高周波IC101は、ダイパッド102上に複数の半導体チップ103および104を搭載し、各リード106と各半導体チップ103および104の電極とを金属細線105で接続し、これらを封止樹脂107で封止固定したモールドパッケージ型の半導体装置である。
また、図14に示す高周波IC201は、ダイパッド202上に複数の半導体チップ203および204を搭載し、ダイパッド202と半導体チップ203および204の各電極とを金属細線205で接続し、これらを封止樹脂207で封止固定し、ダイパッド202の裏面にバンプ206が形成されたBGA(Ball Grid Alley) 型の半導体装置である。
しかしながら、図13および図14に示す高周波IC101、201では、各半導体チップを2次元的に配置せざるを得ないため、小型化には限界があり、バイアス回路や整合回路の内蔵が難しい。また、2つの半導体チップを近接して配置しなければならないため、お互いの電気的な干渉を考慮する必要がある。
【0006】
一方、メモリーにおいては、メモリー同士(例えばフラッシュメモリーとスタティックメモリー)の集積化や機能の異なるIC(メモリーとロジック)の集積化が非常に活発である。
たとえば、図15に示すように、2種類の半導体チップ303および304をリードフレーム上のダイパッド302の上下面に搭載し、金属細線305および306でワイヤボンディングし、これらとリード部307とを封止樹脂308で封止固定した半導体装置301では、ある程度の小型化は可能だが、整合回路やバイアス回路の内蔵は困難である。
また、たとえば、図16に示すように、2種類の半導体チップ403および404をダイパッド402上に積層し、それぞれ金属細線405、406で接続し、封止樹脂407で封止固定したチップ積層型の半導体装置401方式では、2つの半導体チップ403および404をワイヤボンディングする際のスペース確保と金属細線405、406のワイヤ長の制約から実装可能なチップサイズに制限が加わり、また、整合回路やバイアス回路の内蔵も困難である。
また、たとえば、図17に示すように、2枚のインターポーザ502および503にインナーバンプ507および509によって2つの半導体チップ506および508をそれぞれ実装し、2枚のインターポーザ502および503をスタックバンプ504によって接続したフリップチップ実装型CSPのスタック方式の半導体装置501においても、小型化の実現は可能だが、整合回路やバイアス回路の内蔵は考慮されていない。
また、たとえば、図18に示すように、2つの半導体装置602および603のパッケージ自体を積層したパッケージ積層方式の半導体装置601においても、整合回路やバイアス回路の内蔵は困難であり、最終的なパッケージ厚や実装外形は大きくなってしまう。
【0007】
本発明は、上述の従来の問題に鑑みてなされたものであって、小型化、高集積化され、回路間の電気的干渉が抑制され、放熱特性の良い高周波集積回路装置を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明は、複数の誘電体層が積層された多層基板と、前記多層基板の両面に実装された、能動素子を有する半導体チップと、前記多層基板の層間および表面に形成された回路配線層と、前記多層基板の表面の少なくとも一方に実装された受動素子からなるチップ部品とを有する。
【0009】
前記多層基板の電子機器への装着面側の表層には、隣接する内層に通じる開口部が形成されており、前記半導体チップは、前記開口部内に収容され、かつ前記隣接する層上に実装されている。
【0010】
前記開口部が形成された表層の表面には、電子機器への装着のための電極が形成されている。
【0011】
前記開口部が形成された表層の厚さは、前記半導体チップまたは前記チップ部品の高さに応じて調整されている。
【0012】
前記多層基板の層間に接地層が形成されている。
【0013】
前記回路配線層は、インピーダンス整合回路およびバイアス回路の少なくとも一部を構成する。
【0014】
前記チップ部品は、前記回路配線層とともに、前記インピーダンス整合回路およびバイアス回路を構成する。
【0015】
前記バイアス回路が前記多層基板の層間に形成されている。
【0016】
前記多層基板の周囲を囲む被覆部と、一方に半導体チップの表面に直接接触する接触部とを具備する放熱板を有する。
【0017】
前記放熱板は、電磁シールドとして機能する。
【0018】
前記放熱板は、前記多層基板の電子機器への非装着面側に実装された半導体チップの表面に接触している。
【0019】
前記多層基板の電子機器への装着面側に実装された半導体チップの表面に直接接触し、かつ、前記開口部内に収容されている放熱板を有する。
【0020】
前記半導体チップは、フリップチップボンディングによって前記多層基板に電気的に接合されている。
【0021】
前記半導体チップは、ワイヤボンディングによって前記多層基板に電気的に接続されている。
【0022】
前記各半導体チップのうち、一方面に実装された半導体チップは、フリップチップボンディングによって前記多層基板に電気的に接合され、
他方面に実装された半導体チップは、ワイヤボンディングによって前記多層基板に電気的に接続されている。
【0023】
前記多層基板内には、前記半導体チップの実装位置に空洞が形成されている。
【0024】
また、本発明は、積層された第1〜第4の誘電体層と、前記第4の誘電体層に積層され当該第4の誘電体層の表面に通ずる開口部が形成された第5の誘電体層と、前記第1および第2の誘電体層間と前記第3および第4の誘電体層間とに形成された導電材料からなる接地層と、前記第2および第3の誘電体層間に形成された導電性材料からなる回路配線層と、前記第1および第4の誘電体層の表面に形成された導電性材料からなる回路配線層とを有する多層基板と、前記第1および第4の表面に実装された能動素子を有する半導体チップと、前記第1および第4の少なくとも一方に実装された受動素子が形成されたチップ部品とを有する。
【0025】
前記第2および第3の誘電体層間に形成された回路配線層は、バイアス回路を構成しており、前記第1および第4の誘電体層の表面に形成された導電性材料からなる回路配線層と前記第1および第4の少なくとも一方に実装された受動素子とは、インピーダンス整合回路を構成している。
【0026】
前記第5の誘電体層の表面には、電子機器への装着のための電極が形成されている。
【0027】
前記多層基板の側面および前記第1の誘電体層側を覆い、かつ第1の誘電体層表面に実装された半導体チップの表面に直接接触する放熱板を有する。
【0028】
前記多層基板の第5の誘電体層の開口部内に収容され、当該開口部内の半導体チップの表面に直接接合された放熱板を有する。
【0029】
本発明では、半導体チップが多層基板の両面に半導体チップが実装され、多層基板の少なくとも一方面にチップ部品が実装され、かつ、多層基板の内層および表面に回路配線層が形成されているため、複数の半導体チップおよび高周波集積回路に必要な各種の回路の集積化を多層基板の表面および内層で構成でき、小型化、高集積化が可能となる。
【0030】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照して説明する。
第1実施形態
図1は、本発明の第1実施形態に係る高周波集積回路装置の構造を示す断面図である。本実施形態に係る高周波集積回路装置は、たとえば、携帯端末の高周波アンプ(CDMA方式で1900MHz帯の信号送信およびAMPS方式で800MHz帯の信号送信を行うデュアルバンド送信用増幅器)集積回路に適用したものである。
【0031】
図1において、高周波集積回路装置1は、多層基板2と、多層基板2の両面にそれぞれ実装された半導体チップ11、21と、多層基板2の一方面に実装されたチップ部品41と、多層基板2に対して設けられた放熱カバー3と、放熱板5とを有している。
【0032】
半導体チップ11、21は、たとえば、送信信号の高周波電力増幅を行うための能動素子がそれぞれ形成されており、能動素子とともに、たとえばキャパシタ、抵抗等の受動素子が形成されており、これらの素子によって高周波回路を構成している。
能動素子は、たとえば、シリコン(Si)を用いたバイポーラトランジスタや、ガリウム砒素(GaAs)を用いた電界効果トランジスタや、MOSFET等である。
半導体チップ11、21を形成する材料としては、たとえば、GaAs等の化合物半導体や、Si等の半導体が用いられる。
また、半導体チップ11、21は、高周波電力増幅を行うため、熱的に放熱が不可欠である。
【0033】
半導体チップ11、21の裏面には、それぞれバンプBPが形成されており、半導体チップ11、21は、多層基板2にフリップチップ方式で実装されている。
すなわち、半導体チップ11、12のダイの表面電極と多層基板2の表面に形成された電極とをバンプBPを介して直接対向させて位置決めし、熱および圧力を加えて半導体チップ11、12を多層基板2に接合してある。
【0034】
チップ部品41は、たとえば、インダクター素子、容量素子、抵抗素子等の受動素子がそれぞれ形成されており、多層基板2の表面または内層に形成された回路配線層とともに、所定の機能の回路を構成している。
具体的には、チップ部品41は、たとえば、多層基板2の表面に形成された回路配線層とともに、半導体チップ11、21が行う送信信号の高周波増幅におけるインピーダンス整合回路を構成している。
なお、図1では、チップ部品41は多層基板2の一方面にのみ実装されているが、本実施形態では多層基板2の両面に実装されているものとする。
【0035】
多層基板2は、5層の第1〜第5誘電体層2a〜2eの積層構造となっていおる。
多層基板2の各誘電体層2a〜2eの形成材料は、たとえば、窒化アルミニウム、アルミナ、窒化シリコン、ガラスセラミック、ガラスエポキシ等の誘電体を用いることができる。また、これらの誘電体材料から、誘電率やコストを考慮して決定される。なお、必要に応じて、これらの材料を組み合わせて使用してもよい。
【0036】
図2および図3は、多層基板2の構成を示す断面図である。
なお、図2の(a)は、多層基板2の第1誘電体層2aを表面側から見た図であり、(b)は第1誘電体層2aを第2誘電体層2bとの層間側から見た図であり、(c)は第2誘電体層2aを第3誘電体層2cとの層間側から見た図である。図3の(a)は第3誘電体層2cを第4誘電体層2dとの層間側から見た図であり、(b)は第4誘電体層2dを第5誘電体層2eとの層間側から見た図であり、(c)は第5誘電体層2eを表面側から見た図である。
【0037】
第1誘電体層2aは最上層であり、図2(a)に示すように、第1誘電体層2aの上面には、たとえば、図示しないストリップライン(導体線路)で構成される回路配線層51が形成されているとともに、半導体チップ11およびチップ部品41が実装されている。
回路配線層51は、具体的には、たとえば、チップ部品41とともに半導体チップ11に対するインピーダンス整合回路を構成している。
【0038】
図2(b)に示すように、第1誘電体層2aの下面、すなわち、第1誘電体層2aと第2誘電体層2bとの層間には、たとえば、銅、アルミニウム等の導電性材料からなる接地層G1が形成されている。接地層G1は接地レベルである。
【0039】
図2(c)に示すように、第2誘電体層2bの下面には、すなわち、第2誘電体層2bと第3誘電体層2cとの層間には、たとえば、図示しないストリップライン(導体線路)で構成される回路配線層52が導電性材料によって形成されている。
回路配線層52は、具体的には、たとえば、半導体チップ11、21に各種電源を供給するバイアス回路を構成している。
バイアス回路は、基本波から発生した高調波を減衰させるために、伝送信号の基準波長λのλ/4の長さのストリップラインなどで構成する。なお、λ/4ののストリップラインの長さは、たとえば、800MHzの場合には、約30mmとなる。
【0040】
図3(a)に示すように、第3誘電体層2cの下面、すなわち、第3誘電体層2cと第4誘電体層2dとの層間には、接地層G2が形成されている。接地層G2は接地レベルである。
【0041】
図3(b)に示すように、第4誘電体層2dの下面、すなわち、第4誘電体層2dと第5誘電体層2eとの層間には、たとえば、図示しないストリップラインによって構成される回路配線層53が形成されるとともに、半導体チップ21とチップ部品41とが実装されている。
【0042】
第5誘電体層2eは最下層であり、図示しない電子機器の親基板に装着される層である。
第5誘電体層2eは、図3(c)に示すように、第4誘電体層2dに実装された半導体チップ21やチップ部品41が挿通しかつ収容する開口部55が設けられている。
また、第5誘電体層2eには、電子機器の親基板との接合のための、たとえば、ランド型の電極54が複数形成されている。
第5誘電体層2eの厚さは、半導体チップ21の高さ、または、チップ部品41の高さ、あるいはチップ部品41の有無によって、開口部55内に半導体チップ21およびチップ部品41が確実に収容されるように調整されている。
【0043】
上記の第1〜第5誘電体層2a〜2eの層間に形成された回路配線層52および接地層G1、G2と、多層基板2の両面に形成された回路配線層51,53、半導体チップ11,21、各チップ部品41は、図1に示すように、各誘電体層2a〜2eに形成されたスルーホール内の配線56および多層基板の周囲に形成された配線57によって互いに電気的に接続されている。配線57は、第5誘電体層2eに形成された電極54に電気的に接続されている。
【0044】
放熱カバー3は、多層基板2の第1誘電体層2a側に対して、多層基板2の外周および第1誘電体層2a側を覆うように設けられた被覆部3bと、被覆部3bに一体に形成された半導体チップ11の表面と直接接触する接触部3aとを有している。
放熱カバー3の接触部3aは、多層基板2に実装された半導体チップ11の表面と、たとえば、接着剤によって接合されており、多層基板2は放熱カバー3に保持されている。
放熱カバー3の材質としては、熱伝導性の良好なもの、例えばアルミニウム等の金属材料が用いられる。
放熱カバー3の被覆部3bの端部には、放熱カバー3を電子機器の親基板に取り付けるための取り付け部3cが形成されている。
【0045】
多層基板2の下面に実装された半導体チップ22の下面には、放熱板5が取り付けられ、半導体チップ22とともに封止樹脂Rによって樹脂固定されている。放熱板5は、多層基板2の第5誘電体層5eの開口部55内に収容されており、第5誘電体層5eの表面から突出していない。
放熱板5は、熱伝導性の良好な上記の放熱カバー3と同様の材料で形成される。
【0046】
上記高周波集積回路装置1は、電子機器の親基板に対して、放熱カバー3の取り付け部3cおよび第5誘電体層5eが接合される。
電子機器から高周波集積回路装置1に装着されると、たとえば、多層基板2の第2誘電体層2bと第3誘電体層2cとの層間に形成された回路配線層52のバイアス回路を通じて半導体チップ11、21に電源が供給され、半導体チップ11、21は高周波電力増幅を行う。
【0047】
多層基板2の両面に実装された半導体チップ11および21とも高周波電力増幅を行うので、半導体チップ11および21の発熱量は大きく、放熱を行う必要がある。
多層基板2の上面に実装された半導体チップ11から発生した熱は、接触部3aを通じて放熱カバー3に伝えられる。
放熱カバー3の被覆部3bは、広い表面積で空気に触れているため、放熱カバー3に伝えられた熱は空気中に放熱される。さらに、放熱カバー3の取り付け部3cにより親基板に取り付けていると、放熱カバー3の熱は、親基板により放熱される。なお、この放熱カバー3は、半導体チップ11の放熱を行うとともに、多層基板2の表面への塵の侵入防止や、外部との電磁シールドとしても機能する。
【0048】
多層基板2の下面に実装された半導体チップ21から発生した熱は、その下面に取り付けられている放熱板5を介して多層基板2が装着される図示しない電子機器の親基板に伝えられ、親基板より放熱される。
【0049】
本実施形態に係る高周波集積回路装置1では、多層基板2の両面を使って半導体チップ11、21やチップ部品41の実装を行っており、基板面積を有効に利用でき、3次元的な小型化が可能となる。
また、複数の誘電体層2a〜2eが積層された多層基板2を用いることにより、誘電体層2a〜2eの層間に、たとえば、バイアス回路においてλ/4の長さのストリップライン等の比較的線路長の長い回路を形成することができ、立体的に、整合回路やバイアス回路を組み込むことが可能となる。
また、多層基板2の両面には、インダクター素子や容量素子などのチップ部品41も実装され、多層基板2の両面を使って部品実装を行うことで基板面積が有効に利用でき、小型化が可能となる。
【0050】
さらに、本実施形態に係る高周波集積回路装置1によれば、誘電体層2a〜2eの層間に接地層G1およびG2を形成して、各回路配線層51、52、53の間に位置させているため、各回路配線層51、52、53間の電気的な干渉を防止することができる。
また、放熱カバー3は、放熱のみならず、高周波集積回路装置1内への塵の侵入防止や電磁シールドのためにも必要であるから、元々カバーは必要なものであり、放熱カバー3を取り付けることにより、大型化したり、コストアップになることはない。
なお、上述の説明では、チップ部品41は多層基板2の両面上に実装されているものとしたが、一方面のみの実装でも構わない。また、チップ部品41を実装せずに、半導体チップ11、21のみの実装でもよい。
【0051】
第2の実施形態
図4〜図7は、本発明の第2の実装形態に係る高周波集積回路装置の構造を示す断面図である。なお、第1の実施形態に係る高周波集積回路装置の構成要素と同一の構成要素については同一の符号をもって示している。
図4および図5に示す高周波集積回路装置は、基本的には、上述した第1の実施形態に係る高周波集積回路装置と同一の構成であるが、多層基板2の両面に実装される半導体チップ11および21のうち、一方が発熱量が比較的大きく、他方が発熱量が比較的小さい場合に本発明を適用した場合の構成を示している。
【0052】
図4に示す高周波集積回路装置61は、多層基板2の第1誘電体層2aの表面に実装された半導体チップ11の発熱が大きく、多層基板2の第5誘電体層2eに実装された半導体チップ21の発熱が小さい場合である。
半導体チップ11は、たとえば、送信信号増幅回路を有し、半導体チップ21は、たとえば、多機能スイッチ回路を有している。
図4に示すように、発熱が大きい半導体チップ11に対しては、放熱カバー3を設け、発熱量の小さい半導体チップ21には上記の放熱板5は設けず、半導体チップ21は、フリップチップ方式で多層基板2の第4誘電体層2dに実装され、封止樹脂Rによって覆われている。
【0053】
図5に示す高周波集積回路装置62は、図4に示した高周波集積回路装置61と同様に、半導体チップ11の発熱が大きく、半導体チップ21の発熱が小さい場合である。
図5に示すように、発熱が大きい半導体チップ11に対しては、放熱カバー3を設け、発熱量の小さい半導体チップ21には上記の放熱板5は設けない。
また、半導体チップ21は、表面電極が形成された面を第4誘電体層2dに対して反対向きにして第4誘電体層2dに接合し、半導体チップ21の表面電極と第4誘電体層2d上の電極とを金属細線59でワイヤリングするとともに、第5誘電体層2eの開口部55内を樹脂Rで充填して半導体チップ21および金属細線59を固定する。
【0054】
以上のように、半導体チップ11の発熱が大きく、半導体チップ21の発熱が小さい場合には、図4および図5に示した構成のように、ワイヤ長のばらつきやインダクタンスの影響を避けるべき半導体チップや放熱を必要とする半導体チップはフリップチップ方式で実装し、これらの必要のない半導体チップはワイヤボンディングを用いて実装することで対応可能となる。
【0055】
図6に示す高周波集積回路装置63は、半導体チップ11の発熱が小さく、半導体チップ21の発熱が大きい場合である。
この場合には、図6に示すように、半導体チップ11に対して上記の放熱カバー3は設けず、半導体チップ21に対しては放熱板5を設ける。
また、半導体チップ11および半導体チップ21は、バンプBPを介して多層基板2の両面にそれぞれフリップチップ方式で実装されている。
半導体チップ21およびは放熱板5は、第5誘電体層2eの開口部55内に樹脂Rによって固定されている。
【0056】
図7に示す高周波集積回路装置64は、図6に示した高周波集積回路装置63と同様に、半導体チップ11の発熱が小さく、半導体チップ21の発熱が大きい場合である。
図7に示すように、半導体チップ11は、半導体チップ11の表面電極形成側を第1誘電体層2aに対して反対向きに配置し、この表面電極と第1誘電体層2a上の電極とを金属細線70でワイヤリングするとともに、半導体チップ11および金属細線70を樹脂Rで固定している。
半導体チップ21の実装構造は、図6に示した高周波集積回路装置63と同様にしている。
【0057】
以上のように、半導体チップ11の発熱が小さく、半導体チップ21の発熱が大きい場合には、図6および図7に示した構成で対応可能である。
【0058】
第3の実施形態
図8〜図11は、本発明の第3の実装形態に係る高周波集積回路装置の構造を示す断面図である。なお、第1の実施形態に係る高周波集積回路装置の構成要素と同一の構成要素については同一の符号をもって示している。
図8〜図11に示す高周波集積回路装置は、基本的には、上述した第1の実施形態に係る高周波集積回路装置と同一の構成であるが、多層基板2の両面に実装される半導体チップ11および21の発熱量が小さく、特に放熱手段を設けなくてもよい場合である。
【0059】
図8に示す高周波集積回路装置65は、半導体チップ11および21をフリップチップ方式で多層基板2に実装し、樹脂Rで固定している。
図9に示す高周波集積回路装置66は、半導体チップ11が特に発熱量が少ない場合であり、半導体チップ11の表面電極形成側を第1誘電体層2aに対して反対向きに配置し、この表面電極と第1誘電体層2a上の電極とを金属細線72でワイヤリングするとともに、半導体チップ11および金属細線70を樹脂Rで固定している。
【0060】
図10に示す高周波集積回路装置67は、多層基板2の下面に実装される半導体チップ21が特に発熱量が少ない場合であり、半導体チップ21の表面電極形成側を第4誘電体層2dに対して反対向きに配置し、この表面電極と第5誘電体層2d上の電極とを金属細線73でワイヤリングするとともに、半導体チップ21および金属細線73を樹脂Rで固定している。
図11に示す高周波集積回路装置68は、多層基板2の両面に実装される半導体チップ11、12が共に特に発熱量が少ない場合であり、半導体チップ11、12が図9および図10に示した方法で実装されている。
【0061】
以上のように、半導体チップ11、12の発熱量が小さい場合には、図8〜図11に示した構成で対応可能となる。
【0062】
第4の実施形態
図12は、本発明の第4の実装形態に係る高周波集積回路装置の構造を示す断面図である。なお、第1の実施形態に係る高周波集積回路装置の構成要素と同一の構成要素については同一の符号をもって示している。
図12に示す高周波集積回路装置69は、多層基板2の下面に実装される半導体チップ21の処理する周波数がより高い場合である。
半導体チップ21が、さらに高い周波数の処理を行う場合には、たとえば、図12に示すように、多層基板2の第4誘電体層2dの表面に実装した半導体チップ21の実装位置に対応する多層基板2の第4誘電体層2dおよび第3誘電体層2cに空洞であるキャビティーHを形成する。
このような構成とすることにより、キャビティーHの空間は、誘電体よりも誘電率が低く、低インダクタンスとなり、半導体チップ21の高周波特性への影響を抑制することができる。
なお、本実施形態では、多層基板2の下面に実装される半導体チップ21に対してキャビティーHを形成しているが、同様に、多層基板2の上面に実装される半導体チップ11に対してもキャビティーHを形成することが可能である。
【0063】
本発明は、上述した実施形態では、多層基板2の各表面に実装された半導体チップはそれぞれ単数であったが、本発明はこれに限定されるわけではなく、多層基板2の両面に実装される半導体チップが複数であってもよい。
【0064】
【発明の効果】
本発明によれば、多層基板の両面を使って半導体チップおよびチップ部品の実装を行っているため、基板面積を有効に利用でき、高周波集積回路装置の小型化、高集積化が可能である。
また、本発明によれば、ワイヤ長のばらつきやインダクタンスの影響を避けるべき半導体チップや放熱を必要とする半導体チップの実装については、フリップ実装を用い、それらを考慮しなくてよい場合には、ワイヤリング方式を採用するため、実装方式の自由度を拡大させることができる。
また、本発明によれば、半導体チップおよびチップ部品を実装する基板として多層基板を用いることにより、高密度実装が行えるとともに、多層基板中には接地層を含める回路配線層間の電気的な干渉が防止され、かつ熱抵抗を低下させることが可能となる。
また、本発明によれば、半導体チップおよびチップ部品を実装する基板として多層基板を用いることにより、バイアス回路を多層基板の誘電体層間に実現可能であり、層間を有効に活用することで小型化、高実装化が可能となる。
また、本発明によれば、放熱が必要な半導体チップを実装した場合であっても、容易に対応可能である。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る高周波集積回路装置の構造を示す断面図である。
【図2】図1の高周波集積回路装置の多層基板の構成を示す図である。
【図3】図1の高周波集積回路装置の多層基板の構成を示す図である。
【図4】本発明の第2の実施形態に係る高周波集積回路装置の構造の一例を示す断面図である。
【図5】本発明の第2の実施形態に係る高周波集積回路装置の構造の他の例を示す断面図である。
【図6】本発明の第2の実施形態に係る高周波集積回路装置の構造のさらに他の例を示す断面図である。
【図7】本発明の第2の実施形態に係る高周波集積回路装置の構造のさらに他の例を示す断面図である。
【図8】本発明の第3の実施形態に係る高周波集積回路装置の構造の一例を示す断面図である。
【図9】本発明の第3の実施形態に係る高周波集積回路装置の構造の他の例を示す断面図である。
【図10】本発明の第3の実施形態に係る高周波集積回路装置の構造のさらに他の例を示す断面図である。
【図11】本発明の第3の実施形態に係る高周波集積回路装置の構造のさらに他の例を示す断面図である。
【図12】本発明の第4の実施形態に係る高周波集積回路装置の構造を示す断面図である。
【図13】従来の高周波集積回路装置の構造の一例を示す断面図である。
【図14】従来の高周波集積回路装置の構造の他の例を示す断面図である。
【図15】従来の高周波集積回路装置の構造のさらに他の例を示す断面図である。
【図16】従来の高周波集積回路装置の構造のさらに他の例を示す断面図である。
【図17】従来の高周波集積回路装置の構造のさらに他の例を示す断面図である。
【図18】従来の高周波集積回路装置の構造のさらに他の例を示す断面図である。
【符号の説明】
1…高周波集積回路装置、2…多層基板、2a〜2e…第1〜第5誘電体層、3…放熱カバー、5…放熱板、11,21…半導体チップ、41…チップ部品、51,52,53…回路配線層、G1,G2…接地層。
Claims (12)
- 複数の誘電体層が積層された多層基板と、
前記多層基板の電子機器への非装着面側である一方面の表層に、フリップチップボンディングによる電気的な接続により実装された、能動素子を有する第1半導体チップと、
前記多層基板の電子機器への装着面側である他方面の表層に、フリップチップボンディングによる電気的な接続により実装された、能動素子を有する第2半導体チップと、
前記多層基板の層間および表面に形成された回路配線層と、
前記多層基板の表面の前記一方面もしくは両面に実装された受動素子からなるチップ部品と、
前記多層基板の周囲を囲む被覆部と、前記第1半導体チップ及び前記チップ部品が実装された前記一方面において、前記第1半導体チップの表面に直接接触する接触部とを具備する第1放熱板とを有し、
前記第2半導体チップは、前記他方面の表層に、隣接する内層に通じるように形成された開口部内に収容され、かつ前記隣接する内層上に実装されており、
前記開口部が形成された表層の厚さは、前記半導体チップまたはチップ部品の高さに応じて調整されおり、
前記第2半導体チップの表面に直接接触し、かつ、前記開口部内に収容されている第2放熱板をさらに有する
高周波集積回路装置。 - 前記開口部が形成された表層の表面には、電子機器への装着のための電極が形成されている
請求項1に記載の高周波集積回路装置。 - 前記多層基板の層間に接地層が形成されている
請求項1または2のいずれかに記載の高周波集積回路装置。 - 前記回路配線層は、インピーダンス整合回路およびバイアス回路の少なくとも一部を構成する
請求項1〜3のいずれかに記載の高周波集積回路装置。 - 前記チップ部品は、前記回路配線層とともに、前記インピーダンス整合回路およびバイアス回路を構成する
請求項4に記載の高周波集積回路装置。 - 前記バイアス回路が前記多層基板の層間に形成されている
請求項4に記載の高周波集積回路装置。 - 前記第1放熱板は、電磁シールドとして機能する
請求項1〜6のいずれかに記載の高周波集積回路装置。 - 前記多層基板の他方面に実装された前記第2半導体チップは、フリップチップボンディングによって前記多層基板に電気的に接合されている
請求項1〜7のいずれかに記載の高周波集積回路装置。 - 前記多層基板内には、前記第2半導体チップの実装位置に空洞が形成されている
請求項1〜8のいずれかに記載の高周波集積回路装置。 - 積層された第1〜第4の誘電体層と、前記第4の誘電体層に積層され当該第4の誘電体層の表面に通ずる開口部が形成された第5の誘電体層と、
前記第1および第2の誘電体層間と前記第3および第4の誘電体層間とに形成された導電材料からなる接地層と、
前記第2および第3の誘電体層間に形成された導電性材料からなる回路配線層と、
前記第1および第4の誘電体層の表面に形成された導電性材料からなる回路配線層と
を有する多層基板と、
前記第1誘電体層の表面に、フリップチップボンディングによる電気的な接続により実装された、能動素子を有する第1半導体チップと、
前記第4の誘電体層の表面に、フリップチップボンディングによる電気的な接続により実装された、能動素子を有する第2半導体チップと、
前記第1の誘電体層に、または、前記第1および第4の誘電体層双方に実装された、受動素子が形成されたチップ部品と、
前記多層基板の側面および前記第1半導体チップ及び前記チップ部品が実装された、前記第1の誘電体層側を覆い、かつ第1の誘電体層表面に実装された前記第1半導体チップの表面に直接接触する第1放熱板とを有し、
前記第2半導体チップは、前記他方面の表層に、隣接する内層に通じるように形成された開口部内に収容され、かつ前記隣接する内層上に実装されており、
前記開口部が形成された表層の厚さは、前記半導体チップまたはチップ部品の高さに応じて調整されおり、
前記第2半導体チップの表面に直接接触し、かつ、前記開口部内に収容されている第2放熱板をさらに有する
高周波集積回路装置。 - 前記第2および第3の誘電体層間に形成された回路配線層は、バイアス回路を構成しており、
前記第1および第4の誘電体層の表面に形成された導電性材料からなる回路配線層と前記第1の誘電体層に、または、前記第1および第4の誘電体層双方に実装された受動素子とは、インピーダンス整合回路を構成している
請求項10に記載の高周波集積回路装置。 - 前記第5の誘電体層の表面には、電子機器への装着のための電極が形成されている
請求項10または11に記載の高周波集積回路装置。
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