JP4283373B2 - 遊技機の不正改造の検出が可能なセキュリティシステム - Google Patents
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Description
【発明の属する技術分野】
本発明は、パチンコ遊技機やアレンジ式パチンコ遊技機や回胴式遊技機等、これらの遊技機制御に使用される基板(以下、遊技機制御基板)に搭載される遊技機制御用マイクロコンピュータのセキュリティシステムの分野に属し、型式試験合格後、実際の遊技場に搬入された遊技機の不正改造を検知するセキュリティシステムに関する。
【0002】
【従来の技術】
現状の遊技機では、制御用CPUに定期的にリセットをかけてそのタイミングにより内部のカウンタに1を加算することにより抽選カウンタとし、同じタイミングでランダムに発生するスタート入賞などの信号を入力し大当たりを抽選している。
【0003】
【発明が解決しようとする課題】
そのためプログラムを解析し大当たり抽選のタイミングを知り、そのタイミングで外部よりスタート入賞信号を発生させれば良く不正に大当たりを発生させることができる。これを使って、入賞センサーに外部からの不正な入賞信号を入れる“ぶら下がり”回路を装着し入賞信号を故意に制御用CPUに入力するような不正が行われている。
そこで本発明は、かかる従来技術の欠点に鑑みなされたもので、CPUに“ぶら下がり”回路を装着すれば、入賞回路全体のインピーダンスが変更されることに鑑み、かかるインピーダンスの状況を始動時、リセット時等において計測し、計測値が所定の範囲内に無い時に異常であると判断するようにした。
【0004】
【課題を解決するための手段】
すなわち本発明はユーザープログラム及び遊技機メーカーが型式申請した時点の正規の外部回路のインピーダンス値の設定許容範囲が格納されたユーザー用ROMと、遊技機制御基板の不正改造の検出が可能な遊技機制御を行うCPUと、外部回路と接続される外部端子と、該入力端子に印加される“Highレベル”時、又は“Lowレベル”時における端子のインピーダンスの計測を実現する為の入力制御手段と、前記端子のインピーダンスが遊技機メーカーが設定した許容範囲にあるか否かの判断を行う比較/制御手段と、電源投入時や遊技機全体を初期化するシステムリセットの入力の際にチップが正規のものか否かの判定及び及びユーザーROM6に書き込まれた設定許容範囲6aを前記比較/制御手段5内の各設定レジスタに書き込み後インピーダンス計測の制御等のブート処理を行うブートプログラムが格納されたブート用ROM7と、遊技機の動作を制御するユーザープログラムのワーク用RAM8と、ブートプログラムのワーク用RAM9とからなり、
前記入力制御回路が、外部端子の印加電圧をデジタル値に変換するA/Dコンバータと、外部端子の印加電圧が“Highレベル”時、又は“Lowレベル”かを識別する入力制御回路と、該入力制御回路の出力値に基づきA/Dコンバータの出力値が“Highレベル”時のものか又は“Lowレベル”のものかについて比較/制御手段にセレクト信号を送信する計測トリガ制御回路とで構成され、
前記比較/制御手段が、前記計測トリガ入力制御回路のセレクト信号に基づき“Highレベル”の上限及び下限設定値並びに“Lowレベル”の上限及び下限設定値が格納された前記設定レジスタと、前記A/Dコンバータの出力値を入力し上限値又は下限値との比較を行う上限値データ用コンパレータ及び下限値データ用コンパレータと、該上限値データ用コンパレータ及び下限値データ用コンパレータに対して計測トリガ制御回路からのセレクト信号に基づき上限値データ用コンパレータに対して“Highレベル”時の上限設定値又は“Lowレベル”の上限設定値、および下限データ用コンパレータに対して“Highレベル”時の下限設定値又は“Lowレベル”時の下限設定値を切り換え入力するデータマルチプレクサと、前記上限値データ用コンパレータ及び下限値データ用コンパレータの出力データを論理和するOR回路とで構成された遊技機の不正改造の検出が可能なセキュリティシステムにより本目的を達成する。
請求項2の発明は、前記上限値データ用コンパレータ及び下限値データ用コンパレータが、計測値の“Highレベル”が“Highレベル”の上限設定値以下でありかつ“Highレベル”の下限値以上であるか否か、計測値の“Lowレベル”が“Lowレベル”の上限設定値以下でありかつ“Lowレベル”の下限設定値以上であるか否かを判断し、両方をクリヤーした場合に正規と判断するように構成されてた遊技機の不正改造の検出が可能なセキュリティシステム。
【0005】
【作用】
本発明にかかるセキュリティシステムでは、例えば遊技機の電源投入当初に、すなわちブートモードにおいて遊技機制御用マイクロコンピュータの計測対象外部端子(以下、端子)のインピ−ダンス計測を開始する前にブートプログラムがユーザー用ROMに格納された外部回路のインピーダンス値の設定許容範囲を各設定レジスタに書き込む。そしてインピーダンスの計測が開始される。
端子のインピーダンス計測値は、A/Dコンバータによりデジタル変換されて上限値データ用コンパレータと下限値データ用コンパレータへ入力される。また、上記それぞれのコンパレータの片側には端子の正規のインピ−ダンス許容範囲の設定値が入力され、端子のインピーダンス計測値がHレベル時及びLレベル時において許容範囲内にあるか否かについて診断を行うことになる。その結果、遊技機メーカー側が設定した許容範囲内にない場合、すなわち外部に不正な基板等が接続されたと判断された場合には論理和回路から”1”が出力され、CPUを止めるか若しくはその判定結果を外部へ知らせることとなる。
【0006】
【発明の実施の形態】
以下に本発明を図示された実施例に従って詳細に説明する。
図1に示すものは、本発明にかかるセキュリティシステムの概要ブロック図であり、遊技機を制御する遊技機制御基板1には、遊技機制御基板1の不正改造の検出が可能な遊技機制御用マイクロコンピュータ2が搭載され、当該マイクロコンピュータ2はCPU(中央処理装置)3、入力制御手段4、比較/制御手段5、正規の型式申請値6a及びユーザープログラムが格納されたユーザ用ROM6、ブート用ROM7、ユーザ用RAM8、ブート用RAM9が内蔵され、上記構成によりセキュリティシステムを実現する。
【0007】
中央処理装置3(CPU)は、遊技機制御用マイクロコンピュータ2に内蔵された各デバイスの制御を行う。
入力制御手段4は、端子13に印加される“Highレベル”時、又は“Lowレベル”時における端子13のインピーダンスの計測を実現する為の制御を行う。
比較/制御手段5は、端子13のインピーダンスが遊技機メーカー側が設定した許容範囲内にあるか否かを診断すると共に、その結果を遊技機制御用マイクロコンピュータ2のステータス表示対象外部端子14(以下、端子14)へ出力する為の制御を行う。
ユーザ用ROM6は、ユーザーが作成した正規の型式申請値6a及び遊技機の動作を制御するユーザープログラムとセキュリティコードが格納された読み出し専用のメモリである。
ブート用ROM7は、電源投入時や遊技機全体を初期化するシステムリセットの入力の際に、遊技機制御用マイクロコンピュータ2が正規か否かの判定(セキュリティチェック)や、この時のインピーダンスの計測等の制御を実行する為の上限/下限値設定データレジスタ(5a/5b/5c/5d)へのデータセットを行うプログラム(ブートプログラム)が格納された読み出し専用のメモリである。これら上限/下限設定値は、電源投入時にブート用プログラムが作動して、各設定レジスタ5a〜5dに書き込まれる。
ユーザ用RAM8は、遊技機の動作を制御するユーザープログラム実行のワーク用RAMである。
ブート用RAM9は、ユーザーモードではアクセス不可能なブートプログラム実行時のワーク用RAMである。
10は、遊技機制御用マイクロコンピュータ2内のアドレスバス、データバス、制御信号バス等を一つに統合した総合バスとして表示している。
11は、端子13から入力制御手段4及び比較/制御手段5へ接続される内部信号である。
12は、比較/制御手段5から端子14へ出力される内部信号線である。
15は、端子13に印加される型式試験合格の正規のインピーダンスを示す外部回路(例えば入賞センサー)のモデルである。
16は、端子13に印加される不正改造によって正規のインピーダンスより増分、または減分された不当なインピーダンスを示す“ぶら下がり回路”のモデルである。
【0008】
図2に示すものは、本発明にかかる入力制御手段4及び比較/制御手段5の概要ブロック図である。
入力制御手段4は、計測トリガ制御回路4a、入力制御回路4b、A/Dコンバータ4cで構成され、4dは、入力制御回路4bから出力される論理レベルを示す制御信号を示し、4eは、制御信号4dの論理レベルにより端子13に印加されたインピーダンスが“Highレベル”時、又は“Lowレベル”時の許容範囲を設定する為のセレクト信号を示し、4fは、A/Dコンバータ4cによりデジタル変換された端子13のインピーダンス計測値データを示し、4gは、その計測値データ4fをCPU3が読み出せるように計測値データを格納するレジスタ(以下、PDSR4g)を示す。
比較/制御手段5は、“Highレベル”上限設定値データレジスタ5a(以下、HUDR5a)、“Lowレベル”上限設定値データレジスタ5b(以下、LUDR5b)、“Highレベル”下限設定値データレジスタ5c(以下、HLDR5c)、“Lowレベル”下限設定値データレジスタ5d(以下、LLDR5d)、HUDR5a、又はLUDR5bに格納されているデータを切り替える上限値データマルチプレクサ5e(以下、上限MUX5e)、HLDR5c、又はLLDR5dに格納されているデータを切り替える下限値データマルチプレクサ5f(以下、下限MUX5f)、上限値データ用コンパレータ5g、下限値データ用コンパレータ5h、論理和(OR)回路5i、ステータス表示制御回路5jで構成されている。
【0009】
計測トリガ制御回路4aは、入力制御回路4bから出力される制御信号4dの論理レベルを基に、CPU3の所定の制御信号を組み合わせて(例えばリード信号やメモリアクセス信号)、端子13のインピーダンス計測の為のスタート開始/停止といったトリガ信号及び制御信号4dの論理レベルにより端子13に印加されたインピーダンスの“Lowレベル”時、又は“Highレベル”時の許容範囲を設定する為のセレクト信号を生成するもので、端子13の入力レベルをCPU3が“Lowレベル”か“Highレベル”かの認識したタイミングを計測トリガ信号として伝えている。
入力制御回路4bは、端子13に流れる電流を電圧として増幅する増幅回路やインピーダンス計測を可能とする為の終端用抵抗や端子13の“Highレベル”又は“Lowレベル”時の端子13のインピーダンス計測を行う為にレベルを設定する内部抵抗(制御によりプルアップ/プルダウンを指定する)が内蔵されており、端子13のレベルを“Lowレベル”又は“Highレベル”と認識し、遊技機制御用マイクロコンピュータ2のバス(10)上にのせ、CPU3に知らせる。
A/Dコンバータ4cは、端子13に印加される“Highレベル”時又は“Lowレベル”時のインピーダンスを計測し、この量をデジタル変換して上限値データ用コンパレータ5g及び下限値データ用コンパレータ5hへ供給する。
HUDR5a及びHLDR5cに格納されるデータは、遊技機メーカーが開発した遊技機制御基板の周辺回路から端子13へ印加される“Highレベル”時の正規のインピーダンスの許容範囲であり、また同様にLUDR5b及びLLDR5dに格納されるデータは、“Lowレベル”時の正規のインピーダンスの許容範囲である。これらのデータは、遊技機開発メーカーによりその値が異なることから遊技機メーカーサイドにてLUDR5b及びLLDR5dに格納する。
これらのデータは、上限値データ用コンパレータ5g、及び下限値データ用コンパレータ5hの片側へ送られ、A/Dコンバータ4cによりデジタル変換された計測値データ4fと比較され、その結果が論理和(OR)回路5iから出力される。すなわち、端子13に印加されたインピーダンスが正規か否かの判定結果を示す制御信号10aはバス10を介してCPU3へ送られ、判定結果が許容範囲内にない場合、例えばCPU3を停止状態にする。また、制御信号10aはステータス表示制御回路5jにも送られ、ステータス表示制御回路5jは、制御信号10aの論理値に応じて外部へ判定結果を知らせる為のステータス表示制御を行う。
【0010】
以上述べた構成において、本実施例の比較/制御手段5の作用について具体的に説明する。
A/Dコンバータ4cにより計測データがデジタル値として変換されるが、その値には、“Highレベル”ZHのものと“Lowレベル”ZLのものとが存在する。
またユーザー用ROM6に正規型式申請された許容範囲として“Highレベル”の上限設定値UZH、下限設定値DZH及び“Lowレベル”の上限設定値UZL、下限設定値DZLが格納されており、計測トリガ制御回路4aのセレクト信号に基づき、計測値が“Highレベル”の時、
上限値データ用コンパレータ5gには上限設定値UZH、下限値データ用コンパレータ5hには“Highレベル”の下限設定値DZHが入力されデータの比較が行われ、また計測値が“Lowレベル”の時、
上限値データ用コンパレータ5gには“Lowレベル”の上限設定値UZLが入力され、下限値データ用コンパレータ5hには“Lowレベル”の下限設定値DZLが入力されデータの比較が行われる。
その結果本実施例の比較回路(コンパレータ)5g,5hがそれぞれ、許容範囲を示すA<B、A>Bの論理式の出力を行う。その結果“Highレベル”が許容範囲外にあるとき、また同様に“Lowレベル”が許容範囲外にあるとき論理和(OR)回路5iから“1”が出力され、“Lowレベル”、“Highレベル”共に“0”となる時のみ正規のものと判定する。
【0011】
尚、本実施例では論理回路を論理和回路で構成したが、これに限定されるものではなく、上限値B≦A、下限値B≧Aの論理式の出力を行い、その論理積が“Highレベル”が許容範囲内にあるとき、また同様に“Lowレベル”が許容範囲内にある時に論理積回路から”1”が出力されるように構成しても良い。
【0012】
【発明の効果】
以上述べたように本発明にかかるシステムによれば、外部回路のインピーダンスが遊技機メーカーが設定した範囲に入っているか否かにより外部回路が正規のものか否かを判断することができるため、いわゆる“ぶら下がり”回路を外部端子に接続して入賞を偽装しようとしてもこれを検知することができるので、これまでの回路では排除しえなかった不正行為を未然に防ぐことが可能となる。
また遊技機のインピーダンスはメーカー毎により異なることから不正行為者は、それぞれの機種に併せてぶら下がり回路のインピーダンスを調整する必要が生じるために、不正行為を行うことがより困難となる。
【図面の簡単な説明】
【図1】 本発明にかかるセキュリティシステムの概要ブロック図である。
【図2】 本発明にかかる入力制御手段4及び比較/制御手段5の概要ブロック図である。
【符号の説明】
1 遊技機制御基板
2 遊技機制御用マイクロコンピュータ
3 CPU(中央処理装置)
4 入力制御手段
4a 計測トリガ制御回路
4b 入力制御回路
4c A/Dコンバータ
4d 入力制御回路4bから出力される論理レベルを示す制御信号
4e 制御信号4dの論理レベルにより端子13に印加されたインピーダンスの“Lowレベル”時、又は“Highレベル”時の許容範囲を設定する為のセレクト信号
4f A/Dコンバータ4cによりデジタル変換された端子13のインピーダンス計測値データ
4g 計測値データ4fをCPU3が読み出せるように計測値データを格納するレジスタ4g(略称:PDSR4g)
5 比較/制御手段
5a “Highレベル”上限設定値データレジスタ(略称:HUDR5a)
5b “Lowレベル”上限設定値データレジスタ(略称:LUDR5b)
5c “Highレベル”下限設定値データレジスタ(略称:HLDR5c)
5d “Lowレベル”下限設定値データレジスタ(略称:LLDR5d)
5e HUDR5a、又はLUDR5bに格納されているデータを切り替える上限値データマルチプレクサ(略称:上限MUX5e)
5f HLDR5c、又はLLDR5dに格納されているデータを切り替える下限値データマルチプレクサ(略称:下限MUX5f)
5g 上限値データ用コンパレータ
5h 下限値データ用コンパレータ
5i 論理和(OR)
5j ステータス表示制御回路
6 ユーザ用ROM
6a 正規の型式申請値(HUDR5a/LUDR5b/HLDR5c/LLDR5dに設定)
7 ブート用ROM
8 ユーザ用RAM
9 ブート用RAM
10 遊技機制御用マイクロコンピュータ2内のアドレスバス/データバス/制御信号バス等の総合バス
10a 端子13に印加されたインピーダンスが正規か否かの判定結果を示す制御信号
11 端子13から入力制御手段4及び比較/制御手段5へ接続される内部信号
12 比較/制御手段5から端子14へ出力される内部信号
13 遊技機制御用マイクロコンピュータの計測対象外部端子(略称:端子13)
14 遊技機制御用マイクロコンピュータのステータス表示対象外部端子(略称:端子14)
15 端子13に印加される型式試験合格の正規のインピーダンスを示す外部回路(例えば入賞センサー)のモデル
16 端子13に印加される不正改造によって正規のインピーダンスより増分、または減分された不当なインピーダンスを示す“ぶら下がり回路”のモデル
Claims (2)
- ユーザープログラム及び正規の外部回路のインピーダンス値の設定許容範囲6aが格納されたユーザー用ROM6と、遊技機制御基板1の不正改造の検出が可能な遊技機制御を行うCPU3と、外部回路と接続される外部端子13と、該入力端子13に印加される“Highレベル”時、又は“Lowレベル”時における端子13のインピーダンスの計測を実現する為の入力制御手段4と、前記端子13のインピーダンスがあらかじめ設定された許容範囲にあるか否かの判断を行う比較/制御手段5と、電源投入時や遊技機全体を初期化するシステムリセットの入力の際にチップが正規のものか否かの判定及び及びユーザーROM6に書き込まれた設定許容範囲6aを前記比較/制御手段5内の各設定レジスタに書き込み後インピーダンス計測の制御等のブート処理を行うブートプログラムが格納されたブート用ROM7と、遊技機の動作を制御するユーザープログラムのワーク用RAM8と、ブートプログラムのワーク用RAM9とからなり、
前記入力制御回路4が、外部端子13の印加電圧をデジタル値に変換するA/Dコンバータ4cと、外部端子13の印加電圧が“Highレベル”時、又は“Lowレベル”かを識別する入力制御回路4bと、該入力制御回路4bの出力値に基づきA/Dコンバータの出力値が“Highレベル”時のものか又は“Lowレベル”のものかについて比較/制御手段5にセレクト信号を送信する計測トリガ制御回路4aとで構成され、
前記比較/制御手段5が、前記計測トリガ入力制御回路4aのセレクト信号に基づき“Highレベル”の上限及び下限設定値並びに“Lowレベル”の上限及び下限設定値が格納された前記設定レジスタと、前記A/Dコンバータ4cの出力値を入力し上限値又は下限値との比較を行う上限値データ用コンパレータ及び下限値データ用コンパレータと、該上限値データ用コンパレータ及び下限値データ用コンパレータに対して計測トリガ制御回路からのセレクト信号に基づき上限値データ用コンパレータに対して“Highレベル”時の上限設定値又は“Lowレベル”の上限設定値および下限データ用コンパレータに対して“Highレベル”時の下限設定値又は“Lowレベル”時の下限設定値を切り換え入力するデータマルチプレクサと、前記上限値データ用コンパレータ及び下限値データ用コンパレータの出力データを論理和するOR回路とで構成されていることを特徴とする遊技機の不正改造の検出が可能なセキュリティシステム。 - 前記上限値データ用コンパレータ及び下限値データ用コンパレータが、計測値の“Highレベル”が“Highレベル”の上限設定値以下でありかつ“Highレベル”の下限設定値以上であるか否か、計測値の“Lowレベル”が“Lowレベル”の上限設定値以下でありかつ“Lowレベル”の下限設定値以上であるか否かを判断し、両方をクリヤーした場合に正規と判断するように構成されていることを特徴とする請求項1記載の遊技機の不正改造の検出が可能なセキュリティシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10312599A JP4283373B2 (ja) | 1999-04-09 | 1999-04-09 | 遊技機の不正改造の検出が可能なセキュリティシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10312599A JP4283373B2 (ja) | 1999-04-09 | 1999-04-09 | 遊技機の不正改造の検出が可能なセキュリティシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000288222A JP2000288222A (ja) | 2000-10-17 |
JP4283373B2 true JP4283373B2 (ja) | 2009-06-24 |
Family
ID=14345859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10312599A Expired - Fee Related JP4283373B2 (ja) | 1999-04-09 | 1999-04-09 | 遊技機の不正改造の検出が可能なセキュリティシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4283373B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4117715B2 (ja) * | 1999-04-20 | 2008-07-16 | 株式会社ソフィア | 遊技用演算処理装置 |
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1999
- 1999-04-09 JP JP10312599A patent/JP4283373B2/ja not_active Expired - Fee Related
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---|---|
JP2000288222A (ja) | 2000-10-17 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060406 |
|
TRDD | Decision of grant or rejection written | ||
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090218 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090224 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090319 |
|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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