JP4280907B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 148
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims description 74
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 9
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 230000009466 transformation Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Images
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開平１−２６１８３７号公報
【特許文献２】
特開平１１−３５４２３１号公報
【０００４】
【発明の背景】
半導体基板の表面には、パッドが形成されることが一般的である。半導体装置の信頼性を高めるためには、パッドによる半導体基板へのストレスを軽減することが必要である。特に、一方向に大きなストレスがかかる事を防止することができれば、信頼性の高い半導体装置を提供することができる。
【０００５】
本発明の目的は、信頼性の高い半導体装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
（１）本発明に係る半導体装置は、集積回路が内部に形成されてなる半導体基板と、
前記半導体基板上に、その内部に電気的に接続されるように形成されてなる複数のパッドと、
を含み、
前記パッドには第１の貫通穴が、前記半導体基板には前記第１の貫通穴とオーバーラップする第２の貫通穴が、それぞれ形成されてなり、
前記第２の貫通穴の内面に形成された絶縁層と、
前記絶縁層の内側を通り前記半導体基板を貫通する貫通電極と、
をさらに有し、
前記複数のパッドは、相似の位置にあって内側に相似の中心を有する複数の相似形の線上に中心が位置するように配列され、
それぞれの前記パッドは、その中心が他の２つの前記パッドの中心を結んだ仮想直線上を避けて配置されてなる半導体装置を複数積層し、かつ、複数積層した前記半導体装置が前記貫通電極を通して電気的接続が図られてなる。本発明によれば、半導体装置は、パッドが３個以上並ばないように配置された半導体基板を有する。パッドが３個以上並ばないことから、パットが一方向へ与える力が小さい半導体基板を提供することができる。そのため、ストレスが集中しない半導体基板を有する、信頼性の高い半導体装置を提供することができる。本発明によれば、半導体基板には、貫通電極が、３個以上並ばないように配置されるため、半導体基板が割れにくくなる。そのため、割れにくい半導体基板を有する信頼性の高い半導体装置を提供することができる。本発明によれば、割れにくい半導体基板を有する半導体装置が積層された、信頼性の高い積層型の半導体装置を提供することができる。
（２）この半導体装置において、
前記パッドは、前記半導体基板の中央部を避けて、周縁部に形成されていてもよい。
（３）本発明に係る半導体装置の製造方法は、集積回路が内部に形成されてなる半導体基板に、その内部に電気的に接続されるように複数のパッドを形成すること、
前記パッドには第１の貫通穴を、前記半導体基板には前記第１の貫通穴とオーバーラップする第２の貫通穴を、それぞれ形成すること、
前記第２の貫通穴の内面に絶縁層を形成すること、及び、
前記絶縁層の内側を通り前記半導体基板を貫通する貫通電極を形成すること、
を含む製造方法で得られた半導体装置を複数積層し、かつ、複数積層した前記半導体装置を前記貫通電極を通して電気的接続を図ることを含み、
前記複数のパッドを、相似の位置にあって内側に相似の中心を有する複数の相似形の線上に中心が位置するように配列し、
それぞれの前記パッドを、その中心が他の２つの前記パッドの中心を結んだ仮想直線上を避けるように配置する。本発明によれば、半導体基板には、パッドが、３個以上並ばないように配置される。パッドが３個以上並ばないことから、パッドが一方向へ与える力が小さい半導体基板を製造することができる。そのため、ストレスが集中しない半導体基板を有する、信頼性の高い半導体装置を製造することができる。本発明によれば、半導体基板には、貫通電極が、３個以上並ばないように形成されため、半導体基板が割れにくくなる。そのため、割れにくい半導体基板を有する、信頼性の高い半導体装置を製造することができる。本発明によれば、割れにくい半導体基板を有する半導体装置を積層するため、信頼性の高い積層型の半導体装置を製造することができる。
【０００７】
【発明の実施の形態】
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
【０００８】
（第１の実施の形態）
図１（Ａ）〜図２は、本発明を適用した第１の実施の形態に係る半導体装置を説明するための図である。なお、図１（Ａ）は、パッド１４の配置を説明するための補助線（相似形２０及び相似の中心２２）が記載された半導体基板１０を示す図である。図１（Ｂ）は、図１（Ａ）から該補助線を取り除いた、半導体基板１０を示す図である。
【０００９】
本実施の形態に係る半導体装置は、半導体基板１０を有する。半導体基板１０は、半導体チップであってもよい。半導体基板１０の内部には集積回路１２が形成されてなる（図２参照）。半導体基板１０の平面形状は特に限定されず、例えば矩形であってもよい。
【００１０】
本実施の形態に係る半導体装置は、複数のパッド１４を有する。パッド１４は、半導体基板１０上に形成されてなる。パッド１４は、半導体基板１０の内部と電気的に接続するように形成されていてもよい。例えば、パッド１４は集積回路１２と電気的に接続されていてもよい。あるいは、集積回路１２とは電気的に接続されないパッドを含めて、パッド１４と称してもよい。パッド１４は、アルミニウムで形成されていてもよい。パッド１４の平面形状は特に限定されないが、図１（Ａ）及び図１（Ｂ）に示すように円形であってもよく、あるいは、矩形（図示せず）であってもよい。また、図１（Ａ）及び図１（Ｂ）に示すように、パッド１４は、半導体基板１０の中央部を避け、周縁部にのみ形成されていてもよい。
【００１１】
パッド１４は、相似の位置にあって内側に相似の中心２２を有する複数の相似形２０の線上に中心が位置するように配列されてなる。ここで、２つの図形上の点どうしの間に１対１の対応が付けられ、その対応する点を結ぶ直線が全て１点で交わり、その直線が該１点によって全て同じ比に内分あるいは外分されている場合に、その２つの図形は相似の位置にあるという。また、このとき、直線が交わるその１点を相似の中心という。本実施の形態に係る半導体装置では、上記の関係を有する複数の相似形２０の線上に中心が位置するように、パッド１４が配置されてなる。なお、本実施の形態に係る半導体装置では、図１（Ａ）に示すように、相似の中心２２は、すべての相似形２０の内側に存在する。
【００１２】
それぞれのパッド１４は、その中心が他の２つのパッド１４の中心を結んだ仮想直線上を避けて配置されてなる。言い換えると、パッド１４は、３個以上のパッドが一直線上に並ばないように配置されてなる。そして、３個以上のパッドが一直線上に並ばないことから、パッド１４から半導体基板１０に対して一方向への大きな力を与えることを防止することができる。そのため、ストレスが集中しない半導体基板を有する、信頼性の高い半導体装置を提供することができる。
【００１３】
半導体基板１０には、１層又はそれ以上の層の絶縁膜が形成されていてもよい（図２参照）。該絶縁膜は、半導体基板１０におけるパッド１４が形成された面上に形成されていてもよい。図２に示す例では、半導体基板１０には絶縁膜１６，１８が形成されている。絶縁膜１６上には、パッド１４と、集積回路１２とパッド１４とを電気的に接続する配線（図示せず）が形成されていてもよい。また、絶縁膜１６上には、他の絶縁膜１８が、パッド１４の少なくとも一部を避けて形成されていてもよい。パッド１４の表面を覆うように絶縁膜１８を形成した後、その一部をエッチングして開口を形成し、該開口からパッド１４の一部を露出させてもよい。なお、絶縁膜１６は酸化膜によって形成されていてもよい。また、絶縁膜１８は、パッシベーション膜と称してもよく、ＳｉＮ、ＳｉＯ２、ポリイミド樹脂等で形成してもよい。
【００１４】
本発明を適用した第１の実施の形態に係る半導体装置１は、以上のように構成されてなる。なお、本発明を適用した第１の実施の形態に係る半導体装置は、配線基板３０をさらに有してもよい（図２参照）。配線基板３０には、複数の配線３２が形成されてなる。上記半導体装置１は、配線基板３０に搭載されていてもよく、パッド１４と配線３２とが電気的に接続されていてもよい。配線基板３０には、複数の外部端子３４が形成されていてもよく、これにより、回路基板等に実装しやすい半導体装置１００を提供することができる。
【００１５】
図２に示すように、半導体基板１０（半導体装置１）は、配線基板３０にフェースダウンボンディングされてもよく、パッド１４と配線３２とは、バンプ１５を介して電気的に接続されていてもよい。ここで、バンプ１５は、パッド１４における絶縁膜１８から露出する部分に形成されていてもよい。バンプ１５は、例えば無電解メッキで形成してもよいし、ワイヤーボンディングによるボールバンプであってもよい。パッド１４とバンプ１５との間にバンプ金属の拡散防止層として、ニッケル、クロム、チタン等を付加してもよい。
【００１６】
また、半導体基板１０と配線基板３０との間には樹脂層３６が形成されていてもよい。樹脂層３６は、アンダーフィル材と称してもよい。樹脂層３６は、液状またはゲル状で用意される接着剤であってもよいし、シート状で用意される接着シートであってもよい。樹脂層３６には、図示しない導電粒子が含まれていてもよく、該導電粒子を介して、バンプ１５と配線３２とを電気的に接続させてもよい。これにより、電気的な信頼性、及び、外力に対する信頼性の高い半導体装置１００を提供することができる。
【００１７】
図３には、本発明を適用した実施の形態に係る半導体装置１００が実装された回路基板１０００を示す。また、本発明を適用した実施の形態に係る半導体装置を有する電子機器として、図４にはノート型パーソナルコンピュータ２０００が、図５には携帯電話３０００が、それぞれ示されている。
【００１８】
以下、本発明を適用した第１の実施の形態に係る半導体装置１の製造方法について説明する。半導体装置１の製造方法は、集積回路１２が内部に形成されてなる半導体基板１０に、その内部に電気的に接続されるように複数のパッド１４を形成することを含む。このとき、複数のパッド１４を、相似の位置にあって内側に相似の中心２２を有する複数の相似形２０の線上に中心が位置するように配列し、それぞれのパッド１４を、その中心が他の２つのパッド１４の中心を結んだ仮想直線上を避けるように配置する。これにより、信頼性の高い半導体装置を製造することができる。このとき、パッド１４は、半導体基板１０の中央部を避けて、周縁部に形成してもよい。
【００１９】
なお、本発明は、上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、図６に示すように、半導体基板１０は、エリアアレイ状に配置されたパッド４０を有してもよい。
【００２０】
あるいは、例えば、図７に示すように、半導体基板１０は、同心円５０の線上に中心が位置するように配列されたパッド５２を有してもよい。言い換えると、パッド５２は、相似形５０の線上に中心が位置するように配列されており、相似形５０は円であってもよい。そして、１つの相似形５０上に複数のパッド５２の中心が位置するように、パッド５２が配列されていてもよい。パッド５２の配列は特に限定されるものではないが、相似形５０上に等間隔に配列されていてもよい。各相似形５０に、同数のパッド５２が配置されてもよい。例えば、２つの相似形５０に、偶数個のパッド５２が同数ずつ配置されている場合、パッド５２配列の位相をずらすことによって、パッド５２を３個以上並ばないように配列してもよい（図７参照）。あるいは、２つの相似形５２に、奇数個のパッドが同数ずつ配置されている場合、図８に示すように、パッド５４の配列の位相をずらすことによって、あるいは、図９に示すように、パッド５６の配列を同位相として、パッドを３個以上並ばないように配置してもよい。なお、相似形５０の数、及び、１つの相似形５０上に配置されるパッドの数については、これに限定されるものではない。また、それぞれの相似形５０上に、異なる数のパッドが配置されていてもよい。
【００２１】
以上の変形例で、具体的に説明した内容以外の点については、上述した実施の形態と同じ内容が当てはまり、同じ効果を達成することができる。
【００２２】
（第２の実施形態）
以下、本発明を適用した第２の実施の形態に係る半導体装置について説明する。なお、本実施の形態でも、既に述べた内容を可能な限り適用するものとする。
【００２３】
図１０は、本実施の形態に係る半導体装置の断面の一部拡大図である。本実施の形態に係る半導体装置は、半導体基板６０を有する。半導体基板６０の内部には、集積回路６２が形成されてなる。半導体基板６０には、１層又はそれ以上の層の絶縁膜が形成されていてもよい。図１０に示す例では、半導体基板６０には絶縁膜６６，６８が形成されている。絶縁膜６６，６８の内容については、既に述べた絶縁膜１６，１８の内容を適用することができる。
【００２４】
半導体基板６０には、複数のパッド７０が形成されてなる。パッド７０の配置については、既に説明したいずれかの内容を適用してもよい。パッド７０には貫通穴７２が形成されてなる。また、半導体基板６０には、貫通穴７２とオーバーラップする貫通穴６４が形成されてなる。すなわち、半導体基板６０の貫通穴６４は、パッド７０とオーバーラップするように形成されてなる。そのため、貫通穴６４は、３個以上が直線上に並ばないように配列される。なお、貫通穴７２を第１の貫通穴と、貫通穴６４を第２の貫通穴と、それぞれ称してもよい。
【００２５】
貫通穴６４，７２は、エッチング（ドライエッチング又はウエットエッチング）を適用して形成してもよい。エッチングは、リソグラフィ工程によってパターニングされたレジストを形成した後に行ってもよい。例えば、パッド７０に貫通穴７２を形成した後に、貫通穴７２の領域内に貫通穴６４を形成してもよい。パッド７０の下に絶縁膜６６が形成されている場合、これにも貫通穴６７を形成する。貫通穴６７の形成にも、エッチング（ドライエッチング又はウエットエッチング）を適用してもよい。あるいは、貫通穴６４，６７，７２を、レーザ（例えばＣＯ２レーザ、ＹＡＧレーザ等）によって形成してもよい。一種類のエッチャント又はレーザによって、貫通穴６４，６７，７２を連続して形成してもよい。
【００２６】
本実施の形態に係る半導体装置は、絶縁層８０を有する。絶縁層８０は、貫通穴６４の内面に形成されてなる。絶縁層６４は、酸化膜であってもよい。例えば、半導体基板６０の基材がＳｉである場合、絶縁層８０はＳｉＯ２であってもよいしＳｉＮであってもよい。絶縁層８０は、パッド７０の一部（例えばその上面）を避けて形成されていてもよい。これによって、パッド７０と後述する貫通電極９０との電気的な接続を図ることができる。なお、絶縁層８０は、絶縁膜６８（パッシベーション膜）上に形成されていてもよい（図示せず）。あるいは、絶縁層８０は、半導体基板６０におけるパッド７０が形成された面とは反対側の面上に形成されていてもよい。
【００２７】
本実施の形態に係る半導体装置は、貫通電極９０を有する。貫通電極９０は、絶縁層８０の内側を通り、半導体基板６０を貫通する。これによって、半導体基板６０の両面を電気的に接続することができる。なお、貫通穴９０は、貫通穴７２の内側を通り、パッド７０を貫通するように形成される。先に述べたように、貫通穴６４は、３個以上が直線上に並ばないように配置されてなる。そして、貫通電極９０は貫通穴６４の内側を通るため、貫通電極９０も、３個以上が直線上に並ばないように配置される。これにより、貫通電極９０から半導体基板６０に対して一方向への大きな力を与えることを防止することができる。そのため、ストレスが集中しない半導体基板を有する、信頼性の高い半導体装置を提供することができる。
【００２８】
貫通電極９０は、パターニングされたレジストを形成する工程と、レジストから露出した部分に貫通電極９０を形成する工程と、によって形成してもよい。このとき、貫通電極９０は、電解メッキやインクジェット方式等の既に公知となっているいずれかの方法を適用して形成してもよい。なお、貫通電極９０の材料は特に限定されないが、例えば、Ｃｕであってもよい。
【００２９】
本発明を適用した第２の実施の形態に係る半導体装置２は、以上のように構成されてなる。以下、半導体装置２の製造方法について説明する。半導体装置の製造方法は、内部に集積回路６２を有する半導体基板６０に複数のパッド７０を形成すること、パッド７０に貫通穴（第１の貫通穴）７２を、半導体基板６０に貫通穴（第２の貫通穴）６４を、それぞれ形成すること、貫通穴６４の内面に絶縁層８０を形成すること、及び、絶縁層８０の内側を通り半導体基板６０を貫通する貫通電極９０を形成することを含んでもよい。なお、パッド７０の配置や、貫通穴６４，７２及び貫通電極９０の形成方法については、既に述べた内容を適用することができる。
【００３０】
図１１は、積層型の半導体装置２００を示す図である。半導体装置２００は、積層された半導体装置２を有する。そして、該半導体装置同士は、貫通電極９０を通して電気的接続が図られてなる。図１１に示すように、貫通電極９０同士接触させて、電気的に接続してもよい。あるいは、図示しない導電粒子を含む異方性導電ペースト（ＡＣＰ）や異方性導電フィルム（ＡＣＦ）を用いて、非接触で貫通電極９０同士を電気的に接続してもよい。
【００３１】
半導体装置２００は、配線基板２１０を有してもよく、積層された半導体装置２は配線基板２１０に搭載されていてもよい。配線基板２１０には、複数の配線２１２が形成されていてもよく、また、外部端子２１４が形成されていてもよい。これにより、回路基板等に実装しやすい半導体装置２００を提供することができる。さらに、積層された各半導体装置２の間には、図示しない絶縁層（応力緩和機能を有してもよい）が形成されていてもよい。これにより、信頼性の高い半導体装置２００を製造することができる。なお、図１２には、本発明を適用した第２の実施の形態に係る積層型の半導体装置２００が実装された回路基板４０００を示す。
【００３２】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】 図１（Ａ）及び図１（Ｂ）は、本発明を適用した第１の実施の形態に係る半導体装置を示す図である。
【図２】 図２は、本発明を適用した第１の実施の形態に係る半導体装置を示す図である。
【図３】 図３は、本発明を適用した第１の実施の形態に係る半導体装置が実装された回路基板を示す図である。
【図４】 図４は、本発明を適用した第１の実施の形態に係る半導体装置を有する電子機器を示す図である。
【図５】 図５は、本発明を適用した第１の実施の形態に係る半導体装置を有する電子機器を示す図である。
【図６】 図６は、本発明を適用した第１の実施の形態に係る半導体装置の変形例を示す図である。
【図７】 図７は、本発明を適用した第１の実施の形態に係る半導体装置の変形例を示す図である。
【図８】 図８は、本発明を適用した第１の実施の形態に係る半導体装置の変形例を示す図である。
【図９】 図９は、本発明を適用した第１の実施の形態に係る半導体装置の変形例を示す図である。
【図１０】 図１０は、本発明を適用した第２の実施の形態に係る半導体装置を示す図である。
【図１１】 図１１は、本発明を適用した第２の実施の形態に係る半導体装置を示す図である。
【図１２】 図１２は、本発明を適用した第２の実施の形態に係る半導体装置が実装された回路基板を示す図である。
【符号の説明】
１０ 半導体基板、 １２ 集積回路、 １４ パッド、 ２０ 相似形、
２２ 相似の中心
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開平１−２６１８３７号公報
【特許文献２】
特開平１１−３５４２３１号公報
【０００４】
【発明の背景】
半導体基板の表面には、パッドが形成されることが一般的である。半導体装置の信頼性を高めるためには、パッドによる半導体基板へのストレスを軽減することが必要である。特に、一方向に大きなストレスがかかる事を防止することができれば、信頼性の高い半導体装置を提供することができる。
【０００５】
本発明の目的は、信頼性の高い半導体装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
（１）本発明に係る半導体装置は、集積回路が内部に形成されてなる半導体基板と、
前記半導体基板上に、その内部に電気的に接続されるように形成されてなる複数のパッドと、
を含み、
前記パッドには第１の貫通穴が、前記半導体基板には前記第１の貫通穴とオーバーラップする第２の貫通穴が、それぞれ形成されてなり、
前記第２の貫通穴の内面に形成された絶縁層と、
前記絶縁層の内側を通り前記半導体基板を貫通する貫通電極と、
をさらに有し、
前記複数のパッドは、相似の位置にあって内側に相似の中心を有する複数の相似形の線上に中心が位置するように配列され、
それぞれの前記パッドは、その中心が他の２つの前記パッドの中心を結んだ仮想直線上を避けて配置されてなる半導体装置を複数積層し、かつ、複数積層した前記半導体装置が前記貫通電極を通して電気的接続が図られてなる。本発明によれば、半導体装置は、パッドが３個以上並ばないように配置された半導体基板を有する。パッドが３個以上並ばないことから、パットが一方向へ与える力が小さい半導体基板を提供することができる。そのため、ストレスが集中しない半導体基板を有する、信頼性の高い半導体装置を提供することができる。本発明によれば、半導体基板には、貫通電極が、３個以上並ばないように配置されるため、半導体基板が割れにくくなる。そのため、割れにくい半導体基板を有する信頼性の高い半導体装置を提供することができる。本発明によれば、割れにくい半導体基板を有する半導体装置が積層された、信頼性の高い積層型の半導体装置を提供することができる。
（２）この半導体装置において、
前記パッドは、前記半導体基板の中央部を避けて、周縁部に形成されていてもよい。
（３）本発明に係る半導体装置の製造方法は、集積回路が内部に形成されてなる半導体基板に、その内部に電気的に接続されるように複数のパッドを形成すること、
前記パッドには第１の貫通穴を、前記半導体基板には前記第１の貫通穴とオーバーラップする第２の貫通穴を、それぞれ形成すること、
前記第２の貫通穴の内面に絶縁層を形成すること、及び、
前記絶縁層の内側を通り前記半導体基板を貫通する貫通電極を形成すること、
を含む製造方法で得られた半導体装置を複数積層し、かつ、複数積層した前記半導体装置を前記貫通電極を通して電気的接続を図ることを含み、
前記複数のパッドを、相似の位置にあって内側に相似の中心を有する複数の相似形の線上に中心が位置するように配列し、
それぞれの前記パッドを、その中心が他の２つの前記パッドの中心を結んだ仮想直線上を避けるように配置する。本発明によれば、半導体基板には、パッドが、３個以上並ばないように配置される。パッドが３個以上並ばないことから、パッドが一方向へ与える力が小さい半導体基板を製造することができる。そのため、ストレスが集中しない半導体基板を有する、信頼性の高い半導体装置を製造することができる。本発明によれば、半導体基板には、貫通電極が、３個以上並ばないように形成されため、半導体基板が割れにくくなる。そのため、割れにくい半導体基板を有する、信頼性の高い半導体装置を製造することができる。本発明によれば、割れにくい半導体基板を有する半導体装置を積層するため、信頼性の高い積層型の半導体装置を製造することができる。
【０００７】
【発明の実施の形態】
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
【０００８】
（第１の実施の形態）
図１（Ａ）〜図２は、本発明を適用した第１の実施の形態に係る半導体装置を説明するための図である。なお、図１（Ａ）は、パッド１４の配置を説明するための補助線（相似形２０及び相似の中心２２）が記載された半導体基板１０を示す図である。図１（Ｂ）は、図１（Ａ）から該補助線を取り除いた、半導体基板１０を示す図である。
【０００９】
本実施の形態に係る半導体装置は、半導体基板１０を有する。半導体基板１０は、半導体チップであってもよい。半導体基板１０の内部には集積回路１２が形成されてなる（図２参照）。半導体基板１０の平面形状は特に限定されず、例えば矩形であってもよい。
【００１０】
本実施の形態に係る半導体装置は、複数のパッド１４を有する。パッド１４は、半導体基板１０上に形成されてなる。パッド１４は、半導体基板１０の内部と電気的に接続するように形成されていてもよい。例えば、パッド１４は集積回路１２と電気的に接続されていてもよい。あるいは、集積回路１２とは電気的に接続されないパッドを含めて、パッド１４と称してもよい。パッド１４は、アルミニウムで形成されていてもよい。パッド１４の平面形状は特に限定されないが、図１（Ａ）及び図１（Ｂ）に示すように円形であってもよく、あるいは、矩形（図示せず）であってもよい。また、図１（Ａ）及び図１（Ｂ）に示すように、パッド１４は、半導体基板１０の中央部を避け、周縁部にのみ形成されていてもよい。
【００１１】
パッド１４は、相似の位置にあって内側に相似の中心２２を有する複数の相似形２０の線上に中心が位置するように配列されてなる。ここで、２つの図形上の点どうしの間に１対１の対応が付けられ、その対応する点を結ぶ直線が全て１点で交わり、その直線が該１点によって全て同じ比に内分あるいは外分されている場合に、その２つの図形は相似の位置にあるという。また、このとき、直線が交わるその１点を相似の中心という。本実施の形態に係る半導体装置では、上記の関係を有する複数の相似形２０の線上に中心が位置するように、パッド１４が配置されてなる。なお、本実施の形態に係る半導体装置では、図１（Ａ）に示すように、相似の中心２２は、すべての相似形２０の内側に存在する。
【００１２】
それぞれのパッド１４は、その中心が他の２つのパッド１４の中心を結んだ仮想直線上を避けて配置されてなる。言い換えると、パッド１４は、３個以上のパッドが一直線上に並ばないように配置されてなる。そして、３個以上のパッドが一直線上に並ばないことから、パッド１４から半導体基板１０に対して一方向への大きな力を与えることを防止することができる。そのため、ストレスが集中しない半導体基板を有する、信頼性の高い半導体装置を提供することができる。
【００１３】
半導体基板１０には、１層又はそれ以上の層の絶縁膜が形成されていてもよい（図２参照）。該絶縁膜は、半導体基板１０におけるパッド１４が形成された面上に形成されていてもよい。図２に示す例では、半導体基板１０には絶縁膜１６，１８が形成されている。絶縁膜１６上には、パッド１４と、集積回路１２とパッド１４とを電気的に接続する配線（図示せず）が形成されていてもよい。また、絶縁膜１６上には、他の絶縁膜１８が、パッド１４の少なくとも一部を避けて形成されていてもよい。パッド１４の表面を覆うように絶縁膜１８を形成した後、その一部をエッチングして開口を形成し、該開口からパッド１４の一部を露出させてもよい。なお、絶縁膜１６は酸化膜によって形成されていてもよい。また、絶縁膜１８は、パッシベーション膜と称してもよく、ＳｉＮ、ＳｉＯ２、ポリイミド樹脂等で形成してもよい。
【００１４】
本発明を適用した第１の実施の形態に係る半導体装置１は、以上のように構成されてなる。なお、本発明を適用した第１の実施の形態に係る半導体装置は、配線基板３０をさらに有してもよい（図２参照）。配線基板３０には、複数の配線３２が形成されてなる。上記半導体装置１は、配線基板３０に搭載されていてもよく、パッド１４と配線３２とが電気的に接続されていてもよい。配線基板３０には、複数の外部端子３４が形成されていてもよく、これにより、回路基板等に実装しやすい半導体装置１００を提供することができる。
【００１５】
図２に示すように、半導体基板１０（半導体装置１）は、配線基板３０にフェースダウンボンディングされてもよく、パッド１４と配線３２とは、バンプ１５を介して電気的に接続されていてもよい。ここで、バンプ１５は、パッド１４における絶縁膜１８から露出する部分に形成されていてもよい。バンプ１５は、例えば無電解メッキで形成してもよいし、ワイヤーボンディングによるボールバンプであってもよい。パッド１４とバンプ１５との間にバンプ金属の拡散防止層として、ニッケル、クロム、チタン等を付加してもよい。
【００１６】
また、半導体基板１０と配線基板３０との間には樹脂層３６が形成されていてもよい。樹脂層３６は、アンダーフィル材と称してもよい。樹脂層３６は、液状またはゲル状で用意される接着剤であってもよいし、シート状で用意される接着シートであってもよい。樹脂層３６には、図示しない導電粒子が含まれていてもよく、該導電粒子を介して、バンプ１５と配線３２とを電気的に接続させてもよい。これにより、電気的な信頼性、及び、外力に対する信頼性の高い半導体装置１００を提供することができる。
【００１７】
図３には、本発明を適用した実施の形態に係る半導体装置１００が実装された回路基板１０００を示す。また、本発明を適用した実施の形態に係る半導体装置を有する電子機器として、図４にはノート型パーソナルコンピュータ２０００が、図５には携帯電話３０００が、それぞれ示されている。
【００１８】
以下、本発明を適用した第１の実施の形態に係る半導体装置１の製造方法について説明する。半導体装置１の製造方法は、集積回路１２が内部に形成されてなる半導体基板１０に、その内部に電気的に接続されるように複数のパッド１４を形成することを含む。このとき、複数のパッド１４を、相似の位置にあって内側に相似の中心２２を有する複数の相似形２０の線上に中心が位置するように配列し、それぞれのパッド１４を、その中心が他の２つのパッド１４の中心を結んだ仮想直線上を避けるように配置する。これにより、信頼性の高い半導体装置を製造することができる。このとき、パッド１４は、半導体基板１０の中央部を避けて、周縁部に形成してもよい。
【００１９】
なお、本発明は、上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、図６に示すように、半導体基板１０は、エリアアレイ状に配置されたパッド４０を有してもよい。
【００２０】
あるいは、例えば、図７に示すように、半導体基板１０は、同心円５０の線上に中心が位置するように配列されたパッド５２を有してもよい。言い換えると、パッド５２は、相似形５０の線上に中心が位置するように配列されており、相似形５０は円であってもよい。そして、１つの相似形５０上に複数のパッド５２の中心が位置するように、パッド５２が配列されていてもよい。パッド５２の配列は特に限定されるものではないが、相似形５０上に等間隔に配列されていてもよい。各相似形５０に、同数のパッド５２が配置されてもよい。例えば、２つの相似形５０に、偶数個のパッド５２が同数ずつ配置されている場合、パッド５２配列の位相をずらすことによって、パッド５２を３個以上並ばないように配列してもよい（図７参照）。あるいは、２つの相似形５２に、奇数個のパッドが同数ずつ配置されている場合、図８に示すように、パッド５４の配列の位相をずらすことによって、あるいは、図９に示すように、パッド５６の配列を同位相として、パッドを３個以上並ばないように配置してもよい。なお、相似形５０の数、及び、１つの相似形５０上に配置されるパッドの数については、これに限定されるものではない。また、それぞれの相似形５０上に、異なる数のパッドが配置されていてもよい。
【００２１】
以上の変形例で、具体的に説明した内容以外の点については、上述した実施の形態と同じ内容が当てはまり、同じ効果を達成することができる。
【００２２】
（第２の実施形態）
以下、本発明を適用した第２の実施の形態に係る半導体装置について説明する。なお、本実施の形態でも、既に述べた内容を可能な限り適用するものとする。
【００２３】
図１０は、本実施の形態に係る半導体装置の断面の一部拡大図である。本実施の形態に係る半導体装置は、半導体基板６０を有する。半導体基板６０の内部には、集積回路６２が形成されてなる。半導体基板６０には、１層又はそれ以上の層の絶縁膜が形成されていてもよい。図１０に示す例では、半導体基板６０には絶縁膜６６，６８が形成されている。絶縁膜６６，６８の内容については、既に述べた絶縁膜１６，１８の内容を適用することができる。
【００２４】
半導体基板６０には、複数のパッド７０が形成されてなる。パッド７０の配置については、既に説明したいずれかの内容を適用してもよい。パッド７０には貫通穴７２が形成されてなる。また、半導体基板６０には、貫通穴７２とオーバーラップする貫通穴６４が形成されてなる。すなわち、半導体基板６０の貫通穴６４は、パッド７０とオーバーラップするように形成されてなる。そのため、貫通穴６４は、３個以上が直線上に並ばないように配列される。なお、貫通穴７２を第１の貫通穴と、貫通穴６４を第２の貫通穴と、それぞれ称してもよい。
【００２５】
貫通穴６４，７２は、エッチング（ドライエッチング又はウエットエッチング）を適用して形成してもよい。エッチングは、リソグラフィ工程によってパターニングされたレジストを形成した後に行ってもよい。例えば、パッド７０に貫通穴７２を形成した後に、貫通穴７２の領域内に貫通穴６４を形成してもよい。パッド７０の下に絶縁膜６６が形成されている場合、これにも貫通穴６７を形成する。貫通穴６７の形成にも、エッチング（ドライエッチング又はウエットエッチング）を適用してもよい。あるいは、貫通穴６４，６７，７２を、レーザ（例えばＣＯ２レーザ、ＹＡＧレーザ等）によって形成してもよい。一種類のエッチャント又はレーザによって、貫通穴６４，６７，７２を連続して形成してもよい。
【００２６】
本実施の形態に係る半導体装置は、絶縁層８０を有する。絶縁層８０は、貫通穴６４の内面に形成されてなる。絶縁層６４は、酸化膜であってもよい。例えば、半導体基板６０の基材がＳｉである場合、絶縁層８０はＳｉＯ２であってもよいしＳｉＮであってもよい。絶縁層８０は、パッド７０の一部（例えばその上面）を避けて形成されていてもよい。これによって、パッド７０と後述する貫通電極９０との電気的な接続を図ることができる。なお、絶縁層８０は、絶縁膜６８（パッシベーション膜）上に形成されていてもよい（図示せず）。あるいは、絶縁層８０は、半導体基板６０におけるパッド７０が形成された面とは反対側の面上に形成されていてもよい。
【００２７】
本実施の形態に係る半導体装置は、貫通電極９０を有する。貫通電極９０は、絶縁層８０の内側を通り、半導体基板６０を貫通する。これによって、半導体基板６０の両面を電気的に接続することができる。なお、貫通穴９０は、貫通穴７２の内側を通り、パッド７０を貫通するように形成される。先に述べたように、貫通穴６４は、３個以上が直線上に並ばないように配置されてなる。そして、貫通電極９０は貫通穴６４の内側を通るため、貫通電極９０も、３個以上が直線上に並ばないように配置される。これにより、貫通電極９０から半導体基板６０に対して一方向への大きな力を与えることを防止することができる。そのため、ストレスが集中しない半導体基板を有する、信頼性の高い半導体装置を提供することができる。
【００２８】
貫通電極９０は、パターニングされたレジストを形成する工程と、レジストから露出した部分に貫通電極９０を形成する工程と、によって形成してもよい。このとき、貫通電極９０は、電解メッキやインクジェット方式等の既に公知となっているいずれかの方法を適用して形成してもよい。なお、貫通電極９０の材料は特に限定されないが、例えば、Ｃｕであってもよい。
【００２９】
本発明を適用した第２の実施の形態に係る半導体装置２は、以上のように構成されてなる。以下、半導体装置２の製造方法について説明する。半導体装置の製造方法は、内部に集積回路６２を有する半導体基板６０に複数のパッド７０を形成すること、パッド７０に貫通穴（第１の貫通穴）７２を、半導体基板６０に貫通穴（第２の貫通穴）６４を、それぞれ形成すること、貫通穴６４の内面に絶縁層８０を形成すること、及び、絶縁層８０の内側を通り半導体基板６０を貫通する貫通電極９０を形成することを含んでもよい。なお、パッド７０の配置や、貫通穴６４，７２及び貫通電極９０の形成方法については、既に述べた内容を適用することができる。
【００３０】
図１１は、積層型の半導体装置２００を示す図である。半導体装置２００は、積層された半導体装置２を有する。そして、該半導体装置同士は、貫通電極９０を通して電気的接続が図られてなる。図１１に示すように、貫通電極９０同士接触させて、電気的に接続してもよい。あるいは、図示しない導電粒子を含む異方性導電ペースト（ＡＣＰ）や異方性導電フィルム（ＡＣＦ）を用いて、非接触で貫通電極９０同士を電気的に接続してもよい。
【００３１】
半導体装置２００は、配線基板２１０を有してもよく、積層された半導体装置２は配線基板２１０に搭載されていてもよい。配線基板２１０には、複数の配線２１２が形成されていてもよく、また、外部端子２１４が形成されていてもよい。これにより、回路基板等に実装しやすい半導体装置２００を提供することができる。さらに、積層された各半導体装置２の間には、図示しない絶縁層（応力緩和機能を有してもよい）が形成されていてもよい。これにより、信頼性の高い半導体装置２００を製造することができる。なお、図１２には、本発明を適用した第２の実施の形態に係る積層型の半導体装置２００が実装された回路基板４０００を示す。
【００３２】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【図１】 図１（Ａ）及び図１（Ｂ）は、本発明を適用した第１の実施の形態に係る半導体装置を示す図である。
【図２】 図２は、本発明を適用した第１の実施の形態に係る半導体装置を示す図である。
【図３】 図３は、本発明を適用した第１の実施の形態に係る半導体装置が実装された回路基板を示す図である。
【図４】 図４は、本発明を適用した第１の実施の形態に係る半導体装置を有する電子機器を示す図である。
【図５】 図５は、本発明を適用した第１の実施の形態に係る半導体装置を有する電子機器を示す図である。
【図６】 図６は、本発明を適用した第１の実施の形態に係る半導体装置の変形例を示す図である。
【図７】 図７は、本発明を適用した第１の実施の形態に係る半導体装置の変形例を示す図である。
【図８】 図８は、本発明を適用した第１の実施の形態に係る半導体装置の変形例を示す図である。
【図９】 図９は、本発明を適用した第１の実施の形態に係る半導体装置の変形例を示す図である。
【図１０】 図１０は、本発明を適用した第２の実施の形態に係る半導体装置を示す図である。
【図１１】 図１１は、本発明を適用した第２の実施の形態に係る半導体装置を示す図である。
【図１２】 図１２は、本発明を適用した第２の実施の形態に係る半導体装置が実装された回路基板を示す図である。
【符号の説明】
１０ 半導体基板、 １２ 集積回路、 １４ パッド、 ２０ 相似形、
２２ 相似の中心
Claims (3)
- 集積回路が内部に形成されてなる半導体基板と、
前記半導体基板上に、その内部に電気的に接続されるように形成されてなる複数のパッドと、
を含み、
前記パッドには第１の貫通穴が、前記半導体基板には前記第１の貫通穴とオーバーラップする第２の貫通穴が、それぞれ形成されてなり、
前記第２の貫通穴の内面に形成された絶縁層と、
前記絶縁層の内側を通り前記半導体基板を貫通する貫通電極と、
をさらに有し、
前記複数のパッドは、相似の位置にあって内側に相似の中心を有する複数の相似形の線上に中心が位置するように配列され、
それぞれの前記パッドは、その中心が他の２つの前記パッドの中心を結んだ仮想直線上を避けて配置されてなる半導体装置を複数積層し、かつ、複数積層した前記半導体装置が前記貫通電極を通して電気的接続が図られてなる半導体装置。 - 請求項１記載の半導体装置において、
前記パッドは、前記半導体基板の中央部を避けて、周縁部に形成されてなる半導体装置。 - 集積回路が内部に形成されてなる半導体基板に、その内部に電気的に接続されるように複数のパッドを形成すること、
前記パッドには第１の貫通穴を、前記半導体基板には前記第１の貫通穴とオーバーラップする第２の貫通穴を、それぞれ形成すること、
前記第２の貫通穴の内面に絶縁層を形成すること、及び、
前記絶縁層の内側を通り前記半導体基板を貫通する貫通電極を形成すること、
を含む製造方法で得られた半導体装置を複数積層し、かつ、複数積層した前記半導体装置を前記貫通電極を通して電気的接続を図ることを含み、
前記複数のパッドを、相似の位置にあって内側に相似の中心を有する複数の相似形の線上に中心が位置するように配列し、
それぞれの前記パッドを、その中心が他の２つの前記パッドの中心を結んだ仮想直線上を避けるように配置する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003147847A JP4280907B2 (ja) | 2003-05-26 | 2003-05-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003147847A JP4280907B2 (ja) | 2003-05-26 | 2003-05-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004349631A JP2004349631A (ja) | 2004-12-09 |
| JP4280907B2 true JP4280907B2 (ja) | 2009-06-17 |
Family
ID=33534265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003147847A Expired - Fee Related JP4280907B2 (ja) | 2003-05-26 | 2003-05-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4280907B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7272587B2 (ja) * | 2019-10-04 | 2023-05-12 | 本田技研工業株式会社 | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5026293Y1 (ja) * | 1968-02-16 | 1975-08-06 | ||
| JPH01261837A (ja) * | 1988-04-12 | 1989-10-18 | Nec Corp | 半導体集積回路 |
| JP3393440B2 (ja) * | 1994-06-27 | 2003-04-07 | ソニー株式会社 | 半導体装置及びバンプの形成方法 |
| JP2001237537A (ja) * | 2000-02-25 | 2001-08-31 | Pfu Ltd | 小型半導体の実装構造および小型半導体装置 |
| JP4270772B2 (ja) * | 2001-06-08 | 2009-06-03 | 三洋電機株式会社 | １チップデュアル型絶縁ゲート型半導体装置 |
| JP4053257B2 (ja) * | 2001-06-14 | 2008-02-27 | 新光電気工業株式会社 | 半導体装置の製造方法 |
-
2003
- 2003-05-26 JP JP2003147847A patent/JP4280907B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004349631A (ja) | 2004-12-09 |
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| Date | Code | Title | Description |
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| RD04 | Notification of resignation of power of attorney |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4280907 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130327 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140327 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R360 | Written notification for declining of transfer of rights |
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|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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