JP4277467B2 - 半導体基板及び電界効果型トランジスタ並びにこれらの製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、高速MOSFET等に用いられる半導体基板及び電界効果型トランジスタ並びにこれらの製造方法に関する。
【0002】
【従来の技術】
近年、Si(シリコン)基板上にSiGe(シリコン・ゲルマニウム)層を介してエピタキシャル成長した歪みSi層をチャネル領域に用いた高速のMOSFET、MODFET、HEMTが提案されている。この歪みSi−FETでは、Siに比べて格子定数の大きいSiGeによりSi層に引っ張り歪みが生じ、そのためSiのバンド構造が変化して縮退が解けてキャリア移動度が高まる。したがって、この歪みSi層をチャネル領域として用いることにより通常の1.3〜8倍程度の高速化が可能になるものである。また、プロセスとしてCZ法による通常のSi基板を基板として使用でき、従来のCMOS工程で高速CMOSを実現可能にするものである。
【0003】
しかしながら、FETのチャネル領域として要望される上記歪みSi層をエピタキシャル成長するには、Si基板上に良質なSiGe層をエピタキシャル成長する必要があるが、SiとSiGeとの格子定数の違いから、転位等により結晶性に問題があった。このために、従来、以下のような種々の提案が行われていた。
【0004】
例えば、SiGeのGe組成比を一定の緩い傾斜で増加させたバッファ層を用いる方法、Ge(ゲルマニウム)組成比をステップ状(階段状)に変化させたバッファ層を用いる方法、Ge組成比を超格子状に変化させたバッファ層を用いる方法及びSiのオフカットウェーハを用いてGe組成比を一定の傾斜で変化させたバッファ層を用いる方法等が提案されている(U.S.Patent 5,442,205、U.S.Patent 5,221,413、PCT WO98/00857、特開平6-252046号公報等)。
【0005】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
すなわち、上記従来の技術を用いて成膜されたSiGe層は、貫通転位密度や表面ラフネスがデバイス及び製造プロセスとして要望されるレベルには及ばない状態であった。
例えば、Ge組成比を一定の緩い傾斜で増加させたバッファ層を用いる場合、Ge組成比の傾斜構造中で発生する転位は、SiGe層に沿った方向にのび易くなって、SiGe層の特に表面側で転位の密度を抑制することができる。しかし、まだ十分な低転位化を図ることができていない。
また、Ge組成比を階段状にしたバッファ層を用いる場合では、表面ラフネスを比較的少なくすることができるが、貫通転位密度が大きくなってしまう不都合があった。また、オフカットウェーハを用いる場合では、転位が成膜方向ではなく横に抜け易くなるが、まだ十分な低転位化を図ることができていない。
【0006】
本発明は、前述の課題に鑑みてなされたもので、貫通転位密度をより低くすることができる半導体基板及び電界効果型トランジスタ並びにこれらの製造方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
本発明は、前記課題を解決するために以下の構成を採用した。
すなわち、本発明の半導体基板は、Si基板と、該Si基板上のSiGe層とを備え、該SiGe層は、表面に向けて層内のGe組成比が漸次減少するSiGeの傾斜組成層を複数層積層状態にして構成され、これらの傾斜組成層は、各上面のGe組成比が表面に向けて順次増加しており、各傾斜組成層内で表面に向けてGeが減量した状態で前記SiGeのGe組成比を表面に向けて増加するよう変化させたことを特徴とする。
本発明の半導体基板の製造方法、Si基板上にSiGe層をエピタキシャル成長させた半導体基板の製造方法であって、前記Si基板上に、SiGe層をエピタキシャル成長するSiGe層形成工程を備え、該SiGe層形成工程は、表面に向けて層内のGe組成比を漸次減少させたSiGeの傾斜組成層を複数層積層状態にすると共に、これらの傾斜組成層の各上面のGe組成比を表面に向けて順次増加させて、各傾斜組成層内では表面に向けてGeが減量した状態としてGe組成比が表面に向けて増加するよう変化させて前記SiGe層を形成することを特徴とする。
本発明の半導体基板は、Si基板と、該Si基板上のSiGe層とを備え、該SiGe層は、表面に向けて層内のGe組成比が漸次減少するSiGeの傾斜組成層を複数層積層状態にして構成され、これらの傾斜組成層は、各上面のGe組成比が表面に向けて順次増加していることができる。
【0008】
また、本発明の半導体基板の製造方法は、Si基板上にSiGe層をエピタキシャル成長させた半導体基板の製造方法であって、前記Si基板上に、SiGe層をエピタキシャル成長するSiGe層形成工程を備え、該SiGe層形成工程は、表面に向けて層内のGe組成比を漸次減少させたSiGeの傾斜組成層を複数層積層状態にすると共に、これらの傾斜組成層の各上面のGe組成比を表面に向けて順次増加させて前記SiGe層を形成することを特徴とする。
【0009】
これらの半導体基板及び半導体基板の製造方法では、Si基板上のSiGe層を、表面に向けて層内のGe組成比を漸次減少させたSiGeの傾斜組成層を複数層積層状態にして形成し、これらの傾斜組成層の各上面のGe組成比を表面に向けて順次増加させているので、各傾斜組成層内で表面に向けてGeが減量しているため、転位は主に各層の界面付近で発生し、しかも、その界面付近に閉じ込められる傾向がある。その結果、表面に貫通する転位が低減される。
【0010】
本発明の半導体基板は、Si基板上にSiGe層が形成された半導体基板であって、上記本発明の半導体基板の製造方法により作製されたことを特徴とする。すなわち、この半導体基板は、上記本発明の半導体基板の製造方法により作製されているので、表面の貫通転位が少なく、良好な表面ラフネスを有している。
【0011】
本発明の半導体基板の製造方法は、研磨された前記SiGe層上に直接又は他のSiGe層を介して歪みSi層をエピタキシャル成長する工程を有することを特徴とする。
また、本発明の半導体基板は、Si基板上にSiGe層を介して歪みSi層が形成された半導体基板であって、上記本発明の半導体基板の製造方法により作製されたことを特徴とする。
【0012】
これらの半導体基板の製造方法及び半導体基板では、研磨された前記SiGe層上に直接又は他のSiGe層を介して歪みSi層がエピタキシャル成長されるので、欠陥が少なく、表面ラフネスの小さな良質な歪みSi層が得られ、例えば歪みSi層をチャネル領域とするMOSFET等を用いた集積回路用として好適な半導体基板を得ることができる。
【0013】
本発明の電界効果型トランジスタの製造方法は、SiGe層上にエピタキシャル成長された歪みSi層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、上記本発明の歪みSi層を有する半導体基板の製造方法により作製された半導体基板の前記歪みSi層に前記チャネル領域を形成することを特徴とする。
また、本発明の電界効果型トランジスタは、SiGe層上にエピタキシャル成長された歪みSi層にチャネル領域が形成される電界効果型トランジスタであって、上記本発明の電界効果型トランジスタの製造方法により作製されたことを特徴とする。
【0014】
これらの電界効果型トランジスタの製造方法及び電界効果型トランジスタは、上記本発明の歪みSi層を有する半導体基板の製造方法により作製された半導体基板の歪みSi層にチャネル領域を形成するので、良質な歪みSi層により高特性な電界効果型トランジスタを高歩留まりで得ることができる。
【0015】
【発明の実施の形態】
以下、本発明に係る第1実施形態を、図1から図4を参照しながら説明する。
【0016】
図1は、本発明の半導体ウェーハ(半導体基板)Wの断面構造を示すものであり、この半導体ウェーハの構造をその製造プロセスと合わせて説明すると、まず、CZ法等で引上成長して作製されたp型あるいはn型Si基板1上に、図1及び図2に示すように、第1のSiGe層2を例えば減圧CVD法によりエピタキシャル成長する。
【0017】
この際、図2及び図3に示すように、表面に向けて層内のGe組成比を漸次減少させたSiGeの傾斜組成層2aを6層積層状態にして、第1のSiGe層2を形成する。また、これらの傾斜組成層2aの各上面のGe組成比を、表面に向けて順次増加するように設定する。すなわち、本実施形態では、各傾斜組成層2aの膜厚を0.25μmにし、減少するGe組成比の傾斜率(表面に向けて減少するGe組成比の変化率)を0.2/μmとしていると共に、各上面でのGe組成比を0から0.25まで0.05毎に順次増加させている。
【0018】
次に、第1のSiGe層2上に、Ge組成比が0.25で一定組成比の第2のSiGe層3を、緩和層としてエピタキシャル成長する。さらに、第2のSiGe層3上にSiをエピタキシャル成長して歪みSi層4を形成することにより、本実施形態の歪みSi層を備えた半導体ウェーハWが作製される。なお、各層の膜厚は、例えば、第1のSiGe層2が1.5μm、第2のSiGe層3が0.7〜0.8μm、歪みSi層4が15〜22nmである。
なお、上記減圧CVD法による成膜は、例えばキャリアガスとしてH2を用い、ソースガスとしてSiH4及びGeH4を用いている。
【0019】
このように本実施形態の半導体ウェーハWでは、Si基板1上の第1のSiGe層2を、表面に向けて層内のGe組成比を漸次減少させたSiGeの傾斜組成層2aを複数層積層状態にして形成し、これらの傾斜組成層2aの各上面のGe組成比を表面に向けて順次増加させているので、各傾斜組成層2a内で表面に向けてGeが減量しているため、転位は主に各層の界面付近で発生し、しかも、その界面付近に閉じ込められる傾向がある。その結果、表面に貫通する転位が低減される。
【0020】
次に、本発明の上記半導体ウェーハWを用いた電界効果型トランジスタ(MOSFET)を、その製造プロセスと合わせて図4を参照して説明する。
【0021】
図4は、本発明の電界効果型トランジスタの概略的な構造を示すものであって、この電界効果型トランジスタを製造するには、上記の製造工程で作製した半導体ウェーハW表面の歪みSi層4上にSiO2のゲート酸化膜5及びゲートポリシリコン膜6を順次堆積する。そして、チャネル領域となる部分上のゲートポリシリコン膜6上にゲート電極(図示略)をパターニングして形成する。
【0022】
次に、ゲート酸化膜5もパターニングしてゲート電極下以外の部分を除去する。さらに、ゲート電極をマスクに用いたイオン注入により、歪みSi層4及び第2のSiGe層3にn型あるいはp型のソース領域S及びドレイン領域Dを自己整合的に形成する。この後、ソース領域S及びドレイン領域D上にソース電極及びドレイン電極(図示略)をそれぞれ形成して、歪みSi層4がチャネル領域となるn型あるいはp型MOSFETが製造される。
【0023】
このように作製されたMOSFETでは、上記製法で作製された半導体ウェーハW上の歪みSi層4にチャネル領域が形成されるので、良質な歪みSi層4により高特性なMOSFETを高歩留まりで得ることができる。
【0024】
次に、本発明に係る第2〜第6実施形態について、図5から図9を参照して説明する。
【0025】
第2実施形態と第1実施形態との異なる点は、第1実施形態では、傾斜組成層2aを6層積層状態にして第1のSiGe層2を形成しているのに対し、第2実施形態では、図5に示すように、傾斜組成層12aを7層積層状態にして第1のSiGe層12を形成している点である。
また、第3及び第4実施形態と第1実施形態との異なる点は、第1実施形態では、Ge組成比の傾斜率を0.2/μmとした傾斜組成層2aを6層積層状態にして第1のSiGe層2を形成しているのに対し、第3及び第4実施形態では、図6及び図7に示すように、Ge組成比の傾斜率を0.4/μmとした傾斜組成層22a、32aを3層及び4層の積層状態にして第1のSiGe層22、32をそれぞれ形成している点である。
【0026】
さらに、第5及び第6実施形態と第3及び第4実施形態との異なる点は、第3及び第4実施形態では、傾斜組成層22a、32aの各膜厚が0.25μmであるのに対し、第5及び第6実施形態では、図8及び図9に示すように、傾斜組成層42am52aの各膜厚が0.5μmであり、Ge組成比の傾斜率も0.2/μmとされている点である。なお、第5実施形態では、傾斜組成層42aを3層積層状態にして第1のSiGe層42が形成され、第6実施形態では、傾斜組成層52aを4層積層状態にして第1のSiGe層52が形成されている。
【0027】
これらの第2〜第6実施形態は、いずれも上記第1実施形態と同様に、第1のSiGe層12、22、32、42、52を、表面に向けて層内のGe組成比を漸次減少させたSiGeの傾斜組成層12a、22a、32a、42a、52aを複数層積層状態にして形成し、これらの傾斜組成層の各上面のGe組成比を表面に向けて順次増加させているので、転位は主に各層の界面付近で発生し、しかも、その界面付近に閉じ込められる傾向がある。その結果、表面に貫通する転位が低減される。
【0028】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【0029】
例えば、上記各実施形態では、傾斜組成層の各膜厚は一定に設定したが、異なる膜厚の傾斜組成層を積層して第1のSiGe層を構成しても構わない。例えば、Ge組成比が増加するほど傾斜組成層の膜厚を厚く設定してもよい。
また、上記各実施形態では、傾斜組成層内で膜厚に対して一定割合で組成を変化させたが、その割合を一定でなくした構造としても構わない。
また、上記各実施形態の半導体ウェーハの歪みSi層上に、さらにSiGe層を成膜しても構わない。
【0030】
また、上記各実施形態では、MOSFET用の基板としてSiGe層を有する半導体ウェーハを作製したが、他の用途に適用する基板としても構わない。例えば、本発明の半導体基板の製造方法及び半導体基板を太陽電池や光素子用の基板に適用してもよい。すなわち、上述した各実施形態のSi基板上に最表面で65%から100%Geあるいは、100%Geとなるように第1のSiGe層及び第2のSiGe層を成膜し、さらにこの上にInGaP(インジウムガリウムリン)あるいはGaAs(ガリウムヒ素)やAlGaAs(アルミニウムガリウムヒ素)を成膜することで、太陽電池や光素子用基板を作製してもよい。この場合、低転位密度で高特性の太陽電池用基板が得られる。
【0031】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明の半導体基板及び半導体基板の製造方法によれば、Si基板上のSiGe層を、表面に向けて層内のGe組成比を漸次減少させたSiGeの傾斜組成層を複数層積層状態にして形成し、これらの傾斜組成層の各上面のGe組成比を表面に向けて順次増加させているので、転位は主に各層の界面付近で発生し、しかも、その界面付近に閉じ込められる傾向がある。その結果、表面に貫通する転位が低減される。しかも、良好な表面ラフネスも得ることができる。
【0032】
また、本発明の電界効果型トランジスタ及び電界効果型トランジスタの製造方法によれば、上記本発明の半導体基板又は上記本発明の半導体基板の製造方法により作製された半導体基板の前記歪みSi層に前記チャネル領域が形成されるので、良質な歪みSi層により高特性なMOSFETを高歩留まりで得ることができる。
【図面の簡単な説明】
【図1】 本発明に係る第1実施形態における半導体基板を示す断面図である。
【図2】 本発明に係る第1実施形態における第1のSiGe層を示す断面図である。
【図3】 本発明に係る第1実施形態における第1のSiGe層及び第2のSiGe層の膜厚に対するGe組成比を示すグラフである。
【図4】 本発明に係る第1実施形態におけるMOSFETを示す概略的な断面図である。
【図5】 本発明に係る第2実施形態における第1のSiGe層及び第2のSiGe層の膜厚に対するGe組成比を示すグラフである。
【図6】 本発明に係る第3実施形態における第1のSiGe層及び第2のSiGe層の膜厚に対するGe組成比を示すグラフである。
【図7】 本発明に係る第4実施形態における第1のSiGe層及び第2のSiGe層の膜厚に対するGe組成比を示すグラフである。
【図8】 本発明に係る第5実施形態における第1のSiGe層及び第2のSiGe層の膜厚に対するGe組成比を示すグラフである。
【図9】 本発明に係る第6実施形態における第1のSiGe層及び第2のSiGe層の膜厚に対するGe組成比を示すグラフである。
【符号の説明】
1 Si基板
2、12、22、32、42、52 第1のSiGe層
2a、12a、22a、32a、42a、52a 傾斜組成層
3 第2のSiGe層
4 歪みSi層
5 SiO2ゲート酸化膜
6 ゲートポリシリコン膜
S ソース領域
D ドレイン領域
W 半導体ウェーハ(半導体基板)
Claims (9)
- Si基板と、
該Si基板上のSiGe層とを備え、
該SiGe層は、表面に向けて層内のGe組成比が漸次減少するSiGeの傾斜組成層を複数層積層状態にして構成され、これらの傾斜組成層は、各上面のGe組成比が表面に向けて順次増加しており、各傾斜組成層内で表面に向けてGeが減量した状態で前記SiGeのGe組成比を表面に向けて増加するよう変化させたことを特徴とする半導体基板。 - 請求項1に記載の半導体基板の前記SiGe層上に直接又は他のSiGe層を介して配された歪みSi層を備えていることを特徴とする半導体基板。
- SiGe層上の歪みSi層にチャネル領域を有する電界効果型トランジスタであって、
請求項2に記載の半導体基板の前記歪みSi層に前記チャネル領域を有することを特徴とする電界効果型トランジスタ。 - Si基板上にSiGe層をエピタキシャル成長させた半導体基板の製造方法であって、
前記Si基板上に、SiGe層をエピタキシャル成長するSiGe層形成工程を備え、
該SiGe層形成工程は、表面に向けて層内のGe組成比を漸次減少させたSiGeの傾斜組成層を複数層積層状態にすると共に、これらの傾斜組成層の各上面のGe組成比を表面に向けて順次増加させて、各傾斜組成層内では表面に向けてGeが減量した状態としてGe組成比が表面に向けて増加するよう変化させて前記SiGe層を形成することを特徴とする半導体基板の製造方法。 - Si基板上にSiGe層を介して歪みSi層が形成された半導体基板の製造方法であって、
請求項4に記載の半導体基板の製造方法により作製された半導体基板の前記SiGe層上に直接又は他のSiGe層を介して前記歪みSi層をエピタキシャル成長することを特徴とする半導体基板の製造方法。 - SiGe層上にエピタキシャル成長された歪みSi層にチャネル領域が形成される電界効果型トランジスタの製造方法であって、
請求項5に記載の半導体基板の製造方法により作製された半導体基板の前記歪みSi層に前記チャネル領域を形成することを特徴とする電界効果型トランジスタの製造方法。 - Si基板上にSiGe層が形成された半導体基板であって、
請求項4に記載の半導体基板の製造方法により作製されたことを特徴とする半導体基板。 - Si基板上にSiGe層を介して歪みSi層が形成された半導体基板であって、
請求項5に記載の半導体基板の製造方法により作製されたことを特徴とする半導体基板。 - SiGe層上にエピタキシャル成長された歪みSi層にチャネル領域が形成される電界効果型トランジスタであって、
請求項6に記載の電界効果型トランジスタの製造方法により作製されたことを特徴とする電界効果型トランジスタ。
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