JP4275880B2

JP4275880B2 - 半導体装置及びそれを用いた電子装置

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Publication number: JP4275880B2
Application number: JP2001341904A
Authority: JP
Inventors: 秋山　　登; 政光稲葉; 篤雄渡辺; 峰弘根本; 康行小嶋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-11-07
Filing date: 2001-11-07
Publication date: 2009-06-10
Anticipated expiration: 2021-11-07
Also published as: JP2003142575A

Description

【０００１】
【発明の属する技術分野】
本発明は、誘電体で分離された基板（誘電体分離基板と云う）を用いると共に、その素子形成領域に高耐圧素子と低耐圧素子が混載され、複数種類の電源電圧が供給された半導体装置と、それを用いた電子装置に関する。
【０００２】
また、誘電体分離基板を用いると共に、１次側回路と２次側回路との間で信号を伝達し、かつ１次側回路と２次側回路を電気的に絶縁分離する容量性絶縁手段を有する半導体装置と、それを用いた通信端末装置に関する。
【０００３】
【従来の技術】
複数の高耐圧素子が形成された半導体装置において、高耐圧素子間の絶縁分離距離を短くすると共にラッチアップフリーを実現するために、例えばSOI(Silicon On Insulator)基板とトレンチ分離を組合せた誘電体分離基板が用いられる。誘電体分離基板では、支持基板と素子を形成する単結晶シリコンの領域との間を完全に分離するように埋込み絶縁膜が形成されている。そして、その支持基板には抵抗率が１０Ωcm程度の低不純物濃度のシリコン基板が使われている。これは、抵抗率が１０Ωcm程度のシリコンウエハがLSIの製造に多く使われている為に比較的安くウエハを入手できるからである。
【０００４】
【発明が解決しようとする課題】
誘電体分離基板を用いた場合、ラッチアップフリーを実現できる。しかし、その素子形成領域に高耐圧素子と低耐圧素子が混載され、複数種類の電源電圧が供給された半導体装置において、高耐圧素子を用いた回路が動作した際の電源電圧を超えたサージ電圧により支持基板内に発生する空乏層の影響は考慮されていない。このため、支持基板内に形成された空乏層容量の急峻な変化により支持基板内で発生した電圧パルス状のノイズが、埋込み絶縁膜を介して容量結合で低圧回路領域に伝播して回路の誤動作を招くことがあった。
【０００５】
また、誘電体分離基板を用いると共に、半導体装置内に形成した高耐圧容量を用いて、それを挟んで形成された１次側回路と２次側回路間の高耐圧絶縁を行う半導体装置において、支持基板内に形成された空乏層容量の急峻な変化により絶縁耐圧が劣化する場合が生じることがあった。
【０００６】
本発明の目的は、上記のような問題を考慮してなされたものであり、電源電圧を超えたサージ電圧により支持基板内に発生する電圧パルス状のノイズを小さくできる半導体装置を提供することにある。
【０００７】
本発明の他の目的は、誘電体分離基板を用いると共に、半導体装置内に形成した高耐圧容量を用いて１次側回路と２次側回路間の高耐圧絶縁を行う半導体装置の絶縁耐圧を向上することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明では、誘電体分離基板を用いると共に、その素子形成領域に高耐圧素子と低耐圧素子が混載され、複数種類の電源電圧が供給される半導体装置において、支持基板の不純物濃度を１０¹⁷cm^-3以上とする。そして、半導体装置が駆動する負荷のインダクタンス成分が大きく、サージ電圧の発生が顕著になる電子装置に上記半導体装置を用いる。
【０００９】
また、誘電体分離基板を用いると共に、半導体装置内に形成した高耐圧容量を用いて、それを挟んで形成された１次側回路と２次側回路間の高耐圧絶縁を行う半導体装置において、支持基板の不純物濃度を１０¹⁷cm^-3以上とする。そして、ネットワーク側の１次側回路と機器側の２次側回路と間の絶縁が必要な通信端末機器に上記半導体装置を用いる。
【００１０】
【発明の実施の形態】
図１を用いて本発明による半導体装置の第１の実施例を説明する。図１は本発明の半導体装置１０の略断面の一部分を示したものである。半導体装置１０にはSOI(Silicon On Insulator)基板が用いられており、２０は支持基板、３０は埋込み絶縁膜、１００はシリコン単結晶からなる素子形成領域、３１は絶縁膜３０が埋込まれたトレンチである。ここで支持基板２０は、不純物濃度が１０¹⁷cm^-3以上と高不純物濃度のＮ⁺シリコン基板である。この時、支持基板２０の抵抗率は３Ωcm以下である。
【００１１】
なお、本明細書では１０¹⁷cm^-3以上の高不純物濃度のシリコン層をＮ⁺、Ｐ⁺で、１０¹⁶cm^-3以下の低不純物濃度のシリコン層をＮ^-、Ｐ^-で、１×１０¹⁶cm^-3〜１×１０¹⁷cm^-3のシリコン層をＮ、Ｐで記す。
【００１２】
素子形成領域１００に作られた高耐圧ＰＭＯＳ１１０、高耐圧ＮＭＯＳ１２０、低耐圧ＰＭＯＳ１３０、低耐圧ＮＭＯＳ１４０は、トレンチ３１により各々絶縁分離されている。高耐圧ＰＭＯＳ１１０のソース電極には高圧電源の電圧Ｖ_HVが、高耐圧ＮＭＯＳ１２０のソース電極には高耐圧素子用のグランド電源の電圧Ｖ_HGNDが接続され、高耐圧ＰＭＯＳ１１０のドレイン電極と高耐圧ＮＭＯＳ１２０のドレイン電極はアルミ配線で接続されＶout端子に繋がっている。また、低耐圧ＰＭＯＳ１３０のソース電極には低圧電源の電圧Ｖ_CCが、低耐圧ＮＭＯＳ１４０のソース電極には低耐圧素子用のグランド電源の電圧Ｖ_GNDが接続され、低耐圧ＰＭＯＳ１３０のドレイン電極と低耐圧ＮＭＯＳ１４０のドレイン電極はアルミ配線で接続されている。
【００１３】
ここで、図２、図３を用いて高サージ電圧発生時における従来の半導体装置の問題点とその原因を、図４から図６を用いて本発明の半導体装置により前記問題点が解決される原理を説明する。
【００１４】
図２、図３は従来の半導体装置１１の略断面の一部分とサージ電圧が生じた際の空乏層の状況を示したものである。図１との相違は、図２では支持基板にＮ^-支持基板２４、図３では支持基板にＰ^-支持基板２６、素子形成領域１００にＰ^-シリコン層を用いている点である。
【００１５】
図２において高耐圧ＮＭＯＳ１２０がオンし、Ｖout端子の電圧がハイレベルからロウレベルにプルダウンされる際、高耐圧素子用のグランド電源の電圧Ｖ_HGNDを超える負のサージ電圧が発生すると、高耐圧ＮＭＯＳ１２０のＮ⁺、Ｎ、Ｎ^-層の電位もＶ_HGNDを超える負の電圧となる。そして、直下の埋込み絶縁膜３０を介してＮ^-支持基板２４内の電子が押しやられ空乏層２５が発生する。この空乏層２５と埋込み絶縁膜３０は、Ｖ_HGNDを超える負の電圧と低耐圧素子用のグランド電源の電圧Ｖ_GNDを両端に持つ直列容量を形成する。そして空乏層２５の空乏化領域はサージ電圧の電圧変化に応じて急激に変化する。サージ電圧がピークにおける空乏層２５の容量が埋込み絶縁膜３０の容量と同等かそれ以下では、直列容量の電圧分担によりＶout端子に生じたサージ電圧の半分以上の電圧ピークを持つサージ電圧がＮ^-支持基板２４内の空乏化領域に発生する。空乏化領域は低耐圧ＰＭＯＳ１３０直下のＮ^-支持基板にも伸びるので、空乏化領域内に発生したサージ電圧は、容量結合により低耐圧ＰＭＯＳ１３０内に伝播し、負のサージ電圧を発生させる。この時、例えば低耐圧ＰＭＯＳ１３０がオン状態にありドレイン電極の出力電圧がＶ_CCにあるとすると、負のサージ電圧によって出力電圧がＶ_CCよりも瞬時的に低下し、その電圧が次段の論理しきい値よりも低下すると低圧回路の誤動作を生じることになる。また、低圧回路がアナログ回路の場合には更に誤動作が生じやすい。
【００１６】
なお、高耐圧ＰＭＯＳ１１０がオンし、Ｖout端子の電圧がロウレベルからハイレベルにプルアップされる際、高耐圧素子用の高圧電源の電圧Ｖ_HVを超える正のサージ電圧が発生すると、高耐圧ＰＭＯＳ１１０のＰ⁺、Ｐ、Ｎ^-層の電位もＶ_HVを超える正の電圧となる。この時、直下の埋込み絶縁膜３０を介してＮ^-支持基板２４内の電子が引っ張られて蓄積層が発生するが容量は形成されない。このため、埋込み絶縁膜３０による容量値が小さければ、負のサージ電圧の時に生じるような大きなサージ電圧はＮ^-支持基板２４内には発生しない。
【００１７】
図３においても同様のことが生じる。図３おいて高耐圧ＰＭＯＳ１１０がオンし、Ｖout端子の電圧がロウレベルからハイレベルにプルアップされる際、高耐圧素子用の高圧電源の電圧Ｖ_HVを超える正のサージ電圧が発生すると、高耐圧ＰＭＯＳ１１０のＰ⁺、Ｐ、Ｐ⁻層の電位もＶ_HVを超える正の電圧となる。そして、直下の埋込み絶縁膜３０を介してＰ⁻支持基板２６内の正孔が押しやられ空乏層２７が発生する。この空乏層２７と埋込み絶縁膜３０は、Ｖ_HVを超える正の電圧と低耐圧素子用のグランド電源の電圧Ｖ_GNDを両端に持つ直列容量を形成する。そして空乏層２７の空乏化領域はサージ電圧の電圧変化に応じて急激に変化する。サージ電圧がピークにおける空乏層２７の容量が埋込み絶縁膜３０の容量と同等かそれ以下では、直列容量の電圧分担によりＶout端子に生じたサージ電圧の半分以上の電圧ピークを持つサージ電圧がＰ⁻支持基板２６内の空乏化領域に発生する。空乏化領域は低耐圧ＮＭＯＳ１４０直下のＰ ⁻支持基板にも伸びるので、空乏化領域内に発生したサージ電圧は、容量結合により低耐圧ＮＭＯＳ１４０内に伝播し、正のサージ電圧を発生させる。この時、例えば低耐圧ＮＭＯＳ１４０がオン状態にありドレイン電極の出力電圧がＶ_GNDにあるとすると、正のサージ電圧によって出力電圧がＶ_GNDよりも瞬時的に上昇し、その電圧が次段の論理しきい値よりも高くなると低圧回路の誤動作を生じることになる。また、低圧回路がアナログ回路の場合には更に誤動作が生じやすい。
【００１８】
図４は本発明の半導体装置１０の略断面の一部分とサージ電圧が生じた際の空乏層の状況を示したものである。ここで、支持基板２０は不純物濃度が１０¹⁷cm^-3以上と高不純物濃度のＮ⁺シリコン基板である。前述のように、高耐圧ＮＭＯＳ１２０がオンし、Ｖout端子の電圧がハイレベルからロウレベルにプルダウンされる際に、高耐圧素子用のグランド電源の電圧Ｖ_HGNDを超える負のサージ電圧が発生すると、高耐圧ＮＭＯＳ１２０のＮ⁺、Ｎ、Ｎ^-層の電位もＶ_HGNDを超える負の電圧となる。しかし、本発明では支持基板に不純物濃度が１０¹⁷cm^-3以上の高不純物濃度のＮ⁺支持基板を用いているので、Ｎ⁺支持基板内に発生する空乏層２１の幅はＮ^-支持基板を用いた場合に比べ１/１０以下に抑えられる(理由は図５を用いて後述する)。このため、空乏層２１の容量値はＮ^-支持基板を用いた場合に比べ１０倍以上大きく、支持基板内に発生するサージ電圧は大幅に小さくなる。例えば、Ｎ^-支持基板を用いた場合の空乏層２５の容量値と埋込み絶縁膜の容量値が同じ場合と比べると、Ｎ⁺支持基板を用いることにより支持基板内に発生するサージ電圧は従来の１/５以下に低減される。
【００１９】
図５は支持基板の不純物濃度とサージ電圧がピーク時の空乏層幅の関係を示したものであり、サージ電圧がピークでの空乏層幅は不純物濃度の平方根の逆数におおよそ比例する。これは、大きなパルス電圧が瞬時に掛かる場合、支持基板内ではマイナーキャリアの供給源が不足しているために、埋込み絶縁膜直下での反転層の形成が間に合わず、電圧を定常印加した場合に比べて空乏層が伸びることに因る。図では、支持基板として不純物濃度が５×１０¹⁴cm^-3の時の空乏層幅を１として規格化している。なお、シリコンの抵抗率が１０Ωcmの時、その不純物濃度はＮ型シリコンでは約５×１０¹⁴cm^-3、Ｐ型シリコンでは約１.４×１０¹⁵cm^-3である。抵抗率１０ΩcmのＮ^-支持基板を不純物濃度が１０¹⁷cm^-3以上のＮ⁺支持基板（抵抗率は約０.９Ωcm以下）とすることにより空乏層幅を１/１０以下に、また、抵抗率１０ΩcmのＰ^-支持基板を不純物濃度が１０¹⁷cm^-3以上のＰ⁺支持基板（抵抗率は約３Ωcm以下）とすることにより空乏層幅を約１/１０に低減できる。
【００２０】
図６は本発明の半導体装置１０の略断面の一部分とサージ電圧が生じた際の空乏層の状況を示したものである。ここで、支持基板２２は不純物濃度が１０¹⁷cm^-3以上と高不純物濃度のP⁺シリコン基板である。前述のように、高耐圧ＰＭＯＳ１１０がオンし、Ｖout端子の電圧がロウレベルからハイレベルにプルアップされる際、高耐圧素子用の高圧電源の電圧Ｖ_HVを超える正のサージ電圧が発生すると、高耐圧ＰＭＯＳ１１０のＰ⁺、Ｐ、Ｎ^-層の電位もＶ_HVを超える正の電圧となる。しかし、本発明では支持基板に不純物濃度が１０¹⁷cm^-3以上の高不純物濃度のＰ⁺支持基板を用いているので、Ｐ⁺支持基板内に発生する空乏層２３の幅はＰ^-支持基板を用いた場合に比べ１/１０以下に抑えられる。このため、空乏層２３の容量値はＰ^-支持基板を用いた場合に比べ１０倍以上大きく、支持基板内に発生するサージ電圧は大幅に小さくなる。例えば、Ｐ^-支持基板を用いた場合の空乏層２７の容量値と埋込み絶縁膜の容量値が同じ場合には、Ｐ⁺支持基板を用いることにより支持基板内の空乏化領域に発生するサージ電圧は従来の約１/５に低減される。
【００２１】
なお、上記実施例では、支持基板全体を高不純物濃度のＮ⁺支持基板またはＰ⁺支持基板とした場合を述べたが、埋込み絶縁膜３０と接する側の支持基板の表面１μｍ程度を高不純物濃度のＮ⁺シリコン層またはＰ⁺シリコン層としても同様の効果が得られる。
【００２２】
図７は本発明による半導体装置１０を用いた集積回路の一実施例を示す回路ブロック図であり、ドライバ回路２００、レベル変換回路２１０、及び論理回路３００からなる。ここで、ドライバ回路２００、レベル変換回路２１０は、複数の高耐圧素子：高耐圧ＰＭＯＳ１１０、高耐圧ＮＭＯＳ１２０からなる高圧回路、論理回路３００は複数の低耐圧素子：低耐圧ＰＭＯＳ１３０、低耐圧ＮＭＯＳ１４０からなる低圧回路である。
【００２３】
図８は本発明による半導体装置１０を用いた電子装置のモータ駆動部分の構成図である。
【００２４】
電子装置５００は、例えばエアコンや冷蔵庫であり、インバータ４００、圧縮機５１０、その他の部品（図示せず）で構成される。インバータ４００は本発明の半導体装置１０、マイコン等のCPU１５を有し、圧縮機５１０はモータ５２０を有する。そして、モータ５２０の回転数がインバータ４００内の半導体装置１０、CPU１５により制御される。ＡＣ１００Ｖの電子装置では、モータの負荷を駆動する半導体装置１０の出力端子Vout１、Vout２、Vout３には、例えば２００V以上のピーク電圧が発生する。モータの様に負荷に大きなインダクタンスを有する機器を駆動する半導体装置では、本発明の半導体装置を用いることにより半導体装置の誤動作を防げ機器の信頼性が向上する。
【００２５】
図９は本発明の第２の実施例である半導体装置１２の略断面の一部分を示したものである。半導体装置１２にはSOI基板が用いられており、２０は不純物濃度が１０¹⁷cm^-3以上と高不純物濃度のＮ⁺支持基板、３０は埋込み絶縁膜、１００はシリコン単結晶からなる素子形成領域、３１は絶縁膜が埋込まれたトレンチである。この実施例では、Ｎ⁺支持基板は低耐圧素子用のグランド電源の電圧Ｖ_GNDには接続されておらず、フローティング状態にある。これにより、埋込み絶縁膜３０を２重に使って絶縁できるので、Ｖ_GNDに接続した場合の約２倍の絶縁耐圧を実現できる。素子形成領域１００には１次側回路１５０、高耐圧容量１７０、２次側回路１６０が形成されている。高耐圧容量１７０は第１電極１７１、第１電極側シリコン１７２、層間絶縁膜１７６、中間電極１７３、第２電極側シリコン１７４、及び第２電極１７５から成り、第１電極１７１は１次側回路１５０の一部と、第２電極１７５は２次側回路１６０の一部とアルミ配線で接続されている。そして、１次側回路１５０と２次側回路１６０間に商用周波数の高電圧が印加された際には、その高電圧の殆どの電圧が高耐圧容量１７０に掛かり１次側回路１５０と２次側回路１６０間の絶縁が保たれる。
【００２６】
図１０は従来の半導体装置１３の略断面の一部分について交流高圧電源１８０により高電圧を印加した際の空乏層の状況を示したものである。図９との相違は支持基板にＮ^-支持基板２４を用いている点である。交流高圧電源１８０は、例えばＡＣ１５００Ｖの電源であり、図では交流高圧電源１８０の低い方の電位（０V）が第２電極側に、高い方の電位（１５００×√２V）が第１電極側に印加されている場合を示した。この場合、第２電極側シリコン１７４の直下の埋込み絶縁膜３０を介してＮ^-支持基板２４内の電子が押しやられ空乏層２５が発生する。この空乏層２５と埋込み絶縁膜３０は、０Vと１５００×√２Ｖを両端に持つ直列容量を形成する。そして、例えば空乏層２５の容量値と埋込み絶縁膜３０の容量値が等しい場合、第２電極側シリコン１７４は０V、埋込み絶縁膜３０の下面（支持基板との界面）は５００×√２Ｖ、空乏層２５の下面は１０００×√２Ｖ、第１電極側シリコン１７２は１５００×√２Ｖとなる。印加電圧が高く、支持基板濃度が低い上に正孔の供給が不十分なために反転層が形成され難く、空乏層２５は数十μｍ程度伸びる。このため、空乏層２５は第１電極側シリコン１７２直下の埋込み絶縁膜３０まで達し、埋込み絶縁膜内の○印で示した絶縁膜３０aの領域にはおおよそ１０００×√２Ｖ（＝１５００×√２−５００×√２（Ｖ））の電圧が掛かると共に、この部分に電界が集中する。この電圧は、空乏層２５の発生が無く、第１電極側シリコン１７２直下の埋込み絶縁膜３０と第２電極側シリコン１７４直下の埋込み絶縁膜３０に均等に電圧が掛かった場合の電圧７５０×√２Ｖ（＝１５００×√２÷２（Ｖ））に比べて３０％以上大きい。その結果、埋込み絶縁膜３０破壊が生じることになる。
【００２７】
そこで、図９の実施例のように支持基板を不純物濃度が１０¹⁷cm^-3以上のＮ⁺支持基板とすることにより、図４でも説明したように空乏層２１の伸びが抑えられるので、絶縁耐圧の劣化を防止することができる。支持基板を不純物濃度が１０¹⁷cm^-3以上のＰ⁺支持基板とした場合も図６で説明したように同様の働きをする。
【００２８】
図１１は本発明による半導体装置１２を用いた通信端末装置６００の一実施例である。通信端末装置６００は本発明の半導体装置１２、ＣＰＵ１５から成り、半導体装置１２はコントローラ＆応用回路１０１、トランシーバ１０２、電源レギュレータ１０３、及び高耐圧容量１７０、レシーバ回路１５１、１６２、ドライバ回路１５２、１６１で構成されたオンチップアイソレータ１７７から成る。ここで、オンチップアイソレータのドライバ回路１６１は、コントローラ＆応用回路１０１の信号を受けて高耐圧容量１７０を駆動し、オンチップアイソレータのレシーバ回路１５１は高耐圧容量を介して伝送された信号を受信し、コントローラ＆応用回路１０１の信号と同一波形に復元してトランシーバ１０２を駆動する。同様に、オンチップアイソレータのドライバ回路１５２は、トランシーバ１０２の信号を受けて高耐圧容量１７０を駆動し、オンチップアイソレータのレシーバ回路１６２は高耐圧容量を介して伝送された信号を受信し、トランシーバ１０２の信号と同一波形に復元してコントローラ＆応用回路１０１を駆動する。
【００２９】
通信端末装置６００は、半導体装置１２によりネットワークバス７００に接続されている。ネットワークバス７００は、信号バス７１０、電源バス７２０及び制御信号バス（図示せず）からなり、電源バス７２０にはネットワークバス電源８００が接続されている。半導体装置１２内のコントローラ＆応用回路１０１は、オンチップアイソレータ１７７によって、トランシーバ１０２や電源レギュレータ１０３と絶縁分離されている。トランシーバ１０２は電源レギュレータ１０３を介して電源バス７２０から電源の供給を受けている。信号バス７１０からの受信信号は、トランシーバ１０２、アイソレータ回路１７７、コントローラ＆応用回路１０１を順に経てCPU１５に伝送される。また、CPU１５からの送信信号は、コントローラ＆応用回路１０１、アイソレータ回路１７７、トランシーバ１０２を経て信号バス７１０に伝送される。
【００３０】
通信端末装置間で通信を行う際には、起動する半導体装置１２のトランシーバ１０２のスタンバイ状態を解除し、信号バス７１０の受信信号Rを監視することで信号バス７１０の空きを知り、他の通信端末装置６００ａ内にある半導体装置１２ａ宛の送信信号Tを送信する。他の通信端末装置６００ａ内にある半導体装置１２ａは、時々トランシーバのスタンバイを解除し、受信信号Rや制御信号バス（図示せず）の状態を監視して、自分宛の信号を確認したら引き続いて信号を受信する。
【００３１】
【発明の効果】
本発明によれば、高圧回路側で発生したサージ電圧の支持基板への伝播を抑えるので、低圧回路側での誤動作の発生を防げる。このため、半導体装置が駆動する負荷のインダクタンス成分が大きく、サージ電圧の発生が顕著になる電子装置に本発明の半導体装置を用いると特に有効である。
【００３２】
更に本発明によれば、誘電体分離基板を用いると共に、半導体装置内に形成した高耐圧容量を用いて１次側回路と２次側回路間の高耐圧絶縁を行う半導体装置の絶縁耐圧を向上するので、半導体装置及びこれを用いた通信端末装置の信頼性を高めることができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の第１の実施例を示す略断面図。
【図２】従来半導体装置のサージ電圧発生時のＮ^-型支持基板における空乏層の様子を示す略断面図。
【図３】従来半導体装置のサージ電圧発生時のＰ^-型支持基板における空乏層の様子を示す略断面図。
【図４】本発明による半導体装置のサージ電圧発生時のＮ⁺型支持基板における空乏層の様子を示す略断面図。
【図５】支持基板の不純物濃度と支持基板中に発生する空乏層幅の関係を示す図。
【図６】本発明による半導体装置のサージ電圧発生時のＰ⁺型支持基板における空乏層の様子を示す略断面図。
【図７】本発明による半導体装置を用いた集積回路の一実施例を示す回路ブロック図。
【図８】本発明による半導体装置を用いた電子装置のモータ駆動部分の構成図。
【図９】本発明による半導体装置の第２の実施例を示す略断面図。
【図１０】従来半導体装置の交流高電圧印加時のＮ^-型支持基板における空乏層の様子を示す略断面図。
【図１１】本発明による半導体装置を用いた通信端末装置の構成図。
【符号の説明】
１０、１２、１２ａ…本発明の半導体装置、１１、１３…従来の半導体装置、１５…CPU、２０…Ｎ⁺支持基板、２２…Ｐ⁺支持基板、２４…Ｎ^-支持基板、２６…Ｐ^-支持基板、２１、２３、２５、２７…空乏層、３０、３０a…埋込み絶縁膜、３１…トレンチ、１００…素子形成領域、１０１…コントローラ＆応用回路、１０２…トランシーバ、１０３…電源レギュレータ、１１０…高耐圧ＰＭＯＳ、１２０…高耐圧ＮＭＯＳ、１３０…低耐圧ＰＭＯＳ、１４０…低耐圧ＰＭＯＳ、１５０…１次側回路、１６０…２次側回路、１５１、１６２…オンチップアイソレータのレシーバ回路、１５２、１６１…オンチップアイソレータのドライバ回路、１７０…高耐圧容量、１７１…第１電極、１７２…第１電極側シリコン層、１７３…中間電極、１７４…第２電極側シリコン層、１７５…第２電極、１７６…層間絶縁膜、１７７…オンチップアイソレータ、１８０…交流高圧電源、２００…ドライバ回路、２１０…レベル変換回路、３００…論理回路、４００…インバータ、５００…電子装置、５１０…圧縮機、５２０…モータ、６００、６００ａ…通信端末装置、６１０…ネットワーク機器、７００…ネットワークバス、７１０…信号バス、７２０…電源バス、８００…ネットワークバス電源。

Claims

誘電体で分離された基板の素子形成領域に高耐圧素子と低耐圧素子が混載される半導体装置において、
複数種類の電源電圧が入力され、
前記素子形成領域には負荷を駆動するドライバ回路を有し、
前記ドライバ回路は少なくとも前記高耐圧素子を用いて形成され、
前記高耐圧素子の電源端子には、前記複数種類の電源電圧のうち、少なくとも最も低い電源電圧よりも高い電源電圧が入力され、
前記素子形成領域と埋込み絶縁膜により分離された支持基板の不純物濃度を１０¹⁷cm^-3以上、或いは支持基板表面の不純物濃度を１０¹⁷cm^-3以上にし、
前記高耐圧素子がオンされてその高圧電源を越えるサージ電圧が誘起される場合に、前記支持基板における空乏層の延びを抑制し前記サージ電圧により前記支持基板内に発生する電圧パルス状のノイズを小さくすることを特徴とする半導体装置。
誘電体で分離された基板の素子形成領域に高耐圧素子と低耐圧素子が混載される半導体装置において、
複数種類の電源電圧が入力され、
前記素子形成領域には負荷を駆動するドライバ回路を有し、
前記ドライバ回路は少なくとも前記高耐圧素子を用いて形成され、
前記高耐圧素子の電源端子には、前記複数種類の電源電圧のうち、少なくとも最も低い電源電圧よりも高い電源電圧が入力され、
前記素子形成領域と埋込み絶縁膜により分離された支持基板或いは支持基板表面の抵抗率をＮ型支持基板で３Ωcm以下、またはＰ型支持基板で０.９Ωcm以下にし、
前記高耐圧素子がオンされてその高圧電源を越えるサージ電圧が誘起される場合に、前記支持基板における空乏層の延びを抑制し前記サージ電圧により前記支持基板内に発生する電圧パルス状のノイズを小さくすることを特徴とする半導体装置。
請求項１または請求項２記載の誘電体で分離された基板にSOI(Silicon On Insulator)基板とトレンチ分離を用いたことを特徴とする半導体装置。
半導体装置によって駆動される負荷のインダクタンス成分によりサージ電圧を発生する駆動回路を有する電子装置において、
前記負荷を駆動する半導体装置に請求項１乃至請求項３のいずれか１項記載の半導体装置を用いたことを特徴とする電子装置。
ネットワーク側の１次側回路と機器側の２次側回路と間の絶縁が必要な通信端末装置において、
誘電体で分離された基板の素子形成領域に形成した耐圧容量を挟んで形成された１次側回路と２次側回路間の耐圧絶縁を行う半導体装置に請求項１−３記載のいずれかを用いることを特徴とする通信端末装置。
回線に接続される半導体装置によるトランシーバを備え、ホストと回線との間で信号を送受信する通信端末装置において、
誘電体で分離された基板の素子形成領域に形成した耐圧容量を挟んで形成された１次側回路と２次側回路間の耐圧絶縁を行う前記半導体装置に請求項１−３記載のいずれかを用いることを特徴とする通信端末装置。