JP4273562B2 - 増幅回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、増幅回路、特に動作の安定性および消費電力の低減を実現できる電力増幅回路に関するものである。
【０００２】
【従来の技術】
負荷に所望の電力を供給するために電力増幅回路が設けられる。通常の電力増幅回路では、出力電力を増加すると、増幅回路における消費電力も増加し、ＩＣ（集積回路）化することが困難である。このため、増幅回路の低消費電力化がＩＣ化の可否を左右する要素の一つとなる。増幅回路の消費電力を低減するために様々な方法が提案された。そのなか、ＣＭＯＳトランジスタにより増幅回路を構成することは消費電力の低減には有効な手段である。図１２と図１３には、ＣＭＯＳトランジスタにより構成された２種類の増幅回路の構成を示している。
【０００３】
図１２は、Ａ級動作の２段増幅型演算増幅回路の一例を示している。図示のように、この増幅回路は、ｐＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３およびｎＭＯＳトランジスタＮＴ１，ＮＴ２からなる差動増幅回路と、ｐＭＯＳトランジスタＰＴ４、ｎＭＯＳトランジスタＮＴ３およびキャパシタＣ１からなるＡ級増幅回路により構成されている。
【０００４】
差動増幅回路において、トランジスタＰＴ１のゲートに所定のバイアス電圧ＶBSが供給されるので、当該トランジスタＰＴ１は、トランジスタＰＴ２とＰＴ３に動作電流を供給する電流源として動作する。トランジスタＮＴ１とＮＴ２はカレントミラー回路を構成し、トランジスタＰＴ２とＰＴ３の負荷を構成している。トランジスタＰＴ２とＰＴ３のゲートに入力される一対の差動信号ＳIN1 とＳIN2 が差動増幅回路により増幅され、増幅信号ＳO1がトランジスタＰＴ３のドレインにより出力される。
【０００５】
Ａ級増幅回路において、ゲートにバイアス電圧ＶBSが供給されるトランジスタＰＴ４は、トランジスタＮＴ３の負荷を構成している。差動増幅回路により増幅された信号ＳO1はトランジスタＮＴ３のゲートに供給され、Ａ級増幅回路によりさらに増幅されたあと、出力信号ＳOUT として出力される。
なお、キャパシタＣ１は、位相補償容量であり、Ａ級増幅回路の出力信号ＳOUT の位相回転を抑制し、正帰還による発振を防止するために設けられている。
【０００６】
上述したＡ級動作２段増幅型演算増幅回路は、回路構成が簡単であるが、Ａ級動作のため、電力効率が悪く、大電力を供給する用途には適用できない。その為、低消費電力用途でのみ使用されている。
【０００７】
消費電力を低減させるために、図１３に示すＡＢ級２段増幅型差動増幅回路が提案されている。図示のように、この増幅回路は、ｐＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３およびｎＭＯＳトランジスタＮＴ１，ＮＴ２からなる差動増幅回路と、ｐＭＯＳトランジスタＰＴ４，ＰＴ５，ＰＴ６、ｎＭＯＳトランジスタＮＴ３およびキャパシタＣ１からなるＡＢ級増幅回路により構成されている。
【０００８】
差動増幅回路は、図１２に示すＡ級２段増幅型増幅回路の差動増幅回路とほぼ同じ構成を有する。ＡＢ級増幅回路においては、トランジスタＰＴ４とＰＴ５によりカレントミラー回路が構成されている。トランジスタＰＴ６のソースに、カレントミラー回路により発生した電流Ｉa が供給され、そのゲートには差動増幅回路の出力信号ＳO1が供給される。トランジスタＮＴ３のドレインは、カレントミラー回路を構成するトランジスタＰＴ５のドレインに接続され、これらのトランジスタのドレイン同士の接続点はＡＢ級増幅回路の出力端子を形成している。
【０００９】
図１４は、図１３に示す２段増幅型演算増幅回路の等価回路を示している。図示のように、２段増幅型演算増幅回路は、等価的に差動増幅回路ＡＭＰ１と反転増幅回路ＡＭＰ２により構成されている。１段目の差動増幅回路ＡＭＰ１は、一対の差動入力信号ＳIN1 ，ＳIN2 を増幅し、増幅信号ＳO1を出力する。そして、２段目の増幅回路ＡＭＰ２、例えば、図１３に示すＡＢ級動作増幅回路により、１段目からの出力信号ＳO1が反転され、さらに増幅される。その結果、増幅信号ＳOUT が出力される。なお、２段目の反転増幅回路ＡＭＰ２において、位相補償用容量としてキャパシタＣ１が設けられており、これにより出力信号の位相を補償し、位相歪みによる発振を防止する。
【００１０】
図１５は、図１３に示す２段増幅型演算増幅回路の周波数特性および位相特性を示すグラフである。図示のように、本例の２段増幅型演算増幅回路において、所定の低周波領域において一定の利得が確保できる。利得が０ｄＢのときの位相値、いわゆる位相余裕度が同図（ｂ）に示す通りである。利得０ｄＢの周波数ｆｔにおける位相余裕が０度以上であるので、２段増幅型演算増幅回路は安定した動作を実現できる。
【００１１】
上述したＡＢ級動作２段増幅型差動増幅回路は、図１２に示すＡ級動作２段増幅型差動増幅回路に比べて、電力効率が改善されるため、消費電力の低減を実現でき、ＩＣ化を可能である。
【００１２】
【発明が解決しようとする課題】
ところで、上述した従来のＡＢ級動作２段増幅型演算増幅回路においては、例えば、カレントミラー回路では、ｐＭＯＳトランジスタＰＴ４とＰＴ５のゲート同士とトランジスタＰＴ４のドレインとの接続点の電圧Ｖa は、カレントミラー回路を構成するｐＭＯＳトランジスタの能力（ゲート−ソース間電圧）や電源電圧ＶDDに依存する。また、トランジスタＰＴ４，ＰＴ５のゲート−ソース間電圧が変われば、カレントミラー回路の電流、即ち、トランジスタＰＴ４を流れる電流（図１３に示す電流Ｉa ）も大きく変化する。また、電圧Ｖa の変化により出力トランジスタＰＴ５を流れる電流も大きく変化する。
【００１３】
このように、従来のＡＢ級動作２段増幅型演算増幅回路において、消費電流や増幅特性がかわり、使用に関して制限が多く使い難く、また製造時におけるトランジスタの特性に絶対精度が要求され、歩留りの低下を招くおそれがあるという不利益がある。
【００１４】
さらに、近年ＭＯＳプロセスにおける微細化は進んでおり、これに伴いトランジスタの動作速度が向上している。しかし、その反面トランジスタの利得（例えば、電流増幅率）が低下することにより、演算増幅回路の直流電圧利得は微細化に伴い低下してきている。
【００１５】
一つのＩＣチップに機能を集約するシステム・オン・チップ化が進んでいるが、駆動能力の高いパワーアンプ（電力増幅回路）などについて、ＡＢ級動作のものが安定して使えないため、内蔵化が困難である。
【００１６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、安定動作を確保しつつ、かつ利得の増加および電力効率の向上を実現でき、ＩＣチップに内蔵できる増幅回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、本発明の増幅回路は、入力信号を増幅し、第１の駆動信号を第２の出力端子から出力し、第２の駆動信号を第１の出力端子から出力する第１の増幅回路と、上記第１と第２の駆動信号を受けて、該第１と第２の駆動信号の差を増幅し、レベル変換回路でレベルをシフトして上記第１の駆動信号とレベルが異なりかつ同相の第３の駆動信号を出力する第２の増幅回路と、第３の出力端子と第２の電源端子間に接続され、上記第１の駆動信号が供給される第１の制御端子が上記第１の増幅回路の第２の出力端子に接続され、第１のカットオフ周波数を有する周波数特性により位相補償される第１の利得を有する第３の増幅回路と、第１の電源端子と上記第３の出力端子間に接続され、上記第３の駆動信号が供給される第２の制御端子が上記第２の増幅回路の第４の出力端子に接続され、上記第２の増幅回路と直列接続され該第２の増幅回路の特性と加算されたときの出力特性が上記第１のカットオフ周波数より低い周波数領域で低域通過の周波数特性を有すると共に少なくとも該低域通過の周波数領域で上記第１の利得より大きい第２の利得を有する第４の増幅回路と、を有し、上記第１から第４の増幅回路において、周波数ゼロから第１の周波数の帯域で上記第２と第４の増幅回路の加算された利得が上記第３の増幅回路の利得より高く設定されて上記第１と第２と第４の増幅回路が増幅回路全体として動作し、上記第１の周波数から第２の周波数の帯域で上記第２と第４の増幅回路の加算された利得が上記第３の増幅回路の利得と一致するように設定されて周波数の増加に伴い増幅回路全体として上記第１と第２と第４の増幅回路の動作から上記第１と第３の増幅回路の動作へ移行し、上記第２の周波数より高い帯域では上記第２と第４の増幅回路の加算された利得が上記第３の増幅回路の利得より低く設定されて上記第１と第３の増幅回路が増幅回路全体として動作し、上記第３の増幅回路は上記第１の増幅回路で駆動され、上記第４の増幅回路は上記第１と第２の増幅回路で駆動され、該第３と第４の増幅回路はＡＢ級増幅動作をし、上記第１から第４の増幅回路は同一ＩＣチップに内蔵された、ことを特徴とする。
【００１８】
また、本発明では、好適には、上記第３の増幅回路は、上記第２の電源端子と第３の出力端子間に接続され、上記第１の制御端子が上記第１の増幅回路の第２の出力端子に接続された第２のトランジスタを有し、上記第４の増幅回路は、上記第１の電源端子と第３の出力端子間に接続され、上記第２の制御端子が上記第２の増幅回路の第４の出力端子に接続された第１のトランジスタを有し、上記レベル変換回路は、第３の制御端子が共通に接続され、その接続点が何れか一方のトランジスタの出力端子に接続されている第３と第４のトランジスタからなるカレントミラー回路と、上記第３のトランジスタと直列に接続され、第４の制御端子に上記第１の駆動信号が供給される第５のトランジスタと、上記第４のトランジスタと直列に接続され、第５の制御端子に上記第２の駆動信号が供給される第６のトランジスタとを有する。
【００１９】
また、本発明では、好適には、上記第１と第２のトランジスタの出力端子に接続された上記第３の出力端子と、上記第１または第２のトランジスタの第２または第１の制御端子の少なくとも一方との間に、キャパシタが接続されている。
【００２０】
また、本発明では、好適には、上記第３の駆動信号が出力される第４の出力端子と上記第１のトランジスタの第２の制御端子との間に接続されている第１の抵抗素子と、上記第１または第２の電源電圧の供給線の何れか一方の供給線と上記第１のトランジスタの第２の制御端子との間に接続されているキャパシタとを有する。
【００２１】
さらに、本発明の増幅回路は、入力信号を増幅し、第１の駆動信号を第１の出力端子から出力する第１の増幅回路と、上記第１の駆動信号を受けて、該第１の駆動信号を増幅し、レベル変換回路でレベルをシフトして上記第１の駆動信号とレベルが異なりかつ同相の第２の駆動信号を出力する第２の増幅回路と、第２の出力端子と第２の電源端子間に接続され、上記第１の駆動信号が供給される第１の制御端子が上記第１の増幅回路の第１の出力端子に接続され、第１のカットオフ周波数を有する周波数特性により位相補償されるともに第１の利得を有する第３の増幅回路と、第１の電源端子と上記第２の出力端子間に接続され、上記第２の駆動信号が供給される第２の制御端子が上記第２の増幅回路の第３の出力端子に接続され、上記第２の増幅回路と直列接続され該第２の増幅回路の特性と加算されたときの出力特性が上記第１のカットオフ周波数より低い周波数領域で低域通過の周波数特性を有すると共に少なくとも該低域通過の周波数領域で上記第１の利得より大きい第２の利得を有する第４の増幅回路と、を有し、上記第１から第４の増幅回路において、周波数ゼロから第１の周波数の帯域で上記第２と第４の増幅回路の加算された利得が上記第３の増幅回路の利得より高く設定されて上記第１と第２と第４の増幅回路が増幅回路全体として動作し、上記第１の周波数から第２の周波数の帯域で上記第２と第４の増幅回路の加算された利得が上記第３の増幅回路の利得と一致するように設定されて周波数の増加に伴い増幅回路全体として上記第１と第２と第４の増幅回路の動作から上記第１と第３の増幅回路の動作へ移行し、上記第２の周波数より高い帯域では上記第２と第４の増幅回路の加算された利得が上記第３の増幅回路の利得より低く設定されて上記第１と第３の増幅回路が増幅回路全体として動作し、上記第３の増幅回路は上記第１の増幅回路で駆動され、上記第４の増幅回路は上記第１と第２の増幅回路で駆動され、該第３と第４の増幅回路はＡＢ級増幅動作をし、上記第１から第４の増幅回路は同一ＩＣチップに内蔵された、ことを特徴とする。
【００２２】
【発明の実施の形態】
第１実施形態
図１は本発明に係る増幅回路の第１の実施形態を示す回路図である。
図示のように、本実施形態の増幅回路は、１段目の差動増幅回路ＡＭＰ１、２段目の差動増幅回路と３段目のＡＢ級増幅回路により構成されているＡＢ級動作３段増幅型の演算増幅回路である。
【００２３】
１段目の差動増幅回路ＡＭＰ１は、一対の信号ＳIN1 ，ＳIN2 からなる差動入力信号を増幅して、一対の差動信号ＳO1とＳO2を出力する。
２段目の差動増幅回路は、ｐＭＯＳトランジスタＰＴ４，ＰＴ５とｎＭＯＳトランジスタＮＴ３，ＮＴ４により構成されている。トランジスタＰＴ４とＰＴ５のソースは電源電圧ＶDDの供給線に接続され、これらのトランジスタのゲート同士が接続され、その接続点がトランジスタＰＴ４のドレインに接続されている。トランジスタＮＴ３のドレインはトランジスタＰＴ４のドレインに接続され、ソースは電源電圧ＶEEの供給線に接続され、トランジスタＮＴ４のドレインはトランジスタＰＴ３のドレインに接続され、ソースは電源電圧ＶEEの供給線に接続されている。トランジスタＮＴ３とＮＴ４のゲートにはそれぞれ１段面の差動増幅回路の出力信号ＳO1とＳO2が供給される。
なお、電源電圧ＶEEは、負の電源電圧または接地電位ＧＮＤである。
【００２４】
３段目のＡＢ級増幅回路は、ｐＭＯＳトランジスタＰＴ６、ｎＭＯＳトランジスタＮＴ５およびキャパシタＣ１，Ｃ２により構成されている。トランジスタＰＴ６のソースは電源電圧ＶDDの供給線に接続され、ゲートはトランジスタＰＴ５とＮＴ４のドレイン同士の接続点に接続され、トランジスタＮＴ５のソースは電源電圧ＶEEの供給線に接続され、ゲートはトランジスタＮＴ３のゲートに接続されている。トランジスタＰＴ６とＮＴ５のドレイン同士が接続され、その接続点は当該ＡＢ級増幅回路の出力端子を構成している。
なお、キャパシタＣ１は、トランジスタＰＴ６のゲートとドレインとの間に接続され、キャパシタＣ２は、トランジスタＮＴ５のゲートとドレインとの間に接続されている。
【００２５】
２段目の差動増幅回路は、レベル変換の機能を有している。当該２段目の差動増幅回路によって、１段目の差動増幅回路の出力信号ＳO1，ＳO2に対してレベル変換が行われ、レベル変換された信号ＳO3が出力される。当該レベル変換信号ＳO3が３段目のＡＢ級増幅回路のトランジスタＰＴ６のゲートに供給される。
【００２６】
３段目のＡＢ級増幅回路において、キャパシタＣ１は位相補償容量で、キャパシタＣ２は帯域制限用容量である。通常の増幅回路において、出力信号の位相変化が発生する。即ち、入力信号に対して出力信号の位相が回転する。このため、単純な３段増幅回路にすると、位相が１８０度以上回転することにより発振してしまう。図１に示す本実施形態の増幅回路では、２段目の増幅回路の出力信号ＳO3が３段目のＡＢ級増幅回路に入力されるとともに、３段目のＡＢ級増幅回路をバイパスして３段目の出力信号と加算するフィードフォワード技術により安定した動作を実現する。
【００２７】
以下、本実施形態の増幅回路の動作についてさらに詳細に説明する。
図２は、図１に示す本実施形態の増幅回路の等価回路である。即ち、本実施形態の増幅回路は、等価的に差動増幅回路ＡＭＰ１，ＡＭＰ３および反転増幅回路ＡＭＰ２，ＡＭＰ４により構成されている。
差動増幅回路ＡＭＰ１は、図１に示す１段目の差動増幅回路と同じ、一対の差動入力信号ＳIN1 ，ＳIN2 を増幅して、差動信号ＳO1とＳO2を出力する。
差動増幅回路ＡＭＰ３は、図１に示す２段目の差動増幅回路と同じである。当該差動増幅回路ＡＭＰ３により、差動増幅回路ＡＭＰ１の出力信号ＳO1とＳO2がさらに増幅され、増幅信号ＳO3が出力される。
反転増幅回路ＡＭＰ４は、図１に示す３段目のＡＢ級増幅回路のトランジスタＰＴ６の等価回路である。当該反転増幅回路ＡＭＰ４によって、前段の差動増幅回路ＡＭＰ３の出力信号ＳO3が反転され、さらに増幅される。
反転増幅回路ＡＭＰ２は、図１に示す３段目のＡＢ級増幅回路のトランジスタＮＴ５の等価回路である。当該反転増幅回路ＡＭＰ２によって、１段目の差動増幅回路ＡＭＰ１の出力信号ＳO2が反転さら、増幅される。
反転増幅回路ＡＭＰ２の出力信号と反転増幅回路ＡＭＰ４の出力信号が加算され、加算信号は増幅回路の出力信号ＳOUT として出力される。
【００２８】
図３および図４は、本実施形態の増幅回路の位相および周波数特性を示すグラフである。以下、図３および図４を参照しつつ、本実施形態の増幅回路の動作安定性について説明する。
増幅回路ＡＭＰ３とＡＭＰ４で構成された２段型の増幅回路は、増幅回路ＡＭＰ３の相互コンダクタンスｇm3およびキャパシタＣ２の容量により、図３における破線で示す周波数特性Ａ１を有する。当該２段型増幅回路の減衰域では一次特性である６ｄＢ／オクターブで減衰している。
【００２９】
一方、反転増幅回路ＡＭＰ２の周波数特性Ａ２は、図３の実線に示す通りである。当該反転増幅回路では、自己の相互コンダクタンスｇm2と出力端子に接続されている負荷容量により帯域が制限される。減衰帯域では、同様に一次特性である６ｄＢ／オクターブで減衰している。
【００３０】
図２に示すように、反転増幅回路ＡＭＰ４とＡＭＰ２の出力信号が出力端子において加算される。即ち、出力信号ＳOUT の周波数特性は、増幅回路ＡＭＰ３とＡＭＰ４で構成された２段型の増幅回路および反転増幅回路ＡＭＰ２の周波数特性の和として求められる。図４（ａ）および（ｂ）は増幅回路ＡＭＰ３とＡＭＰ４および反転増幅回路ＡＭＰ２で構成された３段増幅回路の周波数特性および位相特性をそれぞれ示している。
【００３１】
図４（ａ）において、０〜ｆ１の周波数帯域においては、増幅回路ＡＭＰ３とＡＭＰ４で構成された２段型の増幅回路の利得が反転増幅回路ＡＭＰ２の利得より高い。ｆ１〜ｆｔの周波数帯域では、増幅回路ＡＭＰ３とＡＭＰ４で構成された２段型の増幅回路の利得と反転増幅回路ＡＭＰ２の利得がほぼ一致している。さらに、周波数ｆｔより高い帯域では、増幅回路ＡＭＰ３とＡＭＰ４で構成された２段型の増幅回路の利得が反転増幅回路ＡＭＰ２の利得より小さい。
【００３２】
このような関係により、図２に示す演算増幅回路は、それぞれの帯域において、異なる増幅動作を示す。まず、０〜ｆ１の周波数帯域においては、差動増幅回路ＡＭＰ１，ＡＭＰ３および反転増幅回路ＡＭＰ４からなる増幅経路の電圧利得は、差動増幅器ＡＭＰ１と反転増幅回路ＡＭＰ２からなる増幅経路の電圧利得より高く、演算増幅回路全体は、３段増幅型の増幅回路として動作する。
ｆ１〜ｆｔの周波数帯域においては、差動増幅器ＡＭＰ１とキャパシタＣ１の特性によって決まる。ここで、差動増幅器ＡＭＰ１は二つの増幅経路にとって共通のため、この周波数帯域においては、演算増幅回路全体として、３段増幅型から２段増幅型へ移行する。
【００３３】
周波数ｆｔより高い周波数帯域においては、差動増幅器ＡＭＰ１と反転増幅回路ＡＭＰ２からなる増幅経路の電圧利得は、差動増幅器ＡＭＰ１，ＡＭＰ３および反転増幅回路ＡＭＰ４からなる増幅経路の電圧利得より高く、演算増幅回路全体として、２段増幅型の増幅回路として動作する。
【００３４】
図４（ｂ）は、演算増幅回路の位相特性を示している。図示のように、周波数ｆｔにおける位相は、当該演算増幅回路の位相余裕度となる。
即ち、安定動作を決める位相余裕については、従来の２段増幅型と同じに動作するように、差動増幅器ＡＭＰ２で構成された２段目の増幅段の出力信号が最終段にバイパスされている。これが信号のフィードフォワードであり、これにより安定動作が確保される。そして、直流から低周波数帯域（０〜ｆ１）においては、演算増幅回路は３段増幅型の増幅回路として動作し、利得の向上が図れる。
【００３５】
増幅回路の具体例
図５は、本実施形態の増幅回路の一具体例を示す回路図である。
図示のように、本例の増幅回路は、ｐＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３およびｎＭＯＳトランジスタＮＴ１，ＮＴ２で構成された１段目の差動増幅回路、ｐＭＯＳトランジスタＰＴ４，ＰＴ５とｎＭＯＳトランジスタＮＴ３，ＮＴ４で構成された２段目の差動増幅回路およびｐＭＯＳトランジスタＰＴ６、ｎＭＯＳトランジスタＮＴ５、キャパシタＣ１とＣ２からなる３段目の増幅回路により構成されている。
【００３６】
即ち、本例の増幅回路は、図１に示す増幅回路における１段目の差動増幅回路ＡＭＰ１を具体化した回路である。２段目および３段目においては、図１に示す増幅回路とほぼ同じである。このため、以下、１段目の差動増幅回路の構成および動作についてのみ説明する。
【００３７】
１段目の差動増幅回路において、トランジスタＰＴ１のソースは電源電圧ＶDDの供給線に接続されている。トランジスタＰＴ２とＰＴ３のゲートにはそれぞれ一対の差動信号をなす入力信号ＳIN1 とＳIN2 が供給されている。トランジスタＰＴ２とＰＴ３のソースは共通に接続され、その接続点はトランジスタＰＴ１のドレインに接続されている。トランジスタＰＴ１のゲートにはバイアス電圧ＶBS1 が供給されている。
トランジスタＮＴ１とＮＴ２のソースは電源電圧ＶEEの供給線に接続され、これらのトランジスタのゲート同士が接続され、その接続点がトランジスタＮＴ１のドレインに接続されている。さらに、トランジスタＮＴ１のドレインはトランジスタＰＴ２のドレインに接続され、トランジスタＮＴ２のドレインはトランジスタＰＴ３のドレインに接続されている。トランジスタＰＴ３とＮＴ２のドレイン同士の接続点から出力信号ＳO1が出力され、トランジスタＰＴ２とＮＴ１のドレイン同士の接続点から出力信号ＳO2が出力される。
トランジスタＰＴ１は差動増幅回路に動作電流を供給する電流源を構成している。さらに、トランジスタＮＴ１とＮＴ２は、それぞれトランジスタＰＴ２とＰＴ３の負荷を構成している。
【００３８】
以下、図５に示す増幅の動作について説明する。この差動増幅回路において、まず、１段目の差動増幅回路により、差動入力信号ＳIN1 とＳIN2 が増幅され、増幅信号ＳO1とＳO2が次段の増幅回路に出力される。
【００３９】
そして、上述したように、２段目の差動増幅回路によって、１段目の差動出力信号ＳO1とＳO2がさらに増幅され、増幅信号ＳO3が出力される。
３段目の増幅回路において、トランジスタＰＴ６により、２段目の出力信号ＳO3が反転され、増幅される。また、トランジスタＮＴ５により、１段目の出力信号ＳO1が反転され、増幅される。そして、トランジスタＰＴ６とＮＴ５の増幅信号が加算されて、加算信号を出力信号ＳOUT として出力される。
【００４０】
即ち、３段目の増幅回路において、ｐチャネルのＭＯＳトランジスタＰＴ６とｎチャネルのＭＯＳトランジスタＮＴ５をそれぞれ別々にソース接地型として設けられ、これらのトランジスタのドレイン同士を共通に接続し、電流源出力型にすることにより、各々のトランジスタにより増幅した信号の加算を容易に実現できる。
また、これらのトランジスタを別々にソース接地型として制御しているため、演算増幅回路の出力段として動作する３段目の増幅回路がＡＢ級動作になっている。当該ＡＢ級動作の出力回路においては、信号無入力のときトランジスタにほとんど電流が流れないため、電力効率が高く、かつ出力波形の歪みを低く抑制できる。
【００４１】
さらに、図５に示すように、本例の演算増幅回路において、全体がカレントミラー回路で構成されているため、各ノードを流れる電流値は、初段の差動増幅回路に入力されるバイアス電圧値に応じて決まるので、初段の差動増幅回路におけるバイアス電流が大きく変化しないかぎり、電源電圧が変化しても回路の特性変化が少なく、安定した増幅特性が実現できる。
【００４２】
第２実施形態
図６は本発明に係る増幅回路の第２の実施形態を示す回路図である。
図５に示す本発明の第１の実施形態の具体例においては、１段目の差動増幅回路はｐチャネルＭＯＳトランジスタＰＴ２とＰＴ３に差動信号が入力される。これに対して、図６に示す本実施形態の増幅回路では、１段目の差動増幅回路において、ｎＭＯＳトランジスタＮＴ１１とＮＴ１２により差動信号の入力トランジスタを構成している。これに応じて差動増幅回路となるカレントミラー回路を構成するトランジスタの導電型が互いに異なる。さらに、１段目とほぼ同様に、２段目の差動増幅回路においては、信号入力トランジスタおよびカレントミラー回路を構成するトランジスタの導電型も互いに異なる。
【００４３】
図６に示すように、１段目の差動増幅回路は、ｐＭＯＳトランジスタＰＴ１１，ＰＴ１２およびｎＭＯＳトランジスタＮＴ１１，ＮＴ１２，ＮＴ１３により構成されている。
トランジスタＰＴ１１とＰＴ１２のソースはともに電源電圧ＶDDの供給線に接続され、これらのトランジスタのゲート同士が共通接続され、その接続点はトランジスタＰＴ１１のドレインに接続されている。このように、トランジスタＰＴ１１とＰＴ１２によりカレントミラー回路を構成され、当該カレントミラー回路は１段目の差動増幅回路の負荷回路を形成している。
トランジスタＮＴ１１のドレインはトランジスタＰＴ１１のドレインに接続され、トランジスタＮＴ１２のドレインはトランジスタＰＴ１２のドレインに接続されている。これらのトランジスタのソースは共通に接続され、その接続点はトランジスタＮＴ１３のドレインに接続されている。トランジスタＮＴ１１およびＮＴ１２のゲートに一対の差動信号ＳIN1 ，ＳIN2 からなる差動入力信号が供給される。
トランジスタＮＴ１３のソースは電源電圧ＶEEの供給線に接続され、そのゲートにバイアス電圧ＶBS2 が供給されている。即ち、トランジスタＮＴ１３により、差動増幅回路に動作電流を供給する電流源が形成されている。
【００４４】
２段目の差動増幅回路は、ｐＭＯＳトランジスタＰＴ１３，ＰＴ１４およびｎＭＯＳトランジスタＮＴ１４，ＮＴ１５により構成されている。トランジスタＰＴ１３とＰＴ１４のソースはともに電源電圧ＶDDの供給線に接続され、トランジスタＰＴ１３のゲートは、１段目のトランジスタＰＴ１２とＮＴ１２のドレイン同士の接続点に接続され、トランジスタＰＴ１４のゲートは、１段目のトランジスタＰＴ１１とＰＴ１２のゲート同士の接続点に接続されている。
トランジスタＮＴ１４のドレインは、トランジスタＰＴ１３のゲートに接続され、トランジスタＮＴ１５のドレインは、トランジスタＰＴ１４のゲートに接続されている。これらのトランジスタのゲート同士は共通に接続され、その接続点はトランジスタＮＴ１４のドレインに接続されている。さらに、トランジスタＮＴ１４とＮＴ１５のソースはともに電源電圧ＶEEの供給線に接続されている。
即ち、トランジスタＮＴ１４とＮＴ１５は、カレントミラー回路を構成し、当該カレントミラー回路は、トランジスタＰＴ１３とＰＴ１４の負荷回路を形成している。
【００４５】
３段目のＡＢ級動作増幅回路において、ｐＭＯＳトランジスタＰＴ１５とｎＭＯＳトランジスタＮＴ１６が電源電圧ＶDDとＶEEの供給線の間に直列接続されている。トランジスタＰＴ１５のソースは電源電圧ＶDDの供給線に接続され、そのゲートは、２段目の差動増幅回路のトランジスタＰＴ１３のゲートに接続されている。トランジスタＮＴ１６のソースは電源電圧ＶEEの供給線に接続され、そのゲートは、２段目の差動増幅回路のトランジスタＰＴ１４とＮＴ１５のドレイン同士の接続点に接続されている。トランジスタＰＴ１５とＮＴ１６のドレインは、共通に接続され、その接続点は増幅回路の出力端子を構成している。当該出力端子から増幅信号ＳOUT が出力される。
【００４６】
トランジスタＰＴ１５のゲートとドレインとの間にキャパシタＣ１が接続され、トランジスタＮＴ１６のゲートとドレインとの間にキャパシタＣ２が接続されている。ここで、キャパシタＣ１は、位相補償用容量、Ｃ２は帯域制限用容量である。
【００４７】
以下、図６を参照しつつ、本実施形態の増幅回路の動作について説明する。
２段目の差動増幅回路により、差動入力信号ＳIN1 ，ＳIN2 が増幅され、増幅信号ＳO4とＳO5が出力される。２段目の差動増幅回路により、１段目の差動増幅回路の出力信号ＳO4とＳO5がさらに増幅され、その結果、信号ＳO4とは位相が互いに逆相の信号ＳO6が出力される。
３段目のＡＢ級動作増幅回路において、トランジスタＮＴ１６のゲートに２段目の差動増幅回路の出力信号ＳO6が供給され、トランジスタＰＴ１５のゲートに１段目の差動増幅回路の出力信号ＳO5が供給される。トランジスタＰＴ１５とＮＴ１６により、それぞれのトランジスタのゲートに供給された信号が増幅され、増幅信号は、これらのトランジスタのドレインにおいて加算される。加算の結果、出力信号ＳOUT が出力される。
【００４８】
本実施形態によれば、上述した第１の実施形態とほぼ同じように、出力段である３段目の増幅回路は、ＡＢ級動作の増幅回路により構成されているので、電力効率が向上でき、低消費電力な電力増幅を容易に実現できる。
また、出力段において、２段目の差動増幅回路の出力信号ＳO5が出力信号にフィードフォワードされるので、利得の向上を実現しながら、動作の安定性が図れる。
さらに、出力段においてｐチャネルＭＯＳトランジスタＰＴ１５とｎチャネルＭＯＳトランジスタＮＴ１６をそれぞれ別々にソース接地型として設けられ、これらのトランジスタのドレイン同士を共通に接続し、電流源出力型にすることにより、各々のトランジスタにより増幅した信号の加算を容易に実現できる。
【００４９】
第３実施形態
図７は、本発明の増幅回路の第３の実施形態を示す回路図である。
図５に示す本発明の第１の実施形態の増幅回路に比べると、１段目および２段目の差動増幅回路はほぼ同じ構成を有している。３段目のＡＢ級動作増幅回路の構成のみが異なる。以下、本実施形態の増幅回路における３段目のＡＢ級動作増幅回路の構成および動作を中心に説明する。
【００５０】
図７に示すように、出力段である３段目の増幅回路は、抵抗素子Ｒ１、キャパシタＣ１，Ｃ３、ｐＭＯＳトランジスタＰＴ２６およびｎＭＯＳトランジスタＮＴ２５により構成されている。
トランジスタＰＴ２６とＮＴ２５は、電源電圧ＶDDとＶEEの供給線の間に直列接続されている。トランジスタＰＴ２６およびＮＴ２５のソースはそれぞれ電源電圧ＶDDおよびＶEEの供給線に接続され、これらのトランジスタのドレインが共通に接続され、その接続点は増幅回路の出力端子を形成している。
【００５１】
トランジスタＮＴ２５のゲートは、２段目の差動増幅回路のトランジスタＮＴ２３のゲートに接続され、１段目の差動増幅回路の出力信号ＳO1が供給される。抵抗素子Ｒ１は２段目の差動増幅回路のトランジスタＰＴ２５とＮＴ２４のドレイン同士の接続点とトランジスタＰＴ２６のゲートとの間に接続されている。さらに、トランジスタＰＴ２６のゲートと電源電圧ＶDDの供給線との間に、キャパシタＣ３が接続されている。
【００５２】
抵抗素子Ｒ１とキャパシタＣ３により、ローパスフィルタが構成されている。当該ローパスフィルタにより、２段目の差動増幅回路の出力信号ＳO3の信号帯域が制限される。即ち、本実施形態の増幅回路の出力段においては、図５に示す第１の実施形態の増幅回路の出力段における帯域制限用キャパシタＣ１の代わりに、抵抗素子Ｒ１およびキャパシタＣ３からなるローパスフィルタが設けられる。なお、トランジスタＰＴ２６の寄生容量を利用して、抵抗素子Ｒ１を接続することでローパスフィルタを構成することが可能なため、本実施形態の増幅回路における出力段のキャパシタＣ３は省略できる。
【００５３】
図８は、ＭＯＳトランジスタ、例えば、ｎＭＯＳトランジスタＮＴの寄生容量を示している。図示のように、ＭＯＳトランジスタにおいて、ゲートとドレイン間にゲート−ドレイン間寄生容量Ｃgdが存在し、ゲートはチャネル間にゲート−チャネル間寄生容量Ｃg が存在し、さらに、ゲートとソース間にゲート−ソース間寄生容量Ｃgsが存在する。
【００５４】
本実施形態の場合に、例えば、キャパシタＣ３の代わりに出力段を構成するｐＭＯＳトランジスタＰＴ２６のゲート−ソース間寄生容量を利用し、抵抗素子Ｒ１とともにローパスフィルタを形成することできるので、増幅回路はキャパシタＣ３を設ける場合とほぼ同様な特性が得られる。
【００５５】
なお、本実施形態の増幅回路において、２段目の差動増幅回路、さらに具体的に、図２に示す等化回路における差動増幅回路ＡＭＰ３の相互インダクタンスｇm を調整することにより、周波数特性を制御できるため、３段目のＡＢ級動作増幅回路においてローパスフィルタを構成するための抵抗素子Ｒ１を省略することができる。
【００５６】
第４実施形態
図９は、本発明の増幅回路の第４の実施形態を示す回路図である。
図５に示す第１の実施形態の増幅回路と比べると、本実施形態の増幅回路における２段目の差動増幅回路のトランジスタＮＴ３４のゲートに、１段目の差動増幅回路の出力信号ＳO2の代わりに、所定のバイアス電圧ＶBS3 が印加されることで両者が相違する。その他の各部分は、ほぼ同じ構成を有するので、以下、本実施形態における２段目差動増幅回路を中心にその構成および動作を説明する。
【００５７】
２段目の差動増幅回路は、ｐＭＯＳトランジスタＰＴ３４，ＰＴ３５およびｎＭＯＳトランジスタＮＴ３３，ＮＴ３４により構成されている。トランジスタＰＴ３４とＰＴ３５のソースはともに電源電圧ＶDDの供給線に接続され、ゲート同士が共通に接続され、その接続点はトランジスタＰＴ３４のドレインに接続されている。
トランジスタＮＴ３３およびＮＴ３４のソースはともに電源電圧ＶEEの供給線に接続され、ドレインはそれぞれトランジスタＰＴ３４とＰＴ３５のドレインに接続されている。トランジスタＮＴ３３のゲートは１段目の差動増幅回路のトランジスタＰＴ３３とＮＴ３２のドレイン同士の接続点に接続され、１段目の差動増幅回路の出力信号ＳO1が供給される。トランジスタＮＴ３４のゲートには、バイアス電圧ＶBS3 が印加される。
【００５８】
上述のように、トランジスタＰＴ３４とＰＴ３５によってカレントミラー回路が構成され、当該カレントミラー回路は、トランジスタＮＴ３３とＮＴ３４の負荷回路を形成している。トランジスタＮＴ３４のゲートにバイアス電圧ＶBS3 が印加されているので、当該トランジスタＮＴ３４は定電流源として動作する。
トランジスタＮＴ３３のゲートに１段目の差動増幅回路の出力信号ＳO1が供給されるので、信号ＳO1が増幅された信号ＳO3がトランジスタＰＴ３５とＮＴ３４のドレイン同士の接続点から出力される。
【００５９】
図５に示す第１の実施形態の増幅回路において、１段目の出力信号ＳO2が２段目の差動増幅回路のトランジスタＮＴ４のゲートに入力される。図５に示すように、当該出力信号ＳO2の電圧をＶb とすると、電圧Ｖb はカレントミラー回路をなすトランジスタＮＴ１とＮＴ２のゲート同士の接続点のバイアス電圧となる。このため、電圧Ｖb 、即ち１段目の差動増幅回路の出力信号ＳO2の利得が非常に小さいので、本実施形態では、トランジスタＮＴ３４のゲートに一定のバイアス電圧ＶBS3 を印加する。
【００６０】
図１０は、本実施形態の増幅回路の等価回路を示す回路図である。図示のように、本実施形態の増幅回路は、等価的に差動増幅回路ＡＭＰ１、バッファＢＵＦ１、反転増幅回路ＡＭＰ２およびＡＭＰ４により構成されている。
差動増幅回路ＡＭＰ１には、一対の差動信号ＳIN1 とＳIN2 が入力される。差動増幅回路ＡＭＰ１により、入力された差動信号が増幅され、増幅された信号ＳO1が出力される。
【００６１】
差動増幅回路ＡＭＰ１の出力信号ＳO1がバッファＢＵＦ１を介して、反転増幅回路ＡＭＰ４に入力される。反転増幅回路ＡＭＰ４により増幅され、出力される。また、差動増幅回路ＡＭＰ１の出力信号ＳO1が反転増幅回路ＡＭＰ２により反転され、さらに増幅され、増幅された信号は反転増幅回路ＡＭＰ４の出力信号と加算して、加算の結果信号ＳOUT が出力される。
【００６２】
以上本発明の実施形態について説明したが、本発明の増幅回路は、上述した実施形態に限定されるものではなく、他にもたくさんの変形例がある。例えば、入力段として設けられている１段目の差動増幅回路において、当該差動増幅回路を工夫することによって電源電圧ＶCCとＶEE間の信号を入出力可能な演算増幅回路がある。即ち、本発明に増幅回路においては、初段の差動増幅回路に用途、特性に応じて色々な回路が存在する。本発明は特に初段の差動増幅回路について限定しない。
【００６３】
また、本発明の増幅回路において、差動増幅回路の負荷回路などを形成するカレントミラー回路が用いられている。これらのカレントミラー回路は、図１１（ａ）に示すものに限定されることではない。例えば、カレントミラー回路の電流比の精度を向上させるために、同図（ｂ）に示すカスコード接続型のカレントミラー回路を用いることができる。
さらに、本発明の増幅回路を構成するＭＯＳトランジスタをそれぞれバイポーラトランジスタによって置き換えることも可能である。
【００６４】
【発明の効果】
以上説明したように、本発明の増幅回路によれば、従来の２段型増幅回路の安定動作を確保しつつ、２段型増幅回路により低周波数領域における高利得を実現できる。
さらに、本発明の増幅回路において出力段はＡＢ級動作であるため、電力効率がよく、消費電力の低減を実現可能である。これによって、ＣＤ（コンパクトディスク）プレーヤ、ＭＤ（磁気ディスク）プレーヤなどの携帯型小電力のオーディオ機器における音声信号出力アンプ（増幅回路）を、ディジタル信号処理部と同じチップ上に形成することが可能であり、装置の小型化、低消費電力化を容易に実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る増幅回路の第１の実施形態を示す回路図である。
【図２】図１の実施形態の増幅回路の等価回路を示す回路図である。
【図３】増幅回路を構成する差動増幅回路および反転増幅回路の周波数特性を示すグラフである。
【図４】増幅回路の周波数特性および位相特性を示すグラフである。
【図５】本発明に係る増幅回路の第１の実施形態の具体的な回路例である。
【図６】本発明に係る増幅回路の第２の実施形態を示す回路図である。
【図７】本発明に係る増幅回路の第３の実施形態を示す回路図である。
【図８】ＭＯＳトランジスタの寄生容量を示す図である。
【図９】本発明に係る増幅回路の第４の実施形態を示す回路図である。
【図１０】図９に示す増幅回路の等価回路である。
【図１１】本発明の増幅回路を構成するカレントミラー回路の回路図である。
【図１２】従来のＡ級動作２段型増幅回路の回路図である。
【図１３】従来のＡＢ級動作２段型増幅回路の回路図である。
【図１４】従来の２段型増幅回路の等価回路である。
【図１５】従来の２段型増幅回路の周波数特性および位相特性を示すグラフである。
【符号の説明】
ＡＭＰ１，ＡＭＰ３…差動増幅回路、ＡＭＰ２，ＡＭＰ４…反転増幅回路、ＢＵＦ…バッファ回路、ＰＴ１，ＰＴ２，…，ＰＴ３６…ｐＭＯＳトランジスタ、ＮＴ１，ＮＴ２，…，ＮＴ３５…ｎＭＯＳトランジスタ、Ｃ１，Ｃ２，Ｃ３…キャパシタ、Ｒ１…抵抗素子、ＶDD，ＶEE…電源電圧。
【発明の属する技術分野】
本発明は、増幅回路、特に動作の安定性および消費電力の低減を実現できる電力増幅回路に関するものである。
【０００２】
【従来の技術】
負荷に所望の電力を供給するために電力増幅回路が設けられる。通常の電力増幅回路では、出力電力を増加すると、増幅回路における消費電力も増加し、ＩＣ（集積回路）化することが困難である。このため、増幅回路の低消費電力化がＩＣ化の可否を左右する要素の一つとなる。増幅回路の消費電力を低減するために様々な方法が提案された。そのなか、ＣＭＯＳトランジスタにより増幅回路を構成することは消費電力の低減には有効な手段である。図１２と図１３には、ＣＭＯＳトランジスタにより構成された２種類の増幅回路の構成を示している。
【０００３】
図１２は、Ａ級動作の２段増幅型演算増幅回路の一例を示している。図示のように、この増幅回路は、ｐＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３およびｎＭＯＳトランジスタＮＴ１，ＮＴ２からなる差動増幅回路と、ｐＭＯＳトランジスタＰＴ４、ｎＭＯＳトランジスタＮＴ３およびキャパシタＣ１からなるＡ級増幅回路により構成されている。
【０００４】
差動増幅回路において、トランジスタＰＴ１のゲートに所定のバイアス電圧ＶBSが供給されるので、当該トランジスタＰＴ１は、トランジスタＰＴ２とＰＴ３に動作電流を供給する電流源として動作する。トランジスタＮＴ１とＮＴ２はカレントミラー回路を構成し、トランジスタＰＴ２とＰＴ３の負荷を構成している。トランジスタＰＴ２とＰＴ３のゲートに入力される一対の差動信号ＳIN1 とＳIN2 が差動増幅回路により増幅され、増幅信号ＳO1がトランジスタＰＴ３のドレインにより出力される。
【０００５】
Ａ級増幅回路において、ゲートにバイアス電圧ＶBSが供給されるトランジスタＰＴ４は、トランジスタＮＴ３の負荷を構成している。差動増幅回路により増幅された信号ＳO1はトランジスタＮＴ３のゲートに供給され、Ａ級増幅回路によりさらに増幅されたあと、出力信号ＳOUT として出力される。
なお、キャパシタＣ１は、位相補償容量であり、Ａ級増幅回路の出力信号ＳOUT の位相回転を抑制し、正帰還による発振を防止するために設けられている。
【０００６】
上述したＡ級動作２段増幅型演算増幅回路は、回路構成が簡単であるが、Ａ級動作のため、電力効率が悪く、大電力を供給する用途には適用できない。その為、低消費電力用途でのみ使用されている。
【０００７】
消費電力を低減させるために、図１３に示すＡＢ級２段増幅型差動増幅回路が提案されている。図示のように、この増幅回路は、ｐＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３およびｎＭＯＳトランジスタＮＴ１，ＮＴ２からなる差動増幅回路と、ｐＭＯＳトランジスタＰＴ４，ＰＴ５，ＰＴ６、ｎＭＯＳトランジスタＮＴ３およびキャパシタＣ１からなるＡＢ級増幅回路により構成されている。
【０００８】
差動増幅回路は、図１２に示すＡ級２段増幅型増幅回路の差動増幅回路とほぼ同じ構成を有する。ＡＢ級増幅回路においては、トランジスタＰＴ４とＰＴ５によりカレントミラー回路が構成されている。トランジスタＰＴ６のソースに、カレントミラー回路により発生した電流Ｉa が供給され、そのゲートには差動増幅回路の出力信号ＳO1が供給される。トランジスタＮＴ３のドレインは、カレントミラー回路を構成するトランジスタＰＴ５のドレインに接続され、これらのトランジスタのドレイン同士の接続点はＡＢ級増幅回路の出力端子を形成している。
【０００９】
図１４は、図１３に示す２段増幅型演算増幅回路の等価回路を示している。図示のように、２段増幅型演算増幅回路は、等価的に差動増幅回路ＡＭＰ１と反転増幅回路ＡＭＰ２により構成されている。１段目の差動増幅回路ＡＭＰ１は、一対の差動入力信号ＳIN1 ，ＳIN2 を増幅し、増幅信号ＳO1を出力する。そして、２段目の増幅回路ＡＭＰ２、例えば、図１３に示すＡＢ級動作増幅回路により、１段目からの出力信号ＳO1が反転され、さらに増幅される。その結果、増幅信号ＳOUT が出力される。なお、２段目の反転増幅回路ＡＭＰ２において、位相補償用容量としてキャパシタＣ１が設けられており、これにより出力信号の位相を補償し、位相歪みによる発振を防止する。
【００１０】
図１５は、図１３に示す２段増幅型演算増幅回路の周波数特性および位相特性を示すグラフである。図示のように、本例の２段増幅型演算増幅回路において、所定の低周波領域において一定の利得が確保できる。利得が０ｄＢのときの位相値、いわゆる位相余裕度が同図（ｂ）に示す通りである。利得０ｄＢの周波数ｆｔにおける位相余裕が０度以上であるので、２段増幅型演算増幅回路は安定した動作を実現できる。
【００１１】
上述したＡＢ級動作２段増幅型差動増幅回路は、図１２に示すＡ級動作２段増幅型差動増幅回路に比べて、電力効率が改善されるため、消費電力の低減を実現でき、ＩＣ化を可能である。
【００１２】
【発明が解決しようとする課題】
ところで、上述した従来のＡＢ級動作２段増幅型演算増幅回路においては、例えば、カレントミラー回路では、ｐＭＯＳトランジスタＰＴ４とＰＴ５のゲート同士とトランジスタＰＴ４のドレインとの接続点の電圧Ｖa は、カレントミラー回路を構成するｐＭＯＳトランジスタの能力（ゲート−ソース間電圧）や電源電圧ＶDDに依存する。また、トランジスタＰＴ４，ＰＴ５のゲート−ソース間電圧が変われば、カレントミラー回路の電流、即ち、トランジスタＰＴ４を流れる電流（図１３に示す電流Ｉa ）も大きく変化する。また、電圧Ｖa の変化により出力トランジスタＰＴ５を流れる電流も大きく変化する。
【００１３】
このように、従来のＡＢ級動作２段増幅型演算増幅回路において、消費電流や増幅特性がかわり、使用に関して制限が多く使い難く、また製造時におけるトランジスタの特性に絶対精度が要求され、歩留りの低下を招くおそれがあるという不利益がある。
【００１４】
さらに、近年ＭＯＳプロセスにおける微細化は進んでおり、これに伴いトランジスタの動作速度が向上している。しかし、その反面トランジスタの利得（例えば、電流増幅率）が低下することにより、演算増幅回路の直流電圧利得は微細化に伴い低下してきている。
【００１５】
一つのＩＣチップに機能を集約するシステム・オン・チップ化が進んでいるが、駆動能力の高いパワーアンプ（電力増幅回路）などについて、ＡＢ級動作のものが安定して使えないため、内蔵化が困難である。
【００１６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、安定動作を確保しつつ、かつ利得の増加および電力効率の向上を実現でき、ＩＣチップに内蔵できる増幅回路を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、本発明の増幅回路は、入力信号を増幅し、第１の駆動信号を第２の出力端子から出力し、第２の駆動信号を第１の出力端子から出力する第１の増幅回路と、上記第１と第２の駆動信号を受けて、該第１と第２の駆動信号の差を増幅し、レベル変換回路でレベルをシフトして上記第１の駆動信号とレベルが異なりかつ同相の第３の駆動信号を出力する第２の増幅回路と、第３の出力端子と第２の電源端子間に接続され、上記第１の駆動信号が供給される第１の制御端子が上記第１の増幅回路の第２の出力端子に接続され、第１のカットオフ周波数を有する周波数特性により位相補償される第１の利得を有する第３の増幅回路と、第１の電源端子と上記第３の出力端子間に接続され、上記第３の駆動信号が供給される第２の制御端子が上記第２の増幅回路の第４の出力端子に接続され、上記第２の増幅回路と直列接続され該第２の増幅回路の特性と加算されたときの出力特性が上記第１のカットオフ周波数より低い周波数領域で低域通過の周波数特性を有すると共に少なくとも該低域通過の周波数領域で上記第１の利得より大きい第２の利得を有する第４の増幅回路と、を有し、上記第１から第４の増幅回路において、周波数ゼロから第１の周波数の帯域で上記第２と第４の増幅回路の加算された利得が上記第３の増幅回路の利得より高く設定されて上記第１と第２と第４の増幅回路が増幅回路全体として動作し、上記第１の周波数から第２の周波数の帯域で上記第２と第４の増幅回路の加算された利得が上記第３の増幅回路の利得と一致するように設定されて周波数の増加に伴い増幅回路全体として上記第１と第２と第４の増幅回路の動作から上記第１と第３の増幅回路の動作へ移行し、上記第２の周波数より高い帯域では上記第２と第４の増幅回路の加算された利得が上記第３の増幅回路の利得より低く設定されて上記第１と第３の増幅回路が増幅回路全体として動作し、上記第３の増幅回路は上記第１の増幅回路で駆動され、上記第４の増幅回路は上記第１と第２の増幅回路で駆動され、該第３と第４の増幅回路はＡＢ級増幅動作をし、上記第１から第４の増幅回路は同一ＩＣチップに内蔵された、ことを特徴とする。
【００１８】
また、本発明では、好適には、上記第３の増幅回路は、上記第２の電源端子と第３の出力端子間に接続され、上記第１の制御端子が上記第１の増幅回路の第２の出力端子に接続された第２のトランジスタを有し、上記第４の増幅回路は、上記第１の電源端子と第３の出力端子間に接続され、上記第２の制御端子が上記第２の増幅回路の第４の出力端子に接続された第１のトランジスタを有し、上記レベル変換回路は、第３の制御端子が共通に接続され、その接続点が何れか一方のトランジスタの出力端子に接続されている第３と第４のトランジスタからなるカレントミラー回路と、上記第３のトランジスタと直列に接続され、第４の制御端子に上記第１の駆動信号が供給される第５のトランジスタと、上記第４のトランジスタと直列に接続され、第５の制御端子に上記第２の駆動信号が供給される第６のトランジスタとを有する。
【００１９】
また、本発明では、好適には、上記第１と第２のトランジスタの出力端子に接続された上記第３の出力端子と、上記第１または第２のトランジスタの第２または第１の制御端子の少なくとも一方との間に、キャパシタが接続されている。
【００２０】
また、本発明では、好適には、上記第３の駆動信号が出力される第４の出力端子と上記第１のトランジスタの第２の制御端子との間に接続されている第１の抵抗素子と、上記第１または第２の電源電圧の供給線の何れか一方の供給線と上記第１のトランジスタの第２の制御端子との間に接続されているキャパシタとを有する。
【００２１】
さらに、本発明の増幅回路は、入力信号を増幅し、第１の駆動信号を第１の出力端子から出力する第１の増幅回路と、上記第１の駆動信号を受けて、該第１の駆動信号を増幅し、レベル変換回路でレベルをシフトして上記第１の駆動信号とレベルが異なりかつ同相の第２の駆動信号を出力する第２の増幅回路と、第２の出力端子と第２の電源端子間に接続され、上記第１の駆動信号が供給される第１の制御端子が上記第１の増幅回路の第１の出力端子に接続され、第１のカットオフ周波数を有する周波数特性により位相補償されるともに第１の利得を有する第３の増幅回路と、第１の電源端子と上記第２の出力端子間に接続され、上記第２の駆動信号が供給される第２の制御端子が上記第２の増幅回路の第３の出力端子に接続され、上記第２の増幅回路と直列接続され該第２の増幅回路の特性と加算されたときの出力特性が上記第１のカットオフ周波数より低い周波数領域で低域通過の周波数特性を有すると共に少なくとも該低域通過の周波数領域で上記第１の利得より大きい第２の利得を有する第４の増幅回路と、を有し、上記第１から第４の増幅回路において、周波数ゼロから第１の周波数の帯域で上記第２と第４の増幅回路の加算された利得が上記第３の増幅回路の利得より高く設定されて上記第１と第２と第４の増幅回路が増幅回路全体として動作し、上記第１の周波数から第２の周波数の帯域で上記第２と第４の増幅回路の加算された利得が上記第３の増幅回路の利得と一致するように設定されて周波数の増加に伴い増幅回路全体として上記第１と第２と第４の増幅回路の動作から上記第１と第３の増幅回路の動作へ移行し、上記第２の周波数より高い帯域では上記第２と第４の増幅回路の加算された利得が上記第３の増幅回路の利得より低く設定されて上記第１と第３の増幅回路が増幅回路全体として動作し、上記第３の増幅回路は上記第１の増幅回路で駆動され、上記第４の増幅回路は上記第１と第２の増幅回路で駆動され、該第３と第４の増幅回路はＡＢ級増幅動作をし、上記第１から第４の増幅回路は同一ＩＣチップに内蔵された、ことを特徴とする。
【００２２】
【発明の実施の形態】
第１実施形態
図１は本発明に係る増幅回路の第１の実施形態を示す回路図である。
図示のように、本実施形態の増幅回路は、１段目の差動増幅回路ＡＭＰ１、２段目の差動増幅回路と３段目のＡＢ級増幅回路により構成されているＡＢ級動作３段増幅型の演算増幅回路である。
【００２３】
１段目の差動増幅回路ＡＭＰ１は、一対の信号ＳIN1 ，ＳIN2 からなる差動入力信号を増幅して、一対の差動信号ＳO1とＳO2を出力する。
２段目の差動増幅回路は、ｐＭＯＳトランジスタＰＴ４，ＰＴ５とｎＭＯＳトランジスタＮＴ３，ＮＴ４により構成されている。トランジスタＰＴ４とＰＴ５のソースは電源電圧ＶDDの供給線に接続され、これらのトランジスタのゲート同士が接続され、その接続点がトランジスタＰＴ４のドレインに接続されている。トランジスタＮＴ３のドレインはトランジスタＰＴ４のドレインに接続され、ソースは電源電圧ＶEEの供給線に接続され、トランジスタＮＴ４のドレインはトランジスタＰＴ３のドレインに接続され、ソースは電源電圧ＶEEの供給線に接続されている。トランジスタＮＴ３とＮＴ４のゲートにはそれぞれ１段面の差動増幅回路の出力信号ＳO1とＳO2が供給される。
なお、電源電圧ＶEEは、負の電源電圧または接地電位ＧＮＤである。
【００２４】
３段目のＡＢ級増幅回路は、ｐＭＯＳトランジスタＰＴ６、ｎＭＯＳトランジスタＮＴ５およびキャパシタＣ１，Ｃ２により構成されている。トランジスタＰＴ６のソースは電源電圧ＶDDの供給線に接続され、ゲートはトランジスタＰＴ５とＮＴ４のドレイン同士の接続点に接続され、トランジスタＮＴ５のソースは電源電圧ＶEEの供給線に接続され、ゲートはトランジスタＮＴ３のゲートに接続されている。トランジスタＰＴ６とＮＴ５のドレイン同士が接続され、その接続点は当該ＡＢ級増幅回路の出力端子を構成している。
なお、キャパシタＣ１は、トランジスタＰＴ６のゲートとドレインとの間に接続され、キャパシタＣ２は、トランジスタＮＴ５のゲートとドレインとの間に接続されている。
【００２５】
２段目の差動増幅回路は、レベル変換の機能を有している。当該２段目の差動増幅回路によって、１段目の差動増幅回路の出力信号ＳO1，ＳO2に対してレベル変換が行われ、レベル変換された信号ＳO3が出力される。当該レベル変換信号ＳO3が３段目のＡＢ級増幅回路のトランジスタＰＴ６のゲートに供給される。
【００２６】
３段目のＡＢ級増幅回路において、キャパシタＣ１は位相補償容量で、キャパシタＣ２は帯域制限用容量である。通常の増幅回路において、出力信号の位相変化が発生する。即ち、入力信号に対して出力信号の位相が回転する。このため、単純な３段増幅回路にすると、位相が１８０度以上回転することにより発振してしまう。図１に示す本実施形態の増幅回路では、２段目の増幅回路の出力信号ＳO3が３段目のＡＢ級増幅回路に入力されるとともに、３段目のＡＢ級増幅回路をバイパスして３段目の出力信号と加算するフィードフォワード技術により安定した動作を実現する。
【００２７】
以下、本実施形態の増幅回路の動作についてさらに詳細に説明する。
図２は、図１に示す本実施形態の増幅回路の等価回路である。即ち、本実施形態の増幅回路は、等価的に差動増幅回路ＡＭＰ１，ＡＭＰ３および反転増幅回路ＡＭＰ２，ＡＭＰ４により構成されている。
差動増幅回路ＡＭＰ１は、図１に示す１段目の差動増幅回路と同じ、一対の差動入力信号ＳIN1 ，ＳIN2 を増幅して、差動信号ＳO1とＳO2を出力する。
差動増幅回路ＡＭＰ３は、図１に示す２段目の差動増幅回路と同じである。当該差動増幅回路ＡＭＰ３により、差動増幅回路ＡＭＰ１の出力信号ＳO1とＳO2がさらに増幅され、増幅信号ＳO3が出力される。
反転増幅回路ＡＭＰ４は、図１に示す３段目のＡＢ級増幅回路のトランジスタＰＴ６の等価回路である。当該反転増幅回路ＡＭＰ４によって、前段の差動増幅回路ＡＭＰ３の出力信号ＳO3が反転され、さらに増幅される。
反転増幅回路ＡＭＰ２は、図１に示す３段目のＡＢ級増幅回路のトランジスタＮＴ５の等価回路である。当該反転増幅回路ＡＭＰ２によって、１段目の差動増幅回路ＡＭＰ１の出力信号ＳO2が反転さら、増幅される。
反転増幅回路ＡＭＰ２の出力信号と反転増幅回路ＡＭＰ４の出力信号が加算され、加算信号は増幅回路の出力信号ＳOUT として出力される。
【００２８】
図３および図４は、本実施形態の増幅回路の位相および周波数特性を示すグラフである。以下、図３および図４を参照しつつ、本実施形態の増幅回路の動作安定性について説明する。
増幅回路ＡＭＰ３とＡＭＰ４で構成された２段型の増幅回路は、増幅回路ＡＭＰ３の相互コンダクタンスｇm3およびキャパシタＣ２の容量により、図３における破線で示す周波数特性Ａ１を有する。当該２段型増幅回路の減衰域では一次特性である６ｄＢ／オクターブで減衰している。
【００２９】
一方、反転増幅回路ＡＭＰ２の周波数特性Ａ２は、図３の実線に示す通りである。当該反転増幅回路では、自己の相互コンダクタンスｇm2と出力端子に接続されている負荷容量により帯域が制限される。減衰帯域では、同様に一次特性である６ｄＢ／オクターブで減衰している。
【００３０】
図２に示すように、反転増幅回路ＡＭＰ４とＡＭＰ２の出力信号が出力端子において加算される。即ち、出力信号ＳOUT の周波数特性は、増幅回路ＡＭＰ３とＡＭＰ４で構成された２段型の増幅回路および反転増幅回路ＡＭＰ２の周波数特性の和として求められる。図４（ａ）および（ｂ）は増幅回路ＡＭＰ３とＡＭＰ４および反転増幅回路ＡＭＰ２で構成された３段増幅回路の周波数特性および位相特性をそれぞれ示している。
【００３１】
図４（ａ）において、０〜ｆ１の周波数帯域においては、増幅回路ＡＭＰ３とＡＭＰ４で構成された２段型の増幅回路の利得が反転増幅回路ＡＭＰ２の利得より高い。ｆ１〜ｆｔの周波数帯域では、増幅回路ＡＭＰ３とＡＭＰ４で構成された２段型の増幅回路の利得と反転増幅回路ＡＭＰ２の利得がほぼ一致している。さらに、周波数ｆｔより高い帯域では、増幅回路ＡＭＰ３とＡＭＰ４で構成された２段型の増幅回路の利得が反転増幅回路ＡＭＰ２の利得より小さい。
【００３２】
このような関係により、図２に示す演算増幅回路は、それぞれの帯域において、異なる増幅動作を示す。まず、０〜ｆ１の周波数帯域においては、差動増幅回路ＡＭＰ１，ＡＭＰ３および反転増幅回路ＡＭＰ４からなる増幅経路の電圧利得は、差動増幅器ＡＭＰ１と反転増幅回路ＡＭＰ２からなる増幅経路の電圧利得より高く、演算増幅回路全体は、３段増幅型の増幅回路として動作する。
ｆ１〜ｆｔの周波数帯域においては、差動増幅器ＡＭＰ１とキャパシタＣ１の特性によって決まる。ここで、差動増幅器ＡＭＰ１は二つの増幅経路にとって共通のため、この周波数帯域においては、演算増幅回路全体として、３段増幅型から２段増幅型へ移行する。
【００３３】
周波数ｆｔより高い周波数帯域においては、差動増幅器ＡＭＰ１と反転増幅回路ＡＭＰ２からなる増幅経路の電圧利得は、差動増幅器ＡＭＰ１，ＡＭＰ３および反転増幅回路ＡＭＰ４からなる増幅経路の電圧利得より高く、演算増幅回路全体として、２段増幅型の増幅回路として動作する。
【００３４】
図４（ｂ）は、演算増幅回路の位相特性を示している。図示のように、周波数ｆｔにおける位相は、当該演算増幅回路の位相余裕度となる。
即ち、安定動作を決める位相余裕については、従来の２段増幅型と同じに動作するように、差動増幅器ＡＭＰ２で構成された２段目の増幅段の出力信号が最終段にバイパスされている。これが信号のフィードフォワードであり、これにより安定動作が確保される。そして、直流から低周波数帯域（０〜ｆ１）においては、演算増幅回路は３段増幅型の増幅回路として動作し、利得の向上が図れる。
【００３５】
増幅回路の具体例
図５は、本実施形態の増幅回路の一具体例を示す回路図である。
図示のように、本例の増幅回路は、ｐＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ３およびｎＭＯＳトランジスタＮＴ１，ＮＴ２で構成された１段目の差動増幅回路、ｐＭＯＳトランジスタＰＴ４，ＰＴ５とｎＭＯＳトランジスタＮＴ３，ＮＴ４で構成された２段目の差動増幅回路およびｐＭＯＳトランジスタＰＴ６、ｎＭＯＳトランジスタＮＴ５、キャパシタＣ１とＣ２からなる３段目の増幅回路により構成されている。
【００３６】
即ち、本例の増幅回路は、図１に示す増幅回路における１段目の差動増幅回路ＡＭＰ１を具体化した回路である。２段目および３段目においては、図１に示す増幅回路とほぼ同じである。このため、以下、１段目の差動増幅回路の構成および動作についてのみ説明する。
【００３７】
１段目の差動増幅回路において、トランジスタＰＴ１のソースは電源電圧ＶDDの供給線に接続されている。トランジスタＰＴ２とＰＴ３のゲートにはそれぞれ一対の差動信号をなす入力信号ＳIN1 とＳIN2 が供給されている。トランジスタＰＴ２とＰＴ３のソースは共通に接続され、その接続点はトランジスタＰＴ１のドレインに接続されている。トランジスタＰＴ１のゲートにはバイアス電圧ＶBS1 が供給されている。
トランジスタＮＴ１とＮＴ２のソースは電源電圧ＶEEの供給線に接続され、これらのトランジスタのゲート同士が接続され、その接続点がトランジスタＮＴ１のドレインに接続されている。さらに、トランジスタＮＴ１のドレインはトランジスタＰＴ２のドレインに接続され、トランジスタＮＴ２のドレインはトランジスタＰＴ３のドレインに接続されている。トランジスタＰＴ３とＮＴ２のドレイン同士の接続点から出力信号ＳO1が出力され、トランジスタＰＴ２とＮＴ１のドレイン同士の接続点から出力信号ＳO2が出力される。
トランジスタＰＴ１は差動増幅回路に動作電流を供給する電流源を構成している。さらに、トランジスタＮＴ１とＮＴ２は、それぞれトランジスタＰＴ２とＰＴ３の負荷を構成している。
【００３８】
以下、図５に示す増幅の動作について説明する。この差動増幅回路において、まず、１段目の差動増幅回路により、差動入力信号ＳIN1 とＳIN2 が増幅され、増幅信号ＳO1とＳO2が次段の増幅回路に出力される。
【００３９】
そして、上述したように、２段目の差動増幅回路によって、１段目の差動出力信号ＳO1とＳO2がさらに増幅され、増幅信号ＳO3が出力される。
３段目の増幅回路において、トランジスタＰＴ６により、２段目の出力信号ＳO3が反転され、増幅される。また、トランジスタＮＴ５により、１段目の出力信号ＳO1が反転され、増幅される。そして、トランジスタＰＴ６とＮＴ５の増幅信号が加算されて、加算信号を出力信号ＳOUT として出力される。
【００４０】
即ち、３段目の増幅回路において、ｐチャネルのＭＯＳトランジスタＰＴ６とｎチャネルのＭＯＳトランジスタＮＴ５をそれぞれ別々にソース接地型として設けられ、これらのトランジスタのドレイン同士を共通に接続し、電流源出力型にすることにより、各々のトランジスタにより増幅した信号の加算を容易に実現できる。
また、これらのトランジスタを別々にソース接地型として制御しているため、演算増幅回路の出力段として動作する３段目の増幅回路がＡＢ級動作になっている。当該ＡＢ級動作の出力回路においては、信号無入力のときトランジスタにほとんど電流が流れないため、電力効率が高く、かつ出力波形の歪みを低く抑制できる。
【００４１】
さらに、図５に示すように、本例の演算増幅回路において、全体がカレントミラー回路で構成されているため、各ノードを流れる電流値は、初段の差動増幅回路に入力されるバイアス電圧値に応じて決まるので、初段の差動増幅回路におけるバイアス電流が大きく変化しないかぎり、電源電圧が変化しても回路の特性変化が少なく、安定した増幅特性が実現できる。
【００４２】
第２実施形態
図６は本発明に係る増幅回路の第２の実施形態を示す回路図である。
図５に示す本発明の第１の実施形態の具体例においては、１段目の差動増幅回路はｐチャネルＭＯＳトランジスタＰＴ２とＰＴ３に差動信号が入力される。これに対して、図６に示す本実施形態の増幅回路では、１段目の差動増幅回路において、ｎＭＯＳトランジスタＮＴ１１とＮＴ１２により差動信号の入力トランジスタを構成している。これに応じて差動増幅回路となるカレントミラー回路を構成するトランジスタの導電型が互いに異なる。さらに、１段目とほぼ同様に、２段目の差動増幅回路においては、信号入力トランジスタおよびカレントミラー回路を構成するトランジスタの導電型も互いに異なる。
【００４３】
図６に示すように、１段目の差動増幅回路は、ｐＭＯＳトランジスタＰＴ１１，ＰＴ１２およびｎＭＯＳトランジスタＮＴ１１，ＮＴ１２，ＮＴ１３により構成されている。
トランジスタＰＴ１１とＰＴ１２のソースはともに電源電圧ＶDDの供給線に接続され、これらのトランジスタのゲート同士が共通接続され、その接続点はトランジスタＰＴ１１のドレインに接続されている。このように、トランジスタＰＴ１１とＰＴ１２によりカレントミラー回路を構成され、当該カレントミラー回路は１段目の差動増幅回路の負荷回路を形成している。
トランジスタＮＴ１１のドレインはトランジスタＰＴ１１のドレインに接続され、トランジスタＮＴ１２のドレインはトランジスタＰＴ１２のドレインに接続されている。これらのトランジスタのソースは共通に接続され、その接続点はトランジスタＮＴ１３のドレインに接続されている。トランジスタＮＴ１１およびＮＴ１２のゲートに一対の差動信号ＳIN1 ，ＳIN2 からなる差動入力信号が供給される。
トランジスタＮＴ１３のソースは電源電圧ＶEEの供給線に接続され、そのゲートにバイアス電圧ＶBS2 が供給されている。即ち、トランジスタＮＴ１３により、差動増幅回路に動作電流を供給する電流源が形成されている。
【００４４】
２段目の差動増幅回路は、ｐＭＯＳトランジスタＰＴ１３，ＰＴ１４およびｎＭＯＳトランジスタＮＴ１４，ＮＴ１５により構成されている。トランジスタＰＴ１３とＰＴ１４のソースはともに電源電圧ＶDDの供給線に接続され、トランジスタＰＴ１３のゲートは、１段目のトランジスタＰＴ１２とＮＴ１２のドレイン同士の接続点に接続され、トランジスタＰＴ１４のゲートは、１段目のトランジスタＰＴ１１とＰＴ１２のゲート同士の接続点に接続されている。
トランジスタＮＴ１４のドレインは、トランジスタＰＴ１３のゲートに接続され、トランジスタＮＴ１５のドレインは、トランジスタＰＴ１４のゲートに接続されている。これらのトランジスタのゲート同士は共通に接続され、その接続点はトランジスタＮＴ１４のドレインに接続されている。さらに、トランジスタＮＴ１４とＮＴ１５のソースはともに電源電圧ＶEEの供給線に接続されている。
即ち、トランジスタＮＴ１４とＮＴ１５は、カレントミラー回路を構成し、当該カレントミラー回路は、トランジスタＰＴ１３とＰＴ１４の負荷回路を形成している。
【００４５】
３段目のＡＢ級動作増幅回路において、ｐＭＯＳトランジスタＰＴ１５とｎＭＯＳトランジスタＮＴ１６が電源電圧ＶDDとＶEEの供給線の間に直列接続されている。トランジスタＰＴ１５のソースは電源電圧ＶDDの供給線に接続され、そのゲートは、２段目の差動増幅回路のトランジスタＰＴ１３のゲートに接続されている。トランジスタＮＴ１６のソースは電源電圧ＶEEの供給線に接続され、そのゲートは、２段目の差動増幅回路のトランジスタＰＴ１４とＮＴ１５のドレイン同士の接続点に接続されている。トランジスタＰＴ１５とＮＴ１６のドレインは、共通に接続され、その接続点は増幅回路の出力端子を構成している。当該出力端子から増幅信号ＳOUT が出力される。
【００４６】
トランジスタＰＴ１５のゲートとドレインとの間にキャパシタＣ１が接続され、トランジスタＮＴ１６のゲートとドレインとの間にキャパシタＣ２が接続されている。ここで、キャパシタＣ１は、位相補償用容量、Ｃ２は帯域制限用容量である。
【００４７】
以下、図６を参照しつつ、本実施形態の増幅回路の動作について説明する。
２段目の差動増幅回路により、差動入力信号ＳIN1 ，ＳIN2 が増幅され、増幅信号ＳO4とＳO5が出力される。２段目の差動増幅回路により、１段目の差動増幅回路の出力信号ＳO4とＳO5がさらに増幅され、その結果、信号ＳO4とは位相が互いに逆相の信号ＳO6が出力される。
３段目のＡＢ級動作増幅回路において、トランジスタＮＴ１６のゲートに２段目の差動増幅回路の出力信号ＳO6が供給され、トランジスタＰＴ１５のゲートに１段目の差動増幅回路の出力信号ＳO5が供給される。トランジスタＰＴ１５とＮＴ１６により、それぞれのトランジスタのゲートに供給された信号が増幅され、増幅信号は、これらのトランジスタのドレインにおいて加算される。加算の結果、出力信号ＳOUT が出力される。
【００４８】
本実施形態によれば、上述した第１の実施形態とほぼ同じように、出力段である３段目の増幅回路は、ＡＢ級動作の増幅回路により構成されているので、電力効率が向上でき、低消費電力な電力増幅を容易に実現できる。
また、出力段において、２段目の差動増幅回路の出力信号ＳO5が出力信号にフィードフォワードされるので、利得の向上を実現しながら、動作の安定性が図れる。
さらに、出力段においてｐチャネルＭＯＳトランジスタＰＴ１５とｎチャネルＭＯＳトランジスタＮＴ１６をそれぞれ別々にソース接地型として設けられ、これらのトランジスタのドレイン同士を共通に接続し、電流源出力型にすることにより、各々のトランジスタにより増幅した信号の加算を容易に実現できる。
【００４９】
第３実施形態
図７は、本発明の増幅回路の第３の実施形態を示す回路図である。
図５に示す本発明の第１の実施形態の増幅回路に比べると、１段目および２段目の差動増幅回路はほぼ同じ構成を有している。３段目のＡＢ級動作増幅回路の構成のみが異なる。以下、本実施形態の増幅回路における３段目のＡＢ級動作増幅回路の構成および動作を中心に説明する。
【００５０】
図７に示すように、出力段である３段目の増幅回路は、抵抗素子Ｒ１、キャパシタＣ１，Ｃ３、ｐＭＯＳトランジスタＰＴ２６およびｎＭＯＳトランジスタＮＴ２５により構成されている。
トランジスタＰＴ２６とＮＴ２５は、電源電圧ＶDDとＶEEの供給線の間に直列接続されている。トランジスタＰＴ２６およびＮＴ２５のソースはそれぞれ電源電圧ＶDDおよびＶEEの供給線に接続され、これらのトランジスタのドレインが共通に接続され、その接続点は増幅回路の出力端子を形成している。
【００５１】
トランジスタＮＴ２５のゲートは、２段目の差動増幅回路のトランジスタＮＴ２３のゲートに接続され、１段目の差動増幅回路の出力信号ＳO1が供給される。抵抗素子Ｒ１は２段目の差動増幅回路のトランジスタＰＴ２５とＮＴ２４のドレイン同士の接続点とトランジスタＰＴ２６のゲートとの間に接続されている。さらに、トランジスタＰＴ２６のゲートと電源電圧ＶDDの供給線との間に、キャパシタＣ３が接続されている。
【００５２】
抵抗素子Ｒ１とキャパシタＣ３により、ローパスフィルタが構成されている。当該ローパスフィルタにより、２段目の差動増幅回路の出力信号ＳO3の信号帯域が制限される。即ち、本実施形態の増幅回路の出力段においては、図５に示す第１の実施形態の増幅回路の出力段における帯域制限用キャパシタＣ１の代わりに、抵抗素子Ｒ１およびキャパシタＣ３からなるローパスフィルタが設けられる。なお、トランジスタＰＴ２６の寄生容量を利用して、抵抗素子Ｒ１を接続することでローパスフィルタを構成することが可能なため、本実施形態の増幅回路における出力段のキャパシタＣ３は省略できる。
【００５３】
図８は、ＭＯＳトランジスタ、例えば、ｎＭＯＳトランジスタＮＴの寄生容量を示している。図示のように、ＭＯＳトランジスタにおいて、ゲートとドレイン間にゲート−ドレイン間寄生容量Ｃgdが存在し、ゲートはチャネル間にゲート−チャネル間寄生容量Ｃg が存在し、さらに、ゲートとソース間にゲート−ソース間寄生容量Ｃgsが存在する。
【００５４】
本実施形態の場合に、例えば、キャパシタＣ３の代わりに出力段を構成するｐＭＯＳトランジスタＰＴ２６のゲート−ソース間寄生容量を利用し、抵抗素子Ｒ１とともにローパスフィルタを形成することできるので、増幅回路はキャパシタＣ３を設ける場合とほぼ同様な特性が得られる。
【００５５】
なお、本実施形態の増幅回路において、２段目の差動増幅回路、さらに具体的に、図２に示す等化回路における差動増幅回路ＡＭＰ３の相互インダクタンスｇm を調整することにより、周波数特性を制御できるため、３段目のＡＢ級動作増幅回路においてローパスフィルタを構成するための抵抗素子Ｒ１を省略することができる。
【００５６】
第４実施形態
図９は、本発明の増幅回路の第４の実施形態を示す回路図である。
図５に示す第１の実施形態の増幅回路と比べると、本実施形態の増幅回路における２段目の差動増幅回路のトランジスタＮＴ３４のゲートに、１段目の差動増幅回路の出力信号ＳO2の代わりに、所定のバイアス電圧ＶBS3 が印加されることで両者が相違する。その他の各部分は、ほぼ同じ構成を有するので、以下、本実施形態における２段目差動増幅回路を中心にその構成および動作を説明する。
【００５７】
２段目の差動増幅回路は、ｐＭＯＳトランジスタＰＴ３４，ＰＴ３５およびｎＭＯＳトランジスタＮＴ３３，ＮＴ３４により構成されている。トランジスタＰＴ３４とＰＴ３５のソースはともに電源電圧ＶDDの供給線に接続され、ゲート同士が共通に接続され、その接続点はトランジスタＰＴ３４のドレインに接続されている。
トランジスタＮＴ３３およびＮＴ３４のソースはともに電源電圧ＶEEの供給線に接続され、ドレインはそれぞれトランジスタＰＴ３４とＰＴ３５のドレインに接続されている。トランジスタＮＴ３３のゲートは１段目の差動増幅回路のトランジスタＰＴ３３とＮＴ３２のドレイン同士の接続点に接続され、１段目の差動増幅回路の出力信号ＳO1が供給される。トランジスタＮＴ３４のゲートには、バイアス電圧ＶBS3 が印加される。
【００５８】
上述のように、トランジスタＰＴ３４とＰＴ３５によってカレントミラー回路が構成され、当該カレントミラー回路は、トランジスタＮＴ３３とＮＴ３４の負荷回路を形成している。トランジスタＮＴ３４のゲートにバイアス電圧ＶBS3 が印加されているので、当該トランジスタＮＴ３４は定電流源として動作する。
トランジスタＮＴ３３のゲートに１段目の差動増幅回路の出力信号ＳO1が供給されるので、信号ＳO1が増幅された信号ＳO3がトランジスタＰＴ３５とＮＴ３４のドレイン同士の接続点から出力される。
【００５９】
図５に示す第１の実施形態の増幅回路において、１段目の出力信号ＳO2が２段目の差動増幅回路のトランジスタＮＴ４のゲートに入力される。図５に示すように、当該出力信号ＳO2の電圧をＶb とすると、電圧Ｖb はカレントミラー回路をなすトランジスタＮＴ１とＮＴ２のゲート同士の接続点のバイアス電圧となる。このため、電圧Ｖb 、即ち１段目の差動増幅回路の出力信号ＳO2の利得が非常に小さいので、本実施形態では、トランジスタＮＴ３４のゲートに一定のバイアス電圧ＶBS3 を印加する。
【００６０】
図１０は、本実施形態の増幅回路の等価回路を示す回路図である。図示のように、本実施形態の増幅回路は、等価的に差動増幅回路ＡＭＰ１、バッファＢＵＦ１、反転増幅回路ＡＭＰ２およびＡＭＰ４により構成されている。
差動増幅回路ＡＭＰ１には、一対の差動信号ＳIN1 とＳIN2 が入力される。差動増幅回路ＡＭＰ１により、入力された差動信号が増幅され、増幅された信号ＳO1が出力される。
【００６１】
差動増幅回路ＡＭＰ１の出力信号ＳO1がバッファＢＵＦ１を介して、反転増幅回路ＡＭＰ４に入力される。反転増幅回路ＡＭＰ４により増幅され、出力される。また、差動増幅回路ＡＭＰ１の出力信号ＳO1が反転増幅回路ＡＭＰ２により反転され、さらに増幅され、増幅された信号は反転増幅回路ＡＭＰ４の出力信号と加算して、加算の結果信号ＳOUT が出力される。
【００６２】
以上本発明の実施形態について説明したが、本発明の増幅回路は、上述した実施形態に限定されるものではなく、他にもたくさんの変形例がある。例えば、入力段として設けられている１段目の差動増幅回路において、当該差動増幅回路を工夫することによって電源電圧ＶCCとＶEE間の信号を入出力可能な演算増幅回路がある。即ち、本発明に増幅回路においては、初段の差動増幅回路に用途、特性に応じて色々な回路が存在する。本発明は特に初段の差動増幅回路について限定しない。
【００６３】
また、本発明の増幅回路において、差動増幅回路の負荷回路などを形成するカレントミラー回路が用いられている。これらのカレントミラー回路は、図１１（ａ）に示すものに限定されることではない。例えば、カレントミラー回路の電流比の精度を向上させるために、同図（ｂ）に示すカスコード接続型のカレントミラー回路を用いることができる。
さらに、本発明の増幅回路を構成するＭＯＳトランジスタをそれぞれバイポーラトランジスタによって置き換えることも可能である。
【００６４】
【発明の効果】
以上説明したように、本発明の増幅回路によれば、従来の２段型増幅回路の安定動作を確保しつつ、２段型増幅回路により低周波数領域における高利得を実現できる。
さらに、本発明の増幅回路において出力段はＡＢ級動作であるため、電力効率がよく、消費電力の低減を実現可能である。これによって、ＣＤ（コンパクトディスク）プレーヤ、ＭＤ（磁気ディスク）プレーヤなどの携帯型小電力のオーディオ機器における音声信号出力アンプ（増幅回路）を、ディジタル信号処理部と同じチップ上に形成することが可能であり、装置の小型化、低消費電力化を容易に実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る増幅回路の第１の実施形態を示す回路図である。
【図２】図１の実施形態の増幅回路の等価回路を示す回路図である。
【図３】増幅回路を構成する差動増幅回路および反転増幅回路の周波数特性を示すグラフである。
【図４】増幅回路の周波数特性および位相特性を示すグラフである。
【図５】本発明に係る増幅回路の第１の実施形態の具体的な回路例である。
【図６】本発明に係る増幅回路の第２の実施形態を示す回路図である。
【図７】本発明に係る増幅回路の第３の実施形態を示す回路図である。
【図８】ＭＯＳトランジスタの寄生容量を示す図である。
【図９】本発明に係る増幅回路の第４の実施形態を示す回路図である。
【図１０】図９に示す増幅回路の等価回路である。
【図１１】本発明の増幅回路を構成するカレントミラー回路の回路図である。
【図１２】従来のＡ級動作２段型増幅回路の回路図である。
【図１３】従来のＡＢ級動作２段型増幅回路の回路図である。
【図１４】従来の２段型増幅回路の等価回路である。
【図１５】従来の２段型増幅回路の周波数特性および位相特性を示すグラフである。
【符号の説明】
ＡＭＰ１，ＡＭＰ３…差動増幅回路、ＡＭＰ２，ＡＭＰ４…反転増幅回路、ＢＵＦ…バッファ回路、ＰＴ１，ＰＴ２，…，ＰＴ３６…ｐＭＯＳトランジスタ、ＮＴ１，ＮＴ２，…，ＮＴ３５…ｎＭＯＳトランジスタ、Ｃ１，Ｃ２，Ｃ３…キャパシタ、Ｒ１…抵抗素子、ＶDD，ＶEE…電源電圧。
Claims (8)
- 入力信号を増幅し、第１の駆動信号を第２の出力端子から出力し、第２の駆動信号を第１の出力端子から出力する第１の増幅回路と、
上記第１と第２の駆動信号を受けて、該第１と第２の駆動信号の差を増幅し、レベル変換回路でレベルをシフトして上記第１の駆動信号とレベルが異なりかつ同相の第３の駆動信号を出力する第２の増幅回路と、
第３の出力端子と第２の電源端子間に接続され、上記第１の駆動信号が供給される第１の制御端子が上記第１の増幅回路の第２の出力端子に接続され、第１のカットオフ周波数を有する周波数特性により位相補償される第１の利得を有する第３の増幅回路と、
第１の電源端子と上記第３の出力端子間に接続され、上記第３の駆動信号が供給される第２の制御端子が上記第２の増幅回路の第４の出力端子に接続され、上記第２の増幅回路と直列接続され該第２の増幅回路の特性と加算されたときの出力特性が上記第１のカットオフ周波数より低い周波数領域で低域通過の周波数特性を有すると共に少なくとも該低域通過の周波数領域で上記第１の利得より大きい第２の利得を有する第４の増幅回路と、
を有し、
上記第１から第４の増幅回路において、
周波数ゼロから第１の周波数の帯域で上記第２と第４の増幅回路の加算された利得が上記第３の増幅回路の利得より高く設定されて上記第１と第２と第４の増幅回路が増幅回路全体として動作し、上記第１の周波数から第２の周波数の帯域で上記第２と第４の増幅回路の加算された利得が上記第３の増幅回路の利得と一致するように設定されて周波数の増加に伴い増幅回路全体として上記第１と第２と第４の増幅回路の動作から上記第１と第３の増幅回路の動作へ移行し、上記第２の周波数より高い帯域では上記第２と第４の増幅回路の加算された利得が上記第３の増幅回路の利得より低く設定されて上記第１と第３の増幅回路が増幅回路全体として動作し、
上記第３の増幅回路は上記第１の増幅回路で駆動され、上記第４の増幅回路は上記第１と第２の増幅回路で駆動され、該第３と第４の増幅回路はＡＢ級増幅動作をし、上記第１から第４の増幅回路は同一ＩＣチップに内蔵された、
増幅回路。 - 上記第３の増幅回路は、上記第２の電源端子と第３の出力端子間に接続され、上記第１の制御端子が上記第１の増幅回路の第２の出力端子に接続された第２のトランジスタを有し、
上記第４の増幅回路は、上記第１の電源端子と第３の出力端子間に接続され、上記第２の制御端子が上記第２の増幅回路の第４の出力端子に接続された第１のトランジスタを有し、
上記レベル変換回路は、第３の制御端子が共通に接続され、その接続点が何れか一方のトランジスタの出力端子に接続されている第３と第４のトランジスタからなるカレントミラー回路と、
上記第３のトランジスタと直列に接続され、第４の制御端子に上記第１の駆動信号が供給される第５のトランジスタと、
上記第４のトランジスタと直列に接続され、第５の制御端子に上記第２の駆動信号が供給される第６のトランジスタと
を有する請求項１記載の増幅回路。 - 上記第１と第２のトランジスタの出力に接続された上記第３の出力端子と、上記第１または第２のトランジスタの第２または第１の制御端子の少なくとも一方との間に、キャパシタが接続されている
請求項２記載の増幅回路。 - 上記第３の駆動信号が出力される第４の出力端子と上記第１のトランジスタの第２の制御端子との間に接続されている第１の抵抗素子と、
上記第１または第２の電源電圧の供給線の何れか一方の供給線と上記第１のトランジスタの第２の制御端子との間に接続されているキャパシタと
を有する請求項２記載の増幅回路。 - 入力信号を増幅し、第１の駆動信号を第１の出力端子から出力する第１の増幅回路と、
上記第１の駆動信号を受けて、該第１の駆動信号を増幅し、レベル変換回路でレベルをシフトして上記第１の駆動信号とレベルが異なりかつ同相の第２の駆動信号を出力する第２の増幅回路と、
第２の出力端子と第２の電源端子間に接続され、上記第１の駆動信号が供給される第１の制御端子が上記第１の増幅回路の第１の出力端子に接続され、第１のカットオフ周波数を有する周波数特性により位相補償されるともに第１の利得を有する第３の増幅回路と、
第１の電源端子と上記第２の出力端子間に接続され、上記第２の駆動信号が供給される第２の制御端子が上記第２の増幅回路の第３の出力端子に接続され、上記第２の増幅回路と直列接続され該第２の増幅回路の特性と加算されたときの出力特性が上記第１のカットオフ周波数より低い周波数領域で低域通過の周波数特性を有すると共に少なくとも該低域通過の周波数領域で上記第１の利得より大きい第２の利得を有する第４の増幅回路と、
を有し、
上記第１から第４の増幅回路において、
周波数ゼロから第１の周波数の帯域で上記第２と第４の増幅回路の加算された利得が上記第３の増幅回路の利得より高く設定されて上記第１と第２と第４の増幅回路が増幅回路全体として動作し、上記第１の周波数から第２の周波数の帯域で上記第２と第４の増幅回路の加算された利得が上記第３の増幅回路の利得と一致するように設定されて周波数の増加に伴い増幅回路全体として上記第１と第２と第４の増幅回路の動作から上記第１と第３の増幅回路の動作へ移行し、上記第２の周波数より高い帯域では上記第２と第４の増幅回路の加算された利得が上記第３の増幅回路の利得より低く設定されて上記第１と第３の増幅回路が増幅回路全体として動作し、
上記第３の増幅回路は上記第１の増幅回路で駆動され、上記第４の増幅回路は上記第１と第２の増幅回路で駆動され、該第３と第４の増幅回路はＡＢ級増幅動作をし、上記第１から第４の増幅回路は同一ＩＣチップに内蔵された、
増幅回路。 - 上記第３の増幅回路は、上記第２の電源端子と第２の出力端子間に接続され、上記第１の制御端子が上記第１の増幅回路の第１の出力端子に接続された第２のトランジスタを有し、
上記第４の増幅回路は、上記第１の電源端子と第２の出力端子間に接続され、上記第２の制御端子が上記第２の増幅回路の第３の出力端子に接続された第１のトランジスタを有し、
上記レベル変換回路は、第３の制御端子が共通に接続され、その接続点が何れか一方のトランジスタの出力端子に接続されている第３と第４のトランジスタからなるカレントミラー回路と、
上記第３のトランジスタと直列に接続され、第４の制御端子に上記第１の駆動信号が供給される第５のトランジスタと、
上記第４のトランジスタと直列に接続され、第５の制御端子に所定のバイアス電圧が供給される第６のトランジスタと
を有する請求項５記載の増幅回路。 - 上記第１と第２のトランジスタの出力に接続された上記第２の出力端子と、上記第１または第２のトランジスタの第２または第１の制御端子の少なくとも一方との間に、キャパシタが接続されている
請求項６記載の増幅回路。 - 上記第２の増幅回路の第３の出力端子と上記第１のトランジスタの第２の制御端子との間に接続されている第１の抵抗素子と、
上記第１または第２の電源電圧の供給線の何れか一方の供給線と上記第１のトランジスタの第２の制御端子との間に接続されているキャパシタと
を有する請求項６記載の増幅回路。
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