JP4267231B2

JP4267231B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP4267231B2
Application number: JP2001396564A
Authority: JP
Inventors: 康治飯塚; 知秀寺島
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2001-12-27
Filing date: 2001-12-27
Publication date: 2009-05-27
Anticipated expiration: 2021-12-27
Also published as: JP2003197866A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置、特にモータ等の逆起電圧を有する機器の駆動用ＣＭＯＳ回路を構成する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
図７は、従来のＣＭＯＳ回路を構成する半導体装置の概略断面図である。
この図において、１はＰ形半導体基板、２及び３は上記Ｐ形半導体基板１上に形成されたＰ形半導体領域とＮ形半導体領域、４ａ、４ｂ、４ｃは各半導体領域の一面に形成されたSiO₂からなる分離層、５は分離層４ｂで分離された領域に形成されたＮＭＯＳトランジスタで、Ｎ^＋層からなるソース５ａと、同じくＮ^＋層からなるドレイン５ｂと、ゲート５ｃを有し、ソース５ａは接地電位に保持される低電位電源Ｖssに接続され、ドレイン５ｂは出力端子Ｖoutに接続され、ゲート５ｃは入力端子Ｖinに接続されている。また、６は分離層４ｂの外側に設けられ、ガードリングを構成するＰウェル領域で、Ｖssに接続されている。
【０００３】
７は分離層４ｃで分離された領域に形成されたＰＭＯＳトランジスタで、Ｐ^＋層からなるソース７ａと、同じくＰ^＋層からなるドレイン７ｂと、ゲート７ｃを有し、ソース７ａは高電位に保持される電源Ｖddに接続され、ドレイン７ｂはＮＭＯＳトランジスタのドレイン５ｂと共に出力端子Ｖoutに接続され、ゲート７ｃはＮＭＯＳトランジスタのゲート５ｃと共に入力端子Ｖinに接続されている。また、８は分離層４ｃの外側に設けられ、ガードリングを構成するＮウェル領域で、Ｖddに接続されている。ＮＭＯＳトランジスタ５とＰＭＯＳトランジスタ７は周知のＣＭＯＳ回路を構成するものであるが、同様に構成されたＣＭＯＳ回路を２組使用し、各ＣＭＯＳ回路の出力端子Ｖout 間にモータ（図示せず）が接続される。
【０００４】
また、図７のＴ１、Ｔ２はＣＭＯＳ回路の寄生バイポーラトランジスタを示すもので、Ｔ１はＮＭＯＳトランジスタ５のドレイン５ｂをエミッタ、Ｐ形半導体領域２をベース、Ｎ形半導体領域３をコレクタとするＮＰＮ横形バイポーラトランジスタであり、Ｔ２はＰＭＯＳトランジスタ７のソース７ａをエミッタ、Ｎ形半導体領域３をベース、Ｐ形半導体基板１及びＰ形半導体領域２をコレクタとするＰＮＰ縦形バイポーラトランジスタである。
【０００５】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成され、通常はＮＰＮ寄生バイポーラトランジスタＴ１のベース、エミッタ間に逆電圧が印加されている状態にあるため、ＮＰＮ寄生バイポーラトランジスタＴ１は動作状態にはならないが、モータからの逆起電圧がエミッタに印加される状態になると、ベース、エミッタ間が順バイアスになるため動作する。この結果、ＰＮＰ寄生バイポーラトランジスタＴ２のベース電位が低下してＰＮＰ寄生バイポーラトランジスタＴ２も動作してラッチアップ現象が生じ、ほとんどの電流が漏れて消費電力が増加するという問題点があった。
【０００６】
この発明は、上記のような問題点を解消するためになされたもので、横形及び縦形の寄生バイポーラトランジスタの漏れ電流を低減すると共に、ラッチアップ耐性を向上することができる半導体装置及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る半導体装置は、Ｐ形半導体基板上にほぼ同じ深さで形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体領域と同じ深さを有する第１のＮウェル領域と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅く形成された第１のＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記Ｎ形半導体領域の他面と電気的に接合し得るように上記Ｐ形半導体基板に設けられたボトムＮウェル領域と、上記ボトムＮウェル領域に達して上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体領域と同じ深さを有する第２のＰウェル領域と、上記第２のＰウェル領域を取り囲むように上記第２のＰウェル領域よりも浅く形成された第２のＮウェル領域とを備えたものである。
【０００８】
この発明に係る半導体装置は、また、Ｐ形半導体基板上にほぼ同じ深さで形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体領域と同じ深さを有し、低電位に保持された第１のＮウェル領域と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第１のＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記Ｎ形半導体領域の他面と電気的に接合し得るように上記Ｐ形半導体基板に設けられた第１のボトムＮウェル領域と、上記第１のボトムＮウェル領域に達して上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体領域と同じ深さを有し、高電位に保持された第２のＰウェル領域と、上記第２のＰウェル領域を取り囲むように上記第２のＰウェル領域よりも浅く形成され、高電位に保持された第２のＮウェル領域とを備えたものである。
【０００９】
この発明に係る半導体装置は、また、上記第１のＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第３のＰウェル領域と、上記第２のＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように上記第２のＰウェル領域よりも浅く形成され、高電位に保持された第３のＮウェル領域とを設けたものである。
【００１０】
この発明に係る半導体装置は、また、上記第１のＮウェル領域の他面と電気的に接合し、低電位に保持された第２のボトムＮウェル領域を上記Ｐ形半導体基板に設けたものである。
【００１１】
この発明に係る半導体装置は、また、上記第２のＰウェル領域の内側で、上記Ｎ形半導体領域と上記第１のボトムＮウェル領域との間に設けられ、上記第２のＰウェル領域を介して高電位に保持されたボトムＰウェル領域を設けたものである。
【００１２】
この発明に係る半導体装置は、また、Ｎ形半導体基板上にほぼ同じ深さで形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記Ｐ形半導体領域の他面と電気的に接合し得るように上記Ｎ形半導体基板に設けられたボトムＰウェル領域と、上記ボトムＰウェル領域に達して上記ＮＭＯＳトランジスタを取り囲むと共に、低電位に保持された第１のＮウェル領域と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第１のＰウェル領域と、上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体領域と同じ深さを有し、高電位に保持された第２のＰウェル領域と、上記第２のＰウェル領域を取り囲むように上記第２のＰウェル領域よりも浅く形成され、高電位に保持された第２のＮウェル領域とを備えたものである。
【００１３】
この発明に係る半導体装置は、また、Ｎ形半導体基板上にほぼ同じ深さで形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記Ｐ形半導体領域の他面と電気的に接合し得るように上記Ｎ形半導体基板に設けられたボトムＰウェル領域と、上記ボトムＰウェル領域に達して上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体領域と同じ深さを有し、低電位に保持された第１のＮウェル領域と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第１のＰウェル領域と、上記第１のＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第２のＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体領域と同じ深さを有し、高電位に保持された第３のＰウェル領域と、上記第３のＰウェル領域を取り囲むように上記第３のＰウェル領域よりも浅く形成され、高電位に保持された第２のＮウェル領域と、上記第３のＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように上記第３のＰウェル領域よりも浅く形成され、高電位に保持された第３のＮウェル領域とを備えたものである。
【００１４】
この発明に係る半導体装置の製造方法は、Ｐ形半導体基板の所定の位置に互いに離隔した２つのボトムＮウェル領域をイオン注入によって形成する工程と、拡散によって、上記各ボトムＮウェル領域の一面に接するようにＰ形半導体領域及びＮ形半導体領域を形成すると共に、上記各半導体領域と同じ深さに形成され、上記各ボトムＮウェル領域に達して上記Ｐ形半導体領域及び上記Ｎ形半導体領域をそれぞれ取り囲む第１のＮウェル領域及び第１のＰウェル領域を形成する工程と、イオン注入によって、上記Ｎ形半導体領域とその下部の上記ボトムＮウェル領域との間であって、上記第１のＰウェル領域の内側に、上記第１のＰウェル領域と電気的に接合されるボトムＰウェル領域を形成する工程と、上記第１のＮウェル領域で取り囲まれた上記Ｐ形半導体領域及び上記第１のＰウェル領域で取り囲まれた上記Ｎ形半導体領域の一面にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをそれぞれ形成する工程と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅い第２のＰウェル領域を形成し、上記第１のＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように上記第１のＮウェル領域よりも浅い第３のＰウェル領域を形成する工程と、上記第１のＰウェル領域を取り囲むように上記第１のＰウェル領域よりも浅い第２のＮウェル領域を形成し、上記第１のＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように上記第１のＰウェル領域よりも浅い第３のＮウェル領域を形成する工程とを有するものである。
【００１５】
この発明に係る半導体装置の製造方法は、また、Ｐ形半導体基板の所定の位置に互いに離隔した２つのボトムＮウェル領域をイオン注入によって形成する工程と、一方の上記ボトムＮウェル領域の一面にイオン注入によってボトムＰウェル領域を形成する工程と、イオン注入によって、上記ボトムＰウェル領域及び他方の上記ボトムＮウェル領域の一面にそれぞれ接するようにＮ形半導体領域及びＰ形半導体領域を形成するとともに、上記ボトムＰウェル領域の上部で上記Ｎ形半導体領域を取り囲む第１のＰウェル領域及び他方の上記ボトムＮウェル領域に達して上記Ｐ形半導体領域を取り囲む第１のＮウェル領域をそれぞれ上記各半導体領域と同じ深さに形成する工程と、上記第１のＮウェル領域で取り囲まれた上記Ｐ形半導体領域及び上記第１のＰウェル領域で取り囲まれた上記Ｎ形半導体領域の一面にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをそれぞれ形成する工程と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅い第２のＰウェル領域を形成し、上記第１のＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように上記第１のＮウェル領域よりも浅い第３のＰウェル領域を形成する工程と、上記第１のＰウェル領域を取り囲むように上記第１のＰウェル領域よりも浅い第２のＮウェル領域を形成し、上記第１のＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように上記第１のＰウェル領域よりも浅い第３のＮウェル領域を形成する工程とを有するものである。
【００１６】
この発明に係る半導体装置は、また、Ｐ形半導体基板上に上記Ｐ形半導体基板に達するように形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体基板に達するように形成された第１のＮウェル領域と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅く形成された第１のＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記Ｎ形半導体領域の他面と電気的に接合し得るように上記Ｐ形半導体基板に設けられたボトムＮウェル領域と、上記ボトムＮウェル領域に達して上記ＰＭＯＳトランジスタを取り囲む第２のＰウェル領域と、上記第２のＰウェル領域を取り囲むように上記第２のＰウェル領域も浅く形成された第２のＮウェル領域とを備えたものである。
【００１７】
この発明に係る半導体装置は、また、Ｐ形半導体基板上に上記Ｐ形半導体基板に達するように形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体基板に達するように形成され、低電位に保持された第１のＮウェル領域と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第１のＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記Ｎ形半導体領域の他面と電気的に接合し得るように上記Ｐ形半導体基板に設けられた第１のボトムＮウェル領域と、上記第１のボトムＮウェル領域に達して上記ＰＭＯＳトランジスタを取り囲むと共に、高電位に保持された第２のＰウェル領域と、上記第２のＰウェル領域を取り囲むように上記第２のＰウェル領域よりも浅く形成され、高電位に保持された第２のＮウェル領域とを備えたものである。
【００１８】
この発明に係る半導体装置は、また、上記第１のＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第３のＰウェル領域と、上記第２のＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように上記第２のＰウェル領域よりも浅く形成され、高電位に保持された第３のＮウェル領域とを設けたものである。
【００１９】
この発明に係る半導体装置は、また、上記第１のＮウェル領域の他面と電気的に接合し、低電位に保持された第２のボトムＮウェル領域を上記Ｐ形半導体基板に設けたものである。
【００２０】
この発明に係る半導体装置は、また、上記第２のＰウェル領域の内側で、上記Ｎ形半導体領域と上記第１のボトムＮウェル領域との間に設けられ、上記第２のＰウェル領域を介して高電位に保持されたボトムＰウェル領域を設けたものである。
【００２１】
この発明に係る半導体装置は、また、Ｎ形半導体基板上に上記Ｎ形半導体基板に達するように形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記Ｐ形半導体領域の他面と電気的に接合し得るように上記Ｎ形半導体基板に設けられたボトムＰウェル領域と、上記ボトムＰウェル領域に達して上記ＮＭＯＳトランジスタを取り囲むと共に、低電位に保持された第１のＮウェル領域と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第１のＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体基板に達するように形成され高電位に保持された第２のＰウェル領域と、上記第２のＰウェル領域を取り囲むように上記第２のＰウェル領域よりも浅く形成され、高電位に保持された第２のＮウェル領域とを備えたものである。
【００２２】
この発明に係る半導体装置は、また、Ｎ形半導体基板上に上記Ｎ形半導体基板に達するように形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記Ｐ形半導体領域の他面と電気的に接合し得るように上記Ｎ形半導体基板に設けられたボトムＰウェル領域と、上記ボトムＰウェル領域に達して上記ＮＭＯＳトランジスタを取り囲むと共に、低電位に保持された第１のＮウェル領域と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第１のＰウェル領域と、上記第１のＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第３のＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体基板に達するように形成され、高電位に保持された第２のＰウェル領域と、上記第２のＰウェル領域を取り囲むように上記第２のＰウェル領域よりも浅く形成され、高電位に保持された第２のＮウェル領域と、上記第２のＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように上記第２のＰウェル領域よりも浅く形成され、高電位に保持された第３のＮウェル領域とを備えたものである。
【００２３】
この発明に係る半導体装置の製造方法は、また、Ｐ形半導体基板の所定の位置に互いに離隔した２つのボトムＮウェル領域をイオン注入によって形成する工程と、拡散によって、上記各ボトムＮウェル領域の一面に接するようにＰ形半導体領域及びＮ形半導体領域を形成するとともに、上記Ｐ形半導体基板に達するように形成され、上記各ボトムＮウェル領域に達して上記Ｐ形半導体領域及び上記Ｎ形半導体領域をそれぞれ取り囲む第１のＮウェル領域及び第１のＰウェル領域を形成する工程と、イオン注入によって、上記Ｎ形半導体領域とその下部の上記ボトムＮウェル領域との間であって、上記第１のＰウェル領域の内側に、上記第１のＰウェル領域と電気的に接合されるボトムＰウェル領域を形成する工程と、上記第１のＮウェル領域で取り囲まれた上記Ｐ形半導体領域及び上記第１のＰウェル領域で取り囲まれた上記Ｎ形半導体領域の一面にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをそれぞれ形成する工程と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅い第２のＰウェル領域を形成し、上記第１のＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように上記第１のＮウェル領域よりも浅い第３のＰウェル領域を形成する工程と、上記第１のＰウェル領域を取り囲むように上記第１のＰウェル領域よりも浅い第２のＮウェル領域を形成し、上記第１のＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように上記第１のＰウェル領域よりも浅い第３のＮウェル領域を形成する工程とを有するものである。
【００２４】
この発明に係る半導体装置の製造方法は、また、Ｐ形半導体基板の所定の位置に互いに離隔した２つのボトムＮウェル領域をイオン注入によって形成する工程と、一方の上記ボトムＮウェル領域の一面にイオン注入によってボトムＰウェル領域を形成する工程と、イオン注入によって上記ボトムＰウェル領域及び他方の上記ボトムＮウェル領域の一面にそれぞれ接するようにＮ形半導体領域及びＰ形半導体領域を形成するとともに、上記ボトムＰウェル領域の上部で上記Ｎ形半導体領域を取り囲む第１のＰウェル領域及び他方の上記ボトムＮウェル領域の上部で上記Ｐ形半導体領域を取り囲む第１のＮウェル領域を上記ボトムＮウェル領域に達するように形成する工程と、上記第１のＮウェル領域で取り囲まれた上記Ｐ形半導体領域及び上記第１のＰウェル領域で取り囲まれた上記Ｎ形半導体領域の一面にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをそれぞれ形成する工程と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅い第２のＰウェル領域を形成し、上記第１のＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように上記第１のＮウェル領域よりも浅い第３のＰウェル領域を形成する工程と、上記第１のＰウェル領域を取り囲むように上記第１のＰウェル領域よりも浅い第２のＮウェル領域を形成し、上記第１のＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように上記第１のＰウェル領域よりも浅い第３のＮウェル領域を形成する工程とを有するものである。
【００２５】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１を図にもとづいて説明する。図１は、実施の形態１の構成を示す概略断面図である。この図において、１はＰ形半導体基板、９はＰ形半導体基板１に形成されたボトムＮウェル領域で、形成方法については後述する。２及び３は上記Ｐ形半導体基板１上に形成されたＰ形半導体領域とＮ形半導体領域、１０はＰ形半導体領域２を取り囲むＮウェル領域、１０ａはＮウェル領域１０の表面部分に形成されたＮ^＋層からなるＮウェル領域で、Ｎウェル領域１０と共にガードリングとして作用する。１１はＮ形半導体領域３を取り囲むＰウェル領域、１１ａはＰウェル領域１１の表面部分に形成されたＰ^＋層からなるＰウェル領域で、Ｐウェル領域１１と共にガードリングとして作用する。
なお、これらのＰ形半導体領域２、Ｐウェル領域１１及びＮ形半導体領域３、Ｎウェル領域１０の形成方法については後述する。
【００２６】
４ａ、４ｂ、４ｃは各半導体領域の一面に形成されたSiO₂からなる分離層、５は分離層４ｂで分離された領域に形成されたＮＭＯＳトランジスタで、Ｎ^＋層からなるソース５ａと、同じくＮ^＋層からなるドレイン５ｂと、ゲート５ｃを有し、ソース５ａは接地電位に保持される低電位電源Ｖssに接続され、ドレイン５ｂは出力端子Ｖoutに接続され、ゲート５ｃは入力端子Ｖinに接続されている。
また、６はＮウェル領域１０ａの外側に設けられ、第２のガードリングを構成するＰウェル領域で、Ｖssに接続されている。７は分離層４ｃで分離された領域に形成されたＰＭＯＳトランジスタで、Ｐ^＋層からなるソース７ａと、同じくＰ^＋層からなるドレイン７ｂと、ゲート７ｃを有し、ソース７ａは高電位に保持される電源Ｖddに接続され、ドレイン７ｂはＮＭＯＳトランジスタのドレイン５ｂと共に出力端子Ｖoutに接続され、ゲート７ｃはＮＭＯＳトランジスタのゲート５ｃと共に入力端子Ｖinに接続されている。また、８はＰウェル領域１１ａの外側に設けられ、第２のガードリングを構成するＮウェル領域で、Ｖddに接続されている。ＮＭＯＳトランジスタ５とＰＭＯＳトランジスタ７によってＣＭＯＳ回路を構成している点は従来装置と同様であり、また、モータの接続についても従来装置と同様である。
【００２７】
実施の形態１は以上のように構成され、ガードリングを二重にしているため、モータの逆起電圧によってＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレイン５ｂ、７ｂからバックゲートであるＰ形半導体領域２及びＮ形半導体領域３に注入された少数キャリアのうち横方向に流れる電子はガードリングを構成するＮウェル領域１０及び１０ａに吸収され、更にこれらの領域が低電位の電源Ｖssに接続されているため、吸収される電子の大半は電源Ｖssに蓄積される。
また、横方向に流れるホールはＰウェル領域１１及び１１ａに吸収され、更にこれらの領域が高電位の電源Ｖddに接続されているため、吸収されたホールの大半は電源Ｖddに蓄積される。即ち、逆起電圧発生時にモータから放出されたエネルギーをＩＣ内部で消費することなく電源に回収することができる。このため、ラッチアップを抑制することが可能となる他、消費電力を抑制することができる。
【００２８】
また、ＰＭＯＳトランジスタ７の下方にボトムＮウェル領域９を設けているため、バックゲートであるＮ形半導体領域３が等価的に深く、濃くなったことになり、図７で説明した寄生バイポーラトランジスタＴ２のベース幅が等価的に大きくなり、濃度が高くなっていることになるため、電流効率が低下し、縦方向に流れる電流を低減することができる。
【００２９】
実施の形態２．
次に、この発明の実施の形態２を図にもとづいて説明する。図２は、実施の形態２の構成を示す概略断面図である。この図において、図１と同一または相当部分には、それぞれ同一符号を付して説明を省略する。図１と異なる点は、ガードリングを三重にした点である。即ち、図２において、６ａは分離層４ｂとＮウェル領域１０ａとの間に設けられたＰウェル領域で、Ｖssに接続され、Ｐウェル領域６、Ｎウェル領域１０ａと共に三重のガードリングを構成するものである。
また、８ａは分離層４ｃとＰウェル領域１１ａとの間に設けられたＮウェル領域で、Ｖddに接続され、Ｎウェル領域８、Ｐウェル領域１１ａと共に三重のガードリングを構成するものである。
実施の形態２は以上のように構成され、ガードリングを三重にしているため、実施の形態１に比して漏れ電流の低減効果を更に強化することができる。
【００３０】
実施の形態３．
次に、この発明の実施の形態３を図にもとづいて説明する。図３は、実施の形態３の構成を示す概略断面図である。この図において、図２と同一または相当部分には、それぞれ同一符号を付して説明を省略する。図２と異なる点は、半導体基板をＮ形とし、ボトムウェル領域をＰ形としたものである。即ち、図３において、１ａはＮ形半導体基板、９ａはボトムＰウェル領域で、Ｐ形半導体領域２とＮ形半導体基板１ａとの間に設けられている。
実施の形態３は以上のように構成され、図２に示す実施の形態２と同様な効果を期待することができる。
【００３１】
実施の形態４．
次に、この発明の実施の形態４を図にもとづいて説明する。図４は、実施の形態４の構成を示す概略断面図である。この図において、図２と同一または相当部分には、それぞれ同一符号を付して説明を省略する。図２と異なる点は、Ｐ形半導体領域の下部にもボトムＮウェル領域を形成し、Ｎ形半導体領域の下部には、Ｎ形半導体領域とボトムＮウェル領域との間にボトムＰウェル領域を形成した点である。即ち図４において、９ｂはＰ形半導体領域２の下部で、かつ、ガードリングのＮウェル領域１０の内側で、Ｐ形半導体基板１に形成されたボトムＮウェル領域で、Ｎウェル領域１０及び１０ａを介してＶssに接続されている。形成方法については後述する。また、１２はＮ形半導体領域３の他面とボトムＮウェル領域９との間で、かつ、ガードリングのＰウェル領域１１の内側に形成されたボトムＰウェル領域で、Ｐウェル領域１１及び１１ａを介してＶddに接続されている。形成方法については後述する。
【００３２】
実施の形態４は以上のように構成されているため、実施の形態２と同様な効果を奏する他、次のような効果が得られる。即ち、ＰＭＯＳトランジスタ７に注入されたホールの縦方向の成分は、ほとんどボトムＰウェル領域１２に吸収され、横方向の成分はＰウェル領域１１及び１１ａに吸収される。
従って、ＰＭＯＳトランジスタ領域に注入されたホールは、ほとんどＰＭＯＳトランジスタ領域外へ到達することがなく、また、吸収されたホールは高電位の電源Ｖddに回収されるので、ほとんど電力の消費もない。
また、ＮＭＯＳトランジスタ５に注入された電子の縦方向の成分は、ほとんどボトムＮウェル領域９ｂに吸収され、また、横方向の成分はＮウェル領域１０及び１０ａに吸収される。従って、ＮＭＯＳトランジスタ領域に注入された電子はほとんどＰ形半導体基板１へ到達することがなく、また、吸収された電子は低電位の電源Ｖssに回収されるので、ほとんど電力の消費もない。
【００３３】
実施の形態５．
次に、この発明の実施の形態５を図にもとづいて説明する。図５は、実施の形態５の製造方法を主要な工程順に示す工程図で、図４に示す構成を対象としたものである。以下、工程順に説明する。
先ず、Ｐ形半導体基板１に下敷酸化を行なう。この工程は図示していないが、Ｐ形半導体基板１を酸素雰囲気中で加熱し、後の工程で行なわれるイオン注入時のダメージ防止用としてＰ形半導体基板１の表面にSiO₂の保護膜を形成するものである。次いで、Ｐ形半導体基板１の一面の保護膜上に窒化膜をデポジットし、その上にフォトレジスト膜を形成して写真製版し、窒化膜をエッチングしてイオン注入用の所定のパターンを形成した後、リン（Ｐ）を2.5〜3.0MeVのエネルギーで注入することにより、図５（ａ）に示すように、ボトムＮウェル領域９、９ｂを形成する。
【００３４】
その後、酸素プラズマでアッシングを行なってフォトレジスト膜及び窒化膜を除去し、1000℃〜1200℃でアニールを行なった後、全面酸化膜エッチングにより表面の保護膜を除去する。次いで、Ｐ形半導体基板１の一面にフォトレジスト膜を形成して写真製版することにより拡散用パターンを形成し、拡散を行なって図５（ｂ）に示すように、ボトムＮウェル領域９、９ｂ上にそれぞれＮ形半導体領域３、Ｎウェル領域１０及びＰ形半導体領域２、Ｐウェル領域１１を形成すると共に、表面にSiO₂からなる分離層４ａ、４ｂ、４ｃを形成する。分離層４ａ、４ｂ、４ｃは加熱するとサイズが変わる恐れがあるため、拡散による各領域の形成後に形成される。その後、Ｐ形半導体領域２、Ｐウェル領域１１及びＮ形半導体領域３、Ｎウェル領域１０の表面にフォトレジスト膜を形成し、写真製版によってイオン注入用の所定のパターンを形成した後、Ｎ形半導体領域３の下部に対してボロン（Ｂ）を 1.0 〜 2.0 MeV のエネルギーで注入し、図５（ｃ）に示すように、ガードリングを構成するＰウェル領域１１の内側で、Ｎ形半導体領域３とボトムＮウェル領域９との間にボトムＰウェル領域１２を形成する。
その後、酸素プラズマによるアッシングを行なってフォトレジスト膜を除去した後、900℃〜1000℃でアニールを行なう。
【００３５】
次いで、Ｐ形半導体領域２、Ｐウェル領域１１及びＮ形半導体領域３、Ｎウェル領域１０の一面にフォトレジスト膜を形成し、写真製版によってイオン注入用の所定のパターンを形成した後、図５（ｄ）に示すように、ＮＭＯＳトランジスタ５、ＰＭＯＳトランジスタ７のゲートをのぞく部分及びガードリング６、６ａ、１０ａ並びに８、８ａ、１１ａをイオン注入によって形成し、酸素プラズマによるアッシングでフォトレジスト膜を除去する。なお、図１、図２に示す構成を対象として実施の形態５を実施する場合には、図５（ａ）の工程でボトムＮウェル領域を１個所のみ形成する点及びボトムＰウェル領域１２を形成する図５（ｃ）の工程が省略される点で異なるが、その他の工程は上述の通りである。また、図３に示す構成を対象として実施の形態５を実施する場合には、半導体基板をＮ形とする点及び図５（ａ）の工程でボトムＮウェル領域に代えてボトムＰウェル領域を１個所のみ形成する点で異なるが、その他の工程は上述の通りである。
実施の形態５は、以上のような工程を有するものであるため、図１〜図４に示す構成を精度よく、容易に実現することができる。
【００３６】
実施の形態６．
次に、この発明の実施の形態６を図にもとづいて説明する。図６は、実施の形態６の製造方法を主要な工程順に示す工程図で、図４に示す構成を対象としたものである。以下、工程順に説明する。
先ず、Ｐ形半導体基板１の一面に酸化膜を形成して図６（ａ）に示すように、分離層４ａ、４ｂ、４ｃを形成する。次に、Ｐ形半導体基板１を酸素雰囲気中で加熱して、Ｐ形半導体基板１の表面にイオン注入時のダメージ防止用としてSiO₂の保護膜を形成する。次いで、保護膜の上にフォトレジスト膜を形成して写真製版し、イオン注入用の所定のパターンを形成した後、リン（Ｐ）を2.5〜3.0 MeVのエネルギーで注入することにより、図６（ｂ）に示すように、ボトムＮウェル領域９、９ｂを形成する。その後、酸素プラズマでアッシングを行なってフォトレジスト膜を除去し、1000℃〜1200℃でアニールを行なう。
【００３７】
その後、Ｐ形半導体基板１の表面にフォトレジスト膜を形成し、写真製版によって一方のボトムＮウェル領域９上にボトムＰウェル領域を形成するためのイオン注入用の所定のパターンを形成し、ボロン（Ｂ）を 1.0 〜 2.0MeVのエネルギーで注入することにより、図６（ｃ）に示すように、ボトムＰウェル領域１２を形成する。次いで、酸素プラズマによるアッシングを行なってフォトレジスト膜を除去し、900℃〜1000℃でアニールを行なう。その後、同様にしてＰ形半導体基板１の表面にフォトレジスト膜の形成と写真製版を行ない、図６（ｄ）に示すように、Ｐ形半導体領域２、Ｐウェル領域１１及びＮ形半導体領域３、Ｎウェル領域１０をイオン注入によって形成した後、酸素プラズマによるアッシングによってフォトレジスト膜を除去し、更にその後、同様にフォトレジスト膜の形成と写真製版によるパターン形成を行なった後、図６（ｅ）に示すように、ＮＭＯＳトランジスタ５、ＰＭＯＳトランジスタ７のゲートを除く部分及びガードリング６、６ａ、１０ａ並びに８、８ａ、１１ａをイオン注入によって形成する。
【００３８】
なお、図１、図２に示す構成を対象として実施の形態６を実施する場合には、図６（ｂ）の工程でボトムＮウェル領域を１個所のみ形成する点及びボトムＰウェル領域１２を形成する図６（ｃ）の工程が省略される点で異なるが、その他の工程は上述の通りである。また、図３に示す構成を対象として実施の形態６を実施する場合には、半導体基板をＮ形とする点及び図６（ｂ）の工程でボトムＮウェル領域に代えてボトムＰウェル領域を１個所のみ形成する点で異なるが、その他の工程は上述の通りである。
実施の形態６は以上のような工程を有するものであるため、図１〜図４に示す構成を精度よく、容易に実現することができ、しかも、ロジックトランジスタの特性に何らの影響をも与えない。また、従来のＣＭＯＳトランジスタの製造プロセスとの整合性がよいため、実施しやすい。
【００３９】
【発明の効果】
この発明に係る半導体装置は、Ｐ形半導体基板上にほぼ同じ深さで形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体領域と同じ深さを有する第１のＮウェル領域と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅く形成された第１のＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記Ｎ形半導体領域の他面と電気的に接合し得るように上記Ｐ形半導体基板に設けられたボトムＮウェル領域と、上記ボトムＮウェル領域に達して上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体領域と同じ深さを有する第２のＰウェル領域と、上記第２のＰウェル領域を取り囲むように上記第２のＰウェル領域よりも浅く形成された第２のＮウェル領域とを備えたものであるため、モータの逆起電圧によってＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのドレインからバックゲートであるＰ形半導体領域及びＮ形半導体領域に注入された少数キャリアのうち横方向に流れる電子はガードリングを構成するＮウェル領域に吸収され、また、横方向に流れるホールはＰウェル領域に吸収される結果、ラッチアップを抑制することが可能となる。
【００４０】
この発明に係る半導体装置は、また、上記第１のＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第３のＰウェル領域と、上記第２のＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように上記第２のＰウェル領域よりも浅く形成され、高電位に保持された第３のＮウェル領域とを設けたものであり、ガードリングを三重にしているため、漏れ電流の低減効果を更に強化することができる。
【００４１】
この発明に係る半導体装置の製造方法は、Ｐ形半導体基板の所定の位置に互いに離隔した２つのボトムＮウェル領域をイオン注入によって形成する工程と、拡散によって、上記各ボトムＮウェル領域の一面に接するようにＰ形半導体領域及びＮ形半導体領域を形成すると共に、上記各半導体領域と同じ深さに形成され、上記各ボトムＮウェル領域に達して上記Ｐ形半導体領域及び上記Ｎ形半導体領域をそれぞれ取り囲む第１のＮウェル領域及び第１のＰウェル領域を形成する工程と、イオン注入によって、上記Ｎ形半導体領域とその下部の上記ボトムＮウェル領域との間であって、上記第１のＰウェル領域の内側に、上記第１のＰウェル領域と電気的に接合されるボトムＰウェル領域を形成する工程と、上記第１のＮウェル領域で取り囲まれた上記Ｐ形半導体領域及び上記第１のＰウェル領域で取り囲まれた上記Ｎ形半導体領域の一面にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをそれぞれ形成する工程と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅い第２のＰウェル領域を形成し、上記第１のＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように上記第１のＮウェル領域よりも浅い第３のＰウェル領域を形成する工程と、上記第１のＰウェル領域を取り囲むように上記第１のＰウェル領域よりも浅い第２のＮウェル領域を形成し、上記第１のＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように上記第１のＰウェル領域よりも浅い第３のＮウェル領域を形成する工程とを有するものであるため、ボトムＮウェル領域及びボトムＰウェル領域を有する半導体装置を精度よく容易に形成することができる。
【００４２】
この発明に係る半導体装置の製造方法は、また、Ｐ形半導体基板の所定の位置に互いに離隔した２つのボトムＮウェル領域をイオン注入によって形成する工程と、一方の上記ボトムＮウェル領域の一面にイオン注入によってボトムＰウェル領域を形成する工程と、イオン注入によって、上記ボトムＰウェル領域及び他方の上記ボトムＮウェル領域の一面にそれぞれ接するようにＮ形半導体領域及びＰ形半導体領域を形成するとともに、上記ボトムＰウェル領域の上部で上記Ｎ形半導体領域を取り囲む第１のＰウェル領域及び他方の上記ボトムＮウェル領域に達して上記Ｐ形半導体領域を取り囲む第１のＮウェル領域をそれぞれ上記各半導体領域と同じ深さに形成する工程と、上記第１のＮウェル領域で取り囲まれた上記Ｐ形半導体領域及び上記第１のＰウェル領域で取り囲まれた上記Ｎ形半導体領域の一面にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをそれぞれ形成する工程と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅い第２のＰウェル領域を形成し、上記第１のＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように上記第１のＮウェル領域よりも浅い第３のＰウェル領域を形成する工程と、上記第１のＰウェル領域を取り囲むように上記第１のＰウェル領域よりも浅い第２のＮウェル領域を形成し、上記第１のＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように上記第１のＰウェル領域よりも浅い第３のＮウェル領域を形成する工程とを有するものであるため、半導体装置を精度よく形成することができ、しかも、ロジックトランジスタの特性に何らの影響をも与えない。また、従来のＣＭＯＳトランジスタの製造プロセスとの整合性がよいため、実施しやすい。
【図面の簡単な説明】
【図１】この発明の実施の形態１の構成を示す概略断面図である。
【図２】この発明の実施の形態２の構成を示す概略断面図である。
【図３】この発明の実施の形態３の構成を示す概略断面図である。
【図４】この発明の実施の形態４の構成を示す概略断面図である。
【図５】この発明の実施の形態５の製造方法を主要な工程順に示す工程図である。
【図６】この発明の実施の形態６の製造方法を主要な工程順に示す工程図である。
【図７】従来のＣＭＯＳ回路を構成する半導体装置の概略断面図である。
【符号の説明】
１Ｐ形半導体基板、２Ｐ形半導体領域、３Ｎ形半導体領域、５ＮＭＯＳトランジスタ、６、１１、１１ａＰウェル領域、７ＰＭＯＳトランジスタ、８、１０、１０ａＮウェル領域、９ボトムＮウェル領域。[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a semiconductor device, in particular, a semiconductor device constituting a driving CMOS circuit for a device having a counter electromotive voltage such as a motor, and a method for manufacturing the same.
[0002]
[Prior art]
  FIG. 7 is a schematic sectional view of a semiconductor device constituting a conventional CMOS circuit.
  In this figure, 1 is a P-type semiconductor substrate, 2 and 3 are P-type semiconductor regions and N-type semiconductor regions formed on the P-type semiconductor substrate 1, and 4a, 4b and 4c are formed on one surface of each semiconductor region. SiO₂The separation layer 5 is an NMOS transistor formed in a region separated by the separation layer 4b.⁺Source 5a consisting of layers and N as well⁺The layer 5 has a drain 5b and a gate 5c, the source 5a is connected to a low potential power supply Vss held at the ground potential, the drain 5b is connected to the output terminal Vout, and the gate 5c is connected to the input terminal Vin. Yes. Reference numeral 6 denotes a P well region which is provided outside the isolation layer 4b and forms a guard ring, and is connected to Vss.
[0003]
  7 is a PMOS transistor formed in a region separated by the separation layer 4c.⁺Source 7a consisting of layers and P⁺The drain 7b is composed of a layer and has a gate 7c. The source 7a is connected to the power supply Vdd held at a high potential. The drain 7b is connected to the output terminal Vout together with the drain 5b of the NMOS transistor. The gate 7c is connected to the NMOS transistor. The gate 5c is connected to the input terminal Vin. Reference numeral 8 denotes an N well region which is provided outside the isolation layer 4c and forms a guard ring, and is connected to Vdd. The NMOS transistor 5 and the PMOS transistor 7 constitute a well-known CMOS circuit, but two sets of similarly configured CMOS circuits are used, and a motor (not shown) is connected between the output terminals Vout of each CMOS circuit. Is done.
[0004]
  T1 and T2 in FIG. 7 indicate parasitic bipolar transistors of the CMOS circuit. T1 is an NPN lateral type having the drain 5b of the NMOS transistor 5 as an emitter, the P-type semiconductor region 2 as a base, and the N-type semiconductor region 3 as a collector. T2 is a PNP vertical bipolar transistor having the source 7a of the PMOS transistor 7 as an emitter, the N-type semiconductor region 3 as a base, and the P-type semiconductor substrate 1 and the P-type semiconductor region 2 as collectors.
[0005]
[Problems to be solved by the invention]
  The conventional semiconductor device is configured as described above, and since the reverse voltage is normally applied between the base and emitter of the NPN parasitic bipolar transistor T1, the NPN parasitic bipolar transistor T1 is not in an operating state. When the back electromotive voltage from the motor is applied to the emitter, the base and the emitter are forward biased so that the operation is performed. As a result, the base potential of the PNP parasitic bipolar transistor T2 is lowered and the PNP parasitic bipolar transistor T2 is also operated to cause a latch-up phenomenon, so that most of the current leaks and power consumption increases.
[0006]
  The present invention has been made to solve the above-described problems. A semiconductor device capable of reducing leakage current of a lateral and vertical parasitic bipolar transistor and improving latch-up resistance, and a method of manufacturing the same. The purpose is to provide.
[0007]
[Means for Solving the Problems]
  A semiconductor device according to the present invention is provided on a P-type semiconductor substrate.NihoFormed at about the same depthP-type semiconductor Body area andAn N-type semiconductor region;An NMOS transistor formed on one surface of the P-type semiconductor region, and the first N-well region having the same depth as the P-type semiconductor region, and the first N-well region, surrounding the NMOS transistor. A first P well region formed shallower than the first N well region,A PMOS transistor formed on one surface of the N-type semiconductor region; a bottom N-well region provided on the P-type semiconductor substrate so as to be electrically connected to the other surface of the N-type semiconductor region; and the bottom N A second P well region having the same depth as the N-type semiconductor region and the second P well region so as to surround the PMOS transistor, reaching the well region, and surrounding the second P well regionFormed shallower thanA second N-well regionIt is a thing.
[0008]
  The semiconductor device according to the present invention is also provided on a P-type semiconductor substrate.NihoFormed at about the same depthP-type semiconductor region andAn N-type semiconductor region;An NMOS transistor formed on one surface of the P-type semiconductor region; a first N-well region surrounding the NMOS transistor and having the same depth as the P-type semiconductor region and maintained at a low potential; A first P well region formed shallower than the first N well region so as to surround the first N well region and held at a low potential;A PMOS transistor formed on one surface of the N-type semiconductor region; a first bottom N-well region provided on the P-type semiconductor substrate so as to be electrically connected to the other surface of the N-type semiconductor region; A second P-well region that reaches the first bottom N-well region and surrounds the PMOS transistor, has the same depth as the N-type semiconductor region, and is maintained at a high potential; and the second P-well region The second P well region so as to surround the well regionFormed shallower thanAnd a second N well region held at a high potentialTheIs.
[0009]
  The semiconductor device according to the present invention may further include the first N well region so as to surround the NMOS transistor inside the first N well region.Formed shallower thanA third P well region held at a low potential, and the second P well region so as to surround the PMOS transistor inside the second P well regionFormed shallower thanAnd a third N-well region held at a high potential.
[0010]
  In the semiconductor device according to the present invention, a second bottom N well region electrically connected to the other surface of the first N well region and held at a low potential is provided on the P-type semiconductor substrate. It is.
[0011]
  The semiconductor device according to the present invention is also provided between the N-type semiconductor region and the first bottom N-well region inside the second P-well region, and the second P-well region is A bottom P well region held at a high potential is provided.
[0012]
  The semiconductor device according to the present invention also includes a P-type semiconductor region and an N-type semiconductor region formed at substantially the same depth on an N-type semiconductor substrate, a PMOS transistor formed on one surface of the N-type semiconductor region, An NMOS transistor formed on one surface of the P-type semiconductor region, a bottom P-well region provided on the N-type semiconductor substrate so as to be electrically connected to the other surface of the P-type semiconductor region, and the bottom P A first N well region that reaches the well region and surrounds the NMOS transistor and is held at a low potentialAnd aboveThe first P well region formed shallower than the first N well region so as to surround the first N well region and held at a low potentialAnd aboveA second P well region surrounding the PMOS transistor and having the same depth as the N-type semiconductor region and held at a high potential, and the second P well region surrounding the second P well region. And a second N well region formed shallower than the well region and held at a high potential.
[0013]
  The semiconductor device according to the present invention also includes a P-type semiconductor region and an N-type semiconductor region formed at substantially the same depth on an N-type semiconductor substrate, an NMOS transistor formed on one surface of the P-type semiconductor region, A bottom P well region provided in the N type semiconductor substrate so as to be electrically connected to the other surface of the P type semiconductor region, and reaches the bottom P well region to surround the NMOS transistor, and A first N well region having the same depth as the semiconductor region and held at a low potential; and the first N well region so as to surround the first N well regionFormed shallower thanA first P well region held at a low potential, and shallower than the first N well region so as to surround the NMOS transistor inside the first N well region, and held at a low potential. The second P-well region, a PMOS transistor formed on one surface of the N-type semiconductor region, and surrounding the PMOS transistor, having the same depth as the N-type semiconductor region, and held at a high potential A third P-well region; a second N-well region formed shallower than the third P-well region so as to surround the third P-well region and held at a high potential; and the third P-well region And a third N well region which is formed shallower than the third P well region so as to surround the PMOS transistor inside the P well region, and is held at a high potential.
[0014]
  Semiconductor device according to the present inventionManufacturing methodIncludes a step of forming two bottom N well regions spaced apart from each other at predetermined positions of a P type semiconductor substrate by ion implantation, and a P type semiconductor region and an N type so as to contact one surface of each of the bottom N well regions by diffusion. A first N well region that is formed at the same depth as each of the semiconductor regions and reaches each of the bottom N well regions and surrounds the P type semiconductor region and the N type semiconductor region, respectively. A step of forming a first P-well region and ion implantation are performed between the N-type semiconductor region and the bottom N-well region below the N-type semiconductor region and inside the first P-well region. Forming a bottom P-well region electrically connected to one P-well region, the P-type semiconductor region surrounded by the first N-well region, and the first Forming NMOS and PMOS transistors each to one surface of the N-type semiconductor region surrounded by the well region, the first N-well region so as to surround said first N-well regionShallower thanForming a second P-well region, and surrounding the NMOS transistor inside the first N-well region;Shallower thanA step of forming a third P well region; and the first P well region so as to surround the first P well regionShallower thanForming a second N-well region and surrounding the PMOS transistor inside the first P-well region;Shallower thanForming a third N well region.
[0015]
  Semiconductor device according to the present inventionManufacturing methodThe step of forming two bottom N well regions spaced apart from each other at predetermined positions of the P-type semiconductor substrate by ion implantation, and forming the bottom P well region by ion implantation on one surface of one of the bottom N well regions And forming an N-type semiconductor region and a P-type semiconductor region so as to be in contact with one surface of the bottom P-well region and the other bottom N-well region, respectively, by ion implantation, and at the upper part of the bottom P-well region The first N-well region surrounding the N-type semiconductor region and the other bottom N-well region and the first N-well region surrounding the P-type semiconductor region are formed at the same depth as the respective semiconductor regions. A process, the P-type semiconductor region surrounded by the first N-well region, and the first P-well region. Forming NMOS and PMOS transistors each to one side of the serial N-type semiconductor region, the first N-well region so as to surround said first N-well regionShallower thanForming a second P-well region, and surrounding the NMOS transistor inside the first N-well region;Shallower thanA step of forming a third P well region; and the first P well region so as to surround the first P well regionShallower thanForming a second N-well region and surrounding the PMOS transistor inside the first P-well region;Shallower thanForming a third N well region.
[0016]
  The semiconductor device according to the present invention is also formed on a P-type semiconductor substrate so as to reach the P-type semiconductor substrate.P-type semiconductor region andAn N-type semiconductor region;An NMOS transistor formed on one surface of the P-type semiconductor region, a first N-well region surrounding the NMOS transistor and formed to reach the P-type semiconductor substrate, and the first N-well region A first P-well region formed shallower than the first N-well region so as to surround;A PMOS transistor formed on one surface of the N-type semiconductor region; a bottom N-well region provided on the P-type semiconductor substrate so as to be electrically connected to the other surface of the N-type semiconductor region; and the bottom N A second P well region that reaches the well region and surrounds the PMOS transistor; and a second P well region that surrounds the PMOS transistorThe second P-well region is also shallowAnd a second N-well region formed.
[0017]
  The semiconductor device according to the present invention is also formed on a P-type semiconductor substrate so as to reach the P-type semiconductor substrate.P-type semiconductor region andAn N-type semiconductor region;An NMOS transistor formed on one surface of the P-type semiconductor region; a first N-well region which surrounds the NMOS transistor and reaches the P-type semiconductor substrate and is held at a low potential; A first P-well region formed shallower than the first N-well region so as to surround one N-well region and held at a low potential;A PMOS transistor formed on one surface of the N-type semiconductor region; a first bottom N-well region provided on the P-type semiconductor substrate so as to be electrically connected to the other surface of the N-type semiconductor region; The first bottom N well region is reached so as to surround the PMOS transistor, and the second P well region held at a high potential and the second P well region are surrounded.Formed shallower than the second P-well region,And a second N well region held at a high potential.
[0018]
  The semiconductor device according to the present invention also surrounds the NMOS transistor inside the first N well region.Shallow than the first N-well regionA third P-well region formed and held at a low potential, and surrounding the PMOS transistor inside the second P-well regionShallower than the second P-well regionAnd a third N well region formed and held at a high potential.
[0019]
  In the semiconductor device according to the present invention, a second bottom N well region electrically connected to the other surface of the first N well region and held at a low potential is provided on the P-type semiconductor substrate. It is.
[0020]
  The semiconductor device according to the present invention is also provided between the N-type semiconductor region and the first bottom N-well region inside the second P-well region, and the second P-well region is A bottom P well region held at a high potential is provided.
[0021]
  The semiconductor device according to the present invention is also formed on an N-type semiconductor substrate so as to reach the N-type semiconductor substrate.P-type semiconductor region andAn N-type semiconductor region;An NMOS transistor formed on one surface of the P-type semiconductor region, a bottom P-well region provided on the N-type semiconductor substrate so as to be electrically connected to the other surface of the P-type semiconductor region, and the bottom P A first N well region held at a low potential, and shallower than the first N well region so as to surround the first N well region. A first P-well region held at a low potential;A PMOS transistor formed on one surface of the N-type semiconductor region, and surrounds the PMOS transistor and is formed to reach the N-type semiconductor substrate.Held at high potentialSurrounding the second P well region and the second P well regionShallower than the second P-well regionFormedHeld at high potentialAnd a second N well region.
[0022]
  The semiconductor device according to the present invention is also formed on an N-type semiconductor substrate so as to reach the N-type semiconductor substrate.P-type semiconductor region andAn N-type semiconductor region;An NMOS transistor formed on one surface of the P-type semiconductor region, a bottom P-well region provided on the N-type semiconductor substrate so as to be electrically connected to the other surface of the P-type semiconductor region, and the bottom P A first N well region held at a low potential, and shallower than the first N well region so as to surround the first N well region. A first P well region held at a low potential, and formed shallower than the first N well region so as to surround the NMOS transistor inside the first N well region and held at a low potential A third P-well region;A PMOS transistor formed on one surface of the N-type semiconductor region; a second P-well region surrounding the PMOS transistor and reaching the N-type semiconductor substrate and maintained at a high potential; To surround the two P-well regionsShallower than the second P-well regionA second N-well region formed and held at a high potential, and surrounding the PMOS transistor inside the second P-well regionShallower than the second P-well regionAnd a third N well region formed and held at a high potential.
[0023]
  Semiconductor device according to the present inventionManufacturing methodThe step of forming two bottom N well regions spaced apart from each other at predetermined positions of the P type semiconductor substrate by ion implantation and the P type semiconductor region so as to be in contact with one surface of each of the bottom N well regions by diffusion And a first N well formed so as to reach the P type semiconductor substrate and reach each bottom N well region and surround the P type semiconductor region and the N type semiconductor region, respectively. Forming the region and the first P-well region, and ion implantation, between the N-type semiconductor region and the bottom N-well region below it, and inside the first P-well region, Forming a bottom P-well region electrically joined to the first P-well region; and the P-type semiconductor region surrounded by the first N-well region and Forming NMOS and PMOS transistors each to one surface of the N-type semiconductor region surrounded by the first P-well region, so as to surround said first N-well regionShallow than the first N-well regionForming a second P-well region and surrounding the NMOS transistor inside the first N-well region;Shallow than the first N-well regionForming a third P-well region and surrounding the first P-well regionShallow than the first P-well regionForming a second N-well region and surrounding the PMOS transistor inside the first P-well region;Shallow than the first P-well regionForming a third N well region.
[0024]
  Semiconductor device according to the present inventionManufacturing methodThe step of forming two bottom N well regions spaced apart from each other at predetermined positions of the P-type semiconductor substrate by ion implantation, and forming the bottom P well region by ion implantation on one surface of one of the bottom N well regions And forming an N-type semiconductor region and a P-type semiconductor region so as to be in contact with one surface of the bottom P-well region and the other bottom N-well region, respectively, by ion implantation, and above the bottom P-well region, Forming a first P-well region surrounding the N-type semiconductor region and a first N-well region surrounding the P-type semiconductor region above the other bottom N-well region so as to reach the bottom N-well region; The P-type semiconductor region surrounded by the first N well region and the upper portion surrounded by the first P well region Forming NMOS and PMOS transistors each to one side of the N-type semiconductor region, so as to surround said first N-well regionShallow than the first N-well regionForming a second P-well region and surrounding the NMOS transistor inside the first N-well region;Shallow than the first N-well regionForming a third P-well region;Forming a second N-well region shallower than the first P-well region so as to surround the first P-well region, and surrounding the PMOS transistor inside the first P-well region. Forming a third N-well region shallower than the first P-well region;It is what has.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
  Embodiment 1 of the present invention will be described below with reference to the drawings. FIG. 1 is a schematic cross-sectional view showing the configuration of the first embodiment. In this figure, 1 is a P-type semiconductor substrate, 9 is a bottom N well region formed in the P-type semiconductor substrate 1, and the formation method will be described later. 2 and 3 are a P-type semiconductor region and an N-type semiconductor region formed on the P-type semiconductor substrate 1, 10 is an N-well region surrounding the P-type semiconductor region 2, and 10 a is formed on the surface portion of the N-well region 10. N⁺The N-well region composed of layers acts as a guard ring together with the N-well region 10. Reference numeral 11 denotes a P well region surrounding the N-type semiconductor region 3, and reference numeral 11 a denotes P formed on the surface portion of the P well region 11.⁺In the P-well region composed of layers, it acts as a guard ring together with the P-well region 11.
  A method for forming these P-type semiconductor region 2, P-well region 11, N-type semiconductor region 3, and N-well region 10 will be described later.
[0026]
  4a, 4b, and 4c are SiO formed on one surface of each semiconductor region.₂The separation layer 5 is an NMOS transistor formed in a region separated by the separation layer 4b.⁺Source 5a consisting of layers and N as well⁺The layer 5 has a drain 5b and a gate 5c, the source 5a is connected to a low potential power supply Vss held at the ground potential, the drain 5b is connected to the output terminal Vout, and the gate 5c is connected to the input terminal Vin. Yes.
  Reference numeral 6 denotes a P well region which is provided outside the N well region 10a and forms the second guard ring, and is connected to Vss. 7 is a PMOS transistor formed in a region separated by the separation layer 4c.⁺Source 7a consisting of layers and P⁺The drain 7b is composed of a layer and has a gate 7c. The source 7a is connected to the power supply Vdd held at a high potential. The drain 7b is connected to the output terminal Vout together with the drain 5b of the NMOS transistor. The gate 7c is connected to the NMOS transistor. The gate 5c is connected to the input terminal Vin. Reference numeral 8 denotes an N well region provided outside the P well region 11a and constituting the second guard ring, and is connected to Vdd. The point that the NMOS circuit 5 and the PMOS transistor 7 constitute a CMOS circuit is the same as that of the conventional device, and the connection of the motor is also the same as that of the conventional device.
[0027]
  Since the first embodiment is configured as described above and the guard ring is doubled, the back-gate P-type semiconductor region 2 and the N-type semiconductor regions 2 and N from the drains 5b and 7b of the NMOS and PMOS transistors by the back electromotive force of the motor. Among the minority carriers injected into the semiconductor region 3, electrons flowing in the lateral direction are absorbed by the N well regions 10 and 10a constituting the guard ring, and these regions are connected to the low-potential power source Vss. Most of the absorbed electrons are stored in the power supply Vss.
  Further, the holes flowing in the lateral direction are absorbed by the P well regions 11 and 11a, and since these regions are connected to the high potential power source Vdd, most of the absorbed holes are accumulated in the power source Vdd. That is, the energy released from the motor when the back electromotive voltage is generated can be recovered by the power supply without being consumed inside the IC. For this reason, latch-up can be suppressed and power consumption can be suppressed.
[0028]
  Further, since the bottom N well region 9 is provided below the PMOS transistor 7, the N-type semiconductor region 3 as the back gate is equivalently deep and dark, and the parasitic bipolar transistor T2 described with reference to FIG. As a result, the current width is reduced and the current flowing in the vertical direction can be reduced.
[0029]
Embodiment 2. FIG.
  Next, a second embodiment of the present invention will be described with reference to the drawings. FIG. 2 is a schematic cross-sectional view showing the configuration of the second embodiment. In this figure, the same or corresponding parts as in FIG. The difference from FIG. 1 is that the guard ring is tripled. That is, in FIG. 2, 6a is a P well region provided between the isolation layer 4b and the N well region 10a, which is connected to Vss and constitutes a triple guard ring together with the P well region 6 and the N well region 10a. Is.
  Reference numeral 8a denotes an N well region provided between the isolation layer 4c and the P well region 11a, which is connected to Vdd and forms a triple guard ring together with the N well region 8 and the P well region 11a.
  Since the second embodiment is configured as described above and the guard ring is tripled, the effect of reducing the leakage current can be further enhanced as compared with the first embodiment.
[0030]
Embodiment 3 FIG.
  Next, a third embodiment of the present invention will be described with reference to the drawings. FIG. 3 is a schematic cross-sectional view showing the configuration of the third embodiment. In this figure, the same or corresponding parts as in FIG. The difference from FIG. 2 is that the semiconductor substrate is N-type and the bottom well region is P-type. That is, in FIG. 3, 1a is an N-type semiconductor substrate, 9a is a bottom P-well region, and is provided between the P-type semiconductor region 2 and the N-type semiconductor substrate 1a.
  The third embodiment is configured as described above, and an effect similar to that of the second embodiment shown in FIG. 2 can be expected.
[0031]
Embodiment 4 FIG.
  Next, a fourth embodiment of the present invention will be described with reference to the drawings. FIG. 4 is a schematic cross-sectional view showing the configuration of the fourth embodiment. In this figure, the same or corresponding parts as in FIG. The difference from FIG. 2 is that a bottom N-well region is formed also below the P-type semiconductor region, and a bottom P-well region is formed below the N-type semiconductor region between the N-type semiconductor region and the bottom N-well region. It is a point formed. That is, in FIG. 4, 9b is a bottom N well region formed in the P type semiconductor substrate 1 below the P type semiconductor region 2 and inside the N well region 10 of the guard ring. Is connected to Vss. The forming method will be described later. Reference numeral 12 denotes a bottom P well region formed between the other surface of the N-type semiconductor region 3 and the bottom N well region 9 and inside the P well region 11 of the guard ring. To Vdd. The forming method will be described later.
[0032]
  Since the fourth embodiment is configured as described above, the following effects can be obtained in addition to the same effects as the second embodiment. That is, most of the vertical components of the holes injected into the PMOS transistor 7 are absorbed by the bottom P well region 12, and the horizontal components are absorbed by the P well regions 11 and 11a.
  Therefore, the holes injected into the PMOS transistor region hardly reach the outside of the PMOS transistor region, and the absorbed holes are collected by the high potential power source Vdd, so that almost no power is consumed.
  Further, the vertical component of electrons injected into the NMOS transistor 5 is almost absorbed by the bottom N well region 9b, and the horizontal component is absorbed by the N well regions 10 and 10a. Accordingly, the electrons injected into the NMOS transistor region hardly reach the P-type semiconductor substrate 1 and the absorbed electrons are collected by the low potential power source Vss, so that almost no power is consumed.
[0033]
Embodiment 5 FIG.
  Next, a fifth embodiment of the present invention will be described with reference to the drawings. FIG. 5 is a process diagram showing the manufacturing method of the fifth embodiment in the order of main processes, and is intended for the configuration shown in FIG. Hereinafter, it demonstrates in order of a process.
  First, underlay oxidation is performed on the P-type semiconductor substrate 1. Although this step is not shown, the P-type semiconductor substrate 1 is heated in an oxygen atmosphere, and SiO is deposited on the surface of the P-type semiconductor substrate 1 for preventing damage during ion implantation performed in a later step.₂The protective film is formed. Next, a nitride film is deposited on the protective film on one surface of the P-type semiconductor substrate 1, a photoresist film is formed thereon, photolithography is performed, and the nitride film is etched to form a predetermined pattern for ion implantation. Thereafter, phosphorus (P) is implanted at an energy of 2.5 to 3.0 MeV to form bottom N well regions 9 and 9b as shown in FIG.
[0034]
  Thereafter, ashing with oxygen plasma is performed to remove the photoresist film and the nitride film, annealing is performed at 1000 ° C. to 1200 ° C., and then the surface protective film is removed by etching the whole surface oxide film. Next, a diffusion film is formed by forming a photoresist film on one surface of the P-type semiconductor substrate 1 and performing photoengraving. As shown in FIG. 5B, bottom N well regions 9, 9b are formed. An N-type semiconductor region 3, an N-well region 10, a P-type semiconductor region 2, and a P-well region 11 are formed on the surface, and SiO is formed on the surface.₂The separation layers 4a, 4b, and 4c are formed. Since the separation layers 4a, 4b, and 4c may change in size when heated, they are formed after each region is formed by diffusion. Thereafter, a photoresist film is formed on the surfaces of the P-type semiconductor region 2, the P-well region 11, the N-type semiconductor region 3, and the N-well region 10, and a predetermined pattern for ion implantation is formed by photolithography. Boron (B) is implanted into the lower portion of the semiconductor region 3 at an energy of 1.0 to 2.0 MeV, and as shown in FIG. 5C, an N-type semiconductor region is formed inside the P well region 11 constituting the guard ring. A bottom P well region 12 is formed between 3 and bottom N well region 9.
  Thereafter, ashing with oxygen plasma is performed to remove the photoresist film, and then annealing is performed at 900 ° C. to 1000 ° C.
[0035]
  Next, after forming a photoresist film on one surface of the P-type semiconductor region 2, the P-well region 11, the N-type semiconductor region 3, and the N-well region 10, and forming a predetermined pattern for ion implantation by photolithography, FIG. As shown in (d), the portions except the gates of the NMOS transistor 5 and the PMOS transistor 7 and the guard rings 6, 6a, 10a and 8, 8a, 11a are formed by ion implantation, and the photoresist film is formed by ashing with oxygen plasma. Remove. When the fifth embodiment is implemented for the configuration shown in FIGS. 1 and 2, only one bottom N well region and the bottom P well region 12 are formed in the step of FIG. The other steps are as described above, except that the step of FIG. 5C to be formed is omitted. When the fifth embodiment is implemented for the configuration shown in FIG. 3, the bottom P well region is replaced with the bottom N well region in the step of FIG. Other steps are as described above, although only one point is formed.
  Since the fifth embodiment includes the steps as described above, the configuration shown in FIGS. 1 to 4 can be easily realized with high accuracy.
[0036]
Embodiment 6 FIG.
  Next, a sixth embodiment of the present invention will be described with reference to the drawings. FIG. 6 is a process diagram showing the manufacturing method of the sixth embodiment in the order of main processes, and is intended for the configuration shown in FIG. Hereinafter, it demonstrates in order of a process.
  First, an oxide film is formed on one surface of the P-type semiconductor substrate 1 to form isolation layers 4a, 4b, and 4c as shown in FIG. Next, the P-type semiconductor substrate 1 is heated in an oxygen atmosphere to prevent damage during ion implantation on the surface of the P-type semiconductor substrate 1.₂A protective film is formed. Next, a photoresist film is formed on the protective film, photolithography is performed, a predetermined pattern for ion implantation is formed, and then phosphorus (P) is implanted at an energy of 2.5 to 3.0 MeV. As shown in b), bottom N well regions 9, 9b are formed. Thereafter, ashing is performed with oxygen plasma to remove the photoresist film, and annealing is performed at 1000 ° C. to 1200 ° C.
[0037]
  Thereafter, a photoresist film is formed on the surface of the P-type semiconductor substrate 1, and a predetermined pattern for ion implantation for forming the bottom P well region is formed on one bottom N well region 9 by photolithography, and boron is formed. By implanting (B) with an energy of 1.0 to 2.0 MeV, a bottom P well region 12 is formed as shown in FIG. Next, ashing with oxygen plasma is performed to remove the photoresist film, and annealing is performed at 900 ° C. to 1000 ° C. Thereafter, similarly, a photoresist film is formed on the surface of the P-type semiconductor substrate 1 and photolithography is performed. As shown in FIG. 6D, the P-type semiconductor region 2, the P-well region 11, and the N-type semiconductor region 3 are formed. After the N well region 10 is formed by ion implantation, the photoresist film is removed by ashing with oxygen plasma. Further, after the photoresist film is formed and the pattern is formed by photoengraving in the same manner, FIG. As shown in FIG. 5B, the portions other than the gates of the NMOS transistor 5 and the PMOS transistor 7 and the guard rings 6, 6a, 10a and 8, 8a, 11a are formed by ion implantation.
[0038]
  When the sixth embodiment is implemented for the configuration shown in FIGS. 1 and 2, only the bottom N well region 12 and the bottom P well region 12 are formed in the step of FIG. 6B. Although different in that the step of FIG. 6C to be formed is omitted, the other steps are as described above. Further, when the sixth embodiment is implemented for the configuration shown in FIG. 3, the bottom P well region is replaced with the bottom N well region in the step of FIG. Other steps are as described above, although only one point is formed.
  Since the sixth embodiment includes the steps as described above, the configuration shown in FIGS. 1 to 4 can be easily realized with high accuracy, and has no influence on the characteristics of the logic transistor. Absent. In addition, it is easy to implement because of its good consistency with the manufacturing process of the conventional CMOS transistor.
[0039]
【The invention's effect】
  A semiconductor device according to the present invention is provided on a P-type semiconductor substrate.NihoFormed at about the same depthP-type semiconductor region andAn N-type semiconductor region;An NMOS transistor formed on one surface of the P-type semiconductor region, and the first N-well region having the same depth as the P-type semiconductor region, and the first N-well region, surrounding the NMOS transistor. A first P well region formed shallower than the first N well region,A PMOS transistor formed on one surface of the N-type semiconductor region; a bottom N-well region provided on the P-type semiconductor substrate so as to be electrically connected to the other surface of the N-type semiconductor region; and the bottom N A second P well region having the same depth as the N-type semiconductor region and the second P well region so as to surround the PMOS transistor, reaching the well region, and surrounding the second P well regionFormed shallower thanAmong the minority carriers injected into the P-type semiconductor region and the N-type semiconductor region as the back gate from the drains of the NMOS transistor and the PMOS transistor by the back electromotive force of the motor. The electrons flowing in the lateral direction are absorbed in the N-well region constituting the guard ring, and the holes flowing in the lateral direction are absorbed in the P-well region, so that latch-up can be suppressed.
[0040]
  The semiconductor device according to the present invention may further include the first N well region so as to surround the NMOS transistor inside the first N well region.Formed shallower thanA third P well region held at a low potential, and the second P well region so as to surround the PMOS transistor inside the second P well regionFormed shallower thanSince the third N well region held at a high potential is provided and the guard ring is tripled, the effect of reducing the leakage current can be further enhanced.
[0041]
  The method for manufacturing a semiconductor device according to the present invention includes a step of forming two bottom N well regions spaced apart from each other at a predetermined position of a P-type semiconductor substrate by ion implantation, and a surface of each of the bottom N well regions by diffusion. A P-type semiconductor region and an N-type semiconductor region are formed so as to be in contact with each other, and are formed at the same depth as each of the semiconductor regions, and reach the bottom N-well regions to form the P-type semiconductor region and the N-type semiconductor region. Forming the first N well region and the first P well region surrounding each of the first N well region and the bottom N well region below the N type semiconductor region by ion implantation; Forming a bottom P-well region electrically joined to the first P-well region inside the P-well region, and being surrounded by the first N-well region Forming an NMOS transistor and a PMOS transistor on one surface of the N-type semiconductor region surrounded by the P-type semiconductor region and the first P-well region; and the first N-well region so as to surround the first N-well region. 1 N-well regionShallower thanForming a second P-well region, and surrounding the NMOS transistor inside the first N-well region;Shallower thanA step of forming a third P well region; and the first P well region so as to surround the first P well regionShallower thanForming a second N-well region and surrounding the PMOS transistor inside the first P-well region;Shallower thanA step of forming a third N well region, and therefore, a semiconductor device having a bottom N well region and a bottom P well region can be easily formed with high accuracy.
[0042]
  The method for manufacturing a semiconductor device according to the present invention also includes a step of forming two bottom N well regions spaced apart from each other at predetermined positions of a P-type semiconductor substrate by ion implantation, and one surface of the bottom N well region. A step of forming a bottom P well region by ion implantation, and an N type semiconductor region and a P type semiconductor region are formed by ion implantation so as to be in contact with one surface of the bottom P well region and the other bottom N well region, respectively. The first P well region surrounding the N type semiconductor region above the bottom P well region and the first N well region surrounding the P type semiconductor region by reaching the other bottom N well region, respectively. Forming the same depth as the semiconductor region, the P-type semiconductor region surrounded by the first N-well region, and the upper Forming NMOS and PMOS transistors each to one surface of the N-type semiconductor region surrounded by the first P-well region, the first N-well region so as to surround said first N-well regionShallower thanForming a second P-well region, and surrounding the NMOS transistor inside the first N-well region;Shallower thanA step of forming a third P well region; and the first P well region so as to surround the first P well regionShallower thanForming a second N-well region and surrounding the PMOS transistor inside the first P-well region;Shallower thanA step of forming the third N well region, so that the semiconductor device can be formed with high accuracy, and the characteristics of the logic transistor are not affected at all. In addition, it is easy to implement because of its good consistency with the manufacturing process of the conventional CMOS transistor.
[Brief description of the drawings]
FIG. 1 is a schematic sectional view showing a configuration of a first embodiment of the present invention.
FIG. 2 is a schematic sectional view showing a configuration of a second embodiment of the present invention.
FIG. 3 is a schematic cross-sectional view showing a configuration of a third embodiment of the present invention.
FIG. 4 is a schematic cross-sectional view showing a configuration of a fourth embodiment of the present invention.
FIG. 5 is a process diagram showing a manufacturing method according to a fifth embodiment of the present invention in the order of main processes.
FIG. 6 is a process diagram showing a manufacturing method according to a sixth embodiment of the present invention in the order of main processes.
FIG. 7 is a schematic sectional view of a semiconductor device constituting a conventional CMOS circuit.
[Explanation of symbols]
  1 P-type semiconductor substrate, 2 P-type semiconductor region, 3 N-type semiconductor region, 5 NMOS transistor, 6, 11, 11a P-well region, 7 PMOS transistor, 8, 10, 10a N-well region, 9 Bottom N-well region.

Claims

Ｐ形半導体基板上にほぼ同じ深さで形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体領域と同じ深さを有する第１のＮウェル領域と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅く形成された第１のＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記Ｎ形半導体領域の他面と電気的に接合し得るように上記Ｐ形半導体基板に設けられたボトムＮウェル領域と、上記ボトムＮウェル領域に達して上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体領域と同じ深さを有する第２のＰウェル領域と、上記第２のＰウェル領域を取り囲むように上記第２のＰウェル領域よりも浅く形成された第２のＮウェル領域とを備えた半導体装置。A P-type semiconductor region and N-type semiconductor region formed in almost the same depth in the P-type semiconductor substrate, and an NMOS transistor formed on one surface of the P-type semiconductor region, surrounds the NMOS transistors, the P A first N well region having the same depth as the first semiconductor region; a first P well region formed shallower than the first N well region so as to surround the first N well region ; A PMOS transistor formed on one surface of the N-type semiconductor region; a bottom N-well region provided on the P-type semiconductor substrate so as to be electrically connected to the other surface of the N-type semiconductor region; and the bottom N-well Reach the region and surround the PMOS transistor, and surround the second P-well region having the same depth as the N-type semiconductor region and the second P-well region. Semiconductors devices and a said second N well region formed shallower than the second P well region.

Ｐ形半導体基板上にほぼ同じ深さで形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体領域と同じ深さを有し、低電位に保持された第１のＮウェル領域と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第１のＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記Ｎ形半導体領域の他面と電気的に接合し得るように上記Ｐ形半導体基板に設けられた第１のボトムＮウェル領域と、上記第１のボトムＮウェル領域に達して上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体領域と同じ深さを有し、高電位に保持された第２のＰウェル領域と、上記第２のＰウェル領域を取り囲むように上記第２のＰウェル領域よりも浅く形成され、高電位に保持された第２のＮウェル領域とを備えた半導体装置。A P-type semiconductor region and N-type semiconductor region formed in almost the same depth in the P-type semiconductor substrate, and an NMOS transistor formed on one surface of the P-type semiconductor region, surrounds the NMOS transistors, the P A first N-well region having the same depth as that of the semiconductor region and held at a low potential, and formed shallower than the first N-well region so as to surround the first N-well region. A first P-well region held at a potential ; a PMOS transistor formed on one surface of the N-type semiconductor region; and the P-type semiconductor substrate so as to be electrically connected to the other surface of the N-type semiconductor region. The first bottom N well region provided in the first bottom N well region reaches the first bottom N well region and surrounds the PMOS transistor, has the same depth as the N type semiconductor region, and has a high potential. Comprising a lifting and a second P-well regions are formed shallower than the second P-well region so as to surround said second P-well region, and a second N-well region which is held at a high potential semiconductors apparatus.

上記第１のＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第３のＰウェル領域と、上記第２のＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように上記第２のＰウェル領域よりも浅く形成され、高電位に保持された第３のＮウェル領域とを設けたことを特徴とする請求項２記載の半導体装置。A third P-well region formed shallower than the first N-well region so as to surround the NMOS transistor inside the first N-well region and held at a low potential; and the second P-well is formed shallower than the second P-well region so as to surround the PMOS transistors inside the area, according to claim 2, characterized in that a third N-well region which is held at a high potential Semiconductor device.

上記第１のＮウェル領域の他面と電気的に接合し、低電位に保持された第２のボトムＮウェル領域を上記Ｐ形半導体基板に設けたことを特徴とする請求項３記載の半導体装置。4. The semiconductor according to claim 3 , wherein a second bottom N-well region electrically connected to the other surface of the first N-well region and held at a low potential is provided in the P-type semiconductor substrate. apparatus.

上記第２のＰウェル領域の内側で、上記Ｎ形半導体領域と上記第１のボトムＮウェル領域との間に設けられ、上記第２のＰウェル領域を介して高電位に保持されたボトムＰウェル領域を設けたことを特徴とする請求項３記載の半導体装置。A bottom P provided between the N-type semiconductor region and the first bottom N-well region inside the second P-well region and held at a high potential via the second P-well region. 4. The semiconductor device according to claim 3 , wherein a well region is provided.

Ｎ形半導体基板上にほぼ同じ深さで形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記Ｐ形半導体領域の他面と電気的に接合し得るように上記Ｎ形半導体基板に設けられたボトムＰウェル領域と、上記ボトムＰウェル領域に達して上記ＮＭＯＳトランジスタを取り囲むと共に、低電位に保持された第１のＮウェル領域と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第１のＰウェル領域と、上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体領域と同じ深さを有し、高電位に保持された第２のＰウェル領域と、上記第２のＰウェル領域を取り囲むように上記第２のＰウェル領域よりも浅く形成され、高電位に保持された第２のＮウェル領域とを備えた半導体装置。A P-type semiconductor region and an N-type semiconductor region formed on the N-type semiconductor substrate at substantially the same depth, a PMOS transistor formed on one surface of the N-type semiconductor region, and formed on one surface of the P-type semiconductor region. An NMOS transistor, and a bottom P well region provided in the N type semiconductor substrate so as to be electrically connected to the other surface of the P type semiconductor region, and reaches the bottom P well region and surrounds the NMOS transistor with a first N-well region which is held at a low potential is shallower than the first N-well region so as to surround the upper Symbol first N-well region, the first held at a low potential and the P-well region, surrounds the upper Symbol PMOS transistors have the same depth as the N-type semiconductor region, a second P-well region which is held at a high potential, said second P weblog Shallow are formed than the second P-well region so as to surround the region, the semiconductor device including a second N-well region which is held at a high potential.

Ｎ形半導体基板上にほぼ同じ深さで形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記Ｐ形半導体領域の他面と電気的に接合し得るように上記Ｎ形半導体基板に設けられたボトムＰウェル領域と、上記ボトムＰウェル領域に達して上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体領域と同じ深さを有し、低電位に保持された第１のＮウェル領域と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第１のＰウェル領域と、上記第１のＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第２のＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体領域と同じ深さを有し、高電位に保持された第３のＰウェル領域と、上記第３のＰウェル領域を取り囲むように上記第３のＰウェル領域よりも浅く形成され、高電位に保持された第２のＮウェル領域と、上記第３のＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように上記第３のＰウェル領域よりも浅く形成され、高電位に保持された第３のＮウェル領域とを備えた半導体装置。A P-type semiconductor region and an N-type semiconductor region formed at substantially the same depth on an N-type semiconductor substrate, an NMOS transistor formed on one surface of the P-type semiconductor region, and an electrical connection with the other surface of the P-type semiconductor region A bottom P-well region provided in the N-type semiconductor substrate so as to be able to be bonded, and the bottom P-well region reaching the bottom P-well region and surrounding the NMOS transistor, and having the same depth as the P-type semiconductor region, A first N well region held at a low potential and a first P well region formed shallower than the first N well region so as to surround the first N well region and held at a low potential A second P-well region formed shallower than the first N-well region so as to surround the NMOS transistor inside the first N-well region and held at a low potential; A PMOS transistor formed on one surface of the semiconductor region; a third P-well region surrounding the PMOS transistor and having the same depth as the N-type semiconductor region and held at a high potential; and A second N well region formed shallower than the third P well region so as to surround the P well region and held at a high potential, and so as to surround the PMOS transistor inside the third P well region. And a third N well region formed shallower than the third P well region and held at a high potential.

Ｐ形半導体基板の所定の位置に互いに離隔した２つのボトムＮウェル領域をイオン注入によって形成する工程と、拡散によって、上記各ボトムＮウェル領域の一面に接するようにＰ形半導体領域及びＮ形半導体領域を形成すると共に、上記各半導体領域と同じ深さに形成され、上記各ボトムＮウェル領域に達して上記Ｐ形半導体領域及び上記Ｎ形半導体領域をそれぞれ取り囲む第１のＮウェル領域及び第１のＰウェル領域を形成する工程と、イオン注入によって、上記Ｎ形半導体領域とその下部の上記ボトムＮウェル領域との間であって、上記第１のＰウェル領域の内側に、上記第１のＰウェル領域と電気的に接合されるボトムＰウェル領域を形成する工程と、上記第１のＮウェル領域で取り囲まれた上記Ｐ形半導体領域及び上記第１のＰウェル領域で取り囲まれた上記Ｎ形半導体領域の一面にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをそれぞれ形成する工程と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅い第２のＰウェル領域を形成し、上記第１のＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように上記第１のＮウェル領域よりも浅い第３のＰウェル領域を形成する工程と、上記第１のＰウェル領域を取り囲むように上記第１のＰウェル領域よりも浅い第２のＮウェル領域を形成し、上記第１のＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように上記第１のＰウェル領域よりも浅い第３のＮウェル領域を形成する工程とを有する半導体装置の製造方法。A step of forming two bottom N well regions spaced apart from each other at predetermined positions of the P type semiconductor substrate by ion implantation, and a P type semiconductor region and an N type semiconductor so as to be in contact with one surface of each of the bottom N well regions by diffusion A first N well region and a first N region which are formed at the same depth as each of the semiconductor regions and reach the bottom N well region and surround the P type semiconductor region and the N type semiconductor region, respectively. Forming the first P-well region, and ion implantation, between the N-type semiconductor region and the bottom N-well region below the first P-well region. Forming a bottom P-well region electrically connected to the P-well region, the P-type semiconductor region surrounded by the first N-well region, and the first P-well region Forming on one surface of the N-type semiconductor region surrounded by Le regions NMOS and PMOS transistors, respectively, said first N-well region surrounding manner the first N-well region second shallower than Forming a P-well region and forming a third P-well region shallower than the first N-well region so as to surround the NMOS transistor inside the first N-well region; A second N well region shallower than the first P well region is formed so as to surround the P well region, and the first P well is formed so as to surround the PMOS transistor inside the first P well region. Forming a third N well region shallower than the region.

Ｐ形半導体基板の所定の位置に互いに離隔した２つのボトムＮウェル領域をイオン注入によって形成する工程と、一方の上記ボトムＮウェル領域の一面にイオン注入によってボトムＰウェル領域を形成する工程と、イオン注入によって、上記ボトムＰウェル領域及び他方の上記ボトムＮウェル領域の一面にそれぞれ接するようにＮ形半導体領域及びＰ形半導体領域を形成するとともに、上記ボトムＰウェル領域の上部で上記Ｎ形半導体領域を取り囲む第１のＰウェル領域及び他方の上記ボトムＮウェル領域に達して上記Ｐ形半導体領域を取り囲む第１のＮウェル領域をそれぞれ上記各半導体領域と同じ深さに形成する工程と、上記第１のＮウェル領域で取り囲まれた上記Ｐ形半導体領域及び上記第１のＰウェル領域で取り囲まれた上記Ｎ形半導体領域の一面にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをそれぞれ形成する工程と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅い第２のＰウェル領域を形成し、上記第１のＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように上記第１のＮウェル領域よりも浅い第３のＰウェル領域を形成する工程と、上記第１のＰウェル領域を取り囲むように上記第１のＰウェル領域よりも浅い第２のＮウェル領域を形成し、上記第１のＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように上記第１のＰウェル領域よりも浅い第３のＮウェル領域を形成する工程とを有する半導体装置の製造方法。Forming two bottom N well regions spaced apart from each other at a predetermined position of a P-type semiconductor substrate by ion implantation; forming a bottom P well region by ion implantation on one surface of one of the bottom N well regions; By ion implantation, an N-type semiconductor region and a P-type semiconductor region are formed so as to be in contact with one surface of the bottom P-well region and the other bottom N-well region, respectively, and the N-type semiconductor is formed above the bottom P-well region. Forming a first P-well region surrounding the region and the other bottom N-well region and forming a first N-well region surrounding the P-type semiconductor region at the same depth as each of the semiconductor regions; The P-type semiconductor region surrounded by the first N-well region and the N-type half surrounded by the first P-well region Forming NMOS and PMOS transistors each to one side of the body area, to form shallow second P well regions than the first N-well region so as to surround said first N-well region, the second Forming a third P-well region shallower than the first N-well region so as to surround the NMOS transistor inside one N-well region; and the first P-well region so as to surround the first P-well region. Forming a second N well region shallower than the first P well region, and surrounding the PMOS transistor inside the first P well region , a third N well shallower than the first P well region A method of manufacturing a semiconductor device.

Ｐ形半導体基板上に上記Ｐ形半導体基板に達するように形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体基板に達するように形成された第１のＮウェル領域と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅く形成された第１のＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記Ｎ形半導体領域の他面と電気的に接合し得るように上記Ｐ形半導体基板に設けられたボトムＮウェル領域と、上記ボトムＮウェル領域に達して上記ＰＭＯＳトランジスタを取り囲む第２のＰウェル領域と、上記第２のＰウェル領域を取り囲むように上記第２のＰウェル領域も浅く形成された第２のＮウェル領域とを備えた半導体装置。A P-type semiconductor region and an N-type semiconductor region formed on the P-type semiconductor substrate so as to reach the P-type semiconductor substrate, an NMOS transistor formed on one surface of the P-type semiconductor region, and surrounding the NMOS transistor A first N well region formed so as to reach the P-type semiconductor substrate, and a first P well formed shallower than the first N well region so as to surround the first N well region and the region, and a PMOS transistor formed on one surface of the N-type semiconductor region, a bottom N-well region provided in the P-type semiconductor substrate so as to other surfaces and electrically connected to the N-type semiconductor region, the bottom N and a second P-well region surrounding the PMOS transistor reaches the well region, the second P web to surround said second P-well region Semiconductors devices and a second N-well region is also shallower region.

Ｐ形半導体基板上に上記Ｐ形半導体基板に達するように形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記ＮＭＯＳトランジスタを取り囲むと共に、上記Ｐ形半導体基板に達するように形成され、低電位に保持された第１のＮウェル領域と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第１のＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記Ｎ形半導体領域の他面と電気的に接合し得るように上記Ｐ形半導体基板に設けられた第１のボトムＮウェル領域と、上記第１のボトムＮウェル領域に達して上記ＰＭＯＳトランジスタを取り囲むと共に、高電位に保持された第２のＰウェル領域と、上記第２のＰウェル領域を取り囲むように上記第２のＰウェル領域よりも浅く形成され、高電位に保持された第２のＮウェル領域とを備えた半導体装置。A P-type semiconductor region and an N-type semiconductor region formed on the P-type semiconductor substrate so as to reach the P-type semiconductor substrate, an NMOS transistor formed on one surface of the P-type semiconductor region, and surrounding the NMOS transistor The first N well region formed so as to reach the P-type semiconductor substrate and held at a low potential, and formed shallower than the first N well region so as to surround the first N well region. The first P-well region held at a low potential, the PMOS transistor formed on one surface of the N-type semiconductor region, and the P-type so as to be electrically connected to the other surface of the N-type semiconductor region. A first bottom N well region provided on a semiconductor substrate and a first bottom N well region that reaches the first bottom N well region and surrounds the PMOS transistor and is held at a high potential. And the P-well region of the second formed shallower than the second P-well region so as to surround the P-well region, a semi-conductor device and a second N-well region which is held at a high potential.

上記第１のＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第３のＰウェル領域と、上記第２のＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように上記第２のＰウェル領域よりも浅く形成され、高電位に保持された第３のＮウェル領域とを設けたことを特徴とする請求項１１記載の半導体装置。A third P-well region formed shallower than the first N-well region so as to surround the NMOS transistor inside the first N-well region and held at a low potential; and the second P-well is formed shallower than the second P-well region so as to surround the PMOS transistors inside the area, according to claim 11, characterized in that a third N-well region which is held at a high potential Semiconductor device.

上記第１のＮウェル領域の他面と電気的に接合し、低電位に保持された第２のボトムＮウェル領域を上記Ｐ形半導体基板に設けたことを特徴とする請求項１２記載の半導体装置。13. The semiconductor according to claim 12 , wherein a second bottom N well region electrically connected to the other surface of the first N well region and held at a low potential is provided in the P-type semiconductor substrate. apparatus.

上記第２のＰウェル領域の内側で、上記Ｎ形半導体領域と上記第１のボトムＮウェル領域との間に設けられ、上記第２のＰウェル領域を介して高電位に保持されたボトムＰウェル領域を設けたことを特徴とする請求項１２記載の半導体装置。A bottom P provided between the N-type semiconductor region and the first bottom N-well region inside the second P-well region and held at a high potential via the second P-well region. 13. The semiconductor device according to claim 12, further comprising a well region.

Ｎ形半導体基板上に上記Ｎ形半導体基板に達するように形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記Ｐ形半導体領域の他面と電気的に接合し得るように上記Ｎ形半導体基板に設けられたボトムＰウェル領域と、上記ボトムＰウェル領域に達して上記ＮＭＯＳトランジスタを取り囲むと共に、低電位に保持された第１のＮウェル領域と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第１のＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体基板に達するように形成され高電位に保持された第２のＰウェル領域と、上記第２のＰウェル領域を取り囲むように上記第２のＰウェル領域よりも浅く形成され、高電位に保持された第２のＮウェル領域とを備えた半導体装置。A P-type semiconductor region and an N-type semiconductor region formed on the N-type semiconductor substrate so as to reach the N-type semiconductor substrate ; an NMOS transistor formed on one surface of the P-type semiconductor region; A bottom P well region provided in the N-type semiconductor substrate so as to be electrically connected to the other surface, and a first P that has reached the bottom P well region and surrounds the NMOS transistor and is held at a low potential An N-well region; a first P-well region formed shallower than the first N-well region so as to surround the first N-well region and held at a low potential; and one surface of the N-type semiconductor region a PMOS transistor formed on, surrounds the PMOS transistor, a second P-well territory held at a high potential is formed to reach the above N-type semiconductor substrate When, the second is formed shallower than the second P-well region so as to surround the P-well region, a semi-conductor device and a second N-well region which is held at a high potential.

Ｎ形半導体基板上に上記Ｎ形半導体基板に達するように形成されたＰ形半導体領域及びＮ形半導体領域と、上記Ｐ形半導体領域の一面に形成されたＮＭＯＳトランジスタと、上記Ｐ形半導体領域の他面と電気的に接合し得るように上記Ｎ形半導体基板に設けられたボトムＰウェル領域と、上記ボトムＰウェル領域に達して上記ＮＭＯＳトランジスタを取り囲むと共に、低電位に保持された第１のＮウェル領域と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第１のＰウェル領域と、上記第１のＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように上記第１のＮウェル領域よりも浅く形成され、低電位に保持された第３のＰウェル領域と、上記Ｎ形半導体領域の一面に形成されたＰＭＯＳトランジスタと、上記ＰＭＯＳトランジスタを取り囲むと共に、上記Ｎ形半導体基板に達するように形成され、高電位に保持された第２のＰウェル領域と、上記第２のＰウェル領域を取り囲むように上記第２のＰウェル領域よりも浅く形成され、高電位に保持された第２のＮウェル領域と、上記第２のＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように上記第２のＰウェル領域よりも浅く形成され、高電位に保持された第３のＮウェル領域とを備えた半導体装置。A P-type semiconductor region and an N-type semiconductor region formed on the N-type semiconductor substrate so as to reach the N-type semiconductor substrate ; an NMOS transistor formed on one surface of the P-type semiconductor region; A bottom P well region provided in the N-type semiconductor substrate so as to be electrically connected to the other surface, and a first P that has reached the bottom P well region and surrounds the NMOS transistor and is held at a low potential An N well region; a first P well region formed shallower than the first N well region so as to surround the first N well region; and maintained at a low potential; and the first N well region is the inside with shallower than the first N-well region so as to surround the NMOS transistor, a third P-well region which is held at a low potential, one surface of the N-type semiconductor region The formed PMOS transistor, the second P well region that surrounds the PMOS transistor, is formed so as to reach the N-type semiconductor substrate, and is maintained at a high potential, and the second P well region are surrounded. in the second it formed shallower than the P-well region, and a second N-well region which is held at a high potential, said second P-well region P inside by the second so as to surround the PMOS transistor It is formed shallower than the well region, a semi-conductor device and a third N-well region which is held at a high potential.

Ｐ形半導体基板の所定の位置に互いに離隔した２つのボトムＮウェル領域をイオン注入によって形成する工程と、拡散によって、上記各ボトムＮウェル領域の一面に接するようにＰ形半導体領域及びＮ形半導体領域を形成するとともに、上記Ｐ形半導体基板に達するように形成され、上記各ボトムＮウェル領域に達して上記Ｐ形半導体領域及び上記Ｎ形半導体領域をそれぞれ取り囲む第１のＮウェル領域及び第１のＰウェル領域を形成する工程と、イオン注入によって、上記Ｎ形半導体領域とその下部の上記ボトムＮウェル領域との間であって、上記第１のＰウェル領域の内側に、上記第１のＰウェル領域と電気的に接合されるボトムＰウェル領域を形成する工程と、上記第１のＮウェル領域で取り囲まれた上記Ｐ形半導体領域及び上記第１のＰウェル領域で取り囲まれた上記Ｎ形半導体領域の一面にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをそれぞれ形成する工程と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅い第２のＰウェル領域を形成し、上記第１のＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように上記第１のＮウェル領域よりも浅い第３のＰウェル領域を形成する工程と、上記第１のＰウェル領域を取り囲むように上記第１のＰウェル領域よりも浅い第２のＮウェル領域を形成し、上記第１のＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように上記第１のＰウェル領域よりも浅い第３のＮウェル領域を形成する工程とを有する半導体装置の製造方法。A step of forming two bottom N well regions spaced apart from each other at predetermined positions of the P type semiconductor substrate by ion implantation, and a P type semiconductor region and an N type semiconductor so as to be in contact with one surface of each of the bottom N well regions by diffusion A first N well region and a first N region that are formed so as to reach the P type semiconductor substrate, reach the bottom N well regions, and surround the P type semiconductor region and the N type semiconductor region, respectively. Forming the first P-well region, and ion implantation, between the N-type semiconductor region and the bottom N-well region below the first P-well region. Forming a bottom P-well region electrically connected to the P-well region, the P-type semiconductor region surrounded by the first N-well region, and the first P-well forming respectively the NMOS and PMOS transistors on a surface of the N-type semiconductor region surrounded by the region, the first N the first to surround the well region N-well shallower than the region second Forming a third P well region shallower than the first N well region so as to surround the NMOS transistor inside the first N well region ; and of P and the second N-well region is formed shallower than the first P-well region so as to surround the well region, the first P-well the first as inwardly surround the PMOS transistor region of the P Forming a third N well region shallower than the well region .

Ｐ形半導体基板の所定の位置に互いに離隔した２つのボトムＮウェル領域をイオン注入によって形成する工程と、一方の上記ボトムＮウェル領域の一面にイオン注入によってボトムＰウェル領域を形成する工程と、イオン注入によって上記ボトムＰウェル領域及び他方の上記ボトムＮウェル領域の一面にそれぞれ接するようにＮ形半導体領域及びＰ形半導体領域を形成するとともに、上記ボトムＰウェル領域の上部で上記Ｎ形半導体領域を取り囲む第１のＰウェル領域及び他方の上記ボトムＮウェル領域の上部で上記Ｐ形半導体領域を取り囲む第１のＮウェル領域を上記ボトムＮウェル領域に達するように形成する工程と、上記第１のＮウェル領域で取り囲まれた上記Ｐ形半導体領域及び上記第１のＰウェル領域で取り囲まれた上記Ｎ形半導体領域の一面にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをそれぞれ形成する工程と、上記第１のＮウェル領域を取り囲むように上記第１のＮウェル領域よりも浅い第２のＰウェル領域を形成し、上記第１のＮウェル領域の内側で上記ＮＭＯＳトランジスタを取り囲むように上記第１のＮウェル領域よりも浅い第３のＰウェル領域を形成する工程と、上記第１のＰウェル領域を取り囲むように上記第１のＰウェル領域よりも浅い第２のＮウェル領域を形成し、上記第１のＰウェル領域の内側で上記ＰＭＯＳトランジスタを取り囲むように上記第１のＰウェル領域よりも浅い第３のＮウェル領域を形成する工程とを有する半導体装置の製造方法。Forming two bottom N well regions spaced apart from each other at a predetermined position of a P-type semiconductor substrate by ion implantation; forming a bottom P well region by ion implantation on one surface of one of the bottom N well regions; An N-type semiconductor region and a P-type semiconductor region are formed by ion implantation so as to be in contact with one surface of the bottom P-well region and the other bottom N-well region, respectively, and the N-type semiconductor region is formed above the bottom P-well region. Forming a first N-well region surrounding the P-type semiconductor region above the other bottom N-well region so as to reach the bottom N-well region; and The P-type semiconductor region surrounded by the N-well region and the N-type semiconductor surrounded by the first P-well region Forming and forming respectively the NMOS and PMOS transistors on one side of the area, the shallow second P well regions than the first N-well region so as to surround said first N-well region, the first Forming a third P well region shallower than the first N well region so as to surround the NMOS transistor inside the N well region, and the first P well region so as to surround the first P well region. P-well region of the second N-well region is formed shallower than the shallower than the first P-well region as inwardly surround the PMOS transistor of the first P-well region third N wells of the A method of manufacturing a semiconductor device.