KR100618789B1 - BiCMOS having CMOS of SOI structure and vertical bipolar transistor - Google Patents

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Abstract

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 SOI 구조의 CMOS와 수직형 바이폴라 트랜지스터를 하나의 기판에 적층시킨 구조의 바이씨모스 및 그 제조방법에 관한 것이다. 본 발명의 일 실시예에 의한 바이씨모스는, 반도체 기판, 절연층 및 반도체층으로 된 소이 기판과, 반도체 기판에 형성된 에미터, 베이스 및 콜렉터로 구성된 수직형 바이폴라 트랜지스터와, 바이폴라 트랜지스터와 중첩하도록 그 상부의 반도체층에 형성된 소오스, 드레인 및 게이트 전극으로 각각 구성된 NMOS와 PMOS를 갖는 씨모스와, 수직형 바이폴라 트랜지스터를 구성하는 에미터, 베이스 및 콜렉터 중 적어도 어느 하나와 씨모스를 구성하는 소오스 및 드레인 중 적어도 어느 하나를 전기적으로 연결하기 위해 절연층을 관통하여 형성된 적어도 하나의 제1 비아층을 구비하는 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a bismos having a structure in which a CMOS and a vertical bipolar transistor are stacked on one substrate. According to an embodiment of the present disclosure, a bismos includes a semiconductor substrate, a soy substrate composed of an insulating layer and a semiconductor layer, a vertical bipolar transistor composed of an emitter, a base, and a collector formed on the semiconductor substrate, and a bipolar transistor. A CMOS having an NMOS and a PMOS formed of a source, a drain, and a gate electrode formed on the semiconductor layer thereon, at least one of an emitter, a base, and a collector constituting a vertical bipolar transistor; And at least one first via layer formed through the insulating layer to electrically connect at least one of the drains.

Description

소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스 {BiCMOS having CMOS of SOI structure and vertical bipolar transistor}BiCMOS having CMOS of SOI structure and vertical bipolar transistor

도 1은 SOI 구조의 CMOS와 바이폴라 트랜지스터를 하나의 기판에 형성한 종래의 바이씨모스를 도시한 단면도이다.FIG. 1 is a cross-sectional view showing a conventional bi-sMOS in which a CMOS and a bipolar transistor of an SOI structure are formed on one substrate.

도 2는 SOI 구조의 CMOS와 수직형 바이폴라 트랜지스터를 하나의 기판에 형성한 본 발명의 일 실시예에 의한 바이씨모스를 도시한 단면도이다.FIG. 2 is a cross-sectional view of a bi CMOS according to an exemplary embodiment of the present invention in which a CMOS and a vertical bipolar transistor having an SOI structure are formed on a single substrate.

도 3 내지 도 12는 상기 도 2의 바이씨모스를 제조하는 방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.3 to 12 are cross-sectional views illustrating a method of manufacturing the bi-MOSMOS of FIG. 2 according to a process sequence.

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 SOI(Silicon On Insulator) 구조의 CMOS와 수직형 바이폴라 트랜지스터(Bipolar Junction Transistor; BJT)를 하나의 기판에 적층시킨 구조의 바이씨모스(BiCMOS) 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of fabricating the same, and in particular, a CMOS on SOS (Silicon On Insulator) CMOS and a Bipolar Junction Transistor (BJT) stacked on one substrate. And to a method for producing the same.

CMOS 트랜지스터는 다른 소자에 비해 전력 소모와 집적도 면에서 탁월하기 때문에 디지털 회로의 구현에 매우 적합하다. 그러나, 전류 구동 능력과 아날로그 회로의 특성이 바이폴라 트랜지스터에 비해 현저히 떨어지기 때문에, 고속 동작을 필요로 하거나 아날로그 회로가 복합된 디지털 회로에서는 CMOS와 바이폴라 트랜지스터를 복합한 BiCMOS 구조를 사용하는 것이 유리하다.CMOS transistors are well suited for the implementation of digital circuits because of their superior power consumption and integration compared to other devices. However, since the current driving capability and the characteristics of analog circuits are remarkably inferior to bipolar transistors, it is advantageous to use a BiCMOS structure in which CMOS and bipolar transistors are combined in digital circuits requiring high-speed operation or incorporating analog circuits.

SOI 구조의 CMOS는 기판층(substrate layer)과 표면층(surface layer)을 절연층(insulating layer)을 이용하여 격리시켜 표면층에만 소자를 형성한 구조로서, 드레인/ 소오스와 바디 사이의 접합 면적이 벌크 기판에 형성된 CMOS 보다 줄어서 기생 정션 커패시턴스(junction capacitance)가 작아지게 된다. 이와 같은 기생 커패시턴스(parastic capacitance)의 감소는 로딩 커패시턴스(loading capacitance)를 줄이게 되어 동작 속도를 증가시키고 전력 소모를 감소시킨다.The SOI-type CMOS is a structure in which a device is formed only on the surface layer by isolating the substrate layer and the surface layer by using an insulating layer, and the junction area between the drain / source and the body is a bulk substrate. The parasitic junction capacitance becomes smaller than the CMOS formed in the semiconductor device. This reduction in parasitic capacitance reduces loading capacitance, thereby increasing operating speed and reducing power consumption.

도 1은 SOI 구조의 CMOS와 바이폴라 트랜지스터를 하나의 기판에 형성한 종래의 바이씨모스를 도시한 단면도로서, 도면부호 "10"은 반도체 기판을, "12"는 NPN 바이폴라 트랜지스터의 콜렉터를, "14"는 NPN 바이폴라 트랜지스터의 베이스를, "16"은 절연층을, "18"은 NMOS의 채널영역을, "20"은 NMOS의 소오스/ 드레인을, "22"는 PMOS의 채널영역을, "24"는 PMOS의 소오스/ 드레인을, "26"은 절연막을, "28"은 NMOS의 게이트를, "30"은 PMOS의 게이트를, 그리고 "32"는 바이폴라 트랜지스터의 에미터를 나타낸다.1 is a cross-sectional view showing a conventional bi-MOSMOS in which a CMOS and a bipolar transistor of an SOI structure are formed on one substrate, where reference numeral 10 denotes a semiconductor substrate, and reference numeral 12 denotes a collector of an NPN bipolar transistor. 14 is the base of the NPN bipolar transistor, "16" is the insulating layer, "18" is the NMOS channel region, "20" is the source / drain of the NMOS, "22" is the PMOS channel region, " 24 "represents a source / drain of PMOS," 26 "represents an insulating film," 28 "represents a gate of NMOS," 30 "represents a gate of PMOS, and" 32 "represents an emitter of a bipolar transistor.

도 1의 종래의 바이씨모스는 SOI 구조의 CMOS가 형성된 영역과 별도의 영역에 바이폴라 트랜지스터를 형성하였다. 즉, CMOS는 절연층(16) 상에 SOI 구조로 형성되고, 바이폴라 트랜지스터는 상기 CMOS와는 별도의 영역의 반도체 기판(10)에 형성되었다.In the conventional bi-MOSMOS of FIG. 1, a bipolar transistor is formed in a region separate from a region in which a CMOS having an SOI structure is formed. That is, the CMOS is formed on the insulating layer 16 in an SOI structure, and the bipolar transistor is formed on the semiconductor substrate 10 in a region separate from the CMOS.

도 1과 같은 종래의 바이씨모스에 의하면, SOI 구조의 CMOS와 바이폴라 트랜지스터를 각각 별도의 영역에 형성하기 때문에 집적도를 저하시킨다는 단점이 있다.According to the conventional bi-MOSMOS as shown in FIG. 1, since the CMOS and the bipolar transistor of the SOI structure are formed in separate regions, the degree of integration is reduced.

본 발명의 목적은 집적도를 향상시킬 수 있고, SOI 구조의 CMOS와 수직형 바이폴라 트랜지스터 사이의 절연을 용이하게 할 수 있는 바이씨모스를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a bismos that can improve the degree of integration and can facilitate the isolation between a CMOS of a SOI structure and a vertical bipolar transistor.

본 발명의 다른 목적은 상기 바이씨모스를 제조하는데 있어서 가장 적합한 제조방법을 제공하는데 있다.Another object of the present invention is to provide a manufacturing method that is most suitable for producing the bismos.

상기 목적을 달성하기 위한, 본 발명의 일 실시예에 의한 바이씨모스는, 반도체 기판, 절연층 및 반도체층으로 된 소이 기판과, 상기 반도체 기판에 형성된 에미터, 베이스 및 콜렉터로 구성된 수직형 바이폴라 트랜지스터와, 상기 바이폴라 트랜지스터와 중첩하도록 그 상부의 반도체층에 형성된 소오스, 드레인 및 게이트 전극으로 각각 구성된 NMOS와 PMOS를 갖는 씨모스와, 상기 수직형 바이폴라 트랜지스터를 구성하는 에미터, 베이스 및 콜렉터 중 적어도 어느 하나와 상기 씨모스를 구성하는 소오스 및 드레인 중 적어도 어느 하나를 전기적으로 연결하기 위해 상기 절연층을 관통하여 형성된 적어도 하나의 제1 비아층을 구비하는 것을 특징으로 한다. In order to achieve the above object, the bismos according to an embodiment of the present invention is a vertical bipolar composed of a semiconductor substrate, a soy substrate comprising an insulating layer and a semiconductor layer, and an emitter, a base, and a collector formed on the semiconductor substrate. At least one of a transistor having an NMOS and a PMOS composed of a source, a drain, and a gate electrode formed on a semiconductor layer thereon so as to overlap the bipolar transistor, and an emitter, a base, and a collector constituting the vertical bipolar transistor; And at least one first via layer formed through the insulating layer to electrically connect any one of the source and the drain constituting the CMOS.

상기 바이폴라 트랜지스터를 구성하는 에미터, 베이스 및 콜렉터 중 어느 하 나는 상기 절연층을 관통하여 형성된 제2 비아층을 통해 상기 반도체층에 형성된 랜딩 패드층와 연결되어 있으며, 상기 제1 비아층과 접하는 바이폴라 트랜지스터의 에미터, 베이스 및 콜렉터 중 어느 하나에는 불순물 플럭층이 형성되어 있다.Any one of the emitter, base, and collector constituting the bipolar transistor is connected to a landing pad layer formed on the semiconductor layer through a second via layer formed through the insulating layer and in contact with the first via layer. The impurity floc layer is formed in any one of the emitter, the base, and the collector.

상기 다른 목적을 달성하기 위한, 본 발명의 일 실시예에 의한 바이씨모스 제조방법은, 반도체 기판, 절연층 및 반도체층으로 된 SOI 기판을 준비하는 단계와, 상기 반도체 기판에 에미터, 베이스 및 콜렉터로 구성된 수직형 바이폴라 트랜지스터를 형성하는 단계와, 상기 바이폴라 트랜지스터가 형성되어 있는 반도체 기판과 중첩되는 상부의 반도체층에 NMOS 형성을 위한 p- 반도체층과 PMOS 형성을 위한 n- 반도체층과 이들 사이를 분리하는 필드산화막을 형성하는 단계와, 상기 p- 반도체층에는 NMOS를 형성하고, 상기 n- 반도체층에는 PMOS를 형성함으로써 상기 NMOS와 PMOS로 구성된 씨모스를 형성하는 단계와, 상기 CMOS를 구성하는 각 요소들 중 적어도 하나와 바이폴라 트랜지스터를 구성하는 각 요소들 중 적어도 하나를 연결하기 위한 적어도 하나의 홀을 상기 절연층에 형성하는 단계와, 상기 홀을 도전물질로 채움으로써 CMOS를 구성하는 요소들 중 적어도 하나와 바이폴라 트랜지스터를 구성하는 요소들 중 적어도 하나를 전기적으로 연결하는 단계를 구비하는 것을 특징으로 한다. In accordance with an aspect of the present invention, a bismos manufacturing method includes: preparing an SOI substrate including a semiconductor substrate, an insulating layer, and a semiconductor layer; Forming a vertical bipolar transistor composed of a collector, a p- semiconductor layer for forming an NMOS, an n- semiconductor layer for forming a PMOS, and an interposed therebetween in an upper semiconductor layer overlapping the semiconductor substrate where the bipolar transistor is formed; Forming a field oxide film that separates the N, forming a CMOS comprising the NMOS and the PMOS by forming an NMOS in the p- semiconductor layer, and forming a PMOS in the n- semiconductor layer, and configuring the CMOS. Forming at least one hole for connecting at least one of the elements and at least one of the elements constituting the bipolar transistor. Forming in the insulating layer and further characterized in that it comprises the step of coupling at least one of the at least one of the elements constituting the CMOS by filling the hole with a conductive material element constituting a bipolar transistor electrically.

상기 반도체층에 바이폴라 트랜지스터를 구성하는 요소들 중 어느 하나와 접속하기 위한 랜딩 패드층을 형성하는 단계와, 상기 씨모스를 구성하는 요소들 중 적어도 하나와 전기적으로 연결되는 바이폴라 트랜지스터의 에미터, 베이스 및 콜렉터 중 적어도 어느 하나에 불순물 플럭층을 형성하는 단계를 더 구비한다.Forming a landing pad layer on the semiconductor layer for connecting to any one of the elements constituting the bipolar transistor, and an emitter and a base of the bipolar transistor electrically connected to at least one of the elements constituting the CMOS And forming an impurity floc layer in at least one of the collectors.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements.

도 2는 SOI 구조의 CMOS와 수직형 바이폴라 트랜지스터를 하나의 기판에 형성한 본 발명의 일 실시예에 의한 바이씨모스를 도시한 단면도이다.FIG. 2 is a cross-sectional view of a bi CMOS according to an exemplary embodiment of the present invention in which a CMOS and a vertical bipolar transistor having an SOI structure are formed on a single substrate.

도 2에 의한 바이씨모스는, 반도체 기판(40)과는 절연층(44)에 의해 격리된 반도체층에 p+ 소오스/ 드레인(84)과, n- 채널영역(62)과, 게이트 전극(70a)로 이루어진 PMOS와, n+ 소오스/ 드레인(78)과, p- 채널영역(46)과, 게이트 전극(70b)로 이루어진 NMOS와, 상기 PMOS와 NMOS의 수직 하부의 반도체 기판(40)에 형성되고 콜렉터(42), 베이스(52) 및 에미터(94)로 구성된 수직형 바이폴라 트랜지스터로 구성되어 있다. 바이폴라 트랜지스터의 에미터(94)는 제1 비아층(104)에 의해 PMOS의 드레인 (또는 소오스)(84)와 연결되어 있고, 바이폴라 트랜지스터의 베이스(52)는 이 베이스(52) 내에 형성된 베이스 플럭층(102)를 개재하여 제2 비아층(106)을 통해 상기 반도체층에 형성되어 있는 랜딩 패드(86)와 연결되어 있으며, 바이폴라 트랜지스터의 콜렉터(42)는 이 콜렉터(42) 내에 형성된 콜렉터 플럭층(96)을 개재하여 제3 비아층(108)을 통해 상기 NMOS의 소오스 (또는 드레인)(78)와 연결되어 있 다.2 shows a p + source / drain 84, an n− channel region 62, and a gate electrode 70a in a semiconductor layer isolated from the semiconductor substrate 40 by an insulating layer 44. PMOS, n + source / drain 78, p-channel region 46, NMOS consisting of gate electrode 70b, and PMOS and NMOS semiconductor substrate 40, It consists of a vertical bipolar transistor composed of a collector 42, a base 52 and an emitter 94. The emitter 94 of the bipolar transistor is connected to the drain (or source) 84 of the PMOS by the first via layer 104, and the base 52 of the bipolar transistor is formed in the base 52. It is connected to the landing pad 86 formed in the semiconductor layer via the second via layer 106 via the layer 102, and the collector 42 of the bipolar transistor is formed in the collector 42. It is connected to the source (or drain) 78 of the NMOS through a third via layer 108 via a layer 96.

도 2의 본 발명의 일 실시예에 의해 제조된 바이씨모스는, 수직형 바이폴라 트랜지스터와 PMOS와 NMOS로 구성된 SOI 구조의 CMOS가 수직적으로 중첩되게 위치하므로 도 1의 종래의 바이씨모스 보다 집적도를 향상시킬 수 있다. 또한, 바이폴라 트랜지스터의 SOI 구조의 CMOS는 절연층(44)에 의해 절연되므로 두 소자 사이의절연을 위해 복잡한 공정을 진행하지 않아도 된다. 즉, SOI 구조의 기판은 반도체층 (CMOS가 형성되어 있는 층), 절연층(44) 및 반도체 기판(40)으로 구성되어 있는데, CMOS는 이중 반도체층에 형성되고, 절연층(44)을 개재하여 그 하부에 중접되도록 존재하는 반도체 기판(40)에는 바이폴라 트랜지스터를 형성함으로써 칩 면적의 효율성을 증대시켰다.The bi-semos manufactured by the embodiment of the present invention of FIG. 2 has a higher integration density than the conventional bi-semos of FIG. 1 since the vertical bipolar transistor and the CMOS of the SOI structure composed of the PMOS and the NMOS are vertically overlapped. Can be improved. In addition, since the CMOS of the SOI structure of the bipolar transistor is insulated by the insulating layer 44, a complicated process is not required for the isolation between the two devices. That is, the substrate of the SOI structure is composed of a semiconductor layer (a layer on which a CMOS is formed), an insulating layer 44, and a semiconductor substrate 40. The CMOS is formed on a double semiconductor layer, and the insulating layer 44 is interposed therebetween. In this case, the bipolar transistor is formed in the semiconductor substrate 40 so as to overlap the lower portion thereof, thereby increasing the efficiency of the chip area.

도 2를 참조하면, 절연층(44)을 경계로 해서 위쪽의 반도체층에는 PMOS와 NMOS이 각각 형성되어 있고, 아래쪽의 반도체 기판(40)에는 NPN 바이폴라 트랜지스터가 형성되어 있다. 즉, 도 2는 CMOS와 바이폴라 트랜지스터(BJT)가 절연층(44)을 개재하여 수직으로 중접되도록 형성되어 있음을 보여준다. 이를 위해서, MOS의 드레인 및 소오스와 바이폴라 트랜지스터의 에미터(94), 베이스(52) 및 콜렉터(42)를 수직으로 중첩되도록 정렬시키고, 이들을 제1 및 제3 비아층(104 및 108)을 이용하여 연결시킨다. 이때, 베이스(52)와 같이 MOS와 연결되지 않는 영역은 n+ 또는 p+ 불순물을 도핑되어 있는 랜딩 패드층(landing pad layer)(86)으로 상위 메탈과 접촉시킨다.Referring to FIG. 2, PMOS and NMOS are formed in the upper semiconductor layer with the insulating layer 44 as a boundary, and NPN bipolar transistors are formed in the lower semiconductor substrate 40. That is, FIG. 2 shows that the CMOS and the bipolar transistor BJT are formed to be vertically overlapped with each other via the insulating layer 44. To do this, the drain and source of the MOS and the emitter 94, base 52 and collector 42 of the bipolar transistor are aligned vertically so that they are aligned with the first and third via layers 104 and 108. Connect it. In this case, a region not connected to the MOS, such as the base 52, is brought into contact with the upper metal by a landing pad layer 86 doped with n + or p + impurities.

도 2는 PMOS의 소오스(S)(84)는 외부 전극과 연결되고 드레인(D)(84)은 제1 비아층(104)을 통해 바이폴라 트랜지스터의 에미터(94)와 연결되며, NMOS의 소오스(S)(78)는 외부 전극과 연결되고 드레인(D)(78)은 제3 비아층(108)을 통해 바이폴라 트랜지스터의 콜렉터(42)와 연결되며, 바이폴라 트랜지스터의 베이스(52)는 제2 비아층(106)을 거쳐 랜딩 패드층(86)을 통해 상위 메탈과 접촉하는 구조를 도시하고 있다. 그러나, CMOS를 SOI 구조로 형성하고, CMOS 수직 하부의 반도체 기판에 상기 CMOS와 중첩되도록 바이폴라 트랜지스터를 형성함으로써 집적도 증가와 더불어 CMOS와 바이폴라 트랜지스터 사이의 절연 특성을 향상시킨다는 본 발명의 목적은 도 2의 도시된 구조에만 한정되는 것은 아니다.2 shows a source (S) 84 of a PMOS connected to an external electrode and a drain (D) 84 connected to an emitter 94 of a bipolar transistor through a first via layer 104, the source of the NMOS. (S) 78 is connected to the external electrode and the drain (D) 78 is connected to the collector 42 of the bipolar transistor through the third via layer 108, the base 52 of the bipolar transistor is second The structure in contact with the upper metal via the via layer 106 and the landing pad layer 86 is shown. However, an object of the present invention is to improve the degree of integration and to improve the insulation characteristics between the CMOS and the bipolar transistor by forming the CMOS as an SOI structure and forming a bipolar transistor so as to overlap the CMOS on a semiconductor substrate below the vertical CMOS. It is not limited to the structure shown.

소자 구현의 필요에 따라, PMOS의 소오스/ 드레인(84)은 바이폴라 트랜지스터의 에미터(94), 베이스(52) 및 콜렉터(42) 중 어느 하나와 임의적으로 연결될 수 있고, NMOS의 소오스/ 드레인(78) 또한 바이폴라 트랜지스터의 에미터(94), 베이스(52) 및 콜렉터(42) 중 어느 하나와 임의적으로 연결될 수 있다. 즉, CMOS를 구성하는 각 요소들 (소오스, 드레인 및 게이트 전극)은 소자 구현의 필요에 따라 바이폴라 트랜지스터의 각 요소들 (에미터, 베이스 및 콜렉터)와 각각 임의적으로 연결될 수 있다. 물론, 랜딩 패드층(86)을 도 2에서와 같이 도입할 수도 있고 도입하지 않을 수도 있으며 이는 필요에 따라 선택할 수 있다.Depending on the needs of the device implementation, the source / drain 84 of the PMOS may be arbitrarily connected to any one of the emitter 94, base 52, and collector 42 of the bipolar transistor, and the source / drain of the NMOS ( 78 may also be optionally connected to any one of the emitter 94, base 52 and collector 42 of the bipolar transistor. That is, each element constituting the CMOS (source, drain, and gate electrode) may be arbitrarily connected to each element (emitter, base, and collector) of the bipolar transistor, depending on the needs of the device implementation. Of course, the landing pad layer 86 may or may not be introduced as in FIG. 2, which may be selected as needed.

도 3 내지 도 12는 상기 도 2의 바이씨모스를 제조하는 방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.3 to 12 are cross-sectional views illustrating a method of manufacturing the bi-MOSMOS of FIG. 2 according to a process sequence.

먼저, 도 3을 참조하면, p-형의 반도체 기판(40), 절연층(44) 및 p-형의 반도체층(46)으로 구성된 SOI 기판을 준비한다. 상기 반도체 층(46) 상에 바이폴라 트랜지스터의 콜렉터 영역을 노출시키는 창을 갖는 제1 마스크 패턴(48)을 형성한다. 상기 제1 마스크 패턴(48)을 마스크로 하여 n형의 불순물 이온(50)을 주입함으로써 상기 반도체 기판(40)의 표면 근방에 n형의 상기 콜렉터(42)를 형성한다.First, referring to FIG. 3, an SOI substrate composed of a p-type semiconductor substrate 40, an insulating layer 44, and a p-type semiconductor layer 46 is prepared. A first mask pattern 48 having a window exposing the collector region of the bipolar transistor is formed on the semiconductor layer 46. The n-type collector 42 is formed in the vicinity of the surface of the semiconductor substrate 40 by implanting n-type impurity ions 50 using the first mask pattern 48 as a mask.

도 4를 참조하면, 상기 제1 마스크 패턴을 제거한 후, 바이폴라 트랜지스터의 베이스 영역을 노출시키는 창을 갖는 제2 마스크 패턴(54)을 반도체층(46) 상에 형성한다. 상기 제2 마스크 패턴(54)을 마스크로 하여 p형의 불순물 이온(56)을 주입함으로써 상기 콜렉터(42) 내에 p형의 베이스(52)를 형성한다.Referring to FIG. 4, after removing the first mask pattern, a second mask pattern 54 having a window exposing the base region of the bipolar transistor is formed on the semiconductor layer 46. The p-type base 52 is formed in the collector 42 by implanting p-type impurity ions 56 using the second mask pattern 54 as a mask.

도 5를 참조하면, 상기 제2 마스크 패턴을 제거한 후, PMOS가 형성될 영역을 노출시키는 창을 갖는 제3 마스크 패턴(58)을 반도체층(46) 상에 형성한다. 이어서, 상기 제3 마스크 패턴(58)을 마스크로 하여 n형의 불순물 이온(60)을 저농도로 주입함으로써 상기 p-형의 반도체층(46)에 n-형의 불순물층(62)을 형성한다.Referring to FIG. 5, after removing the second mask pattern, a third mask pattern 58 having a window exposing a region where a PMOS is to be formed is formed on the semiconductor layer 46. Subsequently, n-type impurity ions 60 are implanted at low concentration using the third mask pattern 58 as a mask to form an n-type impurity layer 62 in the p-type semiconductor layer 46. .

도 6을 참조하면, 상기 제3 마스크 패턴을 제거한 후, 상기 NMOS가 형성될 영역 및 상기 불순물층(62)을 덮는 모양의 제4 마스크 패턴(64)을 형성한다. 상기 제4 마스크 패턴(64)을 이용하여 p-형의 불순물층(46) 및 n-형의 불순물층(62)을 제외한 영역에 필드 산화막(66)을 형성한다.Referring to FIG. 6, after removing the third mask pattern, a fourth mask pattern 64 having a shape covering the region where the NMOS is to be formed and the impurity layer 62 is formed. A field oxide film 66 is formed in a region except for the p-type impurity layer 46 and the n-type impurity layer 62 using the fourth mask pattern 64.

도 7을 참조하면, 상기 제4 마스크 패턴을 제거한 후, 결과물 기판 전면에 게이트 산화막(68)과 게이트 전극 형성을 위한 도전물질층(70)을 적층한다. 이후, 상기 도전물질층(70) 상에 NMOS 및 PMOS의 게이트 전극을 형성하기 위한 제5 마스크 패턴(72)을 형성한다.Referring to FIG. 7, after removing the fourth mask pattern, the gate oxide layer 68 and the conductive material layer 70 for forming the gate electrode are stacked on the entire surface of the resultant substrate. Thereafter, a fifth mask pattern 72 for forming gate electrodes of NMOS and PMOS is formed on the conductive material layer 70.

도 8을 참조하면, 상기 제5 마스크 패턴(도 7의 72)을 이용한 식각공정으로 상기 도전물질층 및 게이트 산화막(68)을 식각함으로써 PMOS의 게이트 전극(70a)과 NMOS의 게이트 전극(70b)을 형성한다. 이후, 상기 제5 마스크 패턴을 제거하고, p- 반도체층을 노출시키는 창을 갖는 제6 마스크 패턴(74)을 형성한 후, n형의 불순물 이온(76)을 주입함으로써 상기 NMOS 게이트 전극(70b) 양측의 반도체층에 NMOS의 소오스/ 드레인(78)을 형성한다.Referring to FIG. 8, the conductive material layer and the gate oxide film 68 are etched by an etching process using the fifth mask pattern (72 of FIG. 7) so that the gate electrode 70a of the PMOS and the gate electrode 70b of the NMOS are etched. To form. Thereafter, the fifth mask pattern is removed, the sixth mask pattern 74 having a window exposing the p- semiconductor layer is formed, and then the NMOS gate electrode 70b is implanted by implanting n-type impurity ions 76. NMOS source / drain 78 is formed in the semiconductor layers on both sides.

도 9를 참조하면, 상기 제6 마스크 패턴을 제거한 후, n-형 불순물층(62)과 바이폴라 트랜지스터의 베이스의 랜딩 패드가 형성될 영역 (베이스(52) 상부 중 상기 n-형 불순물층(62)과 중첩하지 않는 영역)을 노출시키는 창을 갖는 제7 마스크 패턴(80)을 형성한다. 이후, 상기 제7 마스크 패턴(80)을 마스크로 하여 p형 불순물 이온(82)을 고농도로 주입함으로써 상기 PMOS의 소오스/ 드레인(84)과 바이폴라 트랜지스터의 베이스(52)의 랜딩 패드층(86)을 형성한다.Referring to FIG. 9, after the sixth mask pattern is removed, a region in which the n-type impurity layer 62 and the landing pad of the base of the bipolar transistor are to be formed (the n-type impurity layer 62 on the base 52). ) And a seventh mask pattern 80 having a window exposing the region). Thereafter, the p-type impurity ions 82 are implanted at a high concentration using the seventh mask pattern 80 as a mask, thereby landing pad layer 86 of the source / drain 84 of the PMOS and the base 52 of the bipolar transistor. To form.

도 10을 참조하면, 상기 제7 마스크 패턴을 제거한 후, 상기 PMOS의 드레인 (또는 소오스)(84)과 그 하부의 절연층(44)을 관통하는 제1 홀(90)과 NMOS의 드레인 (또는 소오스)(78)과 그 하부의 절연층(44)을 관통하는 제2 홀(92)을 제8 마스클 패턴(88)을 이용한 사진식각 공정으로 형성한다. 이후, 결과물 전면에 n형 불순물 이온을 고농도로 주입함으로써 상기 베이스(52) 내에는 바이폴라 트랜지스터의 에미터(94)를 형성하고, 상기 콜렉터(42) 내에는 콜렉터 플럭층(96)을 형성한다.Referring to FIG. 10, after the seventh mask pattern is removed, the first hole 90 and the NMOS drain (or) penetrating the drain (or source) 84 of the PMOS and the insulating layer 44 thereunder. The second hole 92 penetrating the source 78 and the lower insulating layer 44 is formed by a photolithography process using the eighth mask pattern 88. Subsequently, a high concentration of n-type impurity ions is injected into the entire surface of the resultant to form the emitter 94 of the bipolar transistor in the base 52, and the collector floc layer 96 in the collector 42.

도 11을 참조하면, 상기 제8 마스크 패턴을 제거한 후, 상기 랜딩 패드(86)과 그 하부의 절연층(44)을 관통하는 제3 홀(100)을 제9 마스크 패턴(98)을 이용한 사진식각 공정으로 형성한다. 이후, 결과물 전면에 p형의 불순물 이온을 고농도로 주입함으로써 상기 베이스(52) 내에 베이스 플럭층(102)을 형성한다.Referring to FIG. 11, after the eighth mask pattern is removed, the third hole 100 penetrating the landing pad 86 and the insulating layer 44 below is photographed using the ninth mask pattern 98. It is formed by an etching process. Thereafter, a high concentration of p-type impurity ions is injected into the entire surface of the resultant to form the base flock layer 102 in the base 52.

도 12를 참조하면, 상기 제9 마스크 패턴을 제거한 후, 텅스텐과 같은 도전물질로 상기 제1, 제2 및 제3 홀을 각각 매립함으로써 상기 에미터(94)와 접속하는 제1 비아층(104)를, 상기 베이스 플럭층(102)과 접속하는 제2 비아층(106) 및 상기 콜렉터 플럭층(96)과 접속하는 제3 비아층(108)을 각각 형성한다.Referring to FIG. 12, after removing the ninth mask pattern, the first via layer 104 connected to the emitter 94 by filling the first, second, and third holes with a conductive material such as tungsten, respectively. ) Is formed with a second via layer 106 that connects the base floc layer 102 and a third via layer 108 that connects the collector floc layer 96.

도 3 내지 도 12는 본 발명의 일 실시예에 의한 바이씨모스를 제조하는 방법에 대해 설명하고 있다. 따라서, 도 3 내지 도 12의 방법은 도 2의 구조를 구현하는데 한정된다. 도 2의 연결구조와 다른 연결구조를 가지는 본 발명의 다른 실시예(CMOS를 구성하는 각 요소들 (소오스, 드레인 및 게이트 전극)은 소자 구현의 필요에 따라 바이폴라 트랜지스터의 각 요소들 (에미터, 베이스 및 콜렉터)와 각각 임의적으로 연결하는 구조)에 의한 바이씨모스를 구현하고자 할 경우, CMOS를 구성하는 각 요소들과 바이폴라 트랜지스터의 각 요소들을 연결하는 순서를 구현하고자 하는 소자에 맞게 적절하게 변경하면 된다.3 to 12 illustrate a method of manufacturing bi-semos according to an embodiment of the present invention. Thus, the method of FIGS. 3-12 is limited to implementing the structure of FIG. Another embodiment of the present invention having a connection structure different from that of FIG. 2 (each of the elements constituting the CMOS (source, drain and gate electrodes) is characterized by the fact that each element (emitter, If you want to implement bismos by the structure that connects to the base and collector, respectively), change according to the device to implement the order of connecting each element of CMOS and each element of bipolar transistor. Just do it.

즉, p-형 반도체 기판(40), 절연층(44) 및 p-형 반도체층(46)으로 된 SOI 기판을 준비하는 단계와, 상기 p-형 반도체 기판(40)에 에미터, 베이스 및 콜렉터로 구성된 수직형 바이폴라 트랜지스터를 형성하는 단계와, 상기 바이폴라 트랜지스터가 형성되어 있는 반도체 기판(40) 수직으로 중첩되는 상부의 p-형 반도체층(46)에 NMOS 형성을 위한 p- 반도체층과 PMOS 형성을 위한 n- 반도체층과 이들 사이를 분리하는 필드산화막을 형성하는 단계와, 상기 p- 반도체층에는 NMOS를 형성하고, 상기 n- 반도체층에는 PMOS를 형성하는 단계와, CMOS를 구성하는 각 요소들과 바이폴 라 트랜지스터를 구성하는 각 요소들 중 소자 구현에 필요에 따라 연결되어야하는 요소들 사이를 연결하기 위한 홀들을 형성하는 단계와, 상기 홀들을 도전물질로 매우므로써 CMOS의 임의의 요소와 바이폴라 트랜지스터의 임의의 요소를 전기적으로 연결하는 단계로 진행한다.That is, preparing an SOI substrate made of the p-type semiconductor substrate 40, the insulating layer 44, and the p-type semiconductor layer 46, and emitters, bases, and bases on the p-type semiconductor substrate 40. Forming a vertical bipolar transistor comprising a collector; and forming a p- semiconductor layer and a PMOS for forming an NMOS on a p-type semiconductor layer 46 vertically overlapping a semiconductor substrate 40 on which the bipolar transistor is formed. Forming an n- semiconductor layer for formation and a field oxide film separating them, forming an NMOS on the p- semiconductor layer, forming a PMOS on the n- semiconductor layer, and forming a CMOS Forming holes for connecting elements and elements of the bipolar transistors, which are to be connected as necessary for the device implementation, and forming any hole in a conductive material to form any element of the CMOS. And Bipol D) electrically connecting any element of the transistor.

본 발명에서는 SOI 구조의 CMOS에서 사용되지 않는 반도체 기판에 수직형 바이폴라 트랜지스터를 형성함으로써 CMOS와 바이폴라 트랜지스터를 적층시킬 수 있다. 그리고, CMOS와 바이폴라 트랜지스터 사이에 절연층(44)이 존재하기 때문에 별도의 소자분리 공정(isolation process)이 요구되지 않는다. 그리고 CMOS와 BJT가 서로 다른 층에 개별적으로 형성시키기 때문에 공정이 간단해지고 복합화에 따른 소자의 성능 저하 또한 작아진다.In the present invention, by forming a vertical bipolar transistor on a semiconductor substrate not used in the CMOS of the SOI structure, the CMOS and the bipolar transistor can be stacked. In addition, since an insulating layer 44 is present between the CMOS and the bipolar transistor, no separate isolation process is required. And because CMOS and BJT are formed separately on different layers, the process becomes simpler and the performance degradation of the device due to the complexity is also reduced.

본 발명에 의한 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스 및 그 제조방법에 의하면, 소이 구조의 씨모스와 바이폴라 트랜지스터를 절연층을 개재하여 각각 상부 반도체층 및 하부 반도체 기판에 중첩적으로 형성함으로써 소자의 집적도를 향상시킬 수 있다. 또한, 소이 구조의 씨모스와 바이폴라 트랜지스터 사이는 소이 구조에 사용되는 절연층을 개재시킴으로써 두 소자 사이의 절연을 용이하게 할 수 있다.According to the bismos having a soy-structured CMOS and vertical bipolar transistors according to the present invention, and a method of manufacturing the same, the CMOS and bipolar transistors having a soy structure are superposed on the upper semiconductor layer and the lower semiconductor substrate, respectively, via an insulating layer. Formation of the device can improve the degree of integration of the device. In addition, the insulating between the CMOS and the bipolar transistor can be facilitated by interposing an insulating layer used for the SOI structure.

Claims (6)

반도체 기판, 절연층 및 반도체층으로 된 소이 기판;A soy substrate comprising a semiconductor substrate, an insulating layer and a semiconductor layer; 상기 반도체 기판에 형성된 에미터, 베이스 및 콜렉터로 구성된 수직형 바이폴라 트랜지스터;A vertical bipolar transistor comprising an emitter, a base, and a collector formed on the semiconductor substrate; 상기 바이폴라 트랜지스터와 중첩하도록 그 상부의 반도체층에 형성된 소오스, 드레인 및 게이트 전극으로 각각 구성된 NMOS와 PMOS를 갖는 씨모스; 및A CMOS having an NMOS and a PMOS each formed of a source, a drain, and a gate electrode formed in a semiconductor layer thereon to overlap the bipolar transistor; And 상기 수직형 바이폴라 트랜지스터를 구성하는 에미터, 베이스 및 콜렉터 중 적어도 어느 하나와 상기 씨모스를 구성하는 소오스 및 드레인 중 적어도 어느 하나를 전기적으로 연결하기 위해 상기 절연층을 관통하여 에미터,베이스 및 콜렉터 중 적어도 어느 하나가 노출된 적어도 하나의 제1 비아층을 구비하는 것을 특징으로 하는 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스.The emitter, base and collector penetrating the insulating layer to electrically connect at least one of the emitter, base and collector constituting the vertical bipolar transistor and at least one of the source and drain constituting the CMOS. And a bismos having a soy structure and a vertical bipolar transistor, wherein at least one of the substrates includes at least one first via layer exposed. 제1항에 있어서,The method of claim 1, 상기 바이폴라 트랜지스터를 구성하는 에미터, 베이스 및 콜렉터 중 어느 하나는 상기 절연층을 관통하여 형성된 제2 비아층을 통해 상기 반도체층에 형성된 랜딩 패드층와 연결되어 있는 것을 특징으로 하는 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스.And one of the emitter, base, and collector constituting the bipolar transistor is connected to the landing pad layer formed on the semiconductor layer through a second via layer formed through the insulating layer. Bismos with vertical bipolar transistors. 제1항에 있어서,The method of claim 1, 상기 제1 비아층과 접하는 바이폴라 트랜지스터의 에미터, 베이스 및 콜렉터 중 어느 하나에는 불순물 플럭층이 형성되어 있는 것을 특징으로 하는 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스.A bismos having a soy structure and a vertical bipolar transistor, wherein an impurity floc layer is formed in any one of an emitter, a base, and a collector of the bipolar transistor in contact with the first via layer. 반도체 기판, 절연층 및 p-형 반도체층으로 된 SOI 기판을 준비하는 단계;Preparing an SOI substrate comprising a semiconductor substrate, an insulating layer, and a p-type semiconductor layer; 상기 반도체 기판에 에미터, 베이스 및 콜렉터로 구성된 수직형 바이폴라 트랜지스터를 형성하는 단계;Forming a vertical bipolar transistor comprising an emitter, a base, and a collector on the semiconductor substrate; 상기 바이폴라 트랜지스터가 형성되어 있는 반도체 기판과 중첩되는 상부의 반도체층에 NMOS 형성을 위한 p- 반도체층과 PMOS 형성을 위한 n- 반도체층과 이들 사이를 분리하는 필드산화막을 형성하는 단계;Forming a p- semiconductor layer for forming an NMOS, an n- semiconductor layer for forming a PMOS, and a field oxide layer separating therebetween in an upper semiconductor layer overlapping the semiconductor substrate on which the bipolar transistor is formed; 상기 p- 반도체층에는 NMOS를 형성하고, 상기 n- 반도체층에는 PMOS를 형성함으로써 상기 NMOS와 PMOS로 구성된 씨모스를 형성하는 단계;Forming a CMOS comprising the NMOS and the PMOS by forming an NMOS in the p- semiconductor layer and a PMOS in the n- semiconductor layer; 상기 CMOS를 구성하는 각 요소들 중 적어도 하나와 바이폴라 트랜지스터를 구성하는 각 요소들 중 적어도 하나를 연결하기 위해 에미터,베이스 및 콜렉터 중 적어도 어느 하나가 노출된 적어도 하나의 홀을 상기 절연층에 형성하는 단계; 및At least one hole in which at least one of an emitter, a base, and a collector is exposed is formed in the insulating layer to connect at least one of the elements constituting the CMOS and at least one of the elements constituting the bipolar transistor. Doing; And 상기 홀을 도전물질로 채움으로써 CMOS를 구성하는 요소들 중 적어도 하나와 바이폴라 트랜지스터를 구성하는 요소들 중 적어도 하나를 전기적으로 연결하는 단계를 구비하는 것을 특징으로 하는 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스 제조방법.And electrically filling at least one of the elements constituting the CMOS with at least one of the elements constituting the bipolar transistor by filling the hole with a conductive material. A bismos manufacturing method having a transistor. 제4항에 있어서,The method of claim 4, wherein 상기 반도체층에 바이폴라 트랜지스터를 구성하는 요소들 중 어느 하나와 접속하기 위한 랜딩 패드층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스 제조방법.Forming a landing pad layer for connecting to any one of the elements constituting the bipolar transistor in the semiconductor layer; and a bismos manufacturing method having a CMOS structure and a vertical bipolar transistor. . 제4항에 있어서,The method of claim 4, wherein 상기 씨모스를 구성하는 요소들 중 적어도 하나와 전기적으로 연결되는 바이폴라 트랜지스터의 에미터, 베이스 및 콜렉터 중 적어도 어느 하나에 불순물 플럭층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 소이 구조의 씨모스와 수직형 바이폴라 트랜지스터를 갖는 바이씨모스 제조방법.And forming an impurity flux layer on at least one of an emitter, a base, and a collector of the bipolar transistor electrically connected to at least one of the elements constituting the CMOS. And a bismos manufacturing method having a vertical bipolar transistor.
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