JP4258875B2

JP4258875B2 - Photoelectric conversion element and photoelectric conversion device

Info

Publication number: JP4258875B2
Application number: JP03579699A
Authority: JP
Inventors: 敦釜下
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 1999-02-15
Filing date: 1999-02-15
Publication date: 2009-04-30
Anticipated expiration: 2019-02-15
Also published as: JP2000236081A

Description

【０００１】
【産業上の利用分野】
本発明は光電変換素子に関する。
【０００２】
【従来の技術】
近年、固体撮像素子やラインセンサなど、入射する光を光電変換して映像化したり或いはセンシングする光電変換装置が実用化されている。これらの光電変換装置には、受光部として埋め込みフォトダイオード（以下ＢＰＤとする）を有する光電変換素子を構成として使用するものが盛んに用いられている。
【０００３】
ＢＰＤは、半導体表面に配置された空乏化防止層の下に、光電変換した電荷を蓄積するための拡散層（以下電荷蓄積層とする）を半導体内部に有している。このため、電荷蓄積層が完全空乏化しても半導体表面は空乏化しないので界面順位に起因した暗電流が少ない。また、ＰＮ接合が電荷蓄積層を取り囲んでいるため接合容量が大きく、より多くの電荷を蓄積できる等の利点がある。
【０００４】
固体撮像素子を例にとって、従来のＢＰＤを説明する。図８は、従来の固体撮像素子の単位画素を示す図面であり、（ａ）は平面図、（ｂ）はＤ１−Ｄ１’に沿った断面図、（ｃ）はＤ３−Ｄ３’に沿った断面図、（ｄ）は（ｂ）のＤ２−Ｄ２’に沿ったポテンシャル図である。なお、固体撮像素子は、光電変換素子である単位画素を複数配置させた光電変換装置である。
【０００５】
この固体撮像素子は、入射光に応じて電荷を生成し蓄積するＢＰＤ１０１と、このＢＰＤから受け取った電荷に対応する信号を出力する接合型電界効果トランジスタ（以下ＪＦＥＴとする）１０２と、信号出力後に不要となった電荷をＪＦＥＴ１０２の制御領域（ゲート領域２０３、２０４）から排出するためのリセットドレイン（以下ＲＳＤとする）を有する。なお、この図ではＪＦＥＴ１０２のソースとＲＳＤに接続されるアルミ配線は省略している。
【０００６】
ＢＰＤ１０１は、半導体基板表面から裏面に向かって順に空乏化防止層（表面のＮ型層）２０５、Ｐ型電荷蓄積層２０６、Ｎ型Ｓｉ基板２０１となっている。ＪＦＥＴ１０２は、Ｎ＋型ソース領域２０７、Ｎ型ドレイン領域２０８、表面Ｐ型ゲート領域２０３、深いＰ型ゲート領域２０４、Ｎ型チャネル領域２０９より構成されており、Ｐ型ゲート領域２０３、２０４がＮ型チャネル２０９を上下から挟む構造になっている。
【０００７】
転送電極（以下ＴＧとする）１０３は、ＢＰＤ１０１からＪＦＥＴ１０２のゲート領域２０３、２０４に電荷を転送するためのものであり、ＢＰＤ１０１のＰ型領域２０６とＪＦＥＴ１０２のゲートＰ型領域２０３とがソース・ドレインとなるＰチャネルＭＯＳＦＥＴを構成している。
リセットゲート（以下ＲＳＧとする）１０５は、ＪＦＥＴ１０２のゲート領域２０３、２０４からＲＳＤ１０４に電荷を転送するものであり、ＲＳＤ１０４のＰ領域２０２とＪＦＥＴ１０２のＰ型ゲート領域２０３とがソース・ドレインとなるＰチャネルＭＯＳＦＥＴを構成している。ＲＳＧ１０５にパルス電圧が印可されると、ＲＳＤ１０４とＪＦＥＴ１０２のゲート領域２０３、２０４とは電気的に接続され、ゲート領域２０３、２０４はＲＳＤ１０４の電圧に初期化される。
【０００８】
このような固体撮像素子は、各画素にＢＰＤと増幅素子を有しているので、低ノイズ高感度となる。
なお、ここでは光電変換装置の受光部をＢＰＤにて説明した。しかし、受光部に半導体基板と受光部拡散層からなるフォトダイオードを配置したものも周知である。
【０００９】
【発明が解決しようとする課題】
ところで近年、高感度の素子が様々な分野で求められており、高感度化のために受光部面積を大型化することが提案されている。しかし、受光部面積を大型化するに従って、受光部から読み出し部への電荷転送速度は低下する。そして、さらに大型化させると、規定の読み出し期間内に完全に転送することが出来なくなり、残留した電荷が残像として観測される。
【００１０】
ここで、残像の現象を説明する。図８（ｄ）は、図８（ｂ）のＤ２−Ｄ２’に沿ったポテンシャル図である。ここでは、ＪＦＥＴ１０２のゲート領域２０３、２０４を基準電圧にリセットし、ＴＧ１０３をオンしたとき（ローレベルに設定したとき）のポテンシャルを示す。
この図から分かるように、ＢＰＤ１０１の、トランスファーゲート側及びその反対側においてはＢＰＤは、ポテンシャル勾配を有している。信号電荷は、ポテンシャルの低い方にドリフトによって移動する。従って、ポテンシャルの勾配があれば、信号電荷は容易に（即ち高速に）ポテンシャルの低い方に移動することが可能となる。
【００１１】
しかし、ＢＰＤ１０１の中央部付近ではポテンシャル勾配が無く平らである。よって、この部分に蓄積された信号電荷は、電界によるドリフト成分が無くトランスファーゲート１０３を通ってＪＦＥＴ１０２の制御領域に達するのに比較的に長い時間を要する。従って、規定読み出し期間内に完全転送することが出来ず、ＢＰＤ１０１に信号電荷が残留してしまう。さらに受光部面積が増大すると、読み出し期間を無限に長くしても完全転送ができなくなる。
【００１２】
上記のように、従来の光電変換装置は、画素面積の増大には限界があり、電荷転送の高速度化が望まれていた。
本発明は、このような問題点に鑑みてなされたものであり、大面積受光部でも完全転送が可能となる光電変換素子及び光電変換装置を提供する。
【００１６】
【課題を解決するための手段】
請求項１に記載された発明は、第１導電型の半導体基板上に配置され、入射光に応じた電荷を発生し蓄積する受光部と、該受光部に蓄積された電荷を読み出し部に転送する転送部と、前記転送部から送られてきた電荷に応じた信号を発生する前記読み出し部とを有する光電変換素子において、前記受光部は、第１導電型の空乏化防止層、及び、前記空乏化防止層に接触して且つ前記空乏化防止層の下部に設けられた第２導電型の電荷蓄積層とから構成された埋め込みフォトダイオードであり、前記埋め込みフォトダイオードの下部における前記半導体基板の不純物濃度は、濃度勾配を有し、前記転送部に隣接した部分で低濃度であり、前記転送部から離れるに従って高濃度となることを特徴とする。
【００１８】
この構成により、電荷読み出し時に受光部の端から転送電極に向かって単調減少するポテンシャル勾配が形成されるため、受光部内の電荷は電界ドリフトによって高速かつ完全に転送される。さらに、受光部は埋め込みフォトダイオードを用いているので、暗電流が小さく蓄積用量が大きい。
請求項２に記載された発明は、請求項１に記載された光電変換素子において、前記濃度勾配は、段階的に変化することを特徴とする。このようにすれば、受光部の濃度勾配が容易に得られる。
【００１９】
請求項３に記載された発明は、請求項１又は請求項２に記載された光電変換素子において、前記読み出し部は、前記電荷を増幅するトランジスタを有することを特徴とする。
この構成により、高速動作が可能となるばかりではなく、読み出し部に増幅トランジスタを配置させるので、低ノイズ高感度の光電変換素子を提供することが可能となる。
【００２０】
請求項４に記載された発明は、請求項３に記載された光電変換素子において、前記トランジスタは接合型電界効果トランジスタであることを特徴とする。接合型電界効果トランジスタは、ゲートを半導体で設けるため埋め込みフォトダイオードとの整合性が良い。このため、請求項４の構成ならば製造が容易であり、それに伴い歩留まりが向上する。
【００２１】
また、請求項５に記載された光電変換装置は、請求項１から請求項４のいずれかに記載された光電変換素子を単位画素としてマトリクスに配置し、Ｘ−Ｙアドレス走査回路によって各画素から信号を出力することを特徴とする。上記の光電変換素子をマトリクス状に配置させると、画像信号を生成するイメージセンサなどが得られる。
【００２２】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る光電変換装置の単位画素（光電変換素子）を示す図面であり、（ａ）は平面図、（ｂ）はＡ１−Ａ１’に沿った断面図、（ｃ）はＡ２−Ａ２’に沿った断面図、（ｄ）は（ｂ）のＡ３−Ａ３’に沿ったポテンシャル図である。
【００２３】
この単位画素は、入射光に応じて電荷を生成し蓄積する埋め込みフォトダイオード（ＢＰＤ）１０１と、ＢＰＤ１０１から受け取った電荷に対応する信号を出力する接合型電界効果トランジスタ（以下ＪＦＥＴとする）１０２と、信号出力後に不要となった電荷をＪＦＥＴ１０２の制御領域（ゲート領域２０３、２０４）から排出するためのリセットドレイン（以下ＲＳＤとする）を有する。なお、この図ではＪＦＥＴ１０２のソースコンタクト部１０６とＲＳＤ１０４のコンタクト部１０７に接続されるアルミ配線は省略している。
【００２４】
転送電極（以下ＴＧとする）１０３は、ＢＰＤ１０１に蓄積された電荷をＪＦＥＴ１０２のゲート領域２０３、２０４に転送するためのものであり、ＢＰＤ１０１のＰ型領域２０６とＪＦＥＴ１０２のゲートＰ型領域２０３とがソース・ドレインとなるＰチャネルＭＯＳＦＥＴを構成している。
ＪＦＥＴ１０２は、送られてきた電荷に応じて信号を出力する読み出し部である。不純物濃度５×１０²⁰ｃｍ^-3のＮ＋型ソース領域２０７、不純物濃度５×１０¹⁸ｃｍ^-3のＮ型ドレイン領域２０８、不純物濃度５×１０¹⁷ｃｍ^-3の表面Ｐ型ゲート領域２０３、不純物濃度５×１０¹⁷ｃｍ^-3の深いＰ型ゲート領域２０４、不純物濃度１×１０¹⁷ｃｍ−３のＮ型チャネル領域２０９より構成されており、電気的に接続された表面Ｐ型ゲート領域２０３と深いＰ型ゲート領域２０４がＮ型チャネル２０９を上下から挟む構造になっている。そして、このゲート領域の電荷に応じて増幅させた信号をＮ+型ソース領域２０７から出力する。
【００２５】
リセットゲート（以下ＲＳＧとする）１０５は、ＪＦＥＴ１０２のゲート領域２０３、２０４からＲＳＤ１０４に電荷を転送するものであり、ＲＳＤ１０４のＰ領域２０２（不純物濃度５×１０¹⁷ｃｍ^-3）とＪＦＥＴ１０２のＰ型ゲート領域２０３とがソース・ドレインとなるＰチャネルＭＯＳＦＥＴを構成している。ＲＳＧ１０５にパルス電圧が印可されると、ＲＳＤ１０４とＪＦＥＴ１０２のゲート領域２０３、２０４とは電気的に接続され、ゲート領域２０３、２０４はＲＳＤ１０４の電圧に初期化される。
【００２６】
ＢＰＤ１０１は、半導体基板表面から裏面に向かって順に空乏化防止層（表面のＮ型層）２０５、不純物濃度３×１０¹⁶ｃｍ^-3のＰ型電荷蓄積層２０６、不純物濃度１×１０¹⁵ｃｍ^-3のＮ型基板２０１となっている。
空乏化防止層は、基板２０１と電気的に接続されている。また、不純物濃度が１×１０¹⁷ｃｍ^-3、２×１０¹⁷ｃｍ^-3、３×１０¹⁷ｃｍ^-3の３つの領域２０５ａ，２０５ｂ，２０５ｃに分かれている。このようにＮ型不純物濃度は２０５ａ＜２０５ｂ＜２０５ｃの順番に段階的濃くなっている。このため、後述するようにＴＧ１０３の方が低くなるようなＰ型電荷蓄積層２０６のポテンシャル勾配が形成されている。このような構造は、イオン注入法に従って同一加速エネルギーで注入量を変えることによって形成される。この時、不純物濃度が濃いほど拡散が深くなる。
【００２７】
図１（ｄ）は、図１（ｂ）のＡ３−Ａ３’に沿ったポテンシャル図である。ここでは、ＪＦＥＴ１０２のゲート領域２０３、２０４を基準電圧にリセットし、ＴＧ１０３をオンしたとき（ローレベルに設定したとき）のポテンシャルを示す。
ＢＰＤ１０１の領域ｃ（図１(ａ)参照）では空乏化防止層２０５ｃの濃度が濃いため、ｂ領域に比べてＰ型電荷蓄積層２０６は空乏化し易い。つまり、空乏化電圧が小さい。領域ｂと領域ａの関係も同様である。そして、空乏化防止層２０５ａ，２０５ｂ，２０５ｃは基板電位に固定されているので、ＢＰＤ１０１が完全空乏化した状態ではＰ型電荷蓄積層２０６の領域ｃの電位（ポテンシャル）は領域ｂよりも高くなる。同様にして領域ｂは領域ａよりも電位（ポテンシャル）が高くなる。換言すれば、受光部の不純物の濃度勾配により、受光部にポテンシャルの勾配を作るのである。
【００２８】
従来の光電変換素子の受光部は、受光部端のフリンジ電界が届かない範囲では均一のポテンシャルを有していた。しかし、本実施形態の光電変換素子は、３つの領域に分けそれぞれの領域でポテンシャルが異なる。このポテンシャルは、転送電極に近づくに従って低くなる。よって、ＢＰＤ１０１が完全空乏化したときでも、それぞれの領域内に電位勾配が生ずるのでＢＰＤ１０１内の電荷がＪＦＥＴ１０２の表面Ｐ型ゲート領域２０３，深いＰ型ゲート領域２０４に高速に転送される。
【００２９】
本実施形態では、ＢＰＤ１０１を３個の領域に分割しているが、Ｐ型電荷蓄積層２０６内に電位勾配が形成されるように、任意の数に分割出来ることは言うまでもない。また、ここでは受光部にＢＰＤを用いたが、これをフォトダイオードとし、表面の拡散領域の濃度を本実施形態におけるＰ型電荷蓄積層と同様に濃度勾配を設けても良い。
【００３０】
光電変換装置においては、この単位画素をマトリクス状に配置し、Ｘ−Ｙアドレス走査回路によって各画素から信号を出力させる。光電変換素子をマトリクスに配置した光電変換装置の駆動走査は、特開平８−２９３５９１に記載された通りである。
次に図面を参照して本発明に係る光電変換素子の製造方法を説明する。図２は、第１の実施形態に係る光電変換素子の各製造工程での受光部断面図である。まず、周知のフォトリソグラフィー法とイオン注入法に従い、不純物濃度が１×１０¹⁵ｃｍ^-3であるＮ型Ｓｉ基板３０１にＪＦＥＴのドレインとして用いるＮ型拡散領域３０２を形成する。
【００３１】
次に、Ｎ型Ｓｉ基板３０１表面にＳｉ０₂膜３０３と、ＴＧとして用いるポリシリコン電極３０４を形成する。そして、少なくともＢＰＤの形成予定領域を開口するようにフォトリソグラフィー法に従ってレジスト３０５によるマスクを形成し、¹¹Ｂ⁺をイオン注入してＰ型電荷蓄積層３０６を形成する。このとき、ポリシリコン電極３０４はイオン注入のマスクの一部として作用する。同一のマスクで³¹Ｐ⁺をイオン注入し、ＢＰＤ１０１の領域ａ（図１(ａ)参照）に相当する不純物濃度の空乏化防止層３０７を形成する。¹¹Ｂ⁺及び³¹Ｐ⁺の加速エネルギーは、空乏化防止層３０７が基板３０１表面に形成され、その下にＰ型電荷蓄積層３０６が形成されるように、¹¹Ｂ⁺と³¹Ｐ⁺の加速エネルギーを調整する。この状態を示したのが図２（ａ）である。
【００３２】
次にレジスト３０５を剥離し、ＢＰＤ１０１の領域ｂ，ｃに相当する部分（図１(ａ)参照）を開口するようにレジスト３０８を形成し、これをマスクとして³¹Ｐ⁺をイオン注入し、空乏化防止層３０７ｂを形成する。このとき、領域ａにはイオンが注入されず、領域ａは空乏化防止層３０７ａのままとなる。この状態を示したのが図２（ｂ）である。
【００３３】
次にレジスト３０８を剥離してＢＰＤ１０１の領域ｃに相当する部分を開口するようにレジスト３０９を形成し、これをマスクとして³¹Ｐ⁺をイオン注入し、ＢＰＤ１０１の領域ｃに相当する不純物濃度の空乏化防止層３０７ｃを形成する。このとき、領域ａ，ｂにはイオンが注入されず、それぞれの領域は、空乏化防止層３０７ａ，３０７ｂのままとなる。この状態を示したのが図２（ｃ）である。
【００３４】
次にレジスト３０９を剥離し、注入した不純物を電気的に活性化するためのアニールを行い、従来の方法に従ってＢＰＤ以外の部分を形成することにより、光電変換素子が得られる。
図７は、第１の実施形態の光電変換素子と従来の光電変換素子の残像特性を表したグラフである。
【００３５】
横軸は正方形の受光部（ＢＰＤ）の１辺の長さ、縦軸は、光が当たっているときの出力を１として規格化した残像の度合いを示している。尚、残像は、信号電荷が受光部から完全には転送されず残留することによって生ずる。
従来構造のＢＰＤを採用した光電変換素子は１５μｍ□から残像が認められるのに対して、ＢＰＤに３段ポテンシャル段差を付けた本発明の光電変換素子は３０μｍ□でも残像は測定限界以下であった。
【００３６】
このように受光部に電位勾配が形成されると、ＢＰＤ１０１内の電荷が速やかにＪＦＥＴ１０２に転送される。従って、高速動作も可能となる。
（第２の実施形態）
図３は、本発明の第２の実施形態に係る光電変換装置の単位画素（光電変換素子）を示す図面であり、（ａ）は平面図、（ｂ）はＢ１−Ｂ１’に沿った断面図、（ｃ）はＢ２−Ｂ２’に沿った断面図、（ｄ）は（ｂ）のＢ３−Ｂ３’に沿ったポテンシャル図である。
【００３７】
第１の実施形態と異なる点は、ＢＰＤ１０１において濃度勾配の形成される部分が異なる点にある。その他は第１の実施形態と同じなので説明を省略する。
ＢＰＤ１０１は、半導体基板表面から裏面に向かって順に、不純物濃度が１×１０¹⁷ｃｍ^-3の空乏化防止層（表面のＮ型層）２０５、不純物濃度が３×１０¹⁶ｃｍ^-3のＰ型電荷蓄積層２０６、Ｎ型基板２０１となっている。空乏化防止層は、基板２０１と電気的に接続されている。
【００３８】
また、Ｐ型電荷蓄積層２０６下のＮ型基板の濃度は、不純物濃度が１×１０¹⁵ｃｍ^-3、２×１０¹⁵ｃｍ^-3、６×１０¹⁵ｃｍ^-3である３つの領域２０１ａ，２０１ｂ，２０１ｃに分かれている。このように、Ｎ型不純物濃度は２０１ａ＜２０１ｂ＜２０１ｃの順番に段階的濃くなっている。このため、ＴＧ１０３の方が低くなるようなポテンシャル勾配が形成されている。
【００３９】
図３（ｄ）は、図３（ｂ）のＢ３−Ｂ３’に沿ったポテンシャル図である。ここでは、ＪＦＥＴ１０２のゲート領域２０３、２０４を基準電圧にリセットし、ＴＧ１０３をオンしたとき（ローレベルに設定したとき）のポテンシャルを示す。
Ｐ型電荷蓄積層２０６下の領域ｃ（図３(ａ)参照）では、不純物濃度が濃いため領域ｂに比べてＰ型電荷蓄積層２０６は空乏化し易い。つまり、空乏化電圧が小さい。領域ｂと領域ａの関係も同様である。そして、空乏化防止層２０５は基板電位に固定されているので、ＢＰＤ１０１が完全空乏化した状態ではＰ型電荷蓄積層２０６の領域ｃの電位（ポテンシャル）は領域ｂよりも高くなる。同様にして領域ｂは領域ａよりも電位（ポテンシャル）が高くなる。換言すれば、受光部の不純物の濃度勾配により、受光部にはポテンシャルの勾配が作られるのである。よって、ＢＰＤ１０１が完全空乏化したときに、それぞれの領域内に電位勾配が生ずるのでＢＰＤ１０１内の電荷がＪＦＥＴ１０２の表面Ｐ型ゲート領域２０３，深いＰ型ゲート領域２０４に高速に転送される。
【００４０】
次に図面を参照して本光電変換素子の製造方法を説明する。図４は、第２の実施形態に係る光電変換素子の各製造工程での受光部断面図である。まず、周知のフォトリソグラフィー法とイオン注入法に従い、Ｎ型Ｓｉ基板３０１にＪＦＥＴのドレインとして用いるＮ型拡散領域３０２を形成する。
次に、Ｎ型Ｓｉ基板３０１表面にＳｉ０₂膜３０３と、ＴＧとして用いるポリシリコン電極３０４を形成する。そして、少なくともＢＰＤの形成予定領域を開口するようにフォトリソグラフィー法に従ってレジスト３０５によるマスクを形成し、¹¹Ｂ⁺をイオン注入してＰ型電荷蓄積層３０６を形成する。このとき、ポリシリコン電極３０４はイオン注入のマスクの一部として作用する。次いで、同一のマスクで³¹Ｐ⁺をイオン注入し、空乏化防止層３０７を形成する。¹¹Ｂ⁺及び³¹Ｐ＋の加速エネルギーは、空乏化防止層３０７が基板３０１表面に形成され、その下にＰ型電荷蓄積層３０６が形成されるように、¹¹Ｂ⁺と³¹Ｐ⁺の加速エネルギーを調整する。この状態を示したのが図４（ａ）である。
【００４１】
次にレジスト３０５を剥離し、ＢＰＤ１０１の領域ｂ，ｃに相当する部分（図３(ａ)参照）を開口するようにレジスト３０８を形成し、これをマスクとして³¹Ｐ⁺をイオン注入する。そして、ＢＰＤ１０１の領域ｂに相当する基板３０１ｂのＮ型不純物濃度がａの領域より高くなるように調整する。このとき、領域ａにはイオンが注入されず、３０１ａの領域は、元々の基板３０１の濃度のままとなる。この状態を示したのが図４（ｂ）である。
【００４２】
次にレジスト３０８を剥離してＢＰＤ１０１の領域ｃに相当する部分を開口するようにレジスト３０９を形成し、これをマスクとして³¹Ｐ⁺をイオン注入する。そして、ＢＰＤ１０１の領域ｃに相当する基板３０１ｃのＮ型不純物濃度がｂの領域より高くなるように調整する。このとき、領域ａ，ｂにはイオンが注入されず、３０１ａ，３０１ｂの領域の濃度は変化が無い。この状態を示したのが図４（ｃ）である。
【００４３】
次にレジスト３０９を剥離し、注入した不純物を電気的に活性化するためのアニールを行い、従来の方法に従ってＢＰＤ以外の部分を形成することにより、本実施形態の光電変換素子が得られる。
（第３の実施形態）
図５は、本発明による第３の実施形態に係る光電変換装置の単位画素（光電変換素子）を示す図面であり、（ａ）は平面図、（ｂ）はＣ１−Ｃ１’に沿った断面図、（ｃ）はＣ２−Ｃ２’に沿った断面図、（ｄ）は（ｂ）のＣ３−Ｃ３’に沿ったポテンシャル図である。第１、第２の実施形態と異なる点は、ＢＰＤ１０１において濃度勾配の形成される部分が異なる点にある。
【００４４】
ＢＰＤ１０１は、半導体基板表面から裏面に向かって順に、不純物濃度１×１０¹⁷ｃｍ^-3の空乏化防止層（表面のＮ型層）２０５、Ｐ型電荷蓄積層２０６、不純物濃度１×１０¹⁵ｃｍ^-3のＮ型基板２０１となっている。空乏化防止層は、基板２０１と電気的に接続されている。
また、Ｐ型電荷蓄積層２０６は、不純物濃度が３×１０¹⁶ｃｍ^-3、２×１０¹⁶ｃｍ^-3、１×１０¹⁶ｃｍ^-3の３つの領域２０６ａ，２０６ｂ，２０６ｃに分かれている。このようにＰ型不純物濃度は２０６ａ＞２０６ｂ＞２０６ｃの順番に段階的濃くなっている。このため、ＴＧ１０３の方が低くなるようなポテンシャル勾配が形成されている。
【００４５】
図５（ｄ）は、図５（ｂ）のＣ３−Ｃ３’に沿ったポテンシャル図である。ここでも、ＪＦＥＴ１０２のゲート領域２０３、２０４を基準電圧にリセットし、ＴＧ１０３をオンしたときのポテンシャルを示す。
ＢＰＤ１０１の領域ｃ（図５(ａ)参照）では、不純物濃度が濃いため領域ｂに比べてＰ型電荷蓄積層２０６は空乏化し易い。つまり、空乏化電圧が小さい。領域ｂと領域ａの関係も同様である。そして、空乏化防止層２０５は基板電位に固定されているので、ＢＰＤ１０１が完全空乏化した状態ではＰ型電荷蓄積層２０６の領域ｃの電位（ポテンシャル）は領域ｂよりも高くなる。同様にして領域ｂは領域ａよりも電位（ポテンシャル）が高くなる。換言すれば、受光部の不純物の濃度勾配により、受光部にはポテンシャルの勾配が作られるのである。よって、ＢＰＤ１０１が完全空乏化したときに、それぞれの領域内に電位勾配が生ずるのでＢＰＤ１０１内の電荷がＪＦＥＴ１０２の表面Ｐ型ゲート領域２０３，深いＰ型ゲート領域２０４に高速に転送される。
【００４６】
次に図面を参照して本光電変換素子の製造方法を説明する。図６は、第３の実施形態に係る光電変換素子の各製造工程での受光部断面図である。まず、周知のフォトリソグラフィー法とイオン注入法に従い、Ｎ型Ｓｉ基板３０１にＪＦＥＴのドレインとして用いるＮ型拡散領域３０２を形成する。
次に、Ｎ型Ｓｉ基板３０１表面にＳｉ０₂膜３０３と、ＴＧとして用いるポリシリコン電極３０４を形成する。そして、少なくともＢＰＤの形成予定領域を開口するようにフォトリソグラフィー法に従ってレジスト３０５によるマスクを形成し、¹¹Ｂ⁺をイオン注入してＰ型電荷蓄積層３０６を形成する。このとき、ポリシリコン電極３０４はイオン注入のマスクの一部として作用する。次いで、同一のマスクで³¹Ｐ⁺をイオン注入し、空乏化防止層３０７を形成する。¹¹Ｂ⁺及び³¹Ｐ⁺の加速エネルギーは、空乏化防止層３０７が基板３０１表面に形成され、その下にＰ型電荷蓄積層３０６が形成されるように、¹¹Ｂ⁺と³¹Ｐ⁺の加速エネルギーを調整する。この状態を示したのが図６（ａ）である。
【００４７】
次にレジスト３０５を剥離し、ＢＰＤ１０１の領域ａ，ｂに相当する部分（図５(ａ)参照）を開口するようにレジスト３１０を形成し、これをマスクとして１１Ｂ＋をイオン注入し、Ｐ型電荷蓄積層３０６ｂを形成する。このとき、領域ｃにはイオンが注入されず、領域ｃはＰ型電荷蓄積層３０６ｃのままとなる。この状態を示したのが図６（ｂ）である。
【００４８】
次にレジスト３１０を剥離してＢＰＤ１０１の領域ｃに相当する部分を開口するようにレジスト３１１を形成し、これをマスクとして¹¹Ｂ⁺をイオン注入し、ＢＰＤ１０１の領域ａに相当する不純物濃度のＰ型電荷蓄積層３０６ａを形成する。このとき、領域ｂ、ｃにはイオンが注入されず、それぞれの領域は、Ｐ型電荷蓄積層３０６ｂ，３０６ｃのままとなる。この状態を示したのが図６（ｃ）である。
【００４９】
次にレジスト３１１を剥離し、注入した不純物を電気的に活性化するためのアニールを行い、従来の方法に従ってＢＰＤ以外の部分を形成することにより、本実施形態の光電変換素子が得られる。
【００５０】
【発明の効果】
以上、詳述したように、本発明の光電変換素子は、転送部の方が低くなるように受光部にポテンシャルの勾配を配置させたので、受光部から読み出し部への信号電荷が短時間で完全に転送される。よって、本発明の光電変換素子及びこれを用いた光電変換装置は、高速動作が可能であり、また、受光部サイズを大きくしても残像が発生しないという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る光電変換装置の単位画素（光電変換素子）を示す図面であり、（ａ）は平面図、（ｂ）はＡ１−Ａ１’に沿った断面図、（ｃ）はＡ２−Ａ２’に沿った断面図、（ｄ）は（ｂ）のＡ３−Ａ３’に沿ったポテンシャル図である。
【図２】第１の実施形態に係る光電変換素子の各製造工程での受光部断面図である。
【図３】本発明の第２の実施形態に係る光電変換装置の単位画素（光電変換素子）を示す図面であり、（ａ）は平面図、（ｂ）はＢ１−Ｂ１’に沿った断面図、（ｃ）はＢ２−Ｂ２’に沿った断面図、（ｄ）は（ｂ）のＢ３−Ｂ３’に沿ったポテンシャル図である。
【図４】第２の実施形態に係る光電変換素子の各製造工程での受光部断面図である。
【図５】本発明による第３の実施形態に係る光電変換装置の単位画素（光電変換素子）を示す図面であり、（ａ）は平面図、（ｂ）はＣ１−Ｃ１’に沿った断面図、（ｃ）はＣ２−Ｃ２’に沿った断面図、（ｄ）は（ｂ）のＣ３−Ｃ３’に沿ったポテンシャル図である。
【図６】第３の実施形態に係る光電変換素子の各製造工程での受光部断面図である。
【図７】第１の実施形態の光電変換素子と従来の光電変換素子の残像特性を表したグラフである。
【図８】従来の固体撮像素子の単位画素を示す図面であり、（ａ）は平面図、（ｂ）はＤ１−Ｄ１’に沿った断面図、（ｃ）はＤ３−Ｄ３’に沿った断面図、（ｄ）は（ｂ）のＤ２−Ｄ２’に沿ったポテンシャル図である。
【符号の説明】
１０１・・・埋め込みフォトダイオード
１０２・・・ＪＦＥＴ
１０３・・・転送電極
１０４・・・リセットドレイン
１０５・・・リセットゲート
１０６，１０７・・・コンタクト部
２０１，３０１・・・Ｎ型Ｓｉ基板
２０３、２０４・・・ゲート領域
２０５，３０７・・・空乏化防止層
２０６，３０６・・・Ｐ型電荷蓄積層
２０７・・・Ｎ＋型ソース領域
２０８，３０２・・・Ｎ型ドレイン領域
２０９・・・Ｎ型チャネル
３０３・・・シリコン酸化膜
３０４・・・ポリシリコン電極
３０５，３０８，３０９，３１０，３１１・・・フォトレジスト[0001]
[Industrial application fields]
The present invention relates to a photoelectric conversion element.
[0002]
[Prior art]
In recent years, photoelectric conversion devices that photoelectrically convert incident light into an image or sense it, such as solid-state imaging devices and line sensors, have been put into practical use. In these photoelectric conversion devices, those using a photoelectric conversion element having a buried photodiode (hereinafter referred to as BPD) as a light receiving portion as a configuration are actively used.
[0003]
BPD has a diffusion layer (hereinafter referred to as a charge storage layer) for storing photoelectrically converted charges inside a semiconductor under a depletion prevention layer disposed on a semiconductor surface. For this reason, even if the charge storage layer is completely depleted, the semiconductor surface is not depleted, so that the dark current resulting from the interface order is small. Further, since the PN junction surrounds the charge storage layer, there is an advantage that the junction capacitance is large and more charges can be stored.
[0004]
A conventional BPD will be described using a solid-state imaging device as an example. 8A and 8B are diagrams showing unit pixels of a conventional solid-state imaging device, in which FIG. 8A is a plan view, FIG. 8B is a cross-sectional view along D1-D1 ′, and FIG. 8C is along D3-D3 ′. Sectional drawing, (d) is a potential diagram along D2-D2 'of (b). The solid-state imaging device is a photoelectric conversion device in which a plurality of unit pixels that are photoelectric conversion devices are arranged.
[0005]
The solid-state imaging device includes a BPD 101 that generates and accumulates charges according to incident light, a junction field effect transistor (hereinafter referred to as JFET) 102 that outputs a signal corresponding to the charges received from the BPD, and a signal output device. It has a reset drain (hereinafter referred to as RSD) for discharging unnecessary charges from the control region (gate regions 203 and 204) of the JFET. In this figure, the source of JFET 102 and the aluminum wiring connected to RSD are omitted.
[0006]
The BPD 101 includes a depletion prevention layer (front surface N-type layer) 205, a P-type charge storage layer 206, and an N-type Si substrate 201 in order from the front surface to the back surface of the semiconductor substrate. The JFET 102 includes an N + type source region 207, an N type drain region 208, a surface P type gate region 203, a deep P type gate region 204, and an N type channel region 209. The P type gate regions 203 and 204 are N type. The channel 209 is sandwiched from above and below.
[0007]
The transfer electrode (hereinafter referred to as TG) 103 is for transferring charges from the BPD 101 to the gate regions 203 and 204 of the JFET 102. The P-type region 206 of the BPD 101 and the gate P-type region 203 of the JFET 102 are connected to the source / drain. The P-channel MOSFET is configured.
The reset gate (hereinafter referred to as RSG) 105 transfers charges from the gate regions 203 and 204 of the JFET 102 to the RSD 104. The P region 202 of the RSD 104 and the P-type gate region 203 of the JFET 102 serve as a source / drain. A channel MOSFET is configured. When a pulse voltage is applied to the RSG 105, the RSD 104 and the gate regions 203 and 204 of the JFET 102 are electrically connected, and the gate regions 203 and 204 are initialized to the voltage of the RSD 104.
[0008]
Such a solid-state imaging device has low noise and high sensitivity because each pixel has a BPD and an amplifying device.
Here, the light receiving portion of the photoelectric conversion device has been described using BPD. However, it is also well known that a photodiode including a semiconductor substrate and a light receiving portion diffusion layer is disposed in the light receiving portion.
[0009]
[Problems to be solved by the invention]
In recent years, high-sensitivity elements have been demanded in various fields, and it has been proposed to increase the area of the light receiving portion in order to increase the sensitivity. However, as the area of the light receiving portion increases, the charge transfer rate from the light receiving portion to the readout portion decreases. If the size is further increased, it becomes impossible to transfer completely within a prescribed readout period, and the remaining charge is observed as an afterimage.
[0010]
  Here, the phenomenon of afterimage will be described.FIG. 8 (d)IsFIG. 8 (b)It is a potential diagram along D2-D2 '. Here, the potential when the gate regions 203 and 204 of the JFET 102 are reset to the reference voltage and the TG 103 is turned on (when set to the low level) is shown.
  As can be seen from this figure, the BPD has a potential gradient on the transfer gate side and the opposite side of the BPD 101. The signal charge moves to the lower potential side by drift. Therefore, if there is a potential gradient, the signal charge can easily move (i.e., at high speed) to the lower potential side.
[0011]
However, there is no potential gradient near the center of the BPD 101 and it is flat. Therefore, the signal charge accumulated in this portion has no drift component due to the electric field, and it takes a relatively long time to reach the control region of the JFET 102 through the transfer gate 103. Therefore, complete transfer cannot be performed within the specified read period, and signal charges remain in the BPD 101. If the area of the light receiving portion is further increased, complete transfer cannot be performed even if the reading period is infinitely long.
[0012]
As described above, the conventional photoelectric conversion device has a limit in increasing the pixel area, and it has been desired to increase the speed of charge transfer.
The present invention has been made in view of such problems, and provides a photoelectric conversion element and a photoelectric conversion device that can be completely transferred even in a large-area light receiving unit.
[0016]
[Means for Solving the Problems]
The invention described in claim 1A light receiving unit disposed on a semiconductor substrate of the first conductivity type for generating and accumulating charges according to incident light, a transfer unit for transferring the charges accumulated in the light receiving unit to a reading unit, and a transmission unit from the transfer unit. In the photoelectric conversion element having the readout unit that generates a signal corresponding to the charge that has been generated, the light receiving unit is in contact with the depletion prevention layer of the first conductivity type, the depletion prevention layer, and the An embedded photodiode comprising a charge storage layer of a second conductivity type provided below the depletion prevention layer, and the impurity concentration of the semiconductor substrate below the embedded photodiode has a concentration gradient; The density is low in a portion adjacent to the transfer section, and becomes higher as the distance from the transfer section increases.
[0018]
  With this configuration, a potential gradient that monotonously decreases from the end of the light receiving portion toward the transfer electrode during charge reading is formed, so that charges in the light receiving portion are transferred at high speed and completely due to electric field drift. Further, since the light receiving unit uses an embedded photodiode, the dark current is small and the accumulated dose is large.
  Claim 2The invention described inClaim 12 is characterized in that the concentration gradient changes stepwise. In this way, the concentration gradient of the light receiving part can be easily obtained.
[0019]
  Claim 3The invention described in claim 1Or claim 2In the photoelectric conversion element described in the item 1, the reading unit includes a transistor that amplifies the charge.
  With this configuration, not only high-speed operation is possible, but also an amplification transistor is arranged in the reading unit, so that a low-noise and high-sensitivity photoelectric conversion element can be provided.
[0020]
  Claim 4The invention described inClaim 3In the photoelectric conversion element described in item 1, the transistor is a junction field effect transistor. Since the junction field effect transistor has a gate formed of a semiconductor, the junction field effect transistor has good matching with the embedded photodiode. For this reason,Claim 4If it is the structure of this, manufacture is easy, and a yield improves in connection with it.
[0021]
  Also,Claim 5The photoelectric conversion device described in claim 1 is fromClaim 4The photoelectric conversion elements described in any of the above are arranged as a unit pixel in a matrix, and a signal is output from each pixel by an XY address scanning circuit. When the photoelectric conversion elements are arranged in a matrix, an image sensor or the like that generates an image signal can be obtained.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
1A and 1B are diagrams illustrating a unit pixel (photoelectric conversion element) of a photoelectric conversion device according to a first embodiment of the present invention, where FIG. 1A is a plan view and FIG. 1B is a cross-section along A1-A1 ′. FIG. 4C is a cross-sectional view taken along A2-A2 ′, and FIG. 4D is a potential view taken along A3-A3 ′ in FIG.
[0023]
The unit pixel includes an embedded photodiode (BPD) 101 that generates and accumulates charges according to incident light, a junction field effect transistor (hereinafter referred to as JFET) 102 that outputs a signal corresponding to the charges received from the BPD 101, and , And a reset drain (hereinafter referred to as RSD) for discharging unnecessary charges after the signal is output from the control region (gate regions 203 and 204) of the JFET 102. In this figure, the aluminum wiring connected to the source contact portion 106 of the JFET 102 and the contact portion 107 of the RSD 104 is omitted.
[0024]
A transfer electrode (hereinafter referred to as TG) 103 is used to transfer the electric charge accumulated in the BPD 101 to the gate regions 203 and 204 of the JFET 102. The P-type region 206 of the BPD 101 and the gate P-type region 203 of the JFET 102 are connected to each other. A P-channel MOSFET serving as a source / drain is configured.
The JFET 102 is a reading unit that outputs a signal in accordance with the transmitted charge. Impurity concentration 5 × 10²⁰cm^-3N + type source region 207, impurity concentration 5 × 10¹⁸cm^-3N-type drain region 208, impurity concentration 5 × 10¹⁷cm^-3Surface P-type gate region 203, impurity concentration 5 × 10¹⁷cm^-3Deep P-type gate region 204, impurity concentration 1 × 10¹⁷The surface P-type gate region 203 and the deep P-type gate region 204 that are electrically connected sandwich the N-type channel 209 from above and below. A signal amplified in accordance with the charge in the gate region is output from the N + -type source region 207.
[0025]
A reset gate (hereinafter referred to as RSG) 105 transfers charges from the gate regions 203 and 204 of the JFET 102 to the RSD 104, and a P region 202 (impurity concentration of 5 × 10 5) of the RSD 104.¹⁷cm^-3) And the P-type gate region 203 of the JFET 102 constitute a P-channel MOSFET having a source / drain. When a pulse voltage is applied to the RSG 105, the RSD 104 and the gate regions 203 and 204 of the JFET 102 are electrically connected, and the gate regions 203 and 204 are initialized to the voltage of the RSD 104.
[0026]
The BPD 101 includes a depletion prevention layer (N-type layer on the surface) 205 and an impurity concentration of 3 × 10 in order from the front surface to the back surface of the semiconductor substrate.¹⁶cm^-3P-type charge storage layer 206, impurity concentration 1 × 10¹⁵cm^-3This is an N-type substrate 201.
The depletion prevention layer is electrically connected to the substrate 201. Also, the impurity concentration is 1 × 10¹⁷cm^-32 × 10¹⁷cm^-33 × 10¹⁷cm^-3Are divided into three areas 205a, 205b and 205c. Thus, the N-type impurity concentration increases stepwise in the order of 205a <205b <205c. For this reason, as will be described later, a potential gradient of the P-type charge storage layer 206 is formed such that the TG 103 is lower. Such a structure is formed by changing the implantation amount with the same acceleration energy according to the ion implantation method. At this time, the deeper the impurity concentration, the deeper the diffusion.
[0027]
FIG. 1D is a potential diagram along A3-A3 ′ in FIG. Here, the potential when the gate regions 203 and 204 of the JFET 102 are reset to the reference voltage and the TG 103 is turned on (when set to the low level) is shown.
In the region c of the BPD 101 (see FIG. 1A), the concentration of the depletion prevention layer 205c is high, so that the P-type charge storage layer 206 is more easily depleted than the region b. That is, the depletion voltage is small. The relationship between the region b and the region a is the same. Since the depletion prevention layers 205a, 205b, and 205c are fixed at the substrate potential, the potential (potential) of the region c of the P-type charge storage layer 206 is higher than that of the region b when the BPD 101 is completely depleted. . Similarly, the region b has a higher potential (potential) than the region a. In other words, a potential gradient is created in the light receiving portion due to the impurity concentration gradient in the light receiving portion.
[0028]
The light receiving portion of the conventional photoelectric conversion element has a uniform potential in a range where the fringe electric field at the end of the light receiving portion does not reach. However, the photoelectric conversion element of this embodiment is divided into three regions, and the potential is different in each region. This potential decreases as the distance from the transfer electrode is approached. Therefore, even when the BPD 101 is completely depleted, a potential gradient is generated in each region, so that charges in the BPD 101 are transferred to the surface P-type gate region 203 and the deep P-type gate region 204 of the JFET 102 at high speed.
[0029]
In the present embodiment, the BPD 101 is divided into three regions. Needless to say, the BPD 101 can be divided into an arbitrary number so that a potential gradient is formed in the P-type charge storage layer 206. Here, BPD is used for the light receiving portion, but this may be a photodiode, and the concentration of the diffusion region on the surface may be provided with a concentration gradient as in the P-type charge storage layer in the present embodiment.
[0030]
In the photoelectric conversion device, the unit pixels are arranged in a matrix, and a signal is output from each pixel by an XY address scanning circuit. The drive scanning of the photoelectric conversion device in which the photoelectric conversion elements are arranged in a matrix is as described in JP-A-8-293591.
Next, a method for producing a photoelectric conversion element according to the present invention will be described with reference to the drawings. FIG. 2 is a cross-sectional view of a light receiving unit in each manufacturing process of the photoelectric conversion element according to the first embodiment. First, according to the well-known photolithography method and ion implantation method, the impurity concentration is 1 × 10¹⁵cm^-3An N-type diffusion region 302 used as a JFET drain is formed on the N-type Si substrate 301.
[0031]
Next, Si0 is formed on the surface of the N-type Si substrate 301.₂A film 303 and a polysilicon electrode 304 used as a TG are formed. Then, a mask by a resist 305 is formed according to a photolithography method so as to open at least a region where a BPD is to be formed,¹¹B⁺To form a P-type charge storage layer 306. At this time, the polysilicon electrode 304 functions as a part of a mask for ion implantation. With the same mask³¹P⁺Is implanted to form a depletion prevention layer 307 having an impurity concentration corresponding to the region a of the BPD 101 (see FIG. 1A).¹¹B⁺as well as³¹P⁺The depletion prevention layer 307 is formed on the surface of the substrate 301, and the P-type charge storage layer 306 is formed thereunder.¹¹B⁺When³¹P⁺Adjust the acceleration energy. FIG. 2A shows this state.
[0032]
Next, the resist 305 is peeled off, and a resist 308 is formed so as to open portions corresponding to the regions b and c of the BPD 101 (see FIG. 1A).³¹P⁺Are ion-implanted to form a depletion prevention layer 307b. At this time, ions are not implanted into the region a, and the region a remains as the depletion prevention layer 307a. This state is shown in FIG. 2 (b).
[0033]
Next, the resist 308 is peeled off, and a resist 309 is formed so as to open a portion corresponding to the region c of the BPD 101, and this is used as a mask.³¹P⁺Is implanted to form a depletion prevention layer 307 c having an impurity concentration corresponding to the region c of the BPD 101. At this time, ions are not implanted into the regions a and b, and the respective regions remain the depletion prevention layers 307a and 307b. FIG. 2C shows this state.
[0034]
Next, the resist 309 is peeled off, annealing for electrically activating the implanted impurities is performed, and portions other than the BPD are formed according to a conventional method, whereby a photoelectric conversion element is obtained.
FIG. 7 is a graph showing the afterimage characteristics of the photoelectric conversion element of the first embodiment and the conventional photoelectric conversion element.
[0035]
The horizontal axis represents the length of one side of the square light receiving part (BPD), and the vertical axis represents the degree of afterimage normalized by assuming that the output is 1 when the light strikes. Incidentally, the afterimage is generated when the signal charge remains without being completely transferred from the light receiving unit.
A photoelectric conversion element employing BPD having a conventional structure shows an afterimage from 15 μm □, whereas a photoelectric conversion device of the present invention in which a three-step potential step is added to BPD has an afterimage below the measurement limit even at 30 μm □. .
[0036]
Thus, when a potential gradient is formed in the light receiving portion, the charge in the BPD 101 is quickly transferred to the JFET 102. Therefore, high speed operation is also possible.
(Second Embodiment)
3A and 3B are diagrams showing a unit pixel (photoelectric conversion element) of a photoelectric conversion device according to a second embodiment of the present invention, where FIG. 3A is a plan view and FIG. 3B is a cross section along B1-B1 ′. FIG. 4C is a cross-sectional view taken along B2-B2 ′, and FIG. 4D is a potential diagram taken along B3-B3 ′ in FIG.
[0037]
The difference from the first embodiment is that a portion where a concentration gradient is formed in the BPD 101 is different. Others are the same as those in the first embodiment, and a description thereof will be omitted.
The BPD 101 has an impurity concentration of 1 × 10 in order from the front surface to the back surface of the semiconductor substrate.¹⁷cm^-3Depletion prevention layer (surface N-type layer) 205, impurity concentration is 3 × 10¹⁶cm^-3The P-type charge storage layer 206 and the N-type substrate 201 are formed. The depletion prevention layer is electrically connected to the substrate 201.
[0038]
Further, the concentration of the N-type substrate under the P-type charge storage layer 206 is 1 × 10 5 in impurity concentration.¹⁵cm^-32 × 10¹⁵cm^-3, 6 × 10¹⁵cm^-3Are divided into three areas 201a, 201b and 201c. Thus, the N-type impurity concentration increases stepwise in the order of 201a <201b <201c. For this reason, a potential gradient is formed such that the TG 103 is lower.
[0039]
FIG. 3D is a potential diagram along B3-B3 ′ in FIG. Here, the potential when the gate regions 203 and 204 of the JFET 102 are reset to the reference voltage and the TG 103 is turned on (when set to the low level) is shown.
In the region c under the P-type charge storage layer 206 (see FIG. 3A), since the impurity concentration is high, the P-type charge storage layer 206 is more easily depleted than the region b. That is, the depletion voltage is small. The relationship between the region b and the region a is the same. Since the depletion prevention layer 205 is fixed at the substrate potential, the potential (potential) of the region c of the P-type charge storage layer 206 is higher than that of the region b when the BPD 101 is completely depleted. Similarly, the region b has a higher potential (potential) than the region a. In other words, a potential gradient is created in the light receiving portion due to the impurity concentration gradient in the light receiving portion. Therefore, when the BPD 101 is completely depleted, a potential gradient is generated in each region, so that charges in the BPD 101 are transferred to the surface P-type gate region 203 and the deep P-type gate region 204 of the JFET 102 at high speed.
[0040]
Next, the manufacturing method of this photoelectric conversion element is demonstrated with reference to drawings. FIG. 4 is a cross-sectional view of the light receiving unit in each manufacturing process of the photoelectric conversion element according to the second embodiment. First, according to a well-known photolithography method and ion implantation method, an N-type diffusion region 302 used as a JFET drain is formed on an N-type Si substrate 301.
Next, Si0 is formed on the surface of the N-type Si substrate 301.₂A film 303 and a polysilicon electrode 304 used as a TG are formed. Then, a mask by a resist 305 is formed according to a photolithography method so as to open at least a region where a BPD is to be formed,¹¹B⁺To form a P-type charge storage layer 306. At this time, the polysilicon electrode 304 functions as a part of a mask for ion implantation. Then with the same mask³¹P⁺Is implanted to form a depletion prevention layer 307.¹¹B⁺as well as³¹The acceleration energy of P + is such that the depletion prevention layer 307 is formed on the surface of the substrate 301 and the P-type charge storage layer 306 is formed thereunder.¹¹B⁺When³¹P⁺Adjust the acceleration energy. FIG. 4A shows this state.
[0041]
Next, the resist 305 is peeled off, and a resist 308 is formed so as to open portions corresponding to the regions b and c of the BPD 101 (see FIG. 3A).³¹P⁺Ion implantation. Then, the N-type impurity concentration of the substrate 301b corresponding to the region b of the BPD 101 is adjusted to be higher than that of the region a. At this time, ions are not implanted into the region a, and the region 301a remains at the original concentration of the substrate 301. FIG. 4B shows this state.
[0042]
Next, the resist 308 is peeled off, and a resist 309 is formed so as to open a portion corresponding to the region c of the BPD 101, and this is used as a mask.³¹P⁺Ion implantation. Then, the N-type impurity concentration of the substrate 301c corresponding to the region c of the BPD 101 is adjusted to be higher than that of the region b. At this time, ions are not implanted into the regions a and b, and the concentrations of the regions 301a and 301b remain unchanged. FIG. 4C shows this state.
[0043]
Next, the resist 309 is peeled off, annealing for electrically activating the implanted impurities is performed, and portions other than the BPD are formed according to a conventional method, whereby the photoelectric conversion element of this embodiment is obtained.
(Third embodiment)
FIG. 5 is a drawing showing unit pixels (photoelectric conversion elements) of a photoelectric conversion device according to a third embodiment of the present invention, where (a) is a plan view and (b) is a cross section taken along C1-C1 ′. FIG. 4C is a cross-sectional view taken along C2-C2 ′, and FIG. 4D is a potential diagram taken along C3-C3 ′ in FIG. A difference from the first and second embodiments is that a portion where a concentration gradient is formed in the BPD 101 is different.
[0044]
The BPD 101 has an impurity concentration of 1 × 10 in order from the front surface to the back surface of the semiconductor substrate.¹⁷cm^-3Depletion prevention layer (surface N-type layer) 205, P-type charge storage layer 206, impurity concentration 1 × 10¹⁵cm^-3This is an N-type substrate 201. The depletion prevention layer is electrically connected to the substrate 201.
The P-type charge storage layer 206 has an impurity concentration of 3 × 10.¹⁶cm^-32 × 10¹⁶cm^-31 × 10¹⁶cm^-3Are divided into three areas 206a, 206b and 206c. As described above, the P-type impurity concentration gradually increases in the order of 206a> 206b> 206c. For this reason, a potential gradient is formed such that the TG 103 is lower.
[0045]
FIG. 5D is a potential diagram along C3-C3 ′ in FIG. Here, the potential when the gate regions 203 and 204 of the JFET 102 are reset to the reference voltage and the TG 103 is turned on is shown.
In the region c of the BPD 101 (see FIG. 5A), since the impurity concentration is high, the P-type charge storage layer 206 is more easily depleted than the region b. That is, the depletion voltage is small. The relationship between the region b and the region a is the same. Since the depletion prevention layer 205 is fixed at the substrate potential, the potential (potential) of the region c of the P-type charge storage layer 206 is higher than that of the region b when the BPD 101 is completely depleted. Similarly, the region b has a higher potential (potential) than the region a. In other words, a potential gradient is created in the light receiving portion due to the impurity concentration gradient in the light receiving portion. Therefore, when the BPD 101 is completely depleted, a potential gradient is generated in each region, so that charges in the BPD 101 are transferred to the surface P-type gate region 203 and the deep P-type gate region 204 of the JFET 102 at high speed.
[0046]
Next, the manufacturing method of this photoelectric conversion element is demonstrated with reference to drawings. FIG. 6 is a cross-sectional view of the light receiving unit in each manufacturing process of the photoelectric conversion element according to the third embodiment. First, according to a well-known photolithography method and ion implantation method, an N-type diffusion region 302 used as a JFET drain is formed on an N-type Si substrate 301.
Next, Si0 is formed on the surface of the N-type Si substrate 301.₂A film 303 and a polysilicon electrode 304 used as a TG are formed. Then, a mask by a resist 305 is formed according to a photolithography method so as to open at least a region where a BPD is to be formed,¹¹B⁺To form a P-type charge storage layer 306. At this time, the polysilicon electrode 304 functions as a part of a mask for ion implantation. Then with the same mask³¹P⁺Is implanted to form a depletion prevention layer 307.¹¹B⁺as well as³¹P⁺The depletion prevention layer 307 is formed on the surface of the substrate 301, and the P-type charge storage layer 306 is formed thereunder.¹¹B⁺When³¹P⁺Adjust the acceleration energy. FIG. 6A shows this state.
[0047]
Next, the resist 305 is peeled off, a resist 310 is formed so as to open portions corresponding to the regions a and b of the BPD 101 (see FIG. 5A), and 11B + is ion-implanted using the resist 310 as a mask. The accumulation layer 306b is formed. At this time, ions are not implanted into the region c, and the region c remains as the P-type charge storage layer 306c. FIG. 6B shows this state.
[0048]
Next, the resist 310 is peeled off and a resist 311 is formed so as to open a portion corresponding to the region c of the BPD 101, and this is used as a mask.¹¹B⁺Is implanted to form a P-type charge storage layer 306a having an impurity concentration corresponding to the region a of the BPD 101. At this time, ions are not implanted into the regions b and c, and the respective regions remain as P-type charge storage layers 306b and 306c. FIG. 6C shows this state.
[0049]
Next, the resist 311 is peeled off, annealing for electrically activating the implanted impurities is performed, and portions other than BPD are formed according to a conventional method, whereby the photoelectric conversion element of this embodiment is obtained.
[0050]
【The invention's effect】
As described above, in the photoelectric conversion element of the present invention, since the potential gradient is arranged in the light receiving unit so that the transfer unit is lower, the signal charge from the light receiving unit to the reading unit is reduced in a short time. Fully transferred. Therefore, the photoelectric conversion element of the present invention and the photoelectric conversion device using the photoelectric conversion element can operate at high speed, and there is an effect that no afterimage is generated even if the size of the light receiving unit is increased.
[Brief description of the drawings]
1A and 1B are diagrams illustrating a unit pixel (photoelectric conversion element) of a photoelectric conversion device according to a first embodiment of the present invention, in which FIG. 1A is a plan view and FIG. 1B is a cross section along A1-A1 ′; FIG. 4C is a cross-sectional view taken along A2-A2 ′, and FIG. 4D is a potential view taken along A3-A3 ′ in FIG.
FIG. 2 is a cross-sectional view of a light receiving unit in each manufacturing process of the photoelectric conversion element according to the first embodiment.
3A and 3B are diagrams showing a unit pixel (photoelectric conversion element) of a photoelectric conversion apparatus according to a second embodiment of the present invention, where FIG. 3A is a plan view, and FIG. 3B is a cross-section along B1-B1 ′. FIG. 4C is a cross-sectional view taken along B2-B2 ′, and FIG. 4D is a potential diagram taken along B3-B3 ′ in FIG.
FIG. 4 is a cross-sectional view of a light receiving part in each manufacturing process of a photoelectric conversion element according to a second embodiment.
FIGS. 5A and 5B are diagrams showing a unit pixel (photoelectric conversion element) of a photoelectric conversion device according to a third embodiment of the present invention, where FIG. 5A is a plan view and FIG. 5B is a cross section taken along C1-C1 ′; FIG. 4C is a cross-sectional view taken along C2-C2 ′, and FIG. 4D is a potential diagram taken along C3-C3 ′ in FIG.
FIG. 6 is a cross-sectional view of a light receiving unit in each manufacturing process of a photoelectric conversion element according to a third embodiment.
FIG. 7 is a graph showing afterimage characteristics of the photoelectric conversion element of the first embodiment and the conventional photoelectric conversion element.
8A and 8B are diagrams showing unit pixels of a conventional solid-state imaging device, where FIG. 8A is a plan view, FIG. 8B is a cross-sectional view along D1-D1 ′, and FIG. 8C is along D3-D3 ′. Sectional drawing, (d) is a potential diagram along D2-D2 'of (b).
[Explanation of symbols]
101 ... Embedded photodiode
102 ... JFET
103 ... Transfer electrode
104 ... Reset drain
105 ... Reset gate
106,107 ... Contact part
201, 301 ... N-type Si substrate
203, 204... Gate region
205, 307 ... Depletion prevention layer
206, 306... P-type charge storage layer
207 ... N + type source region
208, 302... N-type drain region
209 ... N-type channel
303 ... Silicon oxide film
304 ... Polysilicon electrode
305, 308, 309, 310, 311 ... Photoresist

Claims

第１導電型の半導体基板上に配置され、入射光に応じた電荷を発生し蓄積する受光部と、該受光部に蓄積された電荷を読み出し部に転送する転送部と、前記転送部から送られてきた電荷に応じた信号を発生する前記読み出し部とを有する光電変換素子において、
前記受光部は、第１導電型の空乏化防止層、及び、前記空乏化防止層に接触して且つ前記空乏化防止層の下部に設けられた第２導電型の電荷蓄積層とから構成された埋め込みフォトダイオードであり、
前記埋め込みフォトダイオードの下部における前記半導体基板の不純物濃度は、濃度勾配を有し、前記転送部に隣接した部分で低濃度であり、前記転送部から離れるに従って高濃度となることを特徴とする光電変換素子。A light receiving unit disposed on a semiconductor substrate of the first conductivity type for generating and accumulating charges according to incident light, a transfer unit for transferring the charges accumulated in the light receiving unit to a reading unit, and a transmission unit from the transfer unit. In the photoelectric conversion element having the readout unit that generates a signal corresponding to the charge that has been generated,
The light receiving unit includes a first conductivity type depletion prevention layer and a second conductivity type charge accumulation layer provided in contact with the depletion prevention layer and below the depletion prevention layer. Embedded photodiode,
The impurity concentration of the semiconductor substrate below the buried photodiode has a concentration gradient, is low in a portion adjacent to the transfer portion, and becomes high as the distance from the transfer portion increases. Conversion element.

前記濃度勾配は、段階的に変化することを特徴とする請求項１に記載された光電変換素子。The photoelectric conversion element according to claim 1, wherein the concentration gradient changes stepwise.

請求項１又は請求項２に記載された光電変換素子において、前記読み出し部は、前記電荷を増幅するトランジスタを有することを特徴とする光電変換素子。 3. The photoelectric conversion element according to claim 1 , wherein the readout unit includes a transistor that amplifies the electric charge.

請求項３に記載された光電変換素子において、前記トランジスタは接合型電界効果トランジスタであることを特徴とする光電変換素子。4. The photoelectric conversion element according to claim 3 , wherein the transistor is a junction field effect transistor.

請求項１から請求項４のいずれかに記載された光電変換素子を単位画素としてマトリクスに配置し、Ｘ−Ｙアドレス走査回路によって各画素から信号を出力することを特徴とする光電変換装置。5. A photoelectric conversion device, wherein the photoelectric conversion elements according to claim 1 are arranged in a matrix as unit pixels, and a signal is output from each pixel by an XY address scanning circuit.