JP4258158B2 - 平坦化処理方法及び半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置製造に係り、特に大面積の素子形成領域を有する半導体ウェハ上の被平坦化処理層を化学的機械的研磨により平坦化する際の平坦化処理方法及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体素子の微細化、高集積化に伴い、ゲート電極や配線の細線化、ピッチの縮小化は進む一方である。従って、ゲート電極や配線形成に必要なリソグラフィ技術の評価、素子としての製造に関する膜質などの諸条件の評価は重要であり、予め評価用ウェハで評価される。すなわち、評価用ウェハにおいて、実際の設計に則した寸法、ピッチ等、所条件を盛り込んだ様々な素子のパターンが形成され、製造工程の評価がなされるのである。このような評価用ウェハをＴＥＧ（Test Element Group）ウェハと呼ぶこともある。
【０００３】
近年の微細化、高集積化に伴い配線層数は増大し、形成層間の平坦化処理には化学的機械的研磨、いわゆるＣＭＰ（Chemical Mechanical Polishing ）技術は不可欠である。すなわち、被平坦化層の凹凸部に加わる研磨パッドの圧力差、および、スラリーによる選択比によって研磨レートの選択性が生じ、所定時間経過後には凹凸部をなだらかにする。
【０００４】
上記評価用ウェハにおいてもＣＭＰ技術を用いて形成層間の平坦化処理が行われる。例えば、素子分離領域としてトレンチ素子分離絶縁膜を形成する場合について以下に説明する。
【０００５】
図９（ａ），（ｂ）は、それぞれ従来技術におけるトレンチ素子分離領域を形成する際の途中過程を示す断面図である。図９（ａ）に示すように、Ｓｉ半導体基板９１上に窒化膜（シリコン窒化膜等）９２のマスクパターンを形成し、素子分離用のトレンチ９３をエッチング形成する。トレンチ９３を酸化した後（図示せず）、ＣＶＤ（Chemical Vapor Deposition ）法により酸化膜９４を形成する。酸化膜９４はトレンチ９３の凹凸に従って堆積レベルが異なってくる。
【０００６】
評価用ウェハ（９１）にはゲート配線を所定ピッチで敷き詰める大面積の素子領域９５が設けられる。これにより、他の領域に比べて大面積の素子領域９５上の酸化膜９４は高く堆積され、大面積の台状（凸部）領域９４１となる。
【０００７】
ＣＭＰにおける研磨パッドでは、被平坦化処理層（酸化膜９４）に対し、凸部には凹部に比べて大きな圧力がかかり、研磨レートは大きくなる。しかし、大面積の凸部では研磨パッドの圧力が分散し、研磨レートが小さくなるのが現状である。すなわち、素子領域９５上の台状領域９４１は、その他の低い堆積レベルの細かな凹凸領域と同じようには平坦化できず、平坦化の誤差が大きくなる懸念がある。
【０００８】
そこで、図９（ｂ）に示すように、他の領域に比べて大面積の素子領域９５上における酸化膜９４の台状領域９４１に対しフォトリソグラフィ技術を用い、他の堆積レベルに近付けるように全体をある程度の深さエッチングする。凸部９４２は、レジストのマスクパターンの形成マージンにより形成されるものである。このような構成にしてからＣＭＰを実施すれば、誤差の少ない平坦化レベルを実現することができる。そして図示しないが、窒化膜９２をＣＭＰのストッパ膜として検出し、その後に窒化膜を除去する。これにより、トレンチ９３に酸化膜９４が埋め込まれたトレンチ素子分離絶縁膜が形成される。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記図９（ｂ）に示すような、大面積の酸化膜９４の台状領域９４１への対策ではＣＭＰ特有のディシングの問題は避けられない。大面積の素子領域９５には当然トレンチが存在し得ないから凹凸がほとんど無く、従ってディシングが起こる恐れがある。
【００１０】
図１０は、上記図９（ｂ）に対しＣＭＰを利用して平坦化し窒化膜９２をＣＭＰのストッパ膜として検出した際の断面図である。大面積の素子領域９５上でディシングが生じ、他の領域に比べて早く窒化膜９２が露出してしまい、ＣＭＰ処理終了となる。この状態で窒化膜９２の除去工程に移っても、窒化膜９２上に酸化膜９４が残留しているので窒化膜９２は完全に除去されない。
【００１１】
このような事態を避けるため、従来、ＣＭＰ処理は窒化膜９２を検出してからさらに窒化膜９２上に残留した分の酸化膜９４の除去を想定した時間、余儀なく過剰に実行していた。これにより、ＣＭＰ効率の低下、研磨パッドの劣化の進行、トレンチ素子分離膜としての酸化膜（９４）の膜厚ばらつきに影響を及ぼすといった問題がある。
【００１２】
本発明は上記のような事情を考慮してなされたもので、凹凸の少ない大面積の領域を含む場合であってもディッシング等を低減することができ、少ない研磨量で膜厚ばらつきの少ない平坦化レベルを実現する平坦化前処理方法を提供しようとするものである。
【００１３】
【課題を解決するための手段】
本発明に係る平坦化処理方法、及び、半導体装置の製造方法は、第１の領域と前記第１の領域よりも面積が広い第２の領域とを有する基板のうち、前記第１の領域と前記第２の領域との間に、前記第１の領域と前記第２の領域とを分離するためにトレンチを形成する工程と、
前記基板上と前記トレンチ内に絶縁膜を形成する工程と、
前記第２の領域の上の前記絶縁膜に、複数の凹凸を有するダミーパターンを形成する工程と、
化学的機械的研磨によって、前記絶縁膜を平坦化する工程と、を含む。
【００１４】
上記本発明に係る平坦化処理方法、及び、半導体装置の製造方法によれば、複数の凹凸を有する所定深さのダミーパターンが台状の領域全体に形成される。これにより、研磨パッドにおける研磨レートの選択性が活かされ、かつスラリーが凹部全体に行き渡り、均一的なＣＭＰを実現する。
【００１５】
なお、上記ダミーパターンは、均一的なＣＭＰを実現するために、好ましくは格子溝パターンをフォトリソグラフィ技術により形成する。あるいは複数の開口パターンをフォトリソグラフィ技術により形成することを特徴とする。また、この半導体装置の製造方法は、さらに、前記絶縁膜の平坦化工程の後に、さらに、前記第１の領域に第１の素子を形成し、前記第２の領域に前記第１の素子よりも大きい第２の素子を形成してもよい。
【００１６】
【発明の実施の形態】
図１（ａ），（ｂ）は、それぞれ本発明の一実施形態に係る半導体装置の製造方法に含まれる平坦化処理方法を工程順に示す断面図である。図１（ａ）に示すように、半導体ウェハ１０において、下層形成部の凹凸（図示せず）の影響により凹凸を帯びた平坦化されるべき層１１が、部分的に高さのある大面積の台状領域１２を有している。点線Ｌで示す平坦化終了レベルまでＣＭＰすなわち化学的機械的研磨により平坦化する処理に関し、台状領域１２では絶縁膜１１の研磨残り、台状領域１２の周辺領域ではディッシングが懸念される。
【００１７】
そこで、図１（ｂ）に示すように、ＣＭＰの前処理として、この被平坦化処理層１１の台状領域１２に対し、複数の凹凸を有するように所定深さのダミーパターン１３を形成する。ダミーパターン１３は、例えばフォトリソグラフィ技術を用いて、台状領域１２周辺の他の低い領域のレベル付近まで深くパターニングする。
【００１８】
図１（ｂ）に示すような前処理をしてからＣＭＰを施すと、台状領域１２全体に形成され複数の凹凸を有する所定深さのダミーパターン１３によって、図示しない研磨パッドにおいて研磨レートの選択性が活かされ、また、スラリーが凹部全体に行き渡る。よって、平坦化終了レベルＬまで、均一的なＣＭＰを達成し、ディッシングを低減した膜厚誤差の少ない平坦化を実現することができる。
【００１９】
図２、図３は、それぞれ図１（ｂ）に示すようなＣＭＰ前処理として大面積の台状領域１２に対して形成されるダミーパターン１３の具体例を示す平面図である。
【００２０】
図２では、格子溝パターン１３１をフォトリソグラフィ技術により形成する。また、図３では、複数の開口パターン１３２をフォトリソグラフィ技術により形成する。つまり斜線で示すパターン１３１、１３２はいずれも凹部となり、スラリーが凹部全体に行き渡りつつ、凸部で研磨パッドの圧力の分散を抑制し、均一なＣＭＰを実現する。
【００２１】
図４〜図８は、それぞれ本発明に係る半導体装置の製造方法を適用したトレンチ素子分離領域の形成を工程順に示す断面図である。図４に示すようにＳｉ半導体基板４１上にマスクパターンとなる窒化膜（シリコン窒化膜）４２を形成し、素子分離用のトレンチ４３をエッチング形成する。マスクパターンはシリコン窒化膜からなるものに限定されず、基板４１のエッチング条件において、基板４１と窒化膜４２とのエッチングレート比（選択比）が高いものであればよい。また、絶縁膜４５のエッチング条件において、マスクパターンは、絶縁膜４５とマスクパターンとのエッチングレート比（選択比）が高いものがさらに好ましい。ここでは、周囲の素子領域Ａ１に比べて大面積の素子領域Ａ２が設けられる部分を含んでいる。
【００２２】
次に、図５に示すように、トレンチ４３を酸化し酸化膜４４を形成した後、ＣＶＤ（Chemical Vapor Deposition ）法により絶縁膜４５を形成する。例えば、絶縁膜４５は、シリコン酸化膜である。絶縁膜４５はトレンチ４３の凹凸に従って堆積レベルが異なってくる。大面積の素子領域Ａ２上の絶縁膜４５は他の領域に比べて高く堆積され、大面積の台状（凸部）領域４５１となる。
【００２３】
次に、図６に示すように、上記大面積の台状領域４５１に対し、複数の凹凸を有するように所定深さのダミーパターン４６を形成する。ダミーパターン４６は、例えばフォトリソグラフィ技術を用いて、台状領域４５１周辺の低い領域のレベル付近まで深くパターニングする。これにより、台状領域４５１の少なくとも一部に、複数の開口、もしくは、格子溝のパターンを形成してもよい。ダミーパターン４６は、例えば前記図２、図３の例に示した形態をとる。
【００２４】
次に、図７に示すようにＣＭＰを施す。台状領域４５１全体に形成され複数の凹凸を有する所定深さのダミーパターン４６によって、図示しない研磨パッドにおいて研磨レートの選択性が活かされ、また、スラリーが凹部全体に行き渡る。これにより、ＣＭＰのストッパ膜となる窒化膜４２の露出検出まで、均一的なＣＭＰを達成し、ディッシングを低減した膜厚誤差の少ない平坦化を実現することができる。このストッパ膜４２は、窒化膜からなるものに限定されず、絶縁膜４５のエッチング条件において、絶縁膜４５とストッパ膜４２とのエッチングレート比（選択比）が高いものであればよい。その後、図８に示すように、シリコン窒化膜４２の除去工程を経て、トレンチ４３に酸化膜４５が埋め込まれたトレンチ素子分離絶縁膜が形成される。
次に、周辺の素子領域Ａ１と大面積の素子領域Ａ２にそれぞれ素子を形成する。大面積の素子領域Ａ２に設けられる素子の幅のほうが、周辺の素子領域Ａ１に設けられる素子の幅よりも大きくてもよい。それぞれの素子は、ゲート電極を有するＭＩＳトランジスタでもよい。この場合、素子領域Ａ２中のゲート電極の幅は、素子領域Ａ１のゲート電極の幅よりも大きくてもよい。
【００２５】
上記構成によれば、ストッパ膜の露出検出によるＣＭＰ処理終了時、ストッパ膜上への絶縁膜４５残留はほとんどなくなり、従来に比べて残留絶縁膜４５の除去は非常に制御し易い。よって、ＣＭＰ効率の低下、研磨パッドの劣化を最小限に抑えつつ、より適切な状態でストッパ膜の除去工程に移行できる。よって、トレンチ素子分離膜としての絶縁膜４５の膜厚ばらつきの影響は非常に小さいものとなり、以降の素子製造工程に高信頼性を保つことができる。
【００２６】
なお、本発明の平坦化前処理方法は、上記実施形態に限らず、ディッシングの問題が懸念される被平坦化処理層の平坦化終了レベルより一様に高い台状の領域に対し、有効である。すなわち、上記問題の領域にＣＭＰの前の段階で複数の凹凸を有するように所定深さのダミーパターンを形成しておくことによって、ＣＭＰにおいて研磨残りやディッシングを低減することができ、より精度の高い平坦化レベルを実現することができる。
【００２７】
【発明の効果】
以上説明したように本発明によれば、ディッシングの懸念があるある大面積の台状領域に対し複数の凹凸を有する所定深さのダミーパターンを形成する。これにより、研磨パッドにおいて研磨レートの選択性が活かされ、また、スラリーが凹部全体に行き渡る。よって、平坦化終了レベルＬまで、均一的なＣＭＰを達成スラリーが凹部全体に行き渡る。この結果、凹凸の少ない大面積の領域を含んでいても研磨残りやディッシングを低減することができ、少ない研磨量で膜厚ばらつきの少ない平坦化レベルを実現する平坦化前処理方法を提供することができる。
【図面の簡単な説明】
【図１】 （ａ），（ｂ）は、それぞれ本発明の一実施形態に係る平坦化前処理方法を工程順に示す断面図である。
【図２】 図１（ｂ）に示すようなＣＭＰ前処理として大面積の台状領域に対して形成されるダミーパターンの第１の具体例を示す平面図である。
【図３】 図１（ｂ）に示すようなＣＭＰ前処理として大面積の台状領域に対して形成されるダミーパターンの第２の具体例を示す平面図である。
【図４】 本発明に係る平坦化前処理方法を適用したトレンチ素子分離領域の形成を工程順に示す第１の断面図である。
【図５】 本発明に係る平坦化前処理方法を適用したトレンチ素子分離領域の形成を工程順に示す図４に続く第２の断面図である。
【図６】 本発明に係る平坦化前処理方法を適用したトレンチ素子分離領域の形成を工程順に示す図５に続く第３の断面図である。
【図７】 本発明に係る平坦化前処理方法を適用したトレンチ素子分離領域の形成を工程順に示す図６に続く第４の断面図である。
【図８】 本発明に係る平坦化前処理方法を適用したトレンチ素子分離領域の形成を工程順に示す図７に続く第５の断面図である。
【図９】 （ａ），（ｂ）は、それぞれ従来技術におけるトレンチ素子分離領域を形成する際の途中過程を示す断面図である。
【図１０】 図９（ｂ）に対しＣＭＰを利用して平坦化し窒化膜をＣＭＰのストッパ膜として検出した際の断面図である。
【符号の説明】
１０…半導体ウェハ
１１…被平坦化処理層
１２，４５１，９４１…台状領域
９４２…凸部
１３，４６…ダミーパターン
１３１…格子溝パターン
１３２…開口パターン
４１…Ｓｉ半導体基板
４２…窒化膜（シリコン窒化膜等）
４３…トレンチ
４４，４５…酸化膜
Ａ１，Ａ２…素子領域
Ｌ…平坦化終了レベル
【発明の属する技術分野】
本発明は、半導体装置製造に係り、特に大面積の素子形成領域を有する半導体ウェハ上の被平坦化処理層を化学的機械的研磨により平坦化する際の平坦化処理方法及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体素子の微細化、高集積化に伴い、ゲート電極や配線の細線化、ピッチの縮小化は進む一方である。従って、ゲート電極や配線形成に必要なリソグラフィ技術の評価、素子としての製造に関する膜質などの諸条件の評価は重要であり、予め評価用ウェハで評価される。すなわち、評価用ウェハにおいて、実際の設計に則した寸法、ピッチ等、所条件を盛り込んだ様々な素子のパターンが形成され、製造工程の評価がなされるのである。このような評価用ウェハをＴＥＧ（Test Element Group）ウェハと呼ぶこともある。
【０００３】
近年の微細化、高集積化に伴い配線層数は増大し、形成層間の平坦化処理には化学的機械的研磨、いわゆるＣＭＰ（Chemical Mechanical Polishing ）技術は不可欠である。すなわち、被平坦化層の凹凸部に加わる研磨パッドの圧力差、および、スラリーによる選択比によって研磨レートの選択性が生じ、所定時間経過後には凹凸部をなだらかにする。
【０００４】
上記評価用ウェハにおいてもＣＭＰ技術を用いて形成層間の平坦化処理が行われる。例えば、素子分離領域としてトレンチ素子分離絶縁膜を形成する場合について以下に説明する。
【０００５】
図９（ａ），（ｂ）は、それぞれ従来技術におけるトレンチ素子分離領域を形成する際の途中過程を示す断面図である。図９（ａ）に示すように、Ｓｉ半導体基板９１上に窒化膜（シリコン窒化膜等）９２のマスクパターンを形成し、素子分離用のトレンチ９３をエッチング形成する。トレンチ９３を酸化した後（図示せず）、ＣＶＤ（Chemical Vapor Deposition ）法により酸化膜９４を形成する。酸化膜９４はトレンチ９３の凹凸に従って堆積レベルが異なってくる。
【０００６】
評価用ウェハ（９１）にはゲート配線を所定ピッチで敷き詰める大面積の素子領域９５が設けられる。これにより、他の領域に比べて大面積の素子領域９５上の酸化膜９４は高く堆積され、大面積の台状（凸部）領域９４１となる。
【０００７】
ＣＭＰにおける研磨パッドでは、被平坦化処理層（酸化膜９４）に対し、凸部には凹部に比べて大きな圧力がかかり、研磨レートは大きくなる。しかし、大面積の凸部では研磨パッドの圧力が分散し、研磨レートが小さくなるのが現状である。すなわち、素子領域９５上の台状領域９４１は、その他の低い堆積レベルの細かな凹凸領域と同じようには平坦化できず、平坦化の誤差が大きくなる懸念がある。
【０００８】
そこで、図９（ｂ）に示すように、他の領域に比べて大面積の素子領域９５上における酸化膜９４の台状領域９４１に対しフォトリソグラフィ技術を用い、他の堆積レベルに近付けるように全体をある程度の深さエッチングする。凸部９４２は、レジストのマスクパターンの形成マージンにより形成されるものである。このような構成にしてからＣＭＰを実施すれば、誤差の少ない平坦化レベルを実現することができる。そして図示しないが、窒化膜９２をＣＭＰのストッパ膜として検出し、その後に窒化膜を除去する。これにより、トレンチ９３に酸化膜９４が埋め込まれたトレンチ素子分離絶縁膜が形成される。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記図９（ｂ）に示すような、大面積の酸化膜９４の台状領域９４１への対策ではＣＭＰ特有のディシングの問題は避けられない。大面積の素子領域９５には当然トレンチが存在し得ないから凹凸がほとんど無く、従ってディシングが起こる恐れがある。
【００１０】
図１０は、上記図９（ｂ）に対しＣＭＰを利用して平坦化し窒化膜９２をＣＭＰのストッパ膜として検出した際の断面図である。大面積の素子領域９５上でディシングが生じ、他の領域に比べて早く窒化膜９２が露出してしまい、ＣＭＰ処理終了となる。この状態で窒化膜９２の除去工程に移っても、窒化膜９２上に酸化膜９４が残留しているので窒化膜９２は完全に除去されない。
【００１１】
このような事態を避けるため、従来、ＣＭＰ処理は窒化膜９２を検出してからさらに窒化膜９２上に残留した分の酸化膜９４の除去を想定した時間、余儀なく過剰に実行していた。これにより、ＣＭＰ効率の低下、研磨パッドの劣化の進行、トレンチ素子分離膜としての酸化膜（９４）の膜厚ばらつきに影響を及ぼすといった問題がある。
【００１２】
本発明は上記のような事情を考慮してなされたもので、凹凸の少ない大面積の領域を含む場合であってもディッシング等を低減することができ、少ない研磨量で膜厚ばらつきの少ない平坦化レベルを実現する平坦化前処理方法を提供しようとするものである。
【００１３】
【課題を解決するための手段】
本発明に係る平坦化処理方法、及び、半導体装置の製造方法は、第１の領域と前記第１の領域よりも面積が広い第２の領域とを有する基板のうち、前記第１の領域と前記第２の領域との間に、前記第１の領域と前記第２の領域とを分離するためにトレンチを形成する工程と、
前記基板上と前記トレンチ内に絶縁膜を形成する工程と、
前記第２の領域の上の前記絶縁膜に、複数の凹凸を有するダミーパターンを形成する工程と、
化学的機械的研磨によって、前記絶縁膜を平坦化する工程と、を含む。
【００１４】
上記本発明に係る平坦化処理方法、及び、半導体装置の製造方法によれば、複数の凹凸を有する所定深さのダミーパターンが台状の領域全体に形成される。これにより、研磨パッドにおける研磨レートの選択性が活かされ、かつスラリーが凹部全体に行き渡り、均一的なＣＭＰを実現する。
【００１５】
なお、上記ダミーパターンは、均一的なＣＭＰを実現するために、好ましくは格子溝パターンをフォトリソグラフィ技術により形成する。あるいは複数の開口パターンをフォトリソグラフィ技術により形成することを特徴とする。また、この半導体装置の製造方法は、さらに、前記絶縁膜の平坦化工程の後に、さらに、前記第１の領域に第１の素子を形成し、前記第２の領域に前記第１の素子よりも大きい第２の素子を形成してもよい。
【００１６】
【発明の実施の形態】
図１（ａ），（ｂ）は、それぞれ本発明の一実施形態に係る半導体装置の製造方法に含まれる平坦化処理方法を工程順に示す断面図である。図１（ａ）に示すように、半導体ウェハ１０において、下層形成部の凹凸（図示せず）の影響により凹凸を帯びた平坦化されるべき層１１が、部分的に高さのある大面積の台状領域１２を有している。点線Ｌで示す平坦化終了レベルまでＣＭＰすなわち化学的機械的研磨により平坦化する処理に関し、台状領域１２では絶縁膜１１の研磨残り、台状領域１２の周辺領域ではディッシングが懸念される。
【００１７】
そこで、図１（ｂ）に示すように、ＣＭＰの前処理として、この被平坦化処理層１１の台状領域１２に対し、複数の凹凸を有するように所定深さのダミーパターン１３を形成する。ダミーパターン１３は、例えばフォトリソグラフィ技術を用いて、台状領域１２周辺の他の低い領域のレベル付近まで深くパターニングする。
【００１８】
図１（ｂ）に示すような前処理をしてからＣＭＰを施すと、台状領域１２全体に形成され複数の凹凸を有する所定深さのダミーパターン１３によって、図示しない研磨パッドにおいて研磨レートの選択性が活かされ、また、スラリーが凹部全体に行き渡る。よって、平坦化終了レベルＬまで、均一的なＣＭＰを達成し、ディッシングを低減した膜厚誤差の少ない平坦化を実現することができる。
【００１９】
図２、図３は、それぞれ図１（ｂ）に示すようなＣＭＰ前処理として大面積の台状領域１２に対して形成されるダミーパターン１３の具体例を示す平面図である。
【００２０】
図２では、格子溝パターン１３１をフォトリソグラフィ技術により形成する。また、図３では、複数の開口パターン１３２をフォトリソグラフィ技術により形成する。つまり斜線で示すパターン１３１、１３２はいずれも凹部となり、スラリーが凹部全体に行き渡りつつ、凸部で研磨パッドの圧力の分散を抑制し、均一なＣＭＰを実現する。
【００２１】
図４〜図８は、それぞれ本発明に係る半導体装置の製造方法を適用したトレンチ素子分離領域の形成を工程順に示す断面図である。図４に示すようにＳｉ半導体基板４１上にマスクパターンとなる窒化膜（シリコン窒化膜）４２を形成し、素子分離用のトレンチ４３をエッチング形成する。マスクパターンはシリコン窒化膜からなるものに限定されず、基板４１のエッチング条件において、基板４１と窒化膜４２とのエッチングレート比（選択比）が高いものであればよい。また、絶縁膜４５のエッチング条件において、マスクパターンは、絶縁膜４５とマスクパターンとのエッチングレート比（選択比）が高いものがさらに好ましい。ここでは、周囲の素子領域Ａ１に比べて大面積の素子領域Ａ２が設けられる部分を含んでいる。
【００２２】
次に、図５に示すように、トレンチ４３を酸化し酸化膜４４を形成した後、ＣＶＤ（Chemical Vapor Deposition ）法により絶縁膜４５を形成する。例えば、絶縁膜４５は、シリコン酸化膜である。絶縁膜４５はトレンチ４３の凹凸に従って堆積レベルが異なってくる。大面積の素子領域Ａ２上の絶縁膜４５は他の領域に比べて高く堆積され、大面積の台状（凸部）領域４５１となる。
【００２３】
次に、図６に示すように、上記大面積の台状領域４５１に対し、複数の凹凸を有するように所定深さのダミーパターン４６を形成する。ダミーパターン４６は、例えばフォトリソグラフィ技術を用いて、台状領域４５１周辺の低い領域のレベル付近まで深くパターニングする。これにより、台状領域４５１の少なくとも一部に、複数の開口、もしくは、格子溝のパターンを形成してもよい。ダミーパターン４６は、例えば前記図２、図３の例に示した形態をとる。
【００２４】
次に、図７に示すようにＣＭＰを施す。台状領域４５１全体に形成され複数の凹凸を有する所定深さのダミーパターン４６によって、図示しない研磨パッドにおいて研磨レートの選択性が活かされ、また、スラリーが凹部全体に行き渡る。これにより、ＣＭＰのストッパ膜となる窒化膜４２の露出検出まで、均一的なＣＭＰを達成し、ディッシングを低減した膜厚誤差の少ない平坦化を実現することができる。このストッパ膜４２は、窒化膜からなるものに限定されず、絶縁膜４５のエッチング条件において、絶縁膜４５とストッパ膜４２とのエッチングレート比（選択比）が高いものであればよい。その後、図８に示すように、シリコン窒化膜４２の除去工程を経て、トレンチ４３に酸化膜４５が埋め込まれたトレンチ素子分離絶縁膜が形成される。
次に、周辺の素子領域Ａ１と大面積の素子領域Ａ２にそれぞれ素子を形成する。大面積の素子領域Ａ２に設けられる素子の幅のほうが、周辺の素子領域Ａ１に設けられる素子の幅よりも大きくてもよい。それぞれの素子は、ゲート電極を有するＭＩＳトランジスタでもよい。この場合、素子領域Ａ２中のゲート電極の幅は、素子領域Ａ１のゲート電極の幅よりも大きくてもよい。
【００２５】
上記構成によれば、ストッパ膜の露出検出によるＣＭＰ処理終了時、ストッパ膜上への絶縁膜４５残留はほとんどなくなり、従来に比べて残留絶縁膜４５の除去は非常に制御し易い。よって、ＣＭＰ効率の低下、研磨パッドの劣化を最小限に抑えつつ、より適切な状態でストッパ膜の除去工程に移行できる。よって、トレンチ素子分離膜としての絶縁膜４５の膜厚ばらつきの影響は非常に小さいものとなり、以降の素子製造工程に高信頼性を保つことができる。
【００２６】
なお、本発明の平坦化前処理方法は、上記実施形態に限らず、ディッシングの問題が懸念される被平坦化処理層の平坦化終了レベルより一様に高い台状の領域に対し、有効である。すなわち、上記問題の領域にＣＭＰの前の段階で複数の凹凸を有するように所定深さのダミーパターンを形成しておくことによって、ＣＭＰにおいて研磨残りやディッシングを低減することができ、より精度の高い平坦化レベルを実現することができる。
【００２７】
【発明の効果】
以上説明したように本発明によれば、ディッシングの懸念があるある大面積の台状領域に対し複数の凹凸を有する所定深さのダミーパターンを形成する。これにより、研磨パッドにおいて研磨レートの選択性が活かされ、また、スラリーが凹部全体に行き渡る。よって、平坦化終了レベルＬまで、均一的なＣＭＰを達成スラリーが凹部全体に行き渡る。この結果、凹凸の少ない大面積の領域を含んでいても研磨残りやディッシングを低減することができ、少ない研磨量で膜厚ばらつきの少ない平坦化レベルを実現する平坦化前処理方法を提供することができる。
【図面の簡単な説明】
【図１】 （ａ），（ｂ）は、それぞれ本発明の一実施形態に係る平坦化前処理方法を工程順に示す断面図である。
【図２】 図１（ｂ）に示すようなＣＭＰ前処理として大面積の台状領域に対して形成されるダミーパターンの第１の具体例を示す平面図である。
【図３】 図１（ｂ）に示すようなＣＭＰ前処理として大面積の台状領域に対して形成されるダミーパターンの第２の具体例を示す平面図である。
【図４】 本発明に係る平坦化前処理方法を適用したトレンチ素子分離領域の形成を工程順に示す第１の断面図である。
【図５】 本発明に係る平坦化前処理方法を適用したトレンチ素子分離領域の形成を工程順に示す図４に続く第２の断面図である。
【図６】 本発明に係る平坦化前処理方法を適用したトレンチ素子分離領域の形成を工程順に示す図５に続く第３の断面図である。
【図７】 本発明に係る平坦化前処理方法を適用したトレンチ素子分離領域の形成を工程順に示す図６に続く第４の断面図である。
【図８】 本発明に係る平坦化前処理方法を適用したトレンチ素子分離領域の形成を工程順に示す図７に続く第５の断面図である。
【図９】 （ａ），（ｂ）は、それぞれ従来技術におけるトレンチ素子分離領域を形成する際の途中過程を示す断面図である。
【図１０】 図９（ｂ）に対しＣＭＰを利用して平坦化し窒化膜をＣＭＰのストッパ膜として検出した際の断面図である。
【符号の説明】
１０…半導体ウェハ
１１…被平坦化処理層
１２，４５１，９４１…台状領域
９４２…凸部
１３，４６…ダミーパターン
１３１…格子溝パターン
１３２…開口パターン
４１…Ｓｉ半導体基板
４２…窒化膜（シリコン窒化膜等）
４３…トレンチ
４４，４５…酸化膜
Ａ１，Ａ２…素子領域
Ｌ…平坦化終了レベル
Claims (8)
- 表面上に幅Ｗ１を有する第１の素子領域と、前記幅Ｗ１よりも大きい幅Ｗ２を有する第２の素子領域とを備える半導体基板に、前記第１の素子領域と前記第２の素子領域との間に位置するトレンチを形成する工程と、
前記トレンチ内、前記第１の素子領域上及び前記第２の素子領域上に絶縁膜を形成することにより、前記第２の素子領域上に台状領域を形成する工程と、
前記台状領域に所定の深さを有するダミーパターンを複数形成する工程と、
前記絶縁膜に、化学的機械的研磨を行なう工程と、を含むことを特徴とする平坦化処理方法。 - 前記ダミーパターンは、格子溝パターンをフォトリソグラフィ技術により形成することを特徴とする請求項１記載の平坦化処理方法。
- 前記ダミーパターンは、複数の開口パターンをフォトリソグラフィ技術により形成することを特徴とする請求項１記載の平坦化処理方法。
- 表面上に幅Ｗ１を有する第１の素子領域と、前記幅Ｗ１よりも大きい幅Ｗ２を有する第２の素子領域とを備える半導体基板に、前記第１の素子領域と前記第２の素子領域との間に位置するトレンチを形成する工程と、
前記トレンチ内、前記第１の素子領域上及び前記第２素子領域上に絶縁膜を形成することにより、前記第２の素子領域上に台状領域を形成する工程と、
前記台状領域に所定の深さを有するダミーパターンを複数形成する工程と、
前記絶縁膜に、化学的機械的研磨を行なう工程と、を含むことを特徴とする半導体装置の製造方法。 - 前記第１の素子領域に、第１のゲート幅を有する第１の素子を形成し、前記第２の素子領域に、前記第１のゲート幅よりも大きい第２のゲート幅を有する第２の素子を形成する工程をさらに含むことを特徴とする請求項４記載の半導体装置の製造方法。
- 前記第１の素子領域および前記第２の素子領域に、トランジスタを形成する工程を更に含むことを特徴とする請求項５記載の半導体装置の製造方法。
- 前記ダミーパターンは、格子溝パターンをフォトリソグラフィ技術により形成することを特徴とする請求項４記載の半導体装置の製造方法。
- 前記ダミーパターンは、複数の開口パターンをフォトリソグラフィ技術により形成することを特徴とする請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002059571A JP4258158B2 (ja) | 2001-03-05 | 2002-03-05 | 平坦化処理方法及び半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-60623 | 2001-03-05 | ||
| JP2001060623 | 2001-03-05 | ||
| JP2002059571A JP4258158B2 (ja) | 2001-03-05 | 2002-03-05 | 平坦化処理方法及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002334925A JP2002334925A (ja) | 2002-11-22 |
| JP4258158B2 true JP4258158B2 (ja) | 2009-04-30 |
Family
ID=26610649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2002059571A Expired - Fee Related JP4258158B2 (ja) | 2001-03-05 | 2002-03-05 | 平坦化処理方法及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4258158B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004111527A (ja) | 2002-09-17 | 2004-04-08 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法／マスクパターンの生成方法 |
| KR100546330B1 (ko) * | 2003-06-03 | 2006-01-26 | 삼성전자주식회사 | 측정의 신뢰도를 향상시킬 수 있는 측정용 패턴을구비하는 반도체장치 및 측정용 패턴을 이용한반도체장치의 측정방법 |
| WO2012141003A1 (ja) * | 2011-04-13 | 2012-10-18 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP6127500B2 (ja) * | 2012-12-21 | 2017-05-17 | セイコーエプソン株式会社 | 電気光学装置用基板の製造方法、電気光学装置、および電子機器 |
-
2002
- 2002-03-05 JP JP2002059571A patent/JP4258158B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2002334925A (ja) | 2002-11-22 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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