JP4253735B2 - ディジタル／アナログ変換器 - Google Patents
ディジタル／アナログ変換器 Download PDFInfo
- Publication number
- JP4253735B2 JP4253735B2 JP2000139831A JP2000139831A JP4253735B2 JP 4253735 B2 JP4253735 B2 JP 4253735B2 JP 2000139831 A JP2000139831 A JP 2000139831A JP 2000139831 A JP2000139831 A JP 2000139831A JP 4253735 B2 JP4253735 B2 JP 4253735B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- node
- constant current
- voltage
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、電流加算型のディジタル／アナログ変換器（以下、「ＤＡＣ」という）、特にそのアナログ出力信号のノイズ低減技術に関するものである。
【０００２】
【従来の技術】
図２（ａ），（ｂ）は、従来の電流加算型のＤＡＣの一例を示す構成図であり、同図（ａ）は全体構成図、及び同図（ｂ）は同図（ａ）中の定電流セル３０ｉ，ｊの構成図である。
このＤＡＣは、図２（ａ）に示すように、６ビットのディジタル信号Ｄ０，Ｄ１，…，Ｄ５を、アナログ電圧ＶＡに変換するもので、列デコーダ１０、行デコーダ２０、８行８列のマトリクス状に配置された６３個の定電流セル３０ｉ，ｊ（但し、ｉ，ｊ＝１〜８）、及び出力端子４０を有している。
【０００３】
列デコーダ１０は、ディジタル信号の下位３ビットＤ０，Ｄ１，Ｄ２を解読し、その値の応じて信号Ｘ１，Ｘ２，…，Ｘ７を出力するものである。即ち、下位３ビットＤ０〜Ｄ２の値がｉであれば、信号Ｘ１〜Ｘｉをレベル“Ｈ”、信号Ｘｉ＋１〜Ｘ７をレベル“Ｌ”にして出力するものである。但し、下位３ビットＤ０〜Ｄ２の値が０の時には、信号Ｘ１〜Ｘ７はすべて“Ｌ”となる。
【０００４】
行デコーダ２０は、同様に、ディジタル信号の上位３ビットＤ３，Ｄ４，Ｄ５を解読し、その値の応じて信号Ｙ１，Ｙ２，…，Ｙ７を出力するものである。即ち、上位３ビットＤ３〜Ｄ５の値がｊであれば、信号Ｙ１〜Ｙｊを“Ｈ”、信号Ｙｊ＋１〜Ｙ７を“Ｌ”にして出力するものである。但、上位３ビットＤ３〜Ｄ５の値が０の時には、信号Ｙ〜Ｙ７はすべて“Ｌ”となる。
【０００５】
定電流セル３０ｉ，ｊは、列デコーダ１０から信号Ｘｉが与えられ、行デコーダ２０から信号Ｙｊ−１，Ｙｊが、それぞれ信号ＹＡｊ，ＹＢｊとして与えられるようになっている。但し、信号Ｘ８，ＹＢ８は共通電位（例えば、接地電圧）ＧＮＤ、信号ＹＡ１は電源電圧ＶＤＤに固定接続されている。また、６４個目の定電流セル３０８，８は、配置されていない。各定電流セル３０ｉ，ｊの出力側は、ノードＮ１に共通接続され、このノードＮ１と出力端子４０の間は、寄生インダクタンス成分を有する配線４１で接続されている。出力端子４０と接地電圧ＧＮＤの間には、抵抗４２が接続されている。
【０００６】
定電流セル３０ｉ，ｊは、いずれも同様の構成であり、図２（ｂ）に示すように、論理和ゲート（以下、「ＯＲ」という）３１、否定的論理積ゲート（以下、「ＮＡＮＤ」という）３２及びインバータ３３で構成されるデコーダと、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３４，３５，３６で構成される出力回路とを備えている。
【０００７】
ＯＲ３１の入力側には、信号Ｘｉ，ＹＢｊが入力されるようになっており、このＯＲ３１の出力側がＮＡＮＤ３２の第１の入力側に接続されている。ＮＡＮＤ３２の第２の入力側には信号ＹＡｊが与えられ、このＮＡＮＤ３２の出力側がインバータ３３に接続されている。インバータ３３の出力側及び入力側は、出力回路のＰＭＯＳ３４，３５のゲートにそれぞれ接続されている。
【０００８】
ＰＭＯＳ３４，３５のソースは、定電流源を構成するＰＭＯＳ３６のドレインに接続され、このＰＭＯＳ３６のソースは電源電圧ＶＤＤに接続されている。ＰＭＯＳ３６のゲートには、一定電流ＩＣを流すためのバイアス電圧ＶＢが与えられている。ＰＭＯＳ３４のドレインは接地電圧ＧＮＤに接続され、ＰＭＯＳ３５のドレインはノードＮ１に接続されている。
【０００９】
このようなＤＡＣに、ディジタル信号Ｄ０〜Ｄ５が与えられると、このディジタル信号Ｄ０〜Ｄ５の値ｎに対応して、列デコーダ１０及び行デコーダ２０から出力される信号Ｘ１〜Ｘｉ及び信号Ｙ１〜Ｙｊが“Ｈ”となり、各定電流セル３０ｉ，ｊに与えられる。
【００１０】
各定電流セル３０ｉ，ｊのデコーダによって、信号Ｘ１〜Ｘ８，ＹＡ１〜ＹＡ８，ＹＢ１〜ＹＢ８が解読され、ディジタル信号Ｄ０〜Ｄ５の値ｎと同数の定電流セル３０ｉ，ｊが選択される。選択された定電流セル３０ｉ，ｊでは、ＰＭＯＳ３４がオフ状態となり、ＰＭＯＳ３５がオン状態となる。これにより、ＰＭＯＳ３６を流れる一定電流ＩＣは、ＰＭＯＳ３５を介してノードＮ１に出力される。
【００１１】
ノードＮ１には、ｎ個の定電流セル３０ｉ，ｊからそれぞれ一定電流ＩＣが出力されるので、抵抗４２には、一定電流ＩＣのｎ倍の電流が流れる。従って、出力端子４０には、ディジタル信号Ｄ０〜Ｄ５の値ｎに対応したアナログ電圧ＶＡが出力される。
【００１２】
【発明が解決しようとする課題】
しかしながら、従来のＤＡＣでは、次のような課題があった。
定電流セル３０のＰＭＯＳ３４，３５は、ＮＡＮＤ３２の出力信号によって相補的にオン／オフ制御されるように構成されている。このため、オンからオフへ、またはオフからオンの切り替え時に、ＰＭＯＳ３４，３５が共に不完全なオン状態となる瞬間が生じる。これにより、ＰＭＯＳ３６のドレイン電圧が一時的に高くなり、このノードの寄生容量（図２（ｂ）中にキャパシタＣＳとして記載）が充電される。その後、ＰＭＯＳ３５が完全にオン状態になると、寄生容量からこのＰＭＯＳ３５を介してノードＮ１に、一時的に一定電流ＩＣよりも大きな電流が流れる。更に、この過剰電流を含む電流変化は、インダクタンス成分を有する配線４１を介して抵抗４２に流れる。これにより、出力端子４０の電圧には、リンギングやオーバーシュートが発生する。特に速度が速くかつ大振幅出力が必要なビデオ信号処理用のＤＡＣの場合には、出力されるアナログ電圧ＶＡが一定の値に安定するまでの収束時間が大きくなったり、或いは収束しないという問題が生じることがあった。
【００１３】
本発明は、前記従来技術が持っていた課題を解決し、安定したアナログ電圧を出力できるＤＡＣを提供するものである。
【００１６】
本発明の内の第１の発明は、ＤＡＣにおいて、入力されたディジタル信号を解読して該ディジタル信号の値に応じた選択信号を出力するデコーダと、前記選択信号で選択されたときにそれぞれ所定の電流を出力する複数の定電流セルと、前記定電流セルの出力側が共通接続される出力ノードと共通電位との間に接続されて該出力ノードに出力される電流に応じた電圧を生成する抵抗と、前記出力ノードの電圧を反転してキャパシタを介して該出力ノードに帰還させる反転増幅器とを備えている。
【００１７】
第１の発明によれば、次のような作用が行われる。
入力されたディジタル信号はデコーダによって解読され、該当する選択信号が出力されて複数の定電流セルに与えられる。選択信号で選択された定電流セルから出力ノードに所定の電流が出力され、この出力ノードと共通電位との間に接続された抵抗には、それに流れる電流に応じた電圧が生成される。更に、出力ノードの電圧は反転増幅器によって反転され、キャパシタを介してこの出力ノードに帰還される。
【００１８】
第２の発明は、入力されたディジタル信号を解読して該ディジタル信号の値に応じた選択信号を出力するデコーダと、前記選択信号で選択されたときにそれぞれ所定の電流を出力する複数の定電流セルと、前記定電流セルの出力側が共通接続される出力ノードと共通電位との間に接続されて該出力ノードに出力される電流に応じた電圧を生成する抵抗とを備えたＤＡＣにおいて、前記定電流セルを次のように構成している。
【００１９】
即ち、この定電流セルは、電源電圧と第１のノードとの間に接続されて前記選択信号で選択されたときにオフ状態となる第１のトランジスタと、前記第１のノードと前記共通電位との間に接続されて前記選択信号で選択されたときにオン状態となる第２のトランジスタと、前記電源電圧と第２のノードとの間に接続されて前記選択信号で選択されたときにオン状態となる第３のトランジスタと、前記第２のノードと前記共通電位との間に接続されて前記選択信号で選択されたときにオフ状態となる第４のトランジスタとを有している。
【００２０】
更にこの定電流セルは、前記電源電圧から第３のノードに所定の電流を供給する第５のトランジスタと、前記第３のノードと前記出力ノードとの間に接続されて前記第１のノードの電圧によって前記所定の電流をオン／オフ制御する第６のトランジスタと、前記第３のノードと前記共通電位との間に接続されて前記第２のノードの電圧によって前記第６のトランジスタと相補的に前記所定の電流をオン／オフ制御する第７のトランジスタとを有している。
【００２１】
第３の発明は、第３の発明のＤＡＣにおける定電流セル中の第２及び第４のトランジスタの駆動能力を、第１及び第３のトランジスタの駆動能力よりも大きく設定している。
【００２２】
第４の発明は、第２または第３の発明のＤＡＣにおける定電流セルに、第１及び第４のトランジスタをオン／オフ制御する第１のインバータと、前記第１のインバータよりも大きな駆動能力に設定されて第２及び第３のトランジスタをオン／オフ制御する第２のインバータとを設けている。
【００２３】
第２〜第４の発明によれば、次のような作用が行われる。
入力されたディジタル信号はデコーダによって解読され、該当する選択信号が出力されて複数の定電流セルに与えられる。選択信号で選択された定電流セルから出力ノードに所定の電流が出力され、この出力ノードと共通電位との間に接続された抵抗には、それに流れる電流に応じた電圧が生成される。
【００２４】
選択信号で選択された定電流セルでは、第２と第３のトランジスタがオン状態となり、第１のノードが共通電位となって第６のトランジスタがオン状態となり、第５のトランジスタから供給された電流が出力ノードに出力される。一方、選択されない定電流セルでは、第１と第４のトランジスタがオン状態となり、第２のノードが共通電位となって第７のトランジスタがオン状態となり、第５のトランジスタから供給された電流が共通電位に出力される。
【００２５】
【発明の実施の形態】
（第１の実施形態）
図１（ａ），（ｂ）は、本発明の第１の実施形態を示すＤＡＣの構成図であり、同図（ａ）は全体構成図、及び同図（ｂ）は同図（ａ）中の電流セル３０Ａｉ，ｊの構成図である。この図１（ａ），（ｂ）において、図２中の要素と共通の要素には共通の符号が付されている。
【００２６】
このＤＡＣは、図１（ａ）に示すように、６ビットのディジタル信号Ｄ０，Ｄ１，…，Ｄ５を、アナログ電圧ＶＡに変換するもので、列デコーダ１０、行デコーダ２０、８行８列のマトリクス状に配置された６３個の定電流セル３０Ａｉ，ｊ（但し、ｉ，ｊ＝１〜８）、及び出力端子４０ａ，４０ｂを有している。
列デコーダ１０は、図２（ａ）中のものと同様に、ディジタル信号の下位３ビットＤ０，Ｄ１，Ｄ２を解読し、その値の応じて出力端子Ｏ１，Ｏ２，…，Ｏ７から、信号Ｘ１，Ｘ２，…，Ｘ７を出力するものである。即ち、下位３ビットＤ０〜Ｄ２の値がｉであれば、信号Ｘ１〜Ｘｉをレベル“Ｈ”、信号Ｘｉ＋１〜Ｘ７をレベル“Ｌ”にして出力するものである。但し、下位３ビットＤ０〜Ｄ２の値が０の時には、信号Ｘ１〜Ｘ７はすべて“Ｌ”となる。
【００２７】
行デコーダ２０は、図２（ａ）中のものと同様に、ディジタル信号の上位３ビットＤ３，Ｄ４，Ｄ５を解読し、その値の応じて出力端子Ｏ１，Ｏ２，…，Ｏ７から、信号Ｙ１，Ｙ２，…，Ｙ７を出力するものである。即ち、上位３ビットＤ３〜Ｄ５の値がｊであれば、信号Ｙ１〜Ｙｊを“Ｈ”、信号Ｙｊ＋１〜Ｙ７を“Ｌ”にして出力するものである。但、上位３ビットＤ３〜Ｄ５の値が０の時には、信号Ｙ〜Ｙ７はすべて“Ｌ”となる。
【００２８】
定電流セル３０Ａｉ，ｊは、列デコーダ１０から信号Ｘｉが与えられ、行デコーダ２０から信号Ｙｊ−１，Ｙｊが、それぞれ信号ＹＡｊ，ＹＢｊとして与えられるようになっている。但し、信号Ｘ８，ＹＢ８は接地電圧ＧＮＤ、信号ＹＡ１は電源電圧ＶＤＤに固定接続されている。また、６４個目の定電流セル３０Ａ８，８は、配置されていない。各定電流セル３０Ａｉ，ｊの２つの出力側は、それぞれノードＮ１，Ｎ２に共通接続されている。
【００２９】
ノードＮ１と出力端子４０ａの間は、寄生インダクタンス成分を有する配線４１ａで接続されている。出力端子４０ａと接地電圧ＧＮＤの間には、抵抗４２ａが接続されている。また、ノードＮ２と出力端子４０ｂの間は、寄生インダクタンス成分を有する配線４１ｂで接続されている。出力端子４０ｂと接地電圧ＧＮＤの間には、抵抗４２ａと同じ抵抗値の抵抗４２ｂが接続されている。更に、ノードＮ１，Ｎ２間には、キャパシタ４３が接続されている。
【００３０】
定電流セル３０Ａｉ，ｊは、いずれも同様の構成であり、図１（ｂ）に示すように、ＯＲ３１、ＮＡＮＤ３２及びインバータ３３で構成されるデコーダと、ＰＭＯＳ３４，３５，３６で構成される出力回路とを備えている。
ＯＲ３１の入力側には、信号Ｘｉ，ＹＢｊが入力されるようになっており、このＯＲ３１の出力側がＮＡＮＤ３２の第１の入力側に接続されている。ＮＡＮＤ３２の第２の入力側には信号ＹＡｊが与えられ、このＮＡＮＤ３２の出力側がインバータ３３に接続されている。インバータ３３の出力側及び入力側は、出力回路のＰＭＯＳ３４，３５のゲートにそれぞれ接続されている。
【００３１】
ＰＭＯＳ３４，３５のソースは、定電流源を構成するＰＭＯＳ３６のドレインに接続され、このＰＭＯＳ３６のソースは電源電圧ＶＤＤに接続されている。ＰＭＯＳ３６のゲートには、一定電流ＩＣを流すためのバイアス電圧ＶＢが与えられている。ＰＭＯＳ３４のドレインはノードＮ２に接続され、ＰＭＯＳ３５のドレインはノードＮ１に接続されている。
【００３２】
次に、動作を説明する。
ディジタル信号Ｄ０〜Ｄ５が与えられると、このディジタル信号Ｄ０〜Ｄ５の値ｎに対応して、列デコーダ１０及び行デコーダ２０から出力される信号Ｘ１〜Ｘｉ及び信号Ｙ１〜Ｙｊが“Ｈ”となり、各定電流セル３０Ａｉ，ｊに与えられる。
【００３３】
各定電流セル３０Ａｉ，ｊのデコーダによって、信号Ｘ１〜Ｘ８，ＹＡ１〜ＹＡ８，ＹＢ１〜ＹＢ８が解読され、ディジタル信号Ｄ０〜Ｄ５の値ｎと同数の定電流セル３０Ａｉ，ｊが選択される。選択された定電流セル３０Ａｉ，ｊでは、ＰＭＯＳ３４がオフ状態となり、ＰＭＯＳ３５がオン状態となる。これにより、ＰＭＯＳ３６を流れる一定電流ＩＣは、ＰＭＯＳ３５を介してノードＮ１に出力される。ノードＮ１には、ｎ個の定電流セル３０Ａｉ，ｊからそれぞれ一定電流ＩＣが出力されるので、抵抗４２ａには、一定電流ＩＣのｎ倍の電流が流れる。従って、出力端子４０には、ディジタル信号Ｄ０〜Ｄ５の値ｎに対応したアナログ電圧ＶＡが出力される。
【００３４】
一方、選択されていない定電流セル３０Ａでは、ＰＭＯＳ３６を流れる一定電流ＩＣがＰＭＯＳ３４を介してノードＮ２へ流れる。ノードＮ２には、選択されていない（６３−ｎ）個の定電流セル３０Ａから、それぞれ一定電流ＩＣが出力されるので、抵抗４２ｂには一定電流ＩＣの（６３−ｎ）倍の電流が流れる。
【００３５】
ここで、ディジタル信号Ｄ０〜Ｄ５の値がｎからｍに変化すると、選択された定電流セル３０Ａの数は（ｍ−ｎ）個増加し、ノードＮ１に流れる電流は（ｍ−ｎ）ＩＣだけ増加する。一方、ノードＮ２に流れる電流は（ｍ−ｎ）ＩＣだけ減少する。即ち、出力端子４０ａ，４０ｂは、逆位相の関係にある。これにより、配線４１ａ，４１ｂに含まれる寄生インダクタンス成分の自己誘導の影響は、ノードＮ１，Ｎ２間に接続されたキャパシタ４３によってキャンセルされ、アナログ電圧ＶＡの変化時に生じるリンギングやオーバーシュートが抑制される。
【００３６】
例えば、アナログ電圧ＶＡの出力周波数が１００ＭＨｚ、抵抗４２ａ，４２ｂが３７．５Ω、及び配線４１ａ，４１ｂの寄生インダクタンスが１０ｎＨ程度の場合、１ｐＦ程度のキャパシタ４３を付加することによって、１ＧＨｚ程度のリンギングを吸収することができる。
【００３７】
以上のように、この第１の実施形態のＤＡＣは、出力されるアナログ電圧ＶＡの変化に対して相補的な出力電流が流れるノードＮ１，Ｎ２と、その間を接続するキャパシタ４３を有している。これにより、寄生インダクタンス成分による影響を抑制して、安定したアナログ電圧ＶＡを出力することができるという利点がある。
【００３８】
（第２の実施形態）
図３（ａ），（ｂ）は、本発明の第２の実施形態を示すＤＡＣの構成図であり、同図（ａ）は全体構成図、及び同図（ｂ）は同図（ａ）中の電流セル３０ｉ，ｊの構成図である。この図３（ａ），（ｂ）において、図１中の要素と共通の要素には共通の符号が付されている。
【００３９】
このＤＡＣの電流セル３０ｉ，ｊは、図３（ｂ）に示すように、図１（ｂ）の電流セル３０Ａｉ，ｊとほぼ同様に、ＯＲ３１、ＮＡＮＤ３２及びインバータ３３で構成されるデコーダと、ＰＭＯＳ３４〜３６で構成される出力回路とを備えている。但し、出力回路のＰＭＯＳ３４のドレインは、ノードＮ２ではなく接地電圧ＧＮＤに接続されている。
【００４０】
ノードＮ１には、図３（ａ）に示すように、寄生インダクタンス成分を有する配線４１を介して出力端子４０が接続され、この出力端子４０と接地電圧ＧＮＤ間には、抵抗４２が接続されている。更に、ノードＮ１には、反転増幅回路５０が接続されている。即ち、ノードＮ１は抵抗５１を介して演算増幅器５２の反転入力端子に接続され、この演算増幅器５２の出力側が、抵抗５１と同じ抵抗値の抵抗５３を介して反転入力端子に接続されている。また、演算増幅器５２の非反転入力端子には、アナログ電圧ＶＡの最大値の１／２の電圧が基準電圧ＶＲとして与えられている。そして、演算増幅器５２の出力側がキャパシタ５４を介してノードＮ１に接続されている。その他の構成は、図１と同様である。
【００４１】
このようなＤＡＣでは、与えられたディジタル信号Ｄ０〜Ｄ５によって、その値ｎと同じ数の定電流セル３０が選択されてノードＮ１に、ディジタル信号Ｄ０〜Ｄ５に対応した電流が出力される。ノードＮ１に出力された電流は、抵抗４２を流れることによって電圧に変換され、出力端子４０にアナログ電圧ＶＡとして出力される。
【００４２】
一方、ノードＮ１の電圧は、反転増幅回路５０によって同じ振幅で電位が反転した信号となってキャパシタ５４に与えられる。これにより、キャパシタ５４の両端には逆位相の信号が印加される。この結果、アナログ電圧ＶＡの変化時に生じる寄生インダクタンス成分による影響が相殺され、安定したアナログ電圧ＶＡを出力することができるという利点がある。
【００４３】
（第３の実施形態）
図４は、本発明の第３の実施形態を示す定電流セルの構成図である。
この定電流セルは、例えば、図３（ａ）中の定電流セル３０に代えて設けられるもので、図３（ｂ）中の要素と共通の要素には共通の符号が付されている。
【００４４】
この定電流セルは、図３（ｂ）におけるデコーダと出力回路の間に、駆動回路６０を設けたものである。駆動回路６０は、インバータ６１とＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）６２，６３，６４，６５で構成されている。ＮＭＯＳ６２，６３、及びＮＭＯＳ６４，６５は、それぞれ電源電圧ＶＤＤと接地電圧ＧＮＤの間に、直列に接続されている。ＮＭＯＳ６３，６４は、インバータ３３の出力信号でオン／オフ制御され、ＮＭＯＳ６２，６５は、インバータ３３の出力信号を更にインバータ６１で反転した信号でオン／オフ制御されるようになっている。ＮＭＯＳ６４のドレインが出力回路のＰＭＯＳ３４のゲートに接続され、ＮＭＯＳ６２のドレインがＰＭＯＳ３５のゲートに接続されている。
【００４５】
このような定電流セルでは、駆動回路６０におけるレベル“Ｈ”の出力電圧は、電源電圧ＶＤＤよりもＮＭＯＳ６２，６４の閾値電圧ＶＴだけ低くなる。従って、駆動回路６０の出力電圧で制御される出力回路のＰＭＯＳ３４，３５のゲート電圧は、閾値電圧ＶＴだけ低くなる。これにより、デコーダの出力信号の変化時に、ＰＭＯＳ３４，３５が同時にオフ状態にある時間を短縮することができる。この結果、出力回路内のＰＭＯＳ３６のドレイン電圧の一時的な上昇量が少なくなり、図３のＤＡＣに比べて更に安定したアナログ電圧ＶＡを出力することができるという利点がある。
【００４６】
（第４の実施形態）
図５は、本発明の第４の実施形態を示す定電流セルの構成図である。
この定電流セルは、図４の定電流セルと同様に、例えば図３（ａ）中の定電流セル３０に代えて設けられるもので、この図４中の要素と共通の要素には共通の符号が付されている。
【００４７】
この定電流セルは、図４中の駆動回路６０を構成が若干異なる駆動回路６０Ａに代えたものである。デコーダ内のインバータ３３の出力側には、インバータ６１が接続され、このインバータ６１の出力側に駆動能力の大きなインバータ６１ａが接続されている。そして、インバータ６１ａの出力側に、駆動能力の小さなインバータ６１ｂが接続されている。更に、図４中のＮＭＯＳ６３，６５に代えて、駆動能力の大きなＮＭＯＳ６３ａ，６５ａが用いられている。なお、駆動能力の小さなインバータやＮＭＯＳは、駆動能力の大きなものに比べて、ゲート長を長く、またはゲート幅を小さく、或いは長いゲート長と小さいゲート幅を有するように形成したものである。その他の構成は、図４と同様である。
【００４８】
このような定電流セルでは、駆動能力の大きなインバータ６１ａによってＮＭＯＳ６３ａ，６４が駆動され、駆動能力の小さなインバータ６１ｂでＮＭＯＳ６２，６５ａが駆動される。駆動能力の小さなＮＭＯＳ６２，６４の閾値電圧は、駆動能力の大きなＮＭＯＳ６３ａ，６５ａの閾値電圧に比べて大きいので、出力回路のＰＭＯＳ３４，３５のゲート電圧は、図４に比べて更に低くなる。これにより、デコーダの出力信号の変化時に、ＰＭＯＳ３４，３５が同時にオフ状態にある時間を更に短縮することができる。この結果、出力回路内のＰＭＯＳ３６のドレイン電圧の一時的な上昇量が少なくなり、図４の定電流セルを用いたＤＡＣに比べて、更に安定したアナログ電圧ＶＡを出力することができるという利点がある。
【００４９】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｄ）のようなものがある。
（ａ） ディジタル信号が６ビットのＤＡＣについて説明したが、ビット数はこれに限定されない。
（ｂ） 図４中のＮＭＯＳ６３，６５の駆動能力を大きく設定しても良い。これにより、図４と図５の中間的な定電流セルが構成され、構成要素を増やさずに図５の定電流セルに近い利点を得ることができる。
【００５０】
（ｃ） 図４及び図５の定電流セルを、図２（ａ）の従来のＤＡＣの定電流セル３０に代えて用いても良い。
（ｄ） 定電流セル３０，３０Ａ等は、すべて同じ大きさの電流を出力するようにしているが、例えば、１，２，４，…のように異なる大きさの電流を出力するように構成しても良い。その場合は、デコーダの構成を変える必要があるが、少数の定電流セルでＤＡＣを構成することができる。
【００５２】
第１の発明によれば、出力ノードの電圧を反転してキャパシタを介してこの出力ノードに帰還させる反転増幅器を備えている。これにより、リンギングやオーバーシュートを抑制して安定したアナログ電圧を出力することができる。
【００５３】
第２の発明によれば、各定電流セルは、選択信号のレベルをトランジスタの閾値電圧だけ下げるための第１〜第４のトランジスタと、この閾値電圧だけレベルの低い信号で電流をオン／オフ制御する第６及び第７のトランジスタを有している。これにより、切り替え途中で第６及び第７のトランジスタが同時にオフ状態になる時間が短くなり、リンギングやオーバーシュートを抑制して安定したアナログ電圧を出力することができる。
【００５４】
第３の発明によれば、駆動能力の異なるトランジスタを組み合わせているので、第２の発明に比べて閾値電圧を低下させることができ、切り替え途中で第６及び第７のトランジスタが同時にオフ状態になる時間を、更に短くすることができる。これにより、リンギングやオーバーシュートを抑制して、より安定したアナログ電圧を出力することができる。
【００５５】
第４の発明によれば、第１〜第４のトランジスタを制御するために、駆動能力の異なるインバータを使用している。これにより、第２または第３の発明に比べて閾値電圧を低下させることができ、切り替え途中で第６及び第７のトランジスタが同時にオフ状態になる時間を、更に短くすることができる。これにより、リンギングやオーバーシュートを抑制して、より安定したアナログ電圧を出力することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＤＡＣの構成図である。
【図２】従来の電流加算型のＤＡＣの一例を示す構成図である。
【図３】本発明の第２の実施形態を示すＤＡＣの構成図である。
【図４】本発明の第３の実施形態を示す定電流セルの構成図である。
【図５】本発明の第４の実施形態を示す定電流セルの構成図である。
【符号の説明】
１０ 列デコーダ
２０ 行デコーダ
３０，３０Ａ 定電流セル
３４，３５，３６ ＰＭＯＳ
４０，４０ａ，４０ｂ 出力端子
４２ａ，４２ｂ 抵抗
４３，５４ キャパシタ
５０ 反転増幅回路
６０，６０Ａ 駆動回路
６１，６１ａ，６１ｂ インバータ
６２，６３，６３ａ，６４，６５，６５ａ ＮＭＯＳ
【発明の属する技術分野】
本発明は、電流加算型のディジタル／アナログ変換器（以下、「ＤＡＣ」という）、特にそのアナログ出力信号のノイズ低減技術に関するものである。
【０００２】
【従来の技術】
図２（ａ），（ｂ）は、従来の電流加算型のＤＡＣの一例を示す構成図であり、同図（ａ）は全体構成図、及び同図（ｂ）は同図（ａ）中の定電流セル３０ｉ，ｊの構成図である。
このＤＡＣは、図２（ａ）に示すように、６ビットのディジタル信号Ｄ０，Ｄ１，…，Ｄ５を、アナログ電圧ＶＡに変換するもので、列デコーダ１０、行デコーダ２０、８行８列のマトリクス状に配置された６３個の定電流セル３０ｉ，ｊ（但し、ｉ，ｊ＝１〜８）、及び出力端子４０を有している。
【０００３】
列デコーダ１０は、ディジタル信号の下位３ビットＤ０，Ｄ１，Ｄ２を解読し、その値の応じて信号Ｘ１，Ｘ２，…，Ｘ７を出力するものである。即ち、下位３ビットＤ０〜Ｄ２の値がｉであれば、信号Ｘ１〜Ｘｉをレベル“Ｈ”、信号Ｘｉ＋１〜Ｘ７をレベル“Ｌ”にして出力するものである。但し、下位３ビットＤ０〜Ｄ２の値が０の時には、信号Ｘ１〜Ｘ７はすべて“Ｌ”となる。
【０００４】
行デコーダ２０は、同様に、ディジタル信号の上位３ビットＤ３，Ｄ４，Ｄ５を解読し、その値の応じて信号Ｙ１，Ｙ２，…，Ｙ７を出力するものである。即ち、上位３ビットＤ３〜Ｄ５の値がｊであれば、信号Ｙ１〜Ｙｊを“Ｈ”、信号Ｙｊ＋１〜Ｙ７を“Ｌ”にして出力するものである。但、上位３ビットＤ３〜Ｄ５の値が０の時には、信号Ｙ〜Ｙ７はすべて“Ｌ”となる。
【０００５】
定電流セル３０ｉ，ｊは、列デコーダ１０から信号Ｘｉが与えられ、行デコーダ２０から信号Ｙｊ−１，Ｙｊが、それぞれ信号ＹＡｊ，ＹＢｊとして与えられるようになっている。但し、信号Ｘ８，ＹＢ８は共通電位（例えば、接地電圧）ＧＮＤ、信号ＹＡ１は電源電圧ＶＤＤに固定接続されている。また、６４個目の定電流セル３０８，８は、配置されていない。各定電流セル３０ｉ，ｊの出力側は、ノードＮ１に共通接続され、このノードＮ１と出力端子４０の間は、寄生インダクタンス成分を有する配線４１で接続されている。出力端子４０と接地電圧ＧＮＤの間には、抵抗４２が接続されている。
【０００６】
定電流セル３０ｉ，ｊは、いずれも同様の構成であり、図２（ｂ）に示すように、論理和ゲート（以下、「ＯＲ」という）３１、否定的論理積ゲート（以下、「ＮＡＮＤ」という）３２及びインバータ３３で構成されるデコーダと、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３４，３５，３６で構成される出力回路とを備えている。
【０００７】
ＯＲ３１の入力側には、信号Ｘｉ，ＹＢｊが入力されるようになっており、このＯＲ３１の出力側がＮＡＮＤ３２の第１の入力側に接続されている。ＮＡＮＤ３２の第２の入力側には信号ＹＡｊが与えられ、このＮＡＮＤ３２の出力側がインバータ３３に接続されている。インバータ３３の出力側及び入力側は、出力回路のＰＭＯＳ３４，３５のゲートにそれぞれ接続されている。
【０００８】
ＰＭＯＳ３４，３５のソースは、定電流源を構成するＰＭＯＳ３６のドレインに接続され、このＰＭＯＳ３６のソースは電源電圧ＶＤＤに接続されている。ＰＭＯＳ３６のゲートには、一定電流ＩＣを流すためのバイアス電圧ＶＢが与えられている。ＰＭＯＳ３４のドレインは接地電圧ＧＮＤに接続され、ＰＭＯＳ３５のドレインはノードＮ１に接続されている。
【０００９】
このようなＤＡＣに、ディジタル信号Ｄ０〜Ｄ５が与えられると、このディジタル信号Ｄ０〜Ｄ５の値ｎに対応して、列デコーダ１０及び行デコーダ２０から出力される信号Ｘ１〜Ｘｉ及び信号Ｙ１〜Ｙｊが“Ｈ”となり、各定電流セル３０ｉ，ｊに与えられる。
【００１０】
各定電流セル３０ｉ，ｊのデコーダによって、信号Ｘ１〜Ｘ８，ＹＡ１〜ＹＡ８，ＹＢ１〜ＹＢ８が解読され、ディジタル信号Ｄ０〜Ｄ５の値ｎと同数の定電流セル３０ｉ，ｊが選択される。選択された定電流セル３０ｉ，ｊでは、ＰＭＯＳ３４がオフ状態となり、ＰＭＯＳ３５がオン状態となる。これにより、ＰＭＯＳ３６を流れる一定電流ＩＣは、ＰＭＯＳ３５を介してノードＮ１に出力される。
【００１１】
ノードＮ１には、ｎ個の定電流セル３０ｉ，ｊからそれぞれ一定電流ＩＣが出力されるので、抵抗４２には、一定電流ＩＣのｎ倍の電流が流れる。従って、出力端子４０には、ディジタル信号Ｄ０〜Ｄ５の値ｎに対応したアナログ電圧ＶＡが出力される。
【００１２】
【発明が解決しようとする課題】
しかしながら、従来のＤＡＣでは、次のような課題があった。
定電流セル３０のＰＭＯＳ３４，３５は、ＮＡＮＤ３２の出力信号によって相補的にオン／オフ制御されるように構成されている。このため、オンからオフへ、またはオフからオンの切り替え時に、ＰＭＯＳ３４，３５が共に不完全なオン状態となる瞬間が生じる。これにより、ＰＭＯＳ３６のドレイン電圧が一時的に高くなり、このノードの寄生容量（図２（ｂ）中にキャパシタＣＳとして記載）が充電される。その後、ＰＭＯＳ３５が完全にオン状態になると、寄生容量からこのＰＭＯＳ３５を介してノードＮ１に、一時的に一定電流ＩＣよりも大きな電流が流れる。更に、この過剰電流を含む電流変化は、インダクタンス成分を有する配線４１を介して抵抗４２に流れる。これにより、出力端子４０の電圧には、リンギングやオーバーシュートが発生する。特に速度が速くかつ大振幅出力が必要なビデオ信号処理用のＤＡＣの場合には、出力されるアナログ電圧ＶＡが一定の値に安定するまでの収束時間が大きくなったり、或いは収束しないという問題が生じることがあった。
【００１３】
本発明は、前記従来技術が持っていた課題を解決し、安定したアナログ電圧を出力できるＤＡＣを提供するものである。
【００１６】
本発明の内の第１の発明は、ＤＡＣにおいて、入力されたディジタル信号を解読して該ディジタル信号の値に応じた選択信号を出力するデコーダと、前記選択信号で選択されたときにそれぞれ所定の電流を出力する複数の定電流セルと、前記定電流セルの出力側が共通接続される出力ノードと共通電位との間に接続されて該出力ノードに出力される電流に応じた電圧を生成する抵抗と、前記出力ノードの電圧を反転してキャパシタを介して該出力ノードに帰還させる反転増幅器とを備えている。
【００１７】
第１の発明によれば、次のような作用が行われる。
入力されたディジタル信号はデコーダによって解読され、該当する選択信号が出力されて複数の定電流セルに与えられる。選択信号で選択された定電流セルから出力ノードに所定の電流が出力され、この出力ノードと共通電位との間に接続された抵抗には、それに流れる電流に応じた電圧が生成される。更に、出力ノードの電圧は反転増幅器によって反転され、キャパシタを介してこの出力ノードに帰還される。
【００１８】
第２の発明は、入力されたディジタル信号を解読して該ディジタル信号の値に応じた選択信号を出力するデコーダと、前記選択信号で選択されたときにそれぞれ所定の電流を出力する複数の定電流セルと、前記定電流セルの出力側が共通接続される出力ノードと共通電位との間に接続されて該出力ノードに出力される電流に応じた電圧を生成する抵抗とを備えたＤＡＣにおいて、前記定電流セルを次のように構成している。
【００１９】
即ち、この定電流セルは、電源電圧と第１のノードとの間に接続されて前記選択信号で選択されたときにオフ状態となる第１のトランジスタと、前記第１のノードと前記共通電位との間に接続されて前記選択信号で選択されたときにオン状態となる第２のトランジスタと、前記電源電圧と第２のノードとの間に接続されて前記選択信号で選択されたときにオン状態となる第３のトランジスタと、前記第２のノードと前記共通電位との間に接続されて前記選択信号で選択されたときにオフ状態となる第４のトランジスタとを有している。
【００２０】
更にこの定電流セルは、前記電源電圧から第３のノードに所定の電流を供給する第５のトランジスタと、前記第３のノードと前記出力ノードとの間に接続されて前記第１のノードの電圧によって前記所定の電流をオン／オフ制御する第６のトランジスタと、前記第３のノードと前記共通電位との間に接続されて前記第２のノードの電圧によって前記第６のトランジスタと相補的に前記所定の電流をオン／オフ制御する第７のトランジスタとを有している。
【００２１】
第３の発明は、第３の発明のＤＡＣにおける定電流セル中の第２及び第４のトランジスタの駆動能力を、第１及び第３のトランジスタの駆動能力よりも大きく設定している。
【００２２】
第４の発明は、第２または第３の発明のＤＡＣにおける定電流セルに、第１及び第４のトランジスタをオン／オフ制御する第１のインバータと、前記第１のインバータよりも大きな駆動能力に設定されて第２及び第３のトランジスタをオン／オフ制御する第２のインバータとを設けている。
【００２３】
第２〜第４の発明によれば、次のような作用が行われる。
入力されたディジタル信号はデコーダによって解読され、該当する選択信号が出力されて複数の定電流セルに与えられる。選択信号で選択された定電流セルから出力ノードに所定の電流が出力され、この出力ノードと共通電位との間に接続された抵抗には、それに流れる電流に応じた電圧が生成される。
【００２４】
選択信号で選択された定電流セルでは、第２と第３のトランジスタがオン状態となり、第１のノードが共通電位となって第６のトランジスタがオン状態となり、第５のトランジスタから供給された電流が出力ノードに出力される。一方、選択されない定電流セルでは、第１と第４のトランジスタがオン状態となり、第２のノードが共通電位となって第７のトランジスタがオン状態となり、第５のトランジスタから供給された電流が共通電位に出力される。
【００２５】
【発明の実施の形態】
（第１の実施形態）
図１（ａ），（ｂ）は、本発明の第１の実施形態を示すＤＡＣの構成図であり、同図（ａ）は全体構成図、及び同図（ｂ）は同図（ａ）中の電流セル３０Ａｉ，ｊの構成図である。この図１（ａ），（ｂ）において、図２中の要素と共通の要素には共通の符号が付されている。
【００２６】
このＤＡＣは、図１（ａ）に示すように、６ビットのディジタル信号Ｄ０，Ｄ１，…，Ｄ５を、アナログ電圧ＶＡに変換するもので、列デコーダ１０、行デコーダ２０、８行８列のマトリクス状に配置された６３個の定電流セル３０Ａｉ，ｊ（但し、ｉ，ｊ＝１〜８）、及び出力端子４０ａ，４０ｂを有している。
列デコーダ１０は、図２（ａ）中のものと同様に、ディジタル信号の下位３ビットＤ０，Ｄ１，Ｄ２を解読し、その値の応じて出力端子Ｏ１，Ｏ２，…，Ｏ７から、信号Ｘ１，Ｘ２，…，Ｘ７を出力するものである。即ち、下位３ビットＤ０〜Ｄ２の値がｉであれば、信号Ｘ１〜Ｘｉをレベル“Ｈ”、信号Ｘｉ＋１〜Ｘ７をレベル“Ｌ”にして出力するものである。但し、下位３ビットＤ０〜Ｄ２の値が０の時には、信号Ｘ１〜Ｘ７はすべて“Ｌ”となる。
【００２７】
行デコーダ２０は、図２（ａ）中のものと同様に、ディジタル信号の上位３ビットＤ３，Ｄ４，Ｄ５を解読し、その値の応じて出力端子Ｏ１，Ｏ２，…，Ｏ７から、信号Ｙ１，Ｙ２，…，Ｙ７を出力するものである。即ち、上位３ビットＤ３〜Ｄ５の値がｊであれば、信号Ｙ１〜Ｙｊを“Ｈ”、信号Ｙｊ＋１〜Ｙ７を“Ｌ”にして出力するものである。但、上位３ビットＤ３〜Ｄ５の値が０の時には、信号Ｙ〜Ｙ７はすべて“Ｌ”となる。
【００２８】
定電流セル３０Ａｉ，ｊは、列デコーダ１０から信号Ｘｉが与えられ、行デコーダ２０から信号Ｙｊ−１，Ｙｊが、それぞれ信号ＹＡｊ，ＹＢｊとして与えられるようになっている。但し、信号Ｘ８，ＹＢ８は接地電圧ＧＮＤ、信号ＹＡ１は電源電圧ＶＤＤに固定接続されている。また、６４個目の定電流セル３０Ａ８，８は、配置されていない。各定電流セル３０Ａｉ，ｊの２つの出力側は、それぞれノードＮ１，Ｎ２に共通接続されている。
【００２９】
ノードＮ１と出力端子４０ａの間は、寄生インダクタンス成分を有する配線４１ａで接続されている。出力端子４０ａと接地電圧ＧＮＤの間には、抵抗４２ａが接続されている。また、ノードＮ２と出力端子４０ｂの間は、寄生インダクタンス成分を有する配線４１ｂで接続されている。出力端子４０ｂと接地電圧ＧＮＤの間には、抵抗４２ａと同じ抵抗値の抵抗４２ｂが接続されている。更に、ノードＮ１，Ｎ２間には、キャパシタ４３が接続されている。
【００３０】
定電流セル３０Ａｉ，ｊは、いずれも同様の構成であり、図１（ｂ）に示すように、ＯＲ３１、ＮＡＮＤ３２及びインバータ３３で構成されるデコーダと、ＰＭＯＳ３４，３５，３６で構成される出力回路とを備えている。
ＯＲ３１の入力側には、信号Ｘｉ，ＹＢｊが入力されるようになっており、このＯＲ３１の出力側がＮＡＮＤ３２の第１の入力側に接続されている。ＮＡＮＤ３２の第２の入力側には信号ＹＡｊが与えられ、このＮＡＮＤ３２の出力側がインバータ３３に接続されている。インバータ３３の出力側及び入力側は、出力回路のＰＭＯＳ３４，３５のゲートにそれぞれ接続されている。
【００３１】
ＰＭＯＳ３４，３５のソースは、定電流源を構成するＰＭＯＳ３６のドレインに接続され、このＰＭＯＳ３６のソースは電源電圧ＶＤＤに接続されている。ＰＭＯＳ３６のゲートには、一定電流ＩＣを流すためのバイアス電圧ＶＢが与えられている。ＰＭＯＳ３４のドレインはノードＮ２に接続され、ＰＭＯＳ３５のドレインはノードＮ１に接続されている。
【００３２】
次に、動作を説明する。
ディジタル信号Ｄ０〜Ｄ５が与えられると、このディジタル信号Ｄ０〜Ｄ５の値ｎに対応して、列デコーダ１０及び行デコーダ２０から出力される信号Ｘ１〜Ｘｉ及び信号Ｙ１〜Ｙｊが“Ｈ”となり、各定電流セル３０Ａｉ，ｊに与えられる。
【００３３】
各定電流セル３０Ａｉ，ｊのデコーダによって、信号Ｘ１〜Ｘ８，ＹＡ１〜ＹＡ８，ＹＢ１〜ＹＢ８が解読され、ディジタル信号Ｄ０〜Ｄ５の値ｎと同数の定電流セル３０Ａｉ，ｊが選択される。選択された定電流セル３０Ａｉ，ｊでは、ＰＭＯＳ３４がオフ状態となり、ＰＭＯＳ３５がオン状態となる。これにより、ＰＭＯＳ３６を流れる一定電流ＩＣは、ＰＭＯＳ３５を介してノードＮ１に出力される。ノードＮ１には、ｎ個の定電流セル３０Ａｉ，ｊからそれぞれ一定電流ＩＣが出力されるので、抵抗４２ａには、一定電流ＩＣのｎ倍の電流が流れる。従って、出力端子４０には、ディジタル信号Ｄ０〜Ｄ５の値ｎに対応したアナログ電圧ＶＡが出力される。
【００３４】
一方、選択されていない定電流セル３０Ａでは、ＰＭＯＳ３６を流れる一定電流ＩＣがＰＭＯＳ３４を介してノードＮ２へ流れる。ノードＮ２には、選択されていない（６３−ｎ）個の定電流セル３０Ａから、それぞれ一定電流ＩＣが出力されるので、抵抗４２ｂには一定電流ＩＣの（６３−ｎ）倍の電流が流れる。
【００３５】
ここで、ディジタル信号Ｄ０〜Ｄ５の値がｎからｍに変化すると、選択された定電流セル３０Ａの数は（ｍ−ｎ）個増加し、ノードＮ１に流れる電流は（ｍ−ｎ）ＩＣだけ増加する。一方、ノードＮ２に流れる電流は（ｍ−ｎ）ＩＣだけ減少する。即ち、出力端子４０ａ，４０ｂは、逆位相の関係にある。これにより、配線４１ａ，４１ｂに含まれる寄生インダクタンス成分の自己誘導の影響は、ノードＮ１，Ｎ２間に接続されたキャパシタ４３によってキャンセルされ、アナログ電圧ＶＡの変化時に生じるリンギングやオーバーシュートが抑制される。
【００３６】
例えば、アナログ電圧ＶＡの出力周波数が１００ＭＨｚ、抵抗４２ａ，４２ｂが３７．５Ω、及び配線４１ａ，４１ｂの寄生インダクタンスが１０ｎＨ程度の場合、１ｐＦ程度のキャパシタ４３を付加することによって、１ＧＨｚ程度のリンギングを吸収することができる。
【００３７】
以上のように、この第１の実施形態のＤＡＣは、出力されるアナログ電圧ＶＡの変化に対して相補的な出力電流が流れるノードＮ１，Ｎ２と、その間を接続するキャパシタ４３を有している。これにより、寄生インダクタンス成分による影響を抑制して、安定したアナログ電圧ＶＡを出力することができるという利点がある。
【００３８】
（第２の実施形態）
図３（ａ），（ｂ）は、本発明の第２の実施形態を示すＤＡＣの構成図であり、同図（ａ）は全体構成図、及び同図（ｂ）は同図（ａ）中の電流セル３０ｉ，ｊの構成図である。この図３（ａ），（ｂ）において、図１中の要素と共通の要素には共通の符号が付されている。
【００３９】
このＤＡＣの電流セル３０ｉ，ｊは、図３（ｂ）に示すように、図１（ｂ）の電流セル３０Ａｉ，ｊとほぼ同様に、ＯＲ３１、ＮＡＮＤ３２及びインバータ３３で構成されるデコーダと、ＰＭＯＳ３４〜３６で構成される出力回路とを備えている。但し、出力回路のＰＭＯＳ３４のドレインは、ノードＮ２ではなく接地電圧ＧＮＤに接続されている。
【００４０】
ノードＮ１には、図３（ａ）に示すように、寄生インダクタンス成分を有する配線４１を介して出力端子４０が接続され、この出力端子４０と接地電圧ＧＮＤ間には、抵抗４２が接続されている。更に、ノードＮ１には、反転増幅回路５０が接続されている。即ち、ノードＮ１は抵抗５１を介して演算増幅器５２の反転入力端子に接続され、この演算増幅器５２の出力側が、抵抗５１と同じ抵抗値の抵抗５３を介して反転入力端子に接続されている。また、演算増幅器５２の非反転入力端子には、アナログ電圧ＶＡの最大値の１／２の電圧が基準電圧ＶＲとして与えられている。そして、演算増幅器５２の出力側がキャパシタ５４を介してノードＮ１に接続されている。その他の構成は、図１と同様である。
【００４１】
このようなＤＡＣでは、与えられたディジタル信号Ｄ０〜Ｄ５によって、その値ｎと同じ数の定電流セル３０が選択されてノードＮ１に、ディジタル信号Ｄ０〜Ｄ５に対応した電流が出力される。ノードＮ１に出力された電流は、抵抗４２を流れることによって電圧に変換され、出力端子４０にアナログ電圧ＶＡとして出力される。
【００４２】
一方、ノードＮ１の電圧は、反転増幅回路５０によって同じ振幅で電位が反転した信号となってキャパシタ５４に与えられる。これにより、キャパシタ５４の両端には逆位相の信号が印加される。この結果、アナログ電圧ＶＡの変化時に生じる寄生インダクタンス成分による影響が相殺され、安定したアナログ電圧ＶＡを出力することができるという利点がある。
【００４３】
（第３の実施形態）
図４は、本発明の第３の実施形態を示す定電流セルの構成図である。
この定電流セルは、例えば、図３（ａ）中の定電流セル３０に代えて設けられるもので、図３（ｂ）中の要素と共通の要素には共通の符号が付されている。
【００４４】
この定電流セルは、図３（ｂ）におけるデコーダと出力回路の間に、駆動回路６０を設けたものである。駆動回路６０は、インバータ６１とＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）６２，６３，６４，６５で構成されている。ＮＭＯＳ６２，６３、及びＮＭＯＳ６４，６５は、それぞれ電源電圧ＶＤＤと接地電圧ＧＮＤの間に、直列に接続されている。ＮＭＯＳ６３，６４は、インバータ３３の出力信号でオン／オフ制御され、ＮＭＯＳ６２，６５は、インバータ３３の出力信号を更にインバータ６１で反転した信号でオン／オフ制御されるようになっている。ＮＭＯＳ６４のドレインが出力回路のＰＭＯＳ３４のゲートに接続され、ＮＭＯＳ６２のドレインがＰＭＯＳ３５のゲートに接続されている。
【００４５】
このような定電流セルでは、駆動回路６０におけるレベル“Ｈ”の出力電圧は、電源電圧ＶＤＤよりもＮＭＯＳ６２，６４の閾値電圧ＶＴだけ低くなる。従って、駆動回路６０の出力電圧で制御される出力回路のＰＭＯＳ３４，３５のゲート電圧は、閾値電圧ＶＴだけ低くなる。これにより、デコーダの出力信号の変化時に、ＰＭＯＳ３４，３５が同時にオフ状態にある時間を短縮することができる。この結果、出力回路内のＰＭＯＳ３６のドレイン電圧の一時的な上昇量が少なくなり、図３のＤＡＣに比べて更に安定したアナログ電圧ＶＡを出力することができるという利点がある。
【００４６】
（第４の実施形態）
図５は、本発明の第４の実施形態を示す定電流セルの構成図である。
この定電流セルは、図４の定電流セルと同様に、例えば図３（ａ）中の定電流セル３０に代えて設けられるもので、この図４中の要素と共通の要素には共通の符号が付されている。
【００４７】
この定電流セルは、図４中の駆動回路６０を構成が若干異なる駆動回路６０Ａに代えたものである。デコーダ内のインバータ３３の出力側には、インバータ６１が接続され、このインバータ６１の出力側に駆動能力の大きなインバータ６１ａが接続されている。そして、インバータ６１ａの出力側に、駆動能力の小さなインバータ６１ｂが接続されている。更に、図４中のＮＭＯＳ６３，６５に代えて、駆動能力の大きなＮＭＯＳ６３ａ，６５ａが用いられている。なお、駆動能力の小さなインバータやＮＭＯＳは、駆動能力の大きなものに比べて、ゲート長を長く、またはゲート幅を小さく、或いは長いゲート長と小さいゲート幅を有するように形成したものである。その他の構成は、図４と同様である。
【００４８】
このような定電流セルでは、駆動能力の大きなインバータ６１ａによってＮＭＯＳ６３ａ，６４が駆動され、駆動能力の小さなインバータ６１ｂでＮＭＯＳ６２，６５ａが駆動される。駆動能力の小さなＮＭＯＳ６２，６４の閾値電圧は、駆動能力の大きなＮＭＯＳ６３ａ，６５ａの閾値電圧に比べて大きいので、出力回路のＰＭＯＳ３４，３５のゲート電圧は、図４に比べて更に低くなる。これにより、デコーダの出力信号の変化時に、ＰＭＯＳ３４，３５が同時にオフ状態にある時間を更に短縮することができる。この結果、出力回路内のＰＭＯＳ３６のドレイン電圧の一時的な上昇量が少なくなり、図４の定電流セルを用いたＤＡＣに比べて、更に安定したアナログ電圧ＶＡを出力することができるという利点がある。
【００４９】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｄ）のようなものがある。
（ａ） ディジタル信号が６ビットのＤＡＣについて説明したが、ビット数はこれに限定されない。
（ｂ） 図４中のＮＭＯＳ６３，６５の駆動能力を大きく設定しても良い。これにより、図４と図５の中間的な定電流セルが構成され、構成要素を増やさずに図５の定電流セルに近い利点を得ることができる。
【００５０】
（ｃ） 図４及び図５の定電流セルを、図２（ａ）の従来のＤＡＣの定電流セル３０に代えて用いても良い。
（ｄ） 定電流セル３０，３０Ａ等は、すべて同じ大きさの電流を出力するようにしているが、例えば、１，２，４，…のように異なる大きさの電流を出力するように構成しても良い。その場合は、デコーダの構成を変える必要があるが、少数の定電流セルでＤＡＣを構成することができる。
【００５２】
第１の発明によれば、出力ノードの電圧を反転してキャパシタを介してこの出力ノードに帰還させる反転増幅器を備えている。これにより、リンギングやオーバーシュートを抑制して安定したアナログ電圧を出力することができる。
【００５３】
第２の発明によれば、各定電流セルは、選択信号のレベルをトランジスタの閾値電圧だけ下げるための第１〜第４のトランジスタと、この閾値電圧だけレベルの低い信号で電流をオン／オフ制御する第６及び第７のトランジスタを有している。これにより、切り替え途中で第６及び第７のトランジスタが同時にオフ状態になる時間が短くなり、リンギングやオーバーシュートを抑制して安定したアナログ電圧を出力することができる。
【００５４】
第３の発明によれば、駆動能力の異なるトランジスタを組み合わせているので、第２の発明に比べて閾値電圧を低下させることができ、切り替え途中で第６及び第７のトランジスタが同時にオフ状態になる時間を、更に短くすることができる。これにより、リンギングやオーバーシュートを抑制して、より安定したアナログ電圧を出力することができる。
【００５５】
第４の発明によれば、第１〜第４のトランジスタを制御するために、駆動能力の異なるインバータを使用している。これにより、第２または第３の発明に比べて閾値電圧を低下させることができ、切り替え途中で第６及び第７のトランジスタが同時にオフ状態になる時間を、更に短くすることができる。これにより、リンギングやオーバーシュートを抑制して、より安定したアナログ電圧を出力することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＤＡＣの構成図である。
【図２】従来の電流加算型のＤＡＣの一例を示す構成図である。
【図３】本発明の第２の実施形態を示すＤＡＣの構成図である。
【図４】本発明の第３の実施形態を示す定電流セルの構成図である。
【図５】本発明の第４の実施形態を示す定電流セルの構成図である。
【符号の説明】
１０ 列デコーダ
２０ 行デコーダ
３０，３０Ａ 定電流セル
３４，３５，３６ ＰＭＯＳ
４０，４０ａ，４０ｂ 出力端子
４２ａ，４２ｂ 抵抗
４３，５４ キャパシタ
５０ 反転増幅回路
６０，６０Ａ 駆動回路
６１，６１ａ，６１ｂ インバータ
６２，６３，６３ａ，６４，６５，６５ａ ＮＭＯＳ
Claims (4)
- 入力されたディジタル信号を解読して該ディジタル信号の値に応じた選択信号を出力するデコーダと、
前記選択信号で選択されたときにそれぞれ所定の電流を出力する複数の定電流セルと、
前記定電流セルの出力側が共通接続される出力ノードと共通電位との間に接続されて該出力ノードに出力される電流に応じた電圧を生成する抵抗と、
前記出力ノードの電圧を反転してキャパシタを介して該出力ノードに帰還させる反転増幅器とを、
備えたことを特徴とするディジタル／アナログ変換器。 - 入力されたディジタル信号を解読して該ディジタル信号の値に応じた選択信号を出力するデコーダと、前記選択信号で選択されたときにそれぞれ所定の電流を出力する複数の定電流セルと、前記定電流セルの出力側が共通接続される出力ノードと共通電位との間に接続されて該出力ノードに出力される電流に応じた電圧を生成する抵抗とを備えたディジタル／アナログ変換器において、
前記定電流セルは、
電源電圧と第１のノードとの間に接続されて前記選択信号で選択されたときにオフ状態となる第１のトランジスタと、
前記第１のノードと前記共通電位との間に接続されて前記選択信号で選択されたときにオン状態となる第２のトランジスタと、
前記電源電圧と第２のノードとの間に接続されて前記選択信号で選択されたときにオン状態となる第３のトランジスタと、
前記第２のノードと前記共通電位との間に接続されて前記選択信号で選択されたときにオフ状態となる第４のトランジスタと、
前記電源電圧から第３のノードに所定の電流を供給する第５のトランジスタと、
前記第３のノードと前記出力ノードとの間に接続されて前記第１のノードの電圧によって前記所定の電流をオン／オフ制御する第６のトランジスタと、
前記第３のノードと前記共通電位との間に接続されて前記第２のノードの電圧によって前記第６のトランジスタと相補的に前記所定の電流をオン／オフ制御する第７のトランジスタとを、
有することを特徴とするディジタル／アナログ変換器。 - 前記第２及び第４のトランジスタの駆動能力を、前記第１及び第３のトランジスタの駆動能力よりも大きく設定したことを特徴とする請求項２記載のディジタル／アナログ変換器。
- 前記第１及び第４のトランジスタをオン／オフ制御する第１のインバータと、前記第１のインバータよりも大きな駆動能力に設定されて前記
第２及び第３のトランジスタをオン／オフ制御する第２のインバータとを、設けたことを特徴とする請求項２または３記載のディジタル／アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000139831A JP4253735B2 (ja) | 2000-05-12 | 2000-05-12 | ディジタル／アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000139831A JP4253735B2 (ja) | 2000-05-12 | 2000-05-12 | ディジタル／アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001320276A JP2001320276A (ja) | 2001-11-16 |
| JP4253735B2 true JP4253735B2 (ja) | 2009-04-15 |
Family
ID=18647215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000139831A Expired - Fee Related JP4253735B2 (ja) | 2000-05-12 | 2000-05-12 | ディジタル／アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4253735B2 (ja) |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5636205A (en) * | 1979-09-03 | 1981-04-09 | Pioneer Electronic Corp | Pulse count type fm detector |
| JPH0265516A (ja) * | 1988-08-31 | 1990-03-06 | Toshiba Corp | ラインフィルタ |
| JP3085803B2 (ja) * | 1992-11-26 | 2000-09-11 | 株式会社東芝 | 差動電流源回路 |
| JPH0823354A (ja) * | 1994-07-06 | 1996-01-23 | Hitachi Ltd | 信号入出力装置 |
| JPH08204529A (ja) * | 1995-01-20 | 1996-08-09 | Nippon Telegr & Teleph Corp <Ntt> | 電流スイッチ回路およびｄａ変換器 |
| JPH10256914A (ja) * | 1997-03-11 | 1998-09-25 | Toshiba Corp | Ｄ／ａ変換器 |
| JP3783892B2 (ja) * | 1997-04-09 | 2006-06-07 | ソニー株式会社 | デイジタルアナログ変換器 |
-
2000
- 2000-05-12 JP JP2000139831A patent/JP4253735B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001320276A (ja) | 2001-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7136002B2 (en) | Digital to analog converter | |
| US7157941B2 (en) | Differential switching circuit and digital-to-analog converter | |
| JP4921106B2 (ja) | バッファ回路 | |
| US6518906B2 (en) | Use of current folding to improve the performance of a current -steered DAC operating at low supply voltage | |
| US8063808B2 (en) | Multi-input operational amplifier circuit, digital/analog converter using same, and driver for display device using same | |
| US8941522B2 (en) | Segmented digital-to-analog converter having weighted current sources | |
| US20140197973A1 (en) | Digital to analog converter with current steering source for reduced glitch energy error | |
| US7321326B2 (en) | Current source cell and D/A converter using the same | |
| JP5566211B2 (ja) | スイッチドキャパシタ型ｄ／ａコンバータ | |
| US6388477B1 (en) | Switchable voltage follower and bridge driver using the same | |
| JP4299419B2 (ja) | デジタルアナログ変換回路 | |
| JP3904495B2 (ja) | Ａ／ｄ変換器 | |
| JPH11251914A (ja) | 電圧選択回路及びｄ／ａ変換器 | |
| JP2007227990A (ja) | タイミング生成回路及びそれを用いたデジタル／アナログ変換器 | |
| JP4253735B2 (ja) | ディジタル／アナログ変換器 | |
| JP2006203762A (ja) | フリップフロップ回路および半導体装置 | |
| US7277036B2 (en) | Digital-to-analog converting circuit | |
| CN113141164B (zh) | 声频驱动电路及其方法 | |
| US10771077B1 (en) | Hybrid return-to-zero voltage-mode DAC driver | |
| JP3730713B2 (ja) | ディジタル／アナログコンバ−タ | |
| JP2005252663A (ja) | 電流セルマトリクス型ディジタル・アナログ変換器 | |
| JP3209967B2 (ja) | 電流セル及びこれを用いたディジタル／アナログ変換器 | |
| US8248287B2 (en) | Method and apparatus for reducing input differential pairs for digital-to-analog converter voltage interpolation amplifier | |
| US7157946B2 (en) | Chopper comparator circuit | |
| US7321245B2 (en) | Pipelined AD converter capable of switching current driving capabilities |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060825 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081021 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081028 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081117 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081216 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081218 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090109 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130206 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130206 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140206 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |