JP4251377B2 - Active matrix light emitting diode pixel structure and method - Google Patents
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Description
本出願は、1997年4月23日に出願された米国仮出願第60/044,174号の利益を主張する。その内容は本明細書に援用されている。
本発明は、契約番号F33615-96-2-1944の下、米国政府の支持を得てなされた。米国政府は、本発明において確かな(certain)権利を有する。
本発明は、アクティブマトリックス発光ダイオードピクセル構造に関する。更に詳細には、本発明は、ピクセル構造の「駆動トランジスタ」において、電流不均一性及び閾値電圧変化を低減するピクセル構造、及び前記アクティブマトリックス発光ダイオードピクセル構造を動作する方法に関する。
開示の背景
マトリックスディスプレイは当該技術においてかなり知られており、図1で示すように、マトリックスアドレッシングを使用してピクセルが照明される(illuminate)。代表的なディスプレイ100は、行列(ロー及びカラム)に配置された複数のピクチャ又は表示部材(ピクセル)160を含む。ディスプレイは、カラムデータ発生装置110及びローセレクト発生装置120を組み込んでいる。動作中、各ローはローライン130を通して順に起動され、対応するカラムライン140を用いて対応するピクセルが起動させられる。パッシブマトリックスディスプレイでは、ピクセルの各ローは順に1つずつ照明されるが、アクティブマトリックスディスプレイでは、ピクセルの各ローは、最初にデータと共に連続してロードされる。
例えばラップトップコンピュータといったポータブルなディスプレイの使用が増加し、種々のディスプレイテクノロジー(例えば液晶ディスプレイ(LCD)及び発光ダイオード(LED)ディスプレイ)が、採用されてきている。これらの2つの技術の重要な差異は、LEDが発光装置であって、非発光装置(LCD等)よりもパワー効率上の利点を有することである。LCDにおいて、蛍光性のバックライトは、ディスプレイが使用中である持続時間全体でオンであり、ピクセルを「オフ」するためにさえパワーを消費する。これに対して、LED(又はOLED)、ディスプレイは、起動されたピクセルのみを照明し、「オフ」ピクセルを照明しないことによってパワーを節約する。
OLEDピクセル構造を採用したディスプレイは、パワー消費量を低減することができるが、このようなピクセル構造は強度に不均一性を示す可能性があり、それは、製造による駆動トランジスタ及びトランジスタ不均一性の閾値電圧ドリフトに起因している。しかし、OLEDの明るさがOLEDを通過する電流に比例していることが判った。
従って、ピクセル構造の「駆動トランジスタ」における電流不均一性及び閾値電圧変化を低減するピクセル構造及び付随する方法が、当該技術に必要である。
発明の概要
本発明の一実施形態では、電流源がLED(OLED)ピクセル構造の中に組み込まれており、ピクセル構造の駆動トランジスタでの電流不均一性及び閾値電圧変化を低減する。電流源はデータラインに結合されており、そこでは、一定の電流が最初にプログラムされており、それから収集される。
代わりの実施形態では、オートゼロ(auto zero)電圧を決定して記憶するオートゼロフェーズで、基準電圧を最初に適用することによって一定の電流が達成される。オートゼロの電圧は、駆動トランジスタの閾値電圧を効果的に説明する。次に、同じ基準電圧に関連するデータ電圧が、ピクセルを照明するために、今、適用される。
他の実施形態では、レジスタ(抵抗素子と同義語)がLED(OLED)ピクセル構造内に組み込まれており、駆動トランジスタの閾値電圧に対する、OLEDを通過した電流の依存の感度を下げるようになっている。
【図面の簡単な説明】
本発明の教示内容は、添付図面に関連して、以下の詳細な説明を考慮することによって容易に理解されることができる。
図1は、マトリックスアドレッシングインタフェースのブロック図である。
図2は、本発明のアクティブマトリックスLEDピクセル構造の回路図である。
図3は、本発明のアクティブマトリックスLEDピクセル構造の代替の実施形態の回路図である。
図4は、本発明のアクティブマトリックスLEDピクセル構造の他の代替の実施形態の回路図である。
図5は、本発明の複数のアクティブマトリックスLEDピクセル構造を有するディスプレイを使ったシステムのブロック図である。
図6は、図2のアクティブマトリックスLEDピクセル構造の代替の実施形態の回路図である。
図7は、本発明のアクティブマトリックスLEDピクセル構造の代替の実施形態の回路図である。
理解を容易にするために、図に共通の同一の部材を示すために可能なところでは同一の参照数字を使用した。
詳細な説明
図2は、本発明のアクティブマトリックスLEDピクセル構造200の回路図を示す。好ましい実施形態において、アクティブマトリックスLEDピクセル構造は、例えば、アモルファス又はポリシリコンを使用して製造されるトランジスタである薄膜トランジスタ(TFT)を使用して実行される。同じように、好ましい実施形態において、アクティブマトリックスLEDピクセル構造は、有機発光ダイオード(OLED)を組み込んでいる。本ピクセル構造は薄膜トランジスタ及び有機発光ダイオードを使用して実行されるが、本発明がトランジスタ及び発光ダイオードの他のタイプを使用して実行されることができることが理解されなくてはならない。例えば、他の材料を使用して製造されるトランジスタが上述したように閾値不均一性を示するならば、本発明は、照明部材を通して一定の電流を提供するために使われることができる。
本発明を、単一のピクセル又はピクセル構造として下に示すが、ピクセルはディスプレイを形成するために他のピクセルと(例えば配列で)使用することができることを理解しなければならない。更に、下の図は特定のトランジスタ形状を示すが、トランジスタのソースが電圧サインに対応することを理解されなければならない。
図2について述べる。ピクセル構造200は、3つのPMOSトランジスタ240、250、260、NMOSトランジスタ270、コンデンサ280及びLED(OLED)290(発光素子)を含む。セレクトライン210は、トランジスタ240、250及び270のゲートに結合されている。データラインはトランジスタ250のソースに結合され、電源(+VDD)ラインはトランジスタ270のドレインに結合されている。OLED290の1つの電極は、トランジスタ240及び260のドレインに結合されている。トランジスタ240のソースは、トランジスタ260のゲート及びコンデンサ280の1つのターミナルに結合されている。最後に、トランジスタ250のドレイン、トランジスタ270のソース、トランジスタ260のソース及びコンデンサ280の1つのターミナルは、全て1つに結合されている。
本ピクセル構造200は、大きな閾値電圧(Vt)不均一性存在下で、均一な電流駆動を提供する。言い換えると、OLEDを横切って均一な電流を維持し、ディスプレイの強度の中で均一性を確保することが望ましい。
より詳細には、OLEDピクセル構造は、2つのフェーズ、ロードデータフェーズ及び連続照明フェーズにおいて動作される。
ロードデータフェーズ
ピクセル構造200は、適当なセレクトライン210を駆動させることによってデータがロードされ得る。即ち、セレクトラインが「ロー」にセットされると、トランジスタP4(240)は「オン」にされ、OLED290の陽極側の電圧がトランジスタP2(260)のゲートに送られる。同時に、トランジスタP1(250)も、「オン」にされ、データライン220からの一定の電流がトランジスタP2(260)及びOLED290の両方を流れる。即ち、トランジスタ260は、電流源230によって駆動された電流を下げるためにオンにする。
データラインを駆動する電流源230は、外部のデータによってプログラムされている。トランジスタ260(駆動トランジスタ)のソース電圧へのゲートは、次に電流を駆動するために必要な電圧に定まる。同時に、トランジスタN1(270)は「オフ」にされて、電源+VDDはOLED290から切り離される。一定の電流源230も、ソースからゲートへの電圧を自己調整し、固定オーバドライブ値(電圧)をトランジスタ260に適応させ、ポリシリコンTFT260の閾値変化を補う。オーバドライブ電圧は、データを示す。順番に、データは記憶コンデンサCS280の上で、適切に記憶される。これでデータのためのロード又はライトサイクルを完了する。
連続照明フェーズ
セレクトラインが「ハイ」にセットされると、P1(250)及びP4(240)の両トランジスタは「オフ」にされ、トランジスタN1(270)は「オン」にされる。トランジスタ260の電源電圧がわずかに変化する可能性があるが、トランジスタ260のソースからゲートへの電圧が照明サイクル中の電流レベルを制御する。コンデンサ280を横切るトランジスタ270のVSGは、即座に変わることができない。このように、トランジスタ260のゲート電圧はソース電圧を追尾し、ソースからゲートへの電圧が、全体のロード及び照明フェーズを通して維持される。ポリシリコンTFTの漏れ電流及びOLEDのグレースケール輝度に要求される電圧解像度は、フレームタイムの有効データを保持するために必要な記憶コンデンサのサイズを決定する。好ましい実施形態において、コンデンサは0.25pfのオーダにある。即ち、トランジスタ260の電流漏れを考慮するのにコンデンサは十分大きいであろう。これで照明フェーズピクセル動作を完了する。
各データ/カラムライン220はそれ自身のプログラムされた一定の電流源230を有する点に留意する必要がある。照明フェーズ中に、データラインに後続のプログラムされた電流源が送られ、全てのピクセルの次のローをロードして、前のローのピクセルが照明フェーズの中で全フレーム時間動作している。このように、図2のピクセル構造は、2.5のラインを有する1つのNMOSトランジスタ及び3つのPMOSトランジスタのみを必要とする。(隣接のピクセルと共有されうるVDD電圧供給、セレクトライン、データライン電流ソース)。
代替として、図6は、図2のピクセル構造が、全てのPMOSトランジスタを有して実行される実施例を示し、それは、PMOS又はNMOSプロセスのみのどちらを使用しても経済的である。NMOSトランジスタN1は、PMOS P3トランジスタ610で置換されている。しかし、追加のライン(制御ライン)620はトランジスタ610のゲートに結合され、追加のPMOSトランジスタをアドレッシングし、もって合計3.5のライン(即ち追加のPMOSゲートを制御するための追加の電圧供給)を必要とする。
要するに、図2及び図6のピクセル構造は、トランジスタ260のVSG上での自調整/トラッキング機構によって、またOLED290を通して一定の電流源を供給することによって、ポリシリコンTFT及びOLEDの両方の閾値変化を補うためように設計されている。実際、図2及び図6のピクセル構造は、ロード及び照明フェーズの両方の最中に高電圧供給を有する適当な動作を達成することができる。これらのピクセル構造は、OLED又はピクセルポリシリコンTFTの両方での不安定にもかかわらず、良好なグレースケール均一性及び高いライフタイムを有する高品質のOLEDディスプレイを設計するために実行されることができる。
図3は、本アクティブマトリックスピクセル構造の代替の実施形態を示す。代替の実施形態において、データライン電圧は、ピクセル構造内で電流に変換され、図2及び図6で上述した電流源の実施のような電圧電流変換器を必要としない。
図3について述べる。ピクセル構造300は、4つのPMOSトランジスタ(360、365、370、375)、2つのコンデンサ350及び355及びLED(OLED)380を含む。セレクトライン320は、トランジスタ360のゲートに結合している。データライン310はトランジスタ360のソースに結合され、+VDDラインはトランジスタ365のソース及びコンデンサ355の1つのターミナルに結合されている。オートゼロライン330はトランジスタ370のゲートに結合され、照明ラインはトランジスタ375のゲートに結合されている。OLED280の1つの電極は、トランジスタ375のドレインに結合されている。トランジスタ375のソースは、トランジスタ365及び370のドレインに結合されている。トランジスタ360のドレインは、コンデンサ350の1つのターミナルに結合されている。最後に、トランジスタ365のゲート、トランジスタ370のソース、コンデンサ350の1つのターミナル及びコンデンサ355の1つのターミナルは、全て結合されている。
より詳細には、図3は3つのフェーズの中で動作されるピクセル構造300を示す。即ち、1)オートゼロフェーズ、2)ロードデータフェーズ、3)照明フェーズである。
オートゼロ
オートゼロライン330及び照明ライン340が「ロー」にセットされると、トランジスタP2(375)及びP3(370)は、「オン」に変わり、トランジスタP1(365)のドレイン側の電圧は、ゲートに送られ、一時的にダイオードに連結される。データライン310は「基準電圧」にセットされ、セレクトライン320は「ロー」にセットされる。基準電圧は任意にセットされることができるが、それは最高データ電圧より大きくなくてはならない。
次に、照明ライン340は「ハイ」にセットされ、トランジスタP2 375が「オフ」にされる。ピクセル回路は、今、トランジスタP1 365(駆動トランジスタ)の閾値に定まり、もってデータラインの基準電圧とコンデンサCC350のトランジスタP1 365の閾値電圧との間の差異である電圧(オートゼロ電圧)を記憶する。これによって、ゲート電圧、又はより正確にはトランジスタ365のVSGをトランジスタ365の閾値電圧にセットする。これは、次に、トランジスタP1(365)上に、閾値電圧変化に関係なく固定オーバドライブ電圧を提供する。最後に、オートゼロライン330は「ハイ」にセットされ、トランジスタP1 365のゲートを絶縁する。オートゼロの目的は、これから達成される。
ロードデータフェーズ
オートゼロフェーズの終わりに、セレクトラインは「ロー」にセットされ、データラインは「基準電圧」であった。今、データライン310は、データ電圧にセットされる。データ電圧は、トランジスタP1(365)のゲート上にコンデンサCC350を通して送られる。次に、セレクトラインは、「ハイ」にセットされる。このように、トランジスタ365のVSGは、一定の電流レベルを提供するために、トランジスタ365に固定オーバドライブ電圧を提供する。これはロードデータフェーズを終了し、ピクセルは照明用となる。
デセレクト(deselect、選択から外す)ローフェーズ中の連続照明データフェーズ
データ電圧がトランジスタP1(365)のゲート上で記憶されると、照明ライン340が「ロー」にセットされ、トランジスタP2 375が「オン」にされる。トランジスタP1 365によって供給される電流は、OLED380を通して流れることができるようになる。要するに、トランジスタ365は一定の電流源のように機能する。これで照明フェーズが完了する。
図4に、本アクティブマトリックスピクセル構造の代替の他の実施形態を示す。代替の実施形態において、データライン電圧はまた、ピクセル構造の内で電流に変換され、電流源の図2及び6で上述したように、電流源での実施のような電圧電流変換器を必要としない。
図4について述べる。ピクセル構造400は、3つのPMOSトランジスタ(445、460、465)、2つのコンデンサ450及び455及びLED(OLED)470を含む。セレクトライン420は、トランジスタ445のゲートに結合している。データライン410はトランジスタ445のソースに結合され、電圧スイッチング電源(VSWP)ライン440はトランジスタ460のソース、コンデンサ455の1つのターミナルに結合される。オートゼロライン430は、トランジスタ465のゲートに結合されている。OLED470の1つの電極は、トランジスタ465及び460のドレインに結合されている。トランジスタ445のドレインは、コンデンサ450の1つのターミナルに結合されている。最後に、トランジスタ460のゲート、トランジスタ465のソース、コンデンサ450の1つのターミナル及びコンデンサ455の1つのターミナルは、全て結合されている。
より詳細に、図4は、3つのフェーズの中で動作されるピクセル構造400を示す。即ち、1)オートゼロフェーズ、2)ロードデータフェーズ、3)照明フェーズである。
オートゼロ(VSWPによる)フェーズ
VSWP(供給を切り換える電圧)は「ローワ(より低い、lower)電圧」に量「ΔV」だけセットされる。ここで、ローワ電圧は、OLED470が少量の電流(例えば、ナノアンプのオーダで、OLED特性に依存して)を少しずつ流すように選択される。ローワ電圧は、コンデンサに結合されたCC(450)とトランジスタP4(445)との間の浮動ノード(fによるダイリューションなしでトランジスタP1(460)VG(P1)のゲートを通して結合される。オートゼロライン430は、次に「ロー」セットされる。トランジスタP1(460)(駆動トランジスタ)は、トランジスタP3(465)を閉じることによってダイオードとして一時的に連結される。セレクトライン420は次に「ロー」にセットされ、「基準電圧」はデータライン410に適用される。基準電圧は任意にセットされることができる、しかし、最高データ電圧より大きくなくてはならない。ピクセル回路は、今、トランジスタP1 460の閾値に定まることができる。最後に、オートゼロライン430は次に「ハイ」にセットされ、トランジスタP1 460のゲートを絶縁する。オートゼロフェーズの効果は、記憶装置にコンデンサCC450に電圧(オートゼロ電圧)を記憶することであり、それはデータライン上基準電圧とP1 460のトランジスタ閾値電圧との間での差異を表す。これはオートゼロフェーズを完了する。
ロードデータフェーズ
オートゼロのフェーズの終わりで、セレクトラインは「ロー」にセットされ、データラインは「基準電圧」であった。次に、データラインは、基準電圧から、データにおける変化がデータに参照されるローワ電圧(データ電圧)まで切り換えられる。順番に、データ電圧(データ入力)はロードされてコンデンサ450及び455を通してトランジスタP1 460のゲートに結合される。トランジスタ460の電圧VSGは、トランジスタP1(460)に、固定オーバドライブ電圧を提供し、OLED470電流を駆動する。即ち、データ電圧は、トランジスタP1 460の上でオーバドライブ電圧に変換される。コンデンサ450上で記憶される電圧が、トランジスタP1 460の閾値電圧の原因であるので、オーバドライブ電圧全体が、今、トランジスタP1の閾値電圧と独立である。セレクトライン420は、次に「ハイ」にセットされる。これはロードデータフェーズを完了する。
デセレクトローフェーズ中に連続的に、データを照明する
データロードフェーズの完了で、トランジスタP1 460のゲートが、今、容量結合を除いて絶縁され、OLEDを駆動するためのオーバドライブ電圧がコンデンサCS455に記憶される。次に、VSWPは最初のハイア(より高い、higher)電圧(照明電圧)に戻される。続いてVSWPが上がり、今、照明のためにOLEDを駆動する十分な電圧が存在する。即ち、セレクトライン420が「ハイ」にセットされると、トランジスタP3(465)及びP4(445)の両方は「オフ」に変えられ、データ電圧は以前のようにトランジスタ460のVSGの上に記憶されたままである。ソースからゲートへの電圧VSG(P1)は同様に全体の照明フェーズを通して維持され、それはOLEDを通しての電流レベルが一定のことを意味する。これで照明サイクルを完了する。
要するに、図3は、4つのPMOSトランジスタ及び3と1/2ラインを有する1つの結合コンデンサを使用するピクセル構造を開示する。(オートゼロライン及びVDDH電圧供給は、両方とも共有されることができる)。図4は、3つのPMOSトランジスタ及び2と1/2ラインを有する1つの結合コンデンサだけを使用したピクセル構造を開示する。(電源を切り換えるVSWPは、隣接のピクセルと共用する)これらの2つのピクセル構造の両方を照明、及びVSG(P1)上のオートゼロとリクエストリング電流機構によって、ポリシリコンTFT及びOLEDの閾値変化を補うことができる前記の2つの(2)ピクセル構造も、ポリシリコンNMOSの中で及びアモルファスNMOS設計の中で実行されることができる。
図3及び図4の2つの(2)ピクセル構造が、OLED又はピクセルポリシリコンTFTにおける不安定にもかかわらず、良好なグレースケール均一性及び長い寿命を有する高品質のOLEDを設計するために実行されることができる。
図7は、本発明のアクティブマトリックスLEDピクセル構造700の回路図を示す。好ましい実施形態で、アクティブマトリックスLEDピクセル構造は、薄膜トランジスタ(TFT)(例えばポリシリコン又はアモルファスシリコンを使用して製造されるトランジスタ)を使用して実行される。同様に、好ましい実施形態で、アクティブマトリックスLEDピクセル構造は、有機発光ダイオード(OLED)を組み込んでいる。本ピクセル構造は薄膜トランジスタ及び有機発光ダイオードを使用して実行されるが、本発明がトランジスタ及び発光ダイオードの他のタイプを使用して実行されることができることは理解されなければならない。
本ピクセル構造700は、大きな閾値電圧(Vt)不均一性存在下で、均一な電流駆動を提供する。換言すると、OLEDsを通して均一な電流を維持することが望ましく、もってディスプレイ強度における均一性が確保される。
図7について述べる。ピクセル構造700は、2つのPMOSトランジスタ710及び720、コンデンサ730、レジスタ750及びLED(OLED)740(光部材)を含む。セレクトライン770は、トランジスタ710のゲートに結合されている。データライン760は、トランジスタ710のソースに結合されている。レジスタ750の1つのターミナルはトランジスタ720のソースに結合され、OLED740の1つの電極はトランジスタ720のドレインに結合されている。最後に、トランジスタ710のドレイン、トランジスタ720のゲート及びコンデンサ730の1つのターミナルは、全て結合されている。
より詳細には、ピクセル構造を含むローがアクティブローとして選択されるとき、セレクトライン770の論理的「ハイ」レベルは、トランジスタM1710をオンにし、コンデンサC730がデータライン760から電圧Vgまで充電されることができるようになっている。ローがセレクトライン770で「ロー」レベルによってデセレクトされた後、トランジスタM1をオフにし、コンデンサ730の電圧がフレーム時間のために記憶される。電圧がトランジスタM2 720のゲートに現れるので、それは、電流を、トランジスタ720を通し、ドレインに位置するOLED740も通り抜けるようにセットする。
更に重要なことは、レジスタ750が本ピクセル構造で実行されることである。レジスタは、トランジスタ720のソースに結合されて、マイナスのフィードバック部材として機能する。個々の駆動トランジスタが異常に低い閾値電圧を有するならば、トランジスタは、OLEDにより多くの電流を通過する傾向があるが、追加の電流は、レジスタ750を横切る追加の電圧低下を引き起こし、もって電流を低減する。
相補的な影響が、異常に高い閾値電圧を有する駆動トランジスタに起こる。全体の影響は、電流の不均一性を低減することである。レジスタが、TFTで達成される閾値電圧均一性より非常に良好な抵抗均一性を有して一般に形成されることができることが判った。1つの理由はTFT閾値電圧がアクティブなシリコン材料のトラップ密度に非常に敏感であるのに、レジスタの中で使用されるドープされた層の抵抗はトラップ密度に対してそれほど敏感でないことである。測定値は、抵抗の百分率変化がポリシリコンディスプレイウェーハを横切って非常に小さいことを示し、抵抗が変わる範囲で、トランジスタ閾値と違って滑らかに変化することが予想される。
OLED740を通り抜ける電流は、輝度を決定する。しかし、TFTを使用してピクセルが実行されるとき、TFTの閾値電圧も、上述のようライフにわたって変化することができることが観察された。加えて、TFT閾値電圧の初期不均一性があるであろう。閾値がOLEDを通して確定される電流に関して、電圧は強い影響を有しないので、トランジスタ710に関するそのような不均一性が問題でない点に留意する必要がある。これに対して、駆動トランジスタ720の閾値電圧における変化は、OLEDを通して直接に電流に影響を及ぼす。
より詳細には、電流、本ピクセル構造の中のOLEDを通り抜けるIOLDEは、以下のように表されることができる
K’はトランジスタM2の固有相互コンダクタンスパラメータ、W及びLはその幅及び長さ、Vtは閾値電圧、Vgはデータラインからの電圧であり、レジスタR750は好ましい実施形態で1Mの値を有する。しかし、抵抗値は、駆動トランジスタ特性に従って、100K〜10Mであることができる。本ピクセル構造が、電流変動を、以下で述べる本発明のレジスタなしで可能な変動の1/3に低減することができることが、観察された。
より詳細には、トランジスタ720のソースに結合されたレジスタを備え、閾値電圧変化
に対する、ダイオードを通した電流の規準化された感度は、以下の通りである。
-2/(Vg-Vt+IOLEDR). (2)
可能な限りゲート電圧Vgを増やすことは有益であるが、トランジスタ720が飽和内にとどまらなければならないという限界を有する。レジスタ(IOLEDR)を横切って電圧降下をもたらすことによって、閾値電圧変化への感度は、レジスタなしで達成可能なもの以下に低減されることができる。最終的に、項(IOLDER)は(Vg−Vt)よりも大きくなることができない。理由は、そのような結果がトランジスタ720がオフにされたこと意味するからである。従って、トランジスタ720のソースの中でレジスタを置くことによって達成されることができる感度における最大の低減は、2のファクタである。
しかし、ソースの中にレジスタを置くことは、トランジスタ720の幅Wが増加することを認め、そのような増加は閾値電圧の標準偏差を低減する。固定最大ゲート電圧、Wは増加されることができるので、σVt内の統計的低減からより多くの利益を引き出す。このようにレジスタをトランジスタ720のソースに置くことによって、電流変動における低減は以下の(1)、(2)の影響の組合せを通して達成される。即ち(1)感度を閾値変化
に低減(2×又は50%の低減である理論上の最大利益に制限)、及び、(2)閾値変化σVt自体の低減(幾何学的及びキャパシタンス制約を除いて限界がない)である。
図5は、本発明の複数のアクティブマトリックスLEDピクセル構造200、300、400、600又は700を有するディスプレイ520を使ったシステム500のブロック図を示す。システム500は、デイスプレイコントローラ510及びディスプレイ520を含む。
より詳細には、ディスプレイコントローラは、汎用コンピュータとして実施されることができ、当該コンピュータは中央処理装置CPU512、メモリ514及び複数のI/O装置416(例えば、マウス、キーボード、記憶装置、例えば磁気及び光学の駆動装置、モデムなどを有している。ディスプレイ520を起動させるソフトウェア命令は、メモリ514にロードされることができ、CPU512によって実行されることができる。
ディスプレイ520は、ピクセルインタフェース522及び複数のピクセル(ピクセル構造200、300、400、600又は700)を含む。ピクセルインタフェース522は、ピクセル200、300、400、600又は700を駆動するために必要な回路を含む。例えば、ピクセルインタフェース522は図1で示したマトリックスアドレッシングインタフェースでありえる。
このように、システム500はラップトップコンピュータとして実行されることができる。代わりに、ディスプレイコントローラ510は、他の方法において実行することができ、それは、例えばマイクロコントローラ又はアプリケーション特定の集積回路(ASIC)、又はハードウェア及びソフトウェア命令の組合せである。要するに、システム500は、本発明のディスプレイを組み込んだより大きいシステム内で実行されることができる。
本発明はPMOSトランジスタを使用して記載したが、本発明がNMOSトランジスタを使用して実行されることができることは理解されなければならない。なお、そこでは、関連した電圧は逆にされる。即ち、OLEDは、今、NMOS駆動トランジスタのソースに結合される。OLEDを裏返すので、OLEDのカソードは、透明な材料で作られなければならない。
本発明の教示内容を組み込んだ種々の実施形態を示して本明細書で詳細に記載したが、当業者は、容易にこれらの教示内容を組み込んだ多くの他の様々な実施形態を工夫することができる。This application claims the benefit of US Provisional Application No. 60 / 044,174, filed Apr. 23, 1997. The contents of which are hereby incorporated by reference.
This invention was made with the support of the US Government under contract number F33615-96-2-1944. The US government has certain rights in this invention.
The present invention relates to an active matrix light emitting diode pixel structure. More particularly, the present invention relates to a pixel structure that reduces current non-uniformity and threshold voltage changes in a “drive transistor” of a pixel structure, and a method of operating the active matrix light emitting diode pixel structure.
Disclosure background
Matrix displays are well known in the art, and the pixels are illuminated using matrix addressing, as shown in FIG. The
The use of portable displays, such as laptop computers, has increased and various display technologies (eg, liquid crystal display (LCD) and light emitting diode (LED) displays) have been adopted. An important difference between these two technologies is that the LED is a light emitting device and has a power efficiency advantage over a non-light emitting device (such as an LCD). In LCDs, the fluorescent backlight is on for the entire duration that the display is in use and consumes power even to “turn off” the pixels. In contrast, LEDs (or OLEDs), displays, save power by illuminating only activated pixels and not “off” pixels.
A display that employs an OLED pixel structure can reduce power consumption, but such a pixel structure can exhibit non-uniformity in strength, which is due to manufacturing drive transistors and transistor non-uniformities. This is due to threshold voltage drift. However, it has been found that the brightness of the OLED is proportional to the current passing through the OLED.
Accordingly, there is a need in the art for a pixel structure and associated methods that reduce current non-uniformities and threshold voltage changes in the “drive transistor” of the pixel structure.
Summary of the Invention
In one embodiment of the present invention, a current source is incorporated into an LED (OLED) pixel structure to reduce current non-uniformities and threshold voltage changes in the pixel structure drive transistor. A current source is coupled to the data line, where a constant current is first programmed and then collected.
In an alternative embodiment, a constant current is achieved by first applying a reference voltage in an auto-zero phase that determines and stores an auto zero voltage. The auto-zero voltage effectively accounts for the threshold voltage of the drive transistor. Next, a data voltage associated with the same reference voltage is now applied to illuminate the pixel.
In other embodiments, a resistor (synonymous with a resistive element) is incorporated into an LED (OLED) pixel structure to reduce the sensitivity of the current passing through the OLED to the threshold voltage of the driving transistor. Yes.
[Brief description of the drawings]
The teachings of the present invention can be readily understood by considering the following detailed description in conjunction with the accompanying drawings, in which:
FIG. 1 is a block diagram of a matrix addressing interface.
FIG. 2 is a circuit diagram of the active matrix LED pixel structure of the present invention.
FIG. 3 is a circuit diagram of an alternative embodiment of the active matrix LED pixel structure of the present invention.
FIG. 4 is a circuit diagram of another alternative embodiment of the active matrix LED pixel structure of the present invention.
FIG. 5 is a block diagram of a system using a display having a plurality of active matrix LED pixel structures of the present invention.
FIG. 6 is a circuit diagram of an alternative embodiment of the active matrix LED pixel structure of FIG.
FIG. 7 is a circuit diagram of an alternative embodiment of the active matrix LED pixel structure of the present invention.
To facilitate understanding, identical reference numerals have been used, where possible, to designate identical elements that are common to the figures.
Detailed description
FIG. 2 shows a circuit diagram of an active matrix
Although the present invention is illustrated below as a single pixel or pixel structure, it should be understood that a pixel can be used with other pixels (eg, in an array) to form a display. Further, although the lower figure shows a particular transistor shape, it should be understood that the source of the transistor corresponds to a voltage signature.
Reference is made to FIG. The
The
More particularly, the OLED pixel structure is operated in two phases, a load data phase and a continuous illumination phase.
Load data phase
The
The
Continuous lighting phase
When the select line is set to “high”, both transistors P1 (250) and P4 (240) are turned “off” and transistor N1 (270) is turned “on”. Although the power supply voltage of
Note that each data /
Alternatively, FIG. 6 shows an embodiment in which the pixel structure of FIG. 2 is implemented with all PMOS transistors, which is economical using only PMOS or NMOS processes. The NMOS transistor N1 is replaced with a
In short, the pixel structure of FIGS. SG It is designed to compensate for threshold changes in both polysilicon TFTs and OLEDs by the self-tuning / tracking mechanism above and by providing a constant current source through
FIG. 3 shows an alternative embodiment of the present active matrix pixel structure. In an alternative embodiment, the data line voltage is converted to current within the pixel structure and does not require a voltage-to-current converter such as the current source implementation described above in FIGS.
With reference to FIG. The
More particularly, FIG. 3 shows a
Auto zero
When the auto zero
Next, the
Load data phase
At the end of the auto-zero phase, the select line was set to “low” and the data line was “reference voltage”. Now, the
Deselect (deselect) Continuous lighting data phase during low phase
When the data voltage is stored on the gate of transistor P1 (365),
FIG. 4 illustrates another alternative embodiment of the present active matrix pixel structure. In an alternative embodiment, the data line voltage is also converted to current within the pixel structure, requiring a voltage-to-current converter such as that implemented in the current source as described above in FIGS. 2 and 6 of the current source. do not do.
Reference is made to FIG. The
More particularly, FIG. 4 shows a
Autozero (by VSWP) phase
VSWP (voltage to switch supply) is set to “lower (lower) voltage” by an amount “ΔV”. Here, the lower voltage is selected so that the
Load data phase
At the end of the auto-zero phase, the select line was set to “low” and the data line was “reference voltage”. The data line is then switched from the reference voltage to a lower voltage (data voltage) at which changes in the data are referenced by the data. In turn, the data voltage (data input) is loaded and coupled through
Illuminate data continuously during the deselect low phase
Upon completion of the data load phase, the gate of
In summary, FIG. 3 discloses a pixel structure that uses four PMOS transistors and one coupling capacitor having 3 and 1/2 lines. (The auto zero line and VDDH voltage supply can both be shared). FIG. 4 discloses a pixel structure using only three PMOS transistors and one coupling capacitor having 2 and 1/2 lines. Illuminate both of these two pixel structures (and share the power supply VSWP with adjacent pixels), and V SG (P1) The two (2) pixel structures described above, which can compensate for threshold changes in polysilicon TFTs and OLEDs by the auto-zero and request ring current mechanisms above, are also implemented in polysilicon NMOS and amorphous NMOS designs. be able to.
The two (2) pixel structures of FIGS. 3 and 4 are implemented to design a high quality OLED with good gray scale uniformity and long lifetime despite instability in the OLED or pixel polysilicon TFT. Can be done.
FIG. 7 shows a circuit diagram of an active matrix
The
With reference to FIG. The
More specifically, when a row containing a pixel structure is selected as an active low, the logical “high” level of
More importantly, register 750 is implemented with this pixel structure. The resistor is coupled to the source of
Complementary effects occur in drive transistors with unusually high threshold voltages. The overall effect is to reduce current non-uniformity. It has been found that resistors can generally be formed with much better resistance uniformity than the threshold voltage uniformity achieved with TFTs. One reason is that while the TFT threshold voltage is very sensitive to the trap density of the active silicon material, the resistance of the doped layer used in the resistor is not very sensitive to the trap density. The measured value indicates that the percentage change in resistance is very small across the polysilicon display wafer and is expected to change smoothly unlike the transistor threshold in the range where the resistance changes.
The current through
More specifically, the current, I through the OLED in the pixel structure. OLDE Can be represented as:
K ′ is the intrinsic transconductance parameter of transistor M2, W and L are their width and length, V t Is the threshold voltage, Vg is the voltage from the data line, and register R750 has a value of 1M in the preferred embodiment. However, the resistance value can be 100K to 10M according to the driving transistor characteristics. It has been observed that the pixel structure can reduce current fluctuations to one third of the fluctuations possible without the inventive resistor described below.
More specifically, a resistor coupled to the source of
The normalized sensitivity of the current through the diode is as follows:
-2 / (Vg-V t + I OLED R). (2)
While increasing the gate voltage Vg as much as possible is beneficial, it has the limit that the
However, placing a resistor in the source acknowledges that the width W of
Reduced to 2 (or limited to a theoretical maximum benefit that is a 2x or 50% reduction), and Vt It is a reduction of itself (no limit except for geometric and capacitance constraints).
FIG. 5 shows a block diagram of a
More specifically, the display controller can be implemented as a general purpose computer that includes a central
In this manner,
Although the present invention has been described using PMOS transistors, it should be understood that the present invention can be implemented using NMOS transistors. There, the associated voltage is reversed. That is, the OLED is now coupled to the source of the NMOS drive transistor. Since the OLED is turned over, the cathode of the OLED must be made of a transparent material.
While various embodiments incorporating the teachings of the present invention have been shown and described in detail herein, those skilled in the art will readily devise many other various embodiments that incorporate these teachings. Can do.
Claims (13)
ゲート、ソース及びドレインを有する第1のトランジスタ(250)であって、該ゲートがセレクトライン(210)に結合され、該ソースがデータライン(220)に結合された第1のトランジスタ(250)と、
ゲート、ソース及びドレインを有する第2のトランジスタ(270)であって、該第2のトランジスタのゲートが前記セレクトラインに結合され、該第2のトランジスタのドレインが電源(V DD )ライン(295)に結合され、該第2のトランジスタのソースが前記第1のトランジスタの前記ドレインに結合された第2のトランジスタ(270)と、
ゲート、ソース及びドレインを有する第3のトランジスタ(240)であって、前記第3のトランジスタのゲートが前記セレクトラインに結合された第3のトランジスタ(240)と、
第1のターミナル及び第2のターミナルを有するコンデンサ(280)であって、前記第3のトランジスタの前記ソースが前記コンデンサの前記第1のターミナルに結合され、前記コンデンサの前記第2のターミナルが前記第1のトランジスタの前記ドレインに結合されたコンデンサ(280)と、
ゲート、ソース及びドレインを有する第4のトランジスタ(260)であって、該第4のトランジスタのソースが前記第1のトランジスタの前記ドレインに結合され、該第4のトランジスタのゲートが前記第3のトランジスタの前記ソースに結合された第4のトランジスタ(260)と、
2つのターミナルを有する発光素子(290)であって、前記第4のトランジスタの前記ドレイン及び前記第3のトランジスタの前記ドレインが、該発光素子の前記2つのターミナルのうちの1つに結合している発光素子(290)と、
を含むディスプレイ(520)。A display (520) comprising a plurality of pixels, wherein each pixel (200)
Gate, a first transistor having a source and a drain (250), the gate is coupled to a select line (210), a first transistor having the source coupled to the data line (220) and (250) ,
A second transistor (270) having a gate, a source and a drain, the gate of the second transistor being coupled to the select line, the drain of the second transistor being a power supply (V DD ) line (295); A second transistor (270) coupled to the drain of the second transistor, the source of the second transistor coupled to the drain of the first transistor;
A third transistor (240) having a gate, a source and a drain, wherein the third transistor (240) has a gate coupled to the select line;
A capacitor (280) having a first terminal and a second terminal, wherein the source of the third transistor is coupled to the first terminal of the capacitor, and the second terminal of the capacitor is A capacitor (280) coupled to the drain of the first transistor;
Gate, a fourth transistor having a source and a drain (260), the source of the transistor of the fourth is coupled to the drain of said first transistor, a gate of the fourth transistor is pre Symbol third A fourth transistor (260) coupled to the source of the first transistor;
A light-emitting element having two terminals (290), said drain of said drain and said third transistor of said fourth transistor, coupled to one of the two terminals of the light emitting element A light emitting device (290),
A display (520) including:
ゲート、ソース及びドレインを有する第1のトランジスタ(250)であって、該ゲートがセレクトライン(210)に結合され、該ソースがデータライン(220)に結合された第1のトランジスタ(250)と、
ゲート、ソース及びドレインを有する第2のトランジスタ(610)であって、該第2のトランジスタのゲートがコントロールライン(620)に結合され、該第2のトランジスタのソースが電源(V DD )ライン(295)に結合され、該第2のトランジスタのドレインが前記第1のトランジスタの前記ドレインに結合された第2のトランジスタ(610)と、
ゲート、ソース及びドレインを有する第3のトランジスタ(240)であって、該第3のトランジスタのゲートが前記セレクトラインに結合された第3のトランジスタ(240)と、
第1のターミナル及び第2のターミナルを有するコンデンサ(280)であって、該第3のトランジスタのソースが前記コンデンサの前記第1のターミナルに結合され、前記コンデンサの前記第2のターミナルが前記第1のトランジスタの前記ドレインに結合された、コンデンサ(280)と、
ゲート、ソース及びドレインを有する第4のトランジスタ(260)であって、該第4のトランジスタのソースが前記第1のトランジスタの前記ドレインに結合され、該第4のトランジスタのゲートが前記第3のトランジスタの前記ソースに結合された第4のトランジスタ(260)と、
2つのターミナルを有する発光素子(290)であって、前記第4のトランジスタのドレイン及び前記第3のトランジスタのドレインが前記発光素子の前記2つのターミナルのうちの1つに結合された発光素子(290)と、
を含むディスプレイ(520)。A display (520) comprising a plurality of pixels, wherein each pixel (600)
A first transistor (250) having a gate, a source and a drain, the first transistor (250) having the gate coupled to the select line (210) and the source coupled to the data line (220); ,
A second transistor (610) having a gate, a source and a drain, the gate of the second transistor being coupled to a control line (620), the source of the second transistor being a power supply (V DD ) line ( 295), a second transistor (610) coupled to the drain of the first transistor, the drain of the second transistor coupled to the drain of the first transistor;
A third transistor (240) having a gate, a source and a drain, the third transistor (240) having the gate of the third transistor coupled to the select line;
A capacitor (280) having a first terminal and a second terminal, wherein a source of the third transistor is coupled to the first terminal of the capacitor, and the second terminal of the capacitor is the first terminal. A capacitor (280) coupled to the drain of one transistor;
A fourth transistor (260) having a gate, a source and a drain, the source of the fourth transistor being coupled to the drain of the first transistor, and the gate of the fourth transistor being the third transistor; A fourth transistor (260) coupled to the source of the transistor;
A light-emitting element having two terminals (290), said fourth transistor drain and the third light emitting device having a drain coupled to one of the two terminals of the light emitting element of the transistor ( 290),
A display (520) including:
(b)前記データを前記第4のトランジスタに結合されたコンデンサに記憶するステップと、
(c)記憶データに従って前記発光素子を駆動するステップと、
を含む、請求項1又は2記載のディスプレイを作動する方法。A step of loading the data into the pixel by applying a current to (a) the data lines,
(B) storing the data in a capacitor coupled to the fourth transistor;
And driving the light emitting device according to (c) Symbol憶data,
A method of operating a display according to claim 1 or 2 .
ゲート、ソース及びドレインを有する第1のトランジスタ(360)であって、該ゲートがセレクトライン(320)に結合され、該ソースがデータライン(310)に結合された第1のトランジスタ(360)と、
第1のターミナル及び第2のターミナルを有する第1のコンデンサ(350)であって、該第1のトランジスタのドレインが前記第1のコンデンサの前記第1のターミナルに結合された第1のコンデンサ(350)と、
ゲート、ソース及びドレインを有する第2のトランジスタ(365)であって、該第2のトランジスタのソースが電源(V DD )ライン(390)に結合され、該第2のトランジスタのゲートが前記第1のコンデンサの前記第2のターミナルに結合された第2のトランジスタ(365)と、
第1のターミナル及び第2のターミナルを有する第2のコンデンサ(355)であって、前記第2のトランジスタのゲートが該第2のコンデンサの該第1のターミナルに結合され、前記第2のトランジスタのソースが該第2のコンデンサの該第2のターミナルに結合された第2のコンデンサ(355)と、
ゲート、ソース及びドレインを有する第3のトランジスタ(370)であって、該第3のトランジスタのゲートがオートゼロライン(330)に結合され、該第3のトランジスタのソースが前記第2のトランジスタの前記ゲートに結合され、該第3のトランジスタのドレインが、前記第2のトランジスタのドレインに結合された第3のトランジスタ(370)と、
ゲート、ソース及びドレインを有する第4のトランジスタ(375)であって、該第4のトランジスタのゲートが照明ライン(340)に結合され、該第4のトランジスタのソースが前記第3のトランジスタのドレインに結合された第4のトランジスタ(375)と、
2つのターミナルを有する発光素子(380)であって、前記第4のトランジスタの前記ドレインが該発光素子の前記2つのターミナルのうちの1つに結合された発光素子(380)と、
を含むディスプレイ。A display (520) comprising a plurality of pixels, wherein each pixel (300)
Gate, a first transistor having a source and a drain (360), the gate is coupled to a select line (320), a first transistor having the source coupled to the data line (310) and (360) ,
A first capacitor (350) having a first terminal and a second terminal, the first capacitor having a drain coupled to the first terminal of the first capacitor (350) 350),
A second transistor (365) having a gate, a source and a drain, the source of the second transistor being coupled to a power supply (V DD ) line (390), and the gate of the second transistor being the first transistor A second transistor (365) coupled to the second terminal of the capacitor;
A second capacitor (355) having a first terminal and a second terminal, the gate of the second transistor being coupled to the first terminal of the second capacitor; A second capacitor (355), the source of which is coupled to the second terminal of the second capacitor;
A third transistor (370) having a gate, a source and a drain, the gate of the third transistor being coupled to an autozero line (330), the source of the third transistor being the same as that of the second transistor; A third transistor (370) coupled to the gate, the drain of the third transistor coupled to the drain of the second transistor;
A fourth transistor (375) having a gate, a source and a drain, the gate of the fourth transistor being coupled to an illumination line (340), the source of the fourth transistor being the drain of the third transistor; A fourth transistor (375) coupled to
A light-emitting element having two terminals (380), and the fourth said drain of the transistor of the light-emitting element of the two coupled light-emitting element to one of the terminals (380),
Including display.
ゲート、ソース及びドレインを有する第1のトランジスタ(445)であって、前記ゲートがセレクトライン(420)に結合され、前記ソースがデータライン(410)に結合された第1のトランジスタ(445)と、
第1のターミナル及び第2のターミナルを有する第1のコンデンサ(450)であって、該第1のトランジスタのドレインが該第1のコンデンサの第1のターミナルに結合された第1のコンデンサ(450)と、
ゲート、ソース及びドレインを有する第2のトランジスタ(460)であって、該第2のトランジスタのソースが電圧スイッチング電源(VSWP)ライン(440)に結合され、該第2のトランジスタのゲートが前記第1のコンデンサの前記第2のターミナルに結合された第2のトランジスタ(460)と、
第1のターミナル及び第2のターミナルを有する第2のコンデンサ(455)であって、該第2のトランジスタのゲートが該第2のコンデンサの第1のターミナルに結合され、該第2のトランジスタのソースが該第2のコンデンサの第2のターミナルに結合された第2のコンデンサ(455)と、
ゲート、ソース及びドレインを有する第3のトランジスタ(465)であって、該第3のトランジスタのゲートがオートゼロライン(430)に結合され、該第3のトランジスタのソースが前記第2のトランジスタのゲートに結合され、該第3のトランジスタのドレインが前記第2のトランジスタのドレインに結合された第3のトランジスタ(465)と、
2つのターミナルを有する発光素子(470)であって、前記第2のトランジスタのドレインが該発光素子の前記2つのターミナルのうちの1つに結合された発光素子(470)と、
を含むディスプレイ。A display (520) comprising a plurality of pixels, wherein each pixel (400)
A first transistor (445) having a gate, a source and a drain, the first transistor (445) having the gate coupled to a select line (420) and the source coupled to a data line (410); ,
A first capacitor (450) having a first terminal and a second terminal, wherein a drain of the first transistor is coupled to a first terminal of the first capacitor (450). )When,
A second transistor (460) having a gate, a source and a drain, the source of the second transistor being coupled to a voltage switching power supply (VSWP ) line (440), the gate of the second transistor being the first transistor; A second transistor (460) coupled to the second terminal of one capacitor;
A second capacitor (455) having a first terminal and a second terminal, the gate of the second transistor being coupled to the first terminal of the second capacitor; A second capacitor (455), the source of which is coupled to the second terminal of the second capacitor;
A third transistor (465) having a gate, a source and a drain, the gate of the third transistor being coupled to an auto-zero line (430), the source of the third transistor being the gate of the second transistor; A third transistor (465) coupled to the drain of the third transistor, the drain of the third transistor coupled to the drain of the second transistor;
A light-emitting element having two terminals (470), and the second light emitting element having a drain coupled to one of the two terminals of the light emitting element of the transistor (470),
Including display.
(b)前記基準電圧を前記データラインのデータ電圧に切り換えることによって、データを前記ピクセルにロードするステップと、
(c)前記第2のトランジスタに結合された前記第1のコンデンサに前記データを記憶するステップと、
(d)記憶データに従って前記発光素子を駆動するステップと、
を含む、請求項6又は7記載のディスプレイを作動する方法。By applying a reference voltage to the (a) data lines, determining for the driving transistor, the auto-zero voltage is the difference between the threshold voltage of the reference voltage and the second transistor of the data line When,
(B) loading data into the pixel by switching the reference voltage to the data voltage of the data line;
(C) storing the data in the first capacitor coupled to the second transistor;
And driving the light emitting device according to (d) Symbol憶data,
A method of operating a display according to claim 6 or 7 .
ゲート、ソース及びドレインを有する第1のトランジスタ(360)であって、該ゲートはセレクトライン(320)を接続するためのものであり、該ソースはデータライン(310)を接続するためのものである第1のトランジスタ(360)と、
第1のターミナル及び第2のターミナルを有する第1のコンデンサ(350)であって、前記第1のトランジスタのドレインが該第1のコンデンサの第1のターミナルに結合された第1のコンデンサ(350)と、
ゲート、ソース及びドレインを有する第2のトランジスタ(365)であって、該第2のトランジスタのソースが電源(V DD )ライン(390)に結合され、該第2のトランジスタのゲートが前記第1のコンデンサの前記第2のターミナルに結合された第2のトランジスタ(365)と、
第1のターミナル及び第2のターミナルを有する第2のコンデンサ(355)であって、前記第2のトランジスタのゲートが該第2のコンデンサの第1のターミナルに結合され、前記第2のトランジスタのソースが該第2のコンデンサの第2のターミナルに結合された第2のコンデンサ(355)と、
ゲート、ソース及びドレインを有する第3のトランジスタ(370)であって、該第3のトランジスタの前記ゲートがオートゼロライン(330)に結合されるためのものであり、該第3のトランジスタのソースは前記第2のトランジスタのゲートに結合され、該第3のトランジスタのドレインは前記第2のトランジスタの前記ドレインに結合されている第3のトランジスタ(370)と、
ゲート、ソース及びドレインを有する第4のトランジスタ(375)であって、該第4のトランジスタのゲートが照明ライン(340)に結合されるものであり、該第4のトランジスタのソースが前記第3のトランジスタのドレインに結合されており、該第4のトランジスタのドレインが前記発光素子に結合されるためのものである第4のトランジスタ(375)と、
を含む回路(300)。A circuit (300) for driving a light emitting device having two terminals,
A first transistor (360) having a gate, a source and a drain, the gate for connecting a select line (320), and the source for connecting a data line (310). A first transistor (360);
A first capacitor (350) having a first terminal and a second terminal, the drain of the first transistor being coupled to the first terminal of the first capacitor (350) )When,
A second transistor (365) having a gate, a source and a drain, the source of the second transistor being coupled to a power supply (V DD ) line (390), and the gate of the second transistor being the first transistor A second transistor (365) coupled to the second terminal of the capacitor;
A second capacitor (355) having a first terminal and a second terminal, the gate of the second transistor being coupled to the first terminal of the second capacitor; A second capacitor (355) having a source coupled to a second terminal of the second capacitor;
A third transistor (370) having a gate, a source and a drain, wherein the gate of the third transistor is coupled to an autozero line (330) , the source of the third transistor being A third transistor (370) coupled to the gate of the second transistor, the drain of the third transistor coupled to the drain of the second transistor;
A fourth transistor (375) having a gate, a source and a drain, the gate of the fourth transistor being coupled to an illumination line (340), the source of the fourth transistor being the third transistor; A fourth transistor (375) that is coupled to a drain of the first transistor, the drain of the fourth transistor being coupled to the light emitting element ;
A circuit (300) comprising:
前記ディスプレイコントローラに結合されたディスプレイ(520)と、
を含むシステム(500)であって、
前記ディスプレイが複数のピクセルを含み、該ピクセル(300)が、
ゲート、ソース及びドレインを有する第1のトランジスタ(360)であって、該ゲートがセレクトライン(320)に結合され、該ソースがデータライン(310)に結合された第1のトランジスタ(360)と、
第1のターミナル及び第2のターミナルを有する第1のコンデンサ(350)であって、前記第1のトランジスタのドレインが前記第1のコンデンサの第1のターミナルに結合された第1のコンデンサ(350)と、
ゲート、ソース及びドレインを有する第2のトランジスタ(365)であって、該第2のトランジスタのソースが電源(V DD )ライン(390)に結合され、該第2のトランジスタのゲートが前記第1のコンデンサの前記第2のターミナルに結合された第2のトランジスタ(365)と、
第1のターミナル及び第2のターミナルを有する第2のコンデンサ(355)であって、前記第2のトランジスタのゲートが該第2のコンデンサの第1のターミナルに結合され、該第2のトランジスタのソースが該第2のコンデンサの第2のターミナルに結合された第2のコンデンサ(355)と、
ゲート、ソース及びドレインを有する第3のトランジスタ(370)であって、該第3のトランジスタのゲートがオートゼロライン(330)を結合し、該第3のトランジスタのソースが前記第2のトランジスタのゲートに結合し、該第3のトランジスタのドレインが前記第2のトランジスタのドレインに結合されている第3のトランジスタ(370)と、
ゲート、ソース及びドレインを有する第4のトランジスタ(375)であって、該第4のトランジスタのゲートが照明ライン(340)に結合され、該第4のトランジスタのソースが前記第3のトランジスタのドレインに結合された第4のトランジスタ(375)と、
2つのターミナルを有する発光素子(380)であって、前記第4のトランジスタのドレインが、前記発光素子の前記2つのターミナルのうちの1つに結合された発光素子(380)と、
を含むシステム(500)。A display controller (510);
A display (520) coupled to the display controller;
A system (500) comprising:
The display includes a plurality of pixels, and the pixels (300) are:
Gate, a first transistor having a source and a drain (360), the gate is coupled to a select line (320), a first transistor having the source coupled to the data line (310) and (360) ,
A first capacitor (350) having a first terminal and a second terminal, wherein a drain of the first transistor is coupled to a first terminal of the first capacitor (350). )When,
A second transistor (365) having a gate, a source and a drain, the source of the second transistor being coupled to a power supply (V DD ) line (390), and the gate of the second transistor being the first transistor A second transistor (365) coupled to the second terminal of the capacitor;
A second capacitor (355) having a first terminal and a second terminal, the gate of the second transistor being coupled to the first terminal of the second capacitor; A second capacitor (355) having a source coupled to a second terminal of the second capacitor;
A third transistor (370) having a gate, a source and a drain, the gate of the third transistor coupling the auto-zero line (330), the source of the third transistor being the gate of the second transistor; A third transistor (370) coupled to the drain of the third transistor, the drain of the third transistor coupled to the drain of the second transistor;
A fourth transistor (375) having a gate, a source and a drain, the gate of the fourth transistor being coupled to an illumination line (340), the source of the fourth transistor being the drain of the third transistor; A fourth transistor (375) coupled to
A light-emitting element having two terminals (380), a drain of said fourth transistor, coupled emitting element to one of the two terminals of the light emitting element and (380),
A system (500) comprising:
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