JP4246578B2 - Manufacturing method of microstructure - Google Patents

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Description

この発明は、ＭＥＭＳ（Micro−Electro−Mechanical System）等に用いるに好適な微小構造体の製法に関するものである。   The present invention relates to a method for manufacturing a microstructure suitable for use in MEMS (Micro-Electro-Mechanical System) and the like.

従来、微小構造体としては、片持ち梁又は両持ち梁等を備えたものが知られている。また、ポリシリコン製の片持ち梁の製法としては、梁の反りを抑制する目的で、ポリシリコン堆積時にリン等の不純物をインサイチュでポリシリコンにドープした後、ポリシリコンの堆積層に応力緩和のためのＲＴＡ（Rapid Thermal Annealing）処理を施すものが知られている（例えば、非特許文献１参照）。
M．Biebl，G．T．Mulhern and R．T．Howe：「In situ Phosphorus−doped Polysilicon for Integrated MEMS」，The ８th International Conference on Solid−State Sensors and Actuators，and Eurosensors ＩＸ．Stockholm，Sweden，June ２５−２９，１９９５，P．１９８−２０１ Conventionally, as a microstructure, one having a cantilever beam or a both-end beam is known. In addition, as a method of manufacturing a cantilever made of polysilicon, for the purpose of suppressing the warpage of the beam, impurities such as phosphorus are doped into the polysilicon in situ during the polysilicon deposition, and then the stress is relaxed in the polysilicon deposition layer. For this purpose, a device that performs RTA (Rapid Thermal Annealing) processing is known (for example, see Non-Patent Document 1).
M. Biebl, G. T. Mulhern and R. T. Howe: “In situ Phosphorus-doped Polysilicon for Integrated MEMS”, The 8th International Conference on Solid-State Sensors and Actuators, and Eurosensors IX. Stockholm, Sweden, June 25-29, 1995, p. 198-201

上記した従来技術によると、ポリシリコンに対してリンをリン／シリコンのモル比率０．０００１６〜０．０１の低濃度範囲でドープしている。このため、片持ち梁の反りを十分に抑制するのが困難である。   According to the above-described prior art, phosphorus is doped with respect to polysilicon in a low concentration range of a phosphorus / silicon molar ratio of 0.00016 to 0.01. For this reason, it is difficult to sufficiently suppress the warpage of the cantilever beam.

図７は、発明者の研究に係る微小構造体を示すものである。例えば単結晶シリコンからなる半導体基板１の一方の主面には、シリコン酸化膜２、シリコン窒化膜３及びシリコン酸化膜４を重ねて形成する。シリコン酸化膜２はパッド膜として、シリコン窒化膜３はエッチングストッパ膜として、シリコン酸化膜４は犠牲膜としてそれぞれ用いられる。   FIG. 7 shows a microstructure according to the inventor's research. For example, a silicon oxide film 2, a silicon nitride film 3, and a silicon oxide film 4 are formed on one main surface of a semiconductor substrate 1 made of single crystal silicon. The silicon oxide film 2 is used as a pad film, the silicon nitride film 3 is used as an etching stopper film, and the silicon oxide film 4 is used as a sacrificial film.

等方性エッチングによりシリコン酸化膜４に接続孔４ａを形成した後、シリコン酸化膜２及びシリコン窒化膜３の積層には接続孔４ａの底部に連続する接続孔４ｂを異方性エッチングにより形成する。シリコン酸化膜４の上には、ＣＶＤ（ケミカル・ベーパー・デポジション）法によりリン等を含む導電性ポリシリコン（ドープトポリシリコン）を堆積した後、ポリシリコンの堆積層を選択的エッチング処理によりパターニングして導電部材５を得る。ポリシリコンの堆積層をパターニングする前又はした後、ポリシリコンの堆積層には、応力緩和のためのＲＴＡ処理を施す。   After the connection hole 4a is formed in the silicon oxide film 4 by isotropic etching, the connection hole 4b continuous to the bottom of the connection hole 4a is formed in the stacked layer of the silicon oxide film 2 and the silicon nitride film 3 by anisotropic etching. . On the silicon oxide film 4, conductive polysilicon (doped polysilicon) containing phosphorus or the like is deposited by CVD (chemical vapor deposition), and then the polysilicon deposition layer is selectively etched. The conductive member 5 is obtained by patterning. Before or after patterning the polysilicon deposition layer, the polysilicon deposition layer is subjected to RTA treatment for stress relaxation.

この後、シリコン酸化膜４をエッチングにより除去する。導電部材５は、接続孔４ｂを介して基板１の被接続部１ａに接続される接続部５Ｐと、この接続部に連続し且つシリコン窒化膜３から離間してシリコン窒化膜３の上方へ延長する延長部５Ｑとを有する。導電部材５は、例えば平行平板型キャパシタを備えた加速度センサにおいて、キャパシタを構成する片持ち梁形式の可動電極として用いることができる。   Thereafter, the silicon oxide film 4 is removed by etching. The conductive member 5 is connected to the connected portion 1a of the substrate 1 through the connection hole 4b, and extends upward from the silicon nitride film 3 continuously from the connecting portion and spaced from the silicon nitride film 3. Extending part 5Q. The conductive member 5 can be used as a cantilever type movable electrode constituting a capacitor in an acceleration sensor including a parallel plate capacitor, for example.

上記した導電部材５を備えた片持ち梁構造では、図７にて矢印Ａで示すように延長部５Ｑが上方に反ったり、図８にて矢印Ｂで示すように延長部５Ｑが下方に反って基板上面とスティッキングを起こしたり、図９にて矢印Ｃで示すように延長部５Ｑが捩れたりすることがある。このような延長部５Ｑの反りや捩れは、ポリシリコン堆積層内の残留応力に基づくものと考えられる。   In the cantilever structure provided with the conductive member 5 described above, the extension portion 5Q warps upward as shown by an arrow A in FIG. 7, or the extension portion 5Q warps downward as shown by an arrow B in FIG. As a result, sticking may occur with the upper surface of the substrate or the extension 5Q may be twisted as indicated by an arrow C in FIG. Such warping or twisting of the extension 5Q is considered to be based on the residual stress in the polysilicon deposition layer.

この発明の目的は、ポリシリコン又はアモルファスシリコンからなる導電部材の反りや捩れを防止することができる新規な微小構造体の製法を提供することにある。   An object of the present invention is to provide a novel microstructure manufacturing method capable of preventing warping and twisting of a conductive member made of polysilicon or amorphous silicon.

この発明に係る微小構造体の製法は、
半導体基板において一方の主面に被接続部を覆って絶縁膜を形成する工程と、
前記被接続部に達する接続孔を前記絶縁膜に形成する工程と、
前記接続孔を介して前記被接続部に達するように前記絶縁膜の上にポリシリコン又はアモルファスシリコンを堆積して１〜１５μｍの範囲内の厚さを有する堆積シリコン層を形成する工程と、
前記堆積シリコン層に応力緩和のためのアニール処理を施す工程と、
前記アニール処理の前又は後に前記堆積シリコン層を所定の電極又は配線パターンに従ってパターニングすることにより前記接続孔を介して前記被接続部につながる導電部材を前記絶縁膜の上に形成する工程と
を含み、前記堆積シリコン層を形成する際にポリシリコン又はアモルファスシリコンに対して抵抗低減不純物を該不純物／シリコンのモル比率０．０５〜０．２０の範囲内でインサイチュでドープすることを特徴とするものである。 The manufacturing method of the microstructure according to the present invention is as follows:
Forming an insulating film covering the connected portion on one main surface of the semiconductor substrate;
Forming a connection hole reaching the connected portion in the insulating film;
Depositing polysilicon or amorphous silicon on the insulating film so as to reach the connected portion through the connection hole to form a deposited silicon layer having a thickness in the range of 1 to 15 μm;
Applying an annealing treatment for stress relaxation to the deposited silicon layer;
Forming a conductive member connected to the connected portion through the connection hole on the insulating film by patterning the deposited silicon layer according to a predetermined electrode or wiring pattern before or after the annealing treatment. In addition, when the deposited silicon layer is formed, a resistance-reducing impurity is doped in-situ within a range of the impurity / silicon molar ratio of 0.05 to 0.20 with respect to polysilicon or amorphous silicon. It is.

この発明の微小構造体の製法によれば、堆積シリコン層を形成する際に、ポリシリコン又はアモルファスシリコンに対してリン又はボロン等の抵抗低減不純物を該不純物／シリコンのモル比率０．０５〜０．２０の範囲内でインサイチュでドープするので、堆積シリコン層中の不純物濃度が高くなり、しかも堆積シリコン層中の不純物濃度は堆積シリコン層の厚さに依存することなく均一となる。このため、アニール処理では、ＲＴＡ処理を用いることで短時間のうちに堆積シリコン層中の残留応力を緩和することができ、厚さ１〜１５μｍのポリシリコン又はアモルファスシリコンからなる導電部材の反りや捩れを効果的に防止することができる。   According to the method for manufacturing a microstructure of the present invention, when forming a deposited silicon layer, a resistance-reducing impurity such as phosphorus or boron is added to polysilicon or amorphous silicon in a molar ratio of impurities / silicon of 0.05 to 0. Since doping is performed in situ within a range of .20, the impurity concentration in the deposited silicon layer becomes high, and the impurity concentration in the deposited silicon layer becomes uniform without depending on the thickness of the deposited silicon layer. For this reason, in the annealing process, the residual stress in the deposited silicon layer can be relaxed in a short time by using the RTA process, and the warping of the conductive member made of polysilicon or amorphous silicon having a thickness of 1 to 15 μm Twist can be effectively prevented.

この発明の微小構造体の製法にあっては、半導体基板の代りに、少なくとも一方の主面が絶縁性を有する基板を用いてもよい。この基板の一方の主面には、被接続部を有するポリシリコン層等の導電層を形成した後、導電層を覆って絶縁膜を形成する。その他の工程は、この発明の微小構造体の製法に関して前述したと同様である。このようにしても、この発明の微小構造体の製法について前述したと同様の作用効果が得られる。   In the manufacturing method of the microstructure of the present invention, a substrate having at least one main surface having an insulating property may be used instead of the semiconductor substrate. A conductive layer such as a polysilicon layer having a connected portion is formed on one main surface of the substrate, and then an insulating film is formed to cover the conductive layer. Other steps are the same as described above with respect to the method for manufacturing the microstructure of the present invention. Even if it does in this way, the effect similar to having mentioned above about the manufacturing method of the microstructure of this invention is acquired.

この発明によれば、堆積シリコン層を形成する際にポリシリコン又はアモルファスシリコンに対して抵抗低減不純物を該不純物／シリコンのモル比率０．０５〜０．２０の範囲内でインサイチュでドープした後、堆積シリコン層に応力緩和のためのアニール処理を施すようにしたので、厚さ１〜１５μｍのポリシリコン又はアモルファスシリコンからなる導電部材の反りや捩れを十分に抑制できる効果が得られる。   According to the present invention, after forming the deposited silicon layer, after doping the resistance reducing impurity with respect to polysilicon or amorphous silicon in the range of the impurity / silicon molar ratio of 0.05 to 0.20 in situ, Since the deposited silicon layer is annealed for stress relaxation, the effect of sufficiently suppressing warpage and twisting of the conductive member made of polysilicon or amorphous silicon having a thickness of 1 to 15 μm can be obtained.

図１〜５は、この発明の一実施形態に係る微小構造体の製法を示すもので、各々の図に対応する工程（１）〜（５）を順次に説明する。   FIGS. 1-5 shows the manufacturing method of the microstructure based on one Embodiment of this invention, The process (1)-(5) corresponding to each figure is demonstrated sequentially.

（１）例えば単結晶シリコンからなるＮ型半導体基板１０の一方の主面には、第１の絶縁膜１２、第２の絶縁膜１４及び第３の絶縁膜１６を順次に重ねて形成する。絶縁膜１２は、パッド膜として用いられるもので、例えば５０〜４００ｎｍの厚さのシリコン酸化膜からなっている。このシリコン酸化膜は、熱酸化法により形成するが、ＣＶＤ法等により形成してもよい。  (1) A first insulating film 12, a second insulating film 14, and a third insulating film 16 are sequentially stacked on one main surface of an N-type semiconductor substrate 10 made of, for example, single crystal silicon. The insulating film 12 is used as a pad film, and is made of, for example, a silicon oxide film having a thickness of 50 to 400 nm. The silicon oxide film is formed by a thermal oxidation method, but may be formed by a CVD method or the like.

絶縁膜１４は、エッチングストッパ膜として用いられるもので、例えば１００〜２００ｎｍの厚さのシリコン窒化膜から成っている。このシリコン窒化膜は、ＣＶＤ法等により形成する。絶縁膜１６は、犠牲膜として用いられるもので、例えば１〜４μｍの厚さのシリコン酸化膜からなっている。このシリコン酸化膜は、ＣＶＤ法等により形成する。一例として、ＴＥＯＳ（Tetra Ethyl Ortho Slicate）及び酸素を原料とするＣＶＤ法により絶縁膜１６としてのシリコン酸化膜を形成することができ、このシリコン酸化膜にリンをドープしてＰＳＧ（リン・シリケートガラス）としたり、リン及びボロンをドープしてＢＰＳＧ（ボロン・リン・シリケートガラス）としたりすることができる。   The insulating film 14 is used as an etching stopper film, and is made of, for example, a silicon nitride film having a thickness of 100 to 200 nm. This silicon nitride film is formed by a CVD method or the like. The insulating film 16 is used as a sacrificial film, and is made of, for example, a silicon oxide film having a thickness of 1 to 4 μm. This silicon oxide film is formed by a CVD method or the like. As an example, a silicon oxide film as the insulating film 16 can be formed by a CVD method using TEOS (Tetra Ethyl Ortho Slicate) and oxygen as raw materials, and this silicon oxide film is doped with phosphorus to form PSG (phosphorus silicate glass). Or BPSG (boron phosphorus silicate glass) by doping with phosphorus and boron.

なお、基板１０の一方の主面には、絶縁膜１２，１４，１６の形成前に図２に示す被接続部１０ａを含むＰ型不純物ドープ領域１０Ａを形成しておいてもよい。不純物ドープ領域１０Ａは、被接続部１０ａを他の被接続部に接続するための配線領域として用いられる。   Note that a P-type impurity doped region 10A including the connected portion 10a shown in FIG. 2 may be formed on one main surface of the substrate 10 before the insulating films 12, 14, 16 are formed. The impurity doped region 10A is used as a wiring region for connecting the connected portion 10a to another connected portion.

（２）ホトリソグラフィ処理により接続孔形成用のレジスト層Ｒａを絶縁膜１６の上に形成した後、レジスト層Ｒａをマスクとする等方性エッチング処理により接続孔１８ａを絶縁膜１６に形成する。  (2) After a resist layer Ra for forming a connection hole is formed on the insulating film 16 by photolithography, the connection hole 18a is formed in the insulating film 16 by an isotropic etching process using the resist layer Ra as a mask.

次に、レジスト層Ｒａをマスクとする異方性エッチング処理により接続孔１８ｂを絶縁膜１２，１４，１６の積層に形成する。接続孔１８ｂは、接続孔１８ａよりサイズ（直径）が小さいもので、接続孔１８ａの底部に連続し且つ基板１０の被接続部１０ａを露呈するように形成される。この後、レジスト層Ｒａを除去する。   Next, the connection holes 18b are formed in the stacked layers of the insulating films 12, 14, 16 by anisotropic etching using the resist layer Ra as a mask. The connection hole 18b is smaller in size (diameter) than the connection hole 18a, and is formed so as to be continuous with the bottom of the connection hole 18a and to expose the connected portion 10a of the substrate 10. Thereafter, the resist layer Ra is removed.

（３）基板１０の上面に接続孔１８ａ，１８ｂ及び絶縁膜１６を覆ってポリシリコンを堆積して１〜１５μｍ（好ましくは２〜５μｍ）の厚さの導電性ポリシリコン（ドープトポリシリコン）層２０Ａを形成する。ポリシリコン層２０Ａは、接続孔１８ａ，１８ｂを介して被接続部１０ａに達するように形成される。ポリシリコン層２０Ａを形成する際には、ポリシリコンに対してリン又はボロン等の抵抗低減不純物を該不純物／シリコンのモル比率０．０５〜０．２０の範囲内でインサイチュでドープする。ポリシリコン層２０Ａは、一例として減圧ＣＶＤ装置を用い、成膜条件を、
圧力：６０〜７０Ｐａ
成膜温度：５５０〜６２０℃
ＳｉＨ４ガス流量：１０００ｓｃｃｍ
ＰＨ３ガス流量：５０〜２００ｓｃｃｍ
として形成することができる。成膜時におけるＰＨ３ガス／ＳｉＨ４ガスの流量比率が前述のモル比率０．０５〜０．２０に相当する。成膜後のポリシリコン層２０Ａのシート抵抗は、層２０Ａの厚さを３μｍとした場合、５〜１５Ω／□程度である。ボロンをドープするときは、Ｂ２Ｈ５ガスを用いることができる。 (3) Polysilicon is deposited on the upper surface of the substrate 10 so as to cover the connection holes 18a and 18b and the insulating film 16, and conductive polysilicon (doped polysilicon) having a thickness of 1 to 15 μm (preferably 2 to 5 μm). Layer 20A is formed. The polysilicon layer 20A is formed so as to reach the connected portion 10a via the connection holes 18a and 18b. When the polysilicon layer 20A is formed, a resistance-reducing impurity such as phosphorus or boron is doped in-situ within the range of the impurity / silicon molar ratio of 0.05 to 0.20. For example, the polysilicon layer 20A uses a low pressure CVD apparatus,
Pressure: 60-70Pa
Deposition temperature: 550-620 ° C
SiH 4 gas flow rate: 1000 sccm
PH 3 gas flow rate: 50-200sccm
Can be formed as The flow rate ratio of PH 3 gas / SiH 4 gas during film formation corresponds to the aforementioned molar ratio of 0.05 to 0.20. The sheet resistance of the polysilicon layer 20A after film formation is about 5 to 15Ω / □ when the thickness of the layer 20A is 3 μm. When doping boron, B 2 H 5 gas can be used.

なお、ポリシリコン層２０Ａの代りに、アモルファスシリコンを堆積してアモルファスシリコン層を形成してもよい。アモルファスシリコン層についても、厚さは１〜１５μｍ（好ましくは２〜５μｍ）とし、インサイチュでドープする抵抗低減不純物の濃度範囲は、該不純物／シリコンのモル比率で０．０５〜０．２０とする。   Instead of the polysilicon layer 20A, amorphous silicon may be deposited to form an amorphous silicon layer. The amorphous silicon layer also has a thickness of 1 to 15 μm (preferably 2 to 5 μm), and the concentration range of the resistance reducing impurity doped in situ is 0.05 to 0.20 in terms of the impurity / silicon molar ratio. .

ポリシリコン層２０Ａ又はアモルファスシリコン層には、ゲルマニウム（Ｇｅ）又は炭素（Ｃ）等を含有させてもよい。Ｇｅを含有させる場合、ＧｅはＳｉと任意の組成で固溶体を形成する。Ｇｅを含有させることでＲＴＡの温度を下げるなどして低温形成が可能となるので、ポリシリコン又はアモルファスシリコン層の歪がなくなり、反りを防止することができる。Ｇｅは、１〜３０ｍｏｌ％（好ましくは５〜１５ｍｏｌ％）程度含有させるとよい。また、Ｃを含有させる場合、ポリシリコン又はアモルファスシリコン層内でＣがＳｉ−Ｃ結合を形成するので、微小構造体が硬くなり、反りを防止することができる。Ｃは、０．５〜１０ｍｏｌ％（好ましくは１〜５ｍｏｌ％）程度含有させるとよい。   The polysilicon layer 20A or the amorphous silicon layer may contain germanium (Ge) or carbon (C). When Ge is contained, Ge forms a solid solution with an arbitrary composition with Si. By including Ge, the temperature of the RTA can be lowered, for example, so that the polysilicon or the amorphous silicon layer is not distorted and warpage can be prevented. It is good to make Ge contain about 1-30 mol% (preferably 5-15 mol%). In addition, when C is contained, C forms Si—C bonds in the polysilicon or amorphous silicon layer, so that the microstructure becomes hard and warpage can be prevented. C may be contained in an amount of about 0.5 to 10 mol% (preferably 1 to 5 mol%).

次に、ポリシリコン層２０Ａに応力緩和のためのアニール処理を施す。アニール処理としては、ランプアニール装置等を用いてＲＴＡ処理を行なう。このときの熱処理条件は、一例として、
昇温時間：５〜６０秒
昇温到達温度：８００〜１０００℃
到達温度保持時間：５〜６０秒
とすることができる。ＲＴＡ処理は、炉アニール処理に比べて処理時間が短いためスループットが向上すること、基板１０にトランジスタ等の素子が形成されていても素子の特性変動を回避できることなどの利点がある。 Next, the polysilicon layer 20A is annealed for stress relaxation. As the annealing treatment, RTA treatment is performed using a lamp annealing apparatus or the like. As an example of the heat treatment conditions at this time,
Temperature rise time: 5 to 60 seconds Temperature rise temperature: 800 to 1000 ° C
Achieving temperature holding time: 5 to 60 seconds. The RTA process has advantages such as improved throughput because the processing time is shorter than the furnace annealing process, and avoids fluctuations in element characteristics even when an element such as a transistor is formed on the substrate 10.

（４）レジスト層をマスクとする選択的ドライエッチング処理によりポリシリコン層２０Ａをパターニングして導電部材２０を得る。導電部材２０は、接続孔１８ａ，１８ｂを介して基板１０の被接続部１０ａに接続される接続部２０Ｐと、この接続部の上部に連続して絶縁膜１６の上へ延長する延長部２０Ｑとを有するように形成される。図３に関して前述したアニール処理は、図４のパターニング処理の後、導電部材２０に施すようにしてもよい。   (4) The conductive layer 20 is obtained by patterning the polysilicon layer 20A by selective dry etching using the resist layer as a mask. The conductive member 20 includes a connection portion 20P connected to the connected portion 10a of the substrate 10 via the connection holes 18a and 18b, and an extension portion 20Q extending continuously above the connection portion onto the insulating film 16. Is formed. The annealing process described above with reference to FIG. 3 may be performed on the conductive member 20 after the patterning process of FIG.

（５）ウェットエッチング処理により絶縁膜１６を除去する。このとき、絶縁膜１４は、エッチングストッパ膜として作用する。導電部材２０は、接続孔１８ｂを介して基板１０の被接続部１０ａに接続される接続部２０Ｐと、この接続部の上部に連続し且つ絶縁膜１４から離間して絶縁膜１４の上方へ延長する延長部２０Ｑとを有する状態になる。   (5) The insulating film 16 is removed by wet etching. At this time, the insulating film 14 functions as an etching stopper film. The conductive member 20 is connected to the connection portion 20P connected to the connected portion 10a of the substrate 10 via the connection hole 18b, and extends upward from the insulation film 14 while being separated from the insulation film 14 and above the connection portion. The extended portion 20Q is provided.

図４に示した微小構造体において、導電部材２０は、固定電極又は配線として用いることができる。また、図５に示した微小構造体において、導電部材２０は、片持ち梁形式の可動電極として用いることができ、接続部２０Ｐと同様の接続部を追加すれば両持ち梁形式の可動電極として用いることもできる。   In the microstructure shown in FIG. 4, the conductive member 20 can be used as a fixed electrode or a wiring. Further, in the microstructure shown in FIG. 5, the conductive member 20 can be used as a cantilever movable electrode. If a connection portion similar to the connection portion 20P is added, the conductive member 20 can be used as a double-supported beam movable electrode. It can also be used.

上記した微小構造体の製法によれば、図３の工程で形成したポリシリコン層２０Ａ中の不純物濃度が、不純物／シリコンのモル比率で０．０５〜０．２０と高く、しかもポリシリコン層２０Ａ中の不純物濃度はポリシリコン層２０Ａの厚さに依存することなく均一となるので、図４のＲＴＡ処理では短時間でポリシリコン層２０Ａの残留応力を緩和することができる。従って、１〜１５μｍの厚さのポリシリコン又はアモルファスシリコンからなる導電部材２０において延長部２０Ｑの反りや捩れを効果的に防止することができる。   According to the manufacturing method of the microstructure described above, the impurity concentration in the polysilicon layer 20A formed in the step of FIG. 3 is as high as 0.05 to 0.20 in terms of the impurity / silicon molar ratio, and the polysilicon layer 20A. Since the impurity concentration therein becomes uniform without depending on the thickness of the polysilicon layer 20A, the RTA process of FIG. 4 can relieve the residual stress of the polysilicon layer 20A in a short time. Therefore, it is possible to effectively prevent the extension portion 20Q from warping or twisting in the conductive member 20 made of polysilicon or amorphous silicon having a thickness of 1 to 15 μm.

図６は、この発明の他の実施形態に係る微小構造体の製法を説明するためのもので、図１〜５と同様の部分には同様の符号を付して詳細な説明を省略する。   FIG. 6 is a view for explaining a method of manufacturing a microstructure according to another embodiment of the present invention, and the same parts as those in FIGS.

半導体基板１０の一方の主面に絶縁膜２２を形成した後、絶縁膜２２の上に導電層２４を形成する。絶縁膜２２としては、例えばシリコン酸化膜を熱酸化法又はＣＶＤ法により形成する。導電層２４としては、例えば導電性ポリシリコン（ドープトポリシリコン）層をＣＶＤ法等により形成する。導電層２４の材料としては、Ｔｉ，Ｗ，Ｍｏ等の高融点金属又はそのシリサイド等も使用可能である。導電層２４は、被接続部２４ａを他の被接続部に接続するため配線層として用いられる。   After forming the insulating film 22 on one main surface of the semiconductor substrate 10, the conductive layer 24 is formed on the insulating film 22. As the insulating film 22, for example, a silicon oxide film is formed by a thermal oxidation method or a CVD method. As the conductive layer 24, for example, a conductive polysilicon (doped polysilicon) layer is formed by a CVD method or the like. As a material of the conductive layer 24, a refractory metal such as Ti, W, or Mo or a silicide thereof can be used. The conductive layer 24 is used as a wiring layer to connect the connected portion 24a to another connected portion.

絶縁膜２２の上には、導電層２４を覆って絶縁膜１２，１４，１６を図１に関して前述したと同様に形成する。そして、図２に関して前述したと同様に絶縁膜１２，１４，１６の積層に接続孔１８ａ，１８ｂを形成した後、図３に関して前述したと同様に接続孔１８ａ，１８ｂ及び絶縁膜１６を覆ってドープトポリシリコンを堆積してポリシリコン層２０Ａを形成する。   On the insulating film 22, the insulating films 12, 14, and 16 are formed in the same manner as described above with reference to FIG. Then, after the connection holes 18a and 18b are formed in the laminate of the insulating films 12, 14, and 16 as described above with reference to FIG. 2, the connection holes 18a and 18b and the insulating film 16 are covered as described above with reference to FIG. Doped polysilicon is deposited to form a polysilicon layer 20A.

この後、図４に関して前述したと同様にポリシリコン層２０Ａをパターニングして被接続部２４ａにつながる導電部材２０を得る。パターニング処理の前又は後には、図３に関して前述したと同様にポリシリコン層２０Ａ又は導電部材２０にアニール処理を施す。必要に応じて図５に関して前述したと同様に絶縁膜１６を除去する。   Thereafter, in the same manner as described above with reference to FIG. 4, the polysilicon layer 20A is patterned to obtain the conductive member 20 connected to the connected portion 24a. Before or after the patterning process, the polysilicon layer 20A or the conductive member 20 is annealed in the same manner as described above with reference to FIG. If necessary, the insulating film 16 is removed as described above with reference to FIG.

図６に関して上記した製法によれば、図１〜５の製法に関して前述したと同様の作用効果が得られ、特に導電部材２０において延長部２０Ｑの反りや捩れを効果的に防止することができる。   According to the manufacturing method described above with reference to FIG. 6, the same operational effects as those described above with respect to the manufacturing method of FIGS. 1 to 5 can be obtained.

この発明の一実施形態に係る微小構造体の製法における絶縁膜形成工程を示す断面図である。It is sectional drawing which shows the insulating film formation process in the manufacturing method of the microstructure which concerns on one Embodiment of this invention. 図１の工程に続く接続孔形成工程を示す断面図である。It is sectional drawing which shows the connection hole formation process following the process of FIG. 図２の工程に続くポリシリコン堆積工程及びポリシリコンアニール工程を示す断面図である。FIG. 3 is a cross-sectional view showing a polysilicon deposition step and a polysilicon annealing step following the step of FIG. 2. 図３の工程に続くポリシリコンパターニング工程を示す断面図である。It is sectional drawing which shows the polysilicon patterning process following the process of FIG. 図４の工程に続く絶縁膜除去工程を示す断面図である。FIG. 5 is a cross-sectional view showing an insulating film removing step that follows the step of FIG. 4. この発明の他の実施形態に係る微小構造体の製法を説明するための断面図である。It is sectional drawing for demonstrating the manufacturing method of the microstructure based on other embodiment of this invention. 発明者の研究に係る微小構造体におけるポリシリコン層の上方への反りを示す断面図である。It is sectional drawing which shows the curvature to the upper direction of the polysilicon layer in the microstructure which concerns on inventors' research. 発明者の研究に係る微小構造体におけるポリシリコン層の下方への反りを示す断面図である。It is sectional drawing which shows the curvature to the downward direction of the polysilicon layer in the microstructure which concerns on inventors' research. 発明者の研究に係る微小構造体におけるポリシリコン層の捩れを示す断面図である。It is sectional drawing which shows the twist of the polysilicon layer in the micro structure based on inventors' research.

符号の説明Explanation of symbols

１０：半導体基板、１０ａ，２４ａ：被接続部、１２，１４，１６，２２：絶縁膜、１８ａ，１８ｂ：接続孔、２０Ａ：ポリシリコン層、２０：導電部材、２０Ｐ：接続部、２０Ｑ：延長部、２４：導電層。   10: Semiconductor substrate, 10a, 24a: Connected part, 12, 14, 16, 22: Insulating film, 18a, 18b: Connection hole, 20A: Polysilicon layer, 20: Conductive member, 20P: Connection part, 20Q: Extension Part, 24: conductive layer.

Claims (1)

半導体基板の一方の主面に不純物をドープすることにより、被接続部を含む配線領域を前記半導体基板に形成する工程と、
前記被接続部を覆って絶縁膜を形成する工程と、
前記被接続部に達する接続孔を前記絶縁膜に形成する工程と、
前記接続孔を介して前記被接続部に達するように前記絶縁膜の上にポリシリコン又はアモルファスシリコンを堆積して１〜１５μｍの範囲内の厚さを有し可動部となる堆積シリコン層を形成する工程と、
前記堆積シリコン層に応力緩和のためのアニール処理を施す工程と、
前記アニール処理の前又は後に前記堆積シリコン層を所定の電極又は配線パターンに従ってパターニングすることにより前記接続孔を介して前記被接続部につながる導電部材を前記絶縁膜の上に形成する工程と
を含み、前記堆積シリコン層を形成する際にポリシリコン又はアモルファスシリコンに対して抵抗低減不純物を該不純物／シリコンのモル比率０．０５〜０．２０の範囲内でインサイチュでドープするとともに前記堆積シリコン層に１〜５ｍｏｌ％の炭素を含有させてＳｉ−Ｃ結合を形成することを特徴とする微小構造体の製法。 Forming a wiring region including a connected portion in the semiconductor substrate by doping an impurity on one main surface of the semiconductor substrate;
Forming an insulating film covering the connected portion;
Forming a connection hole reaching the connected portion in the insulating film;
Polysilicon or amorphous silicon is deposited on the insulating film so as to reach the connected part through the connection hole, thereby forming a deposited silicon layer having a thickness in the range of 1 to 15 μm and serving as a movable part. And a process of
Applying an annealing treatment for stress relaxation to the deposited silicon layer;
Forming a conductive member connected to the connected portion through the connection hole on the insulating film by patterning the deposited silicon layer according to a predetermined electrode or wiring pattern before or after the annealing treatment. When the deposited silicon layer is formed, a resistance-reducing impurity is doped in situ within a range of the impurity / silicon molar ratio of 0.05 to 0.20 with respect to polysilicon or amorphous silicon, and the deposited silicon layer is added to the deposited silicon layer. A method for producing a microstructure, comprising containing 1 to 5 mol% of carbon to form a Si-C bond.
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