JP2012009489A - Method of manufacturing semiconductor device and semiconductor device - Google Patents
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Abstract
Description
本発明は、支持基板と、支持基板上に配置される絶縁膜と、絶縁膜を挟んで支持基板と反対側に配置される半導体層とを有する半導体基板の半導体層にトレンチを形成し、当該トレンチに埋込絶縁膜を配置してなる半導体装置の製造方法および半導体装置に関するものである。 The present invention forms a trench in a semiconductor layer of a semiconductor substrate having a support substrate, an insulating film disposed on the support substrate, and a semiconductor layer disposed on the opposite side of the support substrate with the insulating film interposed therebetween, The present invention relates to a method for manufacturing a semiconductor device in which a buried insulating film is disposed in a trench, and the semiconductor device.
従来より、半導体基板に形成された複数の半導体素子をそれぞれ電気的に分離する絶縁分離トレンチを有する半導体装置が知られている。例えば、このような半導体装置として、半導体基板にトレンチを形成し、当該トレンチ内にシリコン酸化膜を埋め込んで絶縁分離トレンチを構成した半導体装置が知られている（例えば、特許文献１参照）。 2. Description of the Related Art Conventionally, a semiconductor device having an insulating isolation trench that electrically isolates a plurality of semiconductor elements formed on a semiconductor substrate is known. For example, as such a semiconductor device, a semiconductor device in which a trench is formed in a semiconductor substrate and a silicon oxide film is embedded in the trench to form an insulating isolation trench is known (for example, see Patent Document 1).
上記半導体装置では、トレンチ内に埋め込むシリコン酸化膜の幅、具体的にはトレンチの開口部の幅の長さに絶縁分離トレンチの破壊耐圧が依存することになる。このため、絶縁分離トレンチの破壊耐圧を向上させるためには、トレンチの開口部の幅を長くしなければならず、半導体装置が大型化するという問題がある。 In the semiconductor device described above, the breakdown voltage of the insulating isolation trench depends on the width of the silicon oxide film embedded in the trench, specifically, the length of the width of the opening of the trench. For this reason, in order to improve the breakdown voltage of the insulating isolation trench, the width of the opening of the trench must be increased, and there is a problem that the semiconductor device is increased in size.
この問題を解決する半導体装置としては、トレンチ内に空洞を設けた半導体装置が知られている。例えば、特許文献２には、次のような半導体装置が開示されている。具体的には、この半導体装置は、支持基板と、支持基板上に配置される絶縁膜と、絶縁膜を挟んで支持基板と反対側に配置される半導体層とを有するＳＯＩ基板を用いて構成され、半導体層にトレンチが形成されている。そして、トレンチには、内部に空洞が形成された状態で、開口部を閉塞する、例えば、不純物を含まない絶縁膜等の埋込絶縁膜が配置されている。
As a semiconductor device that solves this problem, a semiconductor device in which a cavity is provided in a trench is known. For example,
この半導体装置では、トレンチ内を埋込絶縁膜で完全に埋め込む場合と比較して、埋込絶縁膜の内部に形成された空洞により、トレンチ内の誘電率が低くなるため、絶縁分離トレンチの破壊耐圧を向上させることができる。つまり、トレンチ内に空洞を形成することにより、半導体装置を大型化することなく、絶縁分離トレンチの破壊耐圧を向上させることができる。 In this semiconductor device, the dielectric constant in the trench is lowered due to the cavity formed inside the buried insulating film compared with the case where the trench is completely filled with the buried insulating film. The breakdown voltage can be improved. That is, by forming a cavity in the trench, the breakdown voltage of the insulating isolation trench can be improved without increasing the size of the semiconductor device.
このような半導体装置は、例えば、次のように製造される。すなわち、まず、半導体層の表面に表面絶縁膜を配置した後、エッチングにより表面絶縁膜のうちトレンチ形成領域と対応する位置に開口部を形成する。その後、表面絶縁膜をマスクにして、異方性エッチングを行い、半導体層に達するトレンチを形成する。続いて、表面絶縁膜をマスクとして半導体層に等方性エッチングを行い、当該トレンチの幅を広げる。これにより、トレンチの幅が長くなり、トレンチの開口部に表面絶縁膜により庇が形成される。その後、トレンチに、埋込絶縁膜で囲まれる空洞を形成しつつ、埋込絶縁膜を堆積することにより、上記半導体装置が製造される。 Such a semiconductor device is manufactured as follows, for example. That is, first, after a surface insulating film is arranged on the surface of the semiconductor layer, an opening is formed at a position corresponding to the trench formation region in the surface insulating film by etching. Thereafter, anisotropic etching is performed using the surface insulating film as a mask to form a trench reaching the semiconductor layer. Subsequently, isotropic etching is performed on the semiconductor layer using the surface insulating film as a mask to widen the trench. Thereby, the width of the trench becomes long, and the ridge is formed by the surface insulating film in the opening of the trench. Thereafter, the semiconductor device is manufactured by depositing a buried insulating film while forming a cavity surrounded by the buried insulating film in the trench.
しかしながら、このような半導体装置の製造方法では、埋込絶縁膜として不純物を含まない絶縁膜等を用いていることから、例えば、半導体基板を熱処理しても空洞の形状を変化させることができず、堆積時の埋込絶縁膜の形状によって絶縁分離トレンチの破壊耐圧が決定することになる。すなわち、所望の絶縁分離トレンチの破壊耐圧を得るためには、埋込絶縁膜の堆積速度を詳細に制御する必要があり、製造工程が複雑になるという問題がある。 However, in such a method of manufacturing a semiconductor device, since the insulating film containing no impurities is used as the buried insulating film, for example, the shape of the cavity cannot be changed even if the semiconductor substrate is heat-treated. The breakdown breakdown voltage of the insulating isolation trench is determined by the shape of the buried insulating film at the time of deposition. That is, in order to obtain a desired breakdown voltage of the isolation trench, it is necessary to control the deposition rate of the buried insulating film in detail, which causes a problem that the manufacturing process becomes complicated.
本発明は上記点に鑑みて、製造工程を簡略化しつつ、絶縁分離トレンチの破壊耐圧を向上させることができる半導体装置の製造方法および半導体装置を提供することを目的とする。 In view of the above-described points, an object of the present invention is to provide a semiconductor device manufacturing method and a semiconductor device capable of improving the breakdown voltage of an insulating isolation trench while simplifying the manufacturing process.
上記目的を達成するため、請求項１に記載の発明では、半導体層（１３）の素子形成領域に半導体素子が形成された半導体基板（１０）を用意する工程と、半導体層（１３）に、素子形成領域を取り囲み、絶縁膜（１２）側と反対側の表面から当該絶縁膜（１２）に達するトレンチ（２０）を形成する工程と、トレンチ（２０）の壁面に側壁絶縁膜（２１）を形成する工程と、トレンチ（２０）に、不純物を含む埋込絶縁膜（２２）を化学気相成長（以下では、単にＣＶＤという）法により、当該埋込絶縁膜（２２）にて囲まれる空洞（２２ａ）を形成しつつ配置する工程と、半導体基板（１０）を熱処理する工程と、を含むことを特徴としている。
In order to achieve the above object, in the invention according to
このような半導体装置の製造方法では、不純物を含む埋込絶縁膜（２２）をトレンチ（２０）に配置している。このため、埋込絶縁膜（２２）を配置した後、半導体基板（１０）を熱処理することにより、不純物が流動するため、空洞（２２ａ）の形状（大きさ）を調整することができる。したがって、従来の半導体装置の製造方法と比較して、埋込絶縁膜（２２）をＣＶＤ法により配置する際に、従来ほど堆積速度を詳細に制御する必要がなく、製造工程を簡略化することができる。 In such a semiconductor device manufacturing method, the buried insulating film (22) containing impurities is arranged in the trench (20). For this reason, after the buried insulating film (22) is disposed, the semiconductor substrate (10) is heat-treated, whereby the impurities flow, so that the shape (size) of the cavity (22a) can be adjusted. Therefore, compared to the conventional method for manufacturing a semiconductor device, when the buried insulating film (22) is disposed by the CVD method, it is not necessary to control the deposition rate in detail as in the conventional method, and the manufacturing process is simplified. Can do.
また、トレンチ（２０）に不純物を含む埋込絶縁膜（２２）をＣＶＤ法により配置するため、不純物を含まない絶縁膜等で構成される埋込絶縁膜をＣＶＤ法により配置する場合と比較して、トレンチ（２０）に埋込絶縁膜（２２）を配置しやすくすることができる。すなわち、トレンチ（２０）に埋込絶縁膜（２２）が堆積しやすくなり、埋込絶縁膜（２２）にて囲まれる空洞（２２ａ）が形成される前に、トレンチ（２０）の開口部が閉塞されることを抑制することができる。 Further, since the buried insulating film (22) containing impurities is arranged in the trench (20) by the CVD method, it is compared with the case where the buried insulating film composed of an insulating film not containing impurities is arranged by the CVD method. Thus, the buried insulating film (22) can be easily arranged in the trench (20). That is, the buried insulating film (22) is easily deposited in the trench (20), and the opening of the trench (20) is formed before the cavity (22a) surrounded by the buried insulating film (22) is formed. Occlusion can be suppressed.
例えば、請求項２に記載の発明のように、側壁絶縁膜（２１）を形成する工程では、トレンチ（２０）上に第１側壁絶縁膜（２１ａ）を形成する共に、当該第１側壁絶縁膜（２１ａ）上に、第１側壁絶縁膜（２１ａ）より緻密性の低い第２側壁絶縁膜（２１ｂ）を形成することができる。 For example, as in the second aspect of the invention, in the step of forming the sidewall insulating film (21), the first sidewall insulating film (21a) is formed on the trench (20), and the first sidewall insulating film is formed. A second sidewall insulating film (21b) having a lower density than the first sidewall insulating film (21a) can be formed on (21a).
このような半導体装置の製造方法では、第１側壁絶縁膜（２１ａ）上に、当該第１側壁絶縁膜（２１ａ）より緻密性の低い第２側壁絶縁膜（２１ｂ）を形成している。言い換えると、第２側壁絶縁膜（２１ｂ）を第１側壁絶縁膜（２１ａ）より形成速度の速い方法で形成している。このため、側壁絶縁膜（２１）を第１側壁絶縁膜（２１ａ）のみで形成する場合と比較して、厚さが同じ側壁絶縁膜（２１）を形成する場合には、側壁絶縁膜（２１）を形成する際に半導体基板（１０）に対して行う熱処理を少なくすることができる。したがって、側壁絶縁膜（２１）を形成する際に半導体基板（１０）に印加される熱処理時間を短くすることができ、熱処理工程が半導体層（１３）に形成されている半導体素子の特性に影響を与えることを抑制することができる。 In such a semiconductor device manufacturing method, the second sidewall insulating film (21b) having a lower density than the first sidewall insulating film (21a) is formed on the first sidewall insulating film (21a). In other words, the second sidewall insulating film (21b) is formed by a method having a higher formation speed than the first sidewall insulating film (21a). Therefore, when the sidewall insulating film (21) having the same thickness is formed as compared with the case where the sidewall insulating film (21) is formed only by the first sidewall insulating film (21a), the sidewall insulating film (21 ) Can be reduced in the heat treatment performed on the semiconductor substrate (10). Therefore, the heat treatment time applied to the semiconductor substrate (10) when forming the sidewall insulating film (21) can be shortened, and the heat treatment process affects the characteristics of the semiconductor element formed in the semiconductor layer (13). Can be suppressed.
この場合、請求項３に記載の発明のように、請求項２に記載の発明において、側壁絶縁膜（２１）を形成する工程の後、半導体基板（１０）を熱処理して、第２側壁絶縁膜（２１ｂ）の緻密性を向上させることができる。
In this case, as in the invention described in claim 3, in the invention described in
このような半導体装置の製造方法では、半導体基板（１０）を熱処理して第２側壁絶縁膜（２１ｂ）緻密化しているため、当該工程を行わない場合と比較して、半導体基板（１０）を熱処理して空洞（２２ａ）の形状（大きさ）を調整する際に、埋込絶縁膜（２２）に含まれる不純物が半導体層（１３）に染み出すことを抑制することができる。 In such a method of manufacturing a semiconductor device, the semiconductor substrate (10) is heat-treated to densify the second sidewall insulating film (21b). When the shape (size) of the cavity (22a) is adjusted by heat treatment, the impurities contained in the buried insulating film (22) can be prevented from leaking into the semiconductor layer (13).
また、請求項４に記載の発明のように、請求項１または２に記載の発明において、側壁絶縁膜（２１）を形成する工程では、厚さが０．０７〜０．１４μｍの側壁絶縁膜（２１）を形成し、埋込絶縁膜（２２）を配置する工程では、不純物が２〜１０体積％の埋込絶縁膜（２２）を配置することができる。
Moreover, in the invention according to
そして、請求項５に記載の発明のように、請求項３に記載の発明において、側壁絶縁膜（２１）を形成する工程では、厚さが０．０７〜０．１０μｍの側壁絶縁膜（２１）を形成し、埋込絶縁膜（２２）を配置する工程では、不純物が２〜１０体積％の埋込絶縁膜（２２）を配置することができる。 As in the invention described in claim 5, in the invention described in claim 3, in the step of forming the sidewall insulating film (21), the sidewall insulating film (21 having a thickness of 0.07 to 0.10 μm) is formed. ) And the buried insulating film (22) is disposed, the buried insulating film (22) having an impurity content of 2 to 10% by volume can be disposed.
すなわち、請求項５に記載の発明では、請求項３に記載の発明において、第２側壁絶縁膜（２１ｂ）を緻密化すると共に、第２側壁絶縁膜（２１ｂ）を緻密化する際に、第２側壁絶縁膜（２１ｂ）上にも絶縁膜が形成されるため、請求項４に記載の発明と比較して、側壁絶縁膜（２１）の膜厚を薄くすることができる。 That is, in the invention described in claim 5, in the invention described in claim 3, when the second sidewall insulating film (21b) is densified and the second sidewall insulating film (21b) is densified, Since the insulating film is also formed on the two sidewall insulating film (21b), the thickness of the sidewall insulating film (21) can be reduced as compared with the invention according to claim 4.
さらに、請求項６に記載の発明のように、トレンチ（２０）を形成する工程では、半導体層（１３）の表面にハードマスク（３０）を配置すると共にレジスト（３１）を配置し、レジスト（３１）をパターニングした後、当該レジスト（３１）をマスクとしてハードマスク（３０）に対して等方性エッチングを含む工程を行うことによりハードマスク（３０）に開口部を形成し、当該ハードマスク（３０）をマスクとして半導体層（１３）にトレンチ（２０）を形成し、埋込絶縁膜（２２）を配置する工程では、半導体層（１３）の表面にハードマスク（３０）を配置した状態で、トレンチ（２０）に埋込絶縁膜（２２）を配置することができる。 Furthermore, as in the invention described in claim 6, in the step of forming the trench (20), a hard mask (30) and a resist (31) are disposed on the surface of the semiconductor layer (13), and the resist ( 31) After patterning, an opening is formed in the hard mask (30) by performing a process including isotropic etching on the hard mask (30) using the resist (31) as a mask. In the step of forming the trench (20) in the semiconductor layer (13) using 30) as a mask and disposing the buried insulating film (22), the hard mask (30) is disposed on the surface of the semiconductor layer (13). The buried insulating film (22) can be disposed in the trench (20).
このような半導体装置の製造方法では、ハードマスク（３１）を異方性エッチングする場合と比較して、ハードマスク（３１）の表面側、つまり、ハードマスク（３１）のうち半導体層（１３）と反対側の開口部が大きくなる。このため、トレンチ（２０）に埋込絶縁膜（２２）を埋め込みやすくなり、空洞（２２ａ）が形成される位置をトレンチ（２０）の底面側に下げることができる。すなわち、異方性エッチングのみによりハードマスク（３１）に開口部を形成する場合と比較して、空洞（２２ａ）が形成される位置を調整しやすくすることができる。 In such a method of manufacturing a semiconductor device, the surface side of the hard mask (31), that is, the semiconductor layer (13) of the hard mask (31) is compared with the case where the hard mask (31) is anisotropically etched. The opening on the opposite side becomes larger. For this reason, it becomes easy to embed the buried insulating film (22) in the trench (20), and the position where the cavity (22a) is formed can be lowered to the bottom surface side of the trench (20). That is, the position where the cavity (22a) is formed can be easily adjusted as compared with the case where the opening is formed in the hard mask (31) only by anisotropic etching.
また、請求項７に記載の発明は、支持基板（１１）と、支持基板（１１）上に配置される絶縁膜（１２）と、絶縁膜（１２）を挟んで支持基板（１１）と反対側に配置され、素子形成領域に半導体素子が形成されている半導体層（１３）と、を有する半導体基板（１０）と、素子形成領域を囲み、絶縁膜（１２）側と反対側の表面から絶縁膜（１２）に達するまで形成されたトレンチ（２０）と、トレンチ（２０）に配置された側壁絶縁膜（２１）と、トレンチ（２０）に、内部に空洞（２２ａ）が形成された状態で、側壁絶縁膜（２１）を介して配置された不純物を含む埋込絶縁膜（２２）と、を備えていることを特徴としている。すなわち、請求項７に記載の発明は、請求項１の製造方法により製造される半導体装置であり、請求項１に記載の発明と同様の効果を奏するものである。
The invention according to claim 7 is opposite to the support substrate (11) with the support substrate (11), the insulating film (12) disposed on the support substrate (11), and the insulating film (12) interposed therebetween. A semiconductor substrate (10) having a semiconductor layer (13) disposed on the side and having a semiconductor element formed in the element formation region, and surrounding the element formation region, from the surface opposite to the insulating film (12) side A state in which a trench (20) formed until reaching the insulating film (12), a sidewall insulating film (21) disposed in the trench (20), and a cavity (22a) are formed in the trench (20) And a buried insulating film (22) containing an impurity disposed through the sidewall insulating film (21). That is, the invention described in claim 7 is a semiconductor device manufactured by the manufacturing method of
また、請求項８に記載の発明のように、請求項７に記載の発明において、側壁絶縁膜（２１）を、トレンチ（２０）上に形成された第１側壁絶縁膜（２１ａ）と、当該第１側壁絶縁膜（２１ａ）上に配置された第２側壁絶縁膜（２１ｂ）と、を有して構成することができる。 Further, as in the invention described in claim 8, in the invention described in claim 7, the sidewall insulating film (21) includes the first sidewall insulating film (21a) formed on the trench (20), and And a second sidewall insulating film (21b) disposed on the first sidewall insulating film (21a).
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態における半導体装置の断面構成を示す図であり、この図に基づいてまず半導体装置の構造について説明する。
(First embodiment)
A first embodiment of the present invention will be described. FIG. 1 is a diagram showing a cross-sectional configuration of the semiconductor device according to the present embodiment. First, the structure of the semiconductor device will be described based on this drawing.
図１に示されるように、本実施形態の半導体装置は、支持基板１１と、支持基板１１の表面に配置された酸化膜等の絶縁膜１２と、当該絶縁膜１２を挟んで支持基板１１と反対側に配置され、複数の素子形成領域を有する半導体層１３とを有したＳＯＩ基板１０を用いて構成されている。
As shown in FIG. 1, the semiconductor device of this embodiment includes a
そして、半導体層１３には、素子形成領域を取り囲み、絶縁膜１２側と反対側の表面から絶縁膜１２まで達するトレンチ２０が形成されており、トレンチ２０で囲まれる領域に、例えば、ＭＯＳトランジスタ等の半導体素子が形成されている。また、トレンチ２０には、側壁絶縁膜２１が配置されていると共に、側壁絶縁膜２１を介して埋込絶縁膜２２が配置されている。すなわち、本実施形態では、各素子形成領域を電気的に分離する絶縁分離トレンチがトレンチ２０、側壁絶縁膜２１および埋込絶縁膜２２を有して構成されている。また、埋込絶縁膜２２は、例えば、ボロンやリン等の不純物を含んだＢＰＳＧ膜等を用いて構成されており、内部に空洞２２ａが形成されている。
A
次に、このような半導体装置の製造方法について説明する。図２は、本実施形態における半導体装置の製造工程を示す断面図である。 Next, a method for manufacturing such a semiconductor device will be described. FIG. 2 is a cross-sectional view showing the manufacturing process of the semiconductor device in this embodiment.
まず、図２（ａ）に示されるように、半導体層１３の素子形成領域にＭＯＳトランジスタ等の半導体素子が形成され、半導体層１３の表面に表面絶縁膜３０が形成されたＳＯＩ基板１０を用意する。そして、表面絶縁膜３０上に酸化膜や窒化シリコン膜等で構成されるハードマスク３１を、例えば、３０００〜８０００Å配置すると共に、当該ハードマスク３１上にフォトレジスト３２を配置する。その後、フォトレジスト３２をフォトリソグラフィー等によりパターニングすると共に、当該パターニングしたフォトレジスト３２を用いてハードマスク３１および表面絶縁膜３０をＲＩＥ（Reactive Ion Etching）等により異方性エッチングし、ハードマスク３１および表面絶縁膜３０に開口部を形成する。
First, as shown in FIG. 2A, an
続いて、フォトレジスト３２を除去した後、図２（ｂ）に示されるように、半導体層１３に対してＲＩＥ等の異方性エッチングを行うことにより、半導体層１３に、素子形成領域を取り囲み、表面から埋込絶縁膜２２まで達するトレンチ２０を形成する。本実施形態では、トレンチ２０は、半導体層１３の表面側から埋込絶縁膜２２側に向かって先細り形状となるテーパ形状とされている。
Subsequently, after removing the
図３は、トレンチ２０の側壁テーパ角と、半導体装置を製造した後の絶縁分離トレンチの破壊耐圧との関係を示す図である。なお、トレンチ２０の側壁テーパ角とは、半導体層１３の表面から当該表面の平面方向であって、トレンチ２０の開口部内に引き出し線を引いたとき、当該引き出し線とトレンチ２０の側壁との成す角度のことである。また、図３は、後述する図２（ｄ）の工程において、埋込絶縁膜２２の堆積速度を１０Å／ｓｅｃとしたときのものである。
FIG. 3 is a diagram showing the relationship between the side wall taper angle of the
図３および上記のように、絶縁分離トレンチの破壊耐圧は、埋込絶縁膜２２の内部に空洞２２ａが存在するか否かに依存するものである。すなわち、後述する図２（ｄ）の工程において埋込絶縁膜２２をＣＶＤ法により配置するときに、トレンチ２０の側壁テーパ角が小さすぎると、埋込絶縁膜２２が堆積されやすくなりすぎて空洞２２ａが形成されない、または空洞２２ａが小さくなりすぎることになる。このため、本実施形態では、後述する図２（ｄ）の工程において、埋込絶縁膜２２の堆積速度を１０Å／ｓｅｃとしているため、トレンチ２０の側壁テーパ角が８６．２°〜８９．６°となるトレンチ２０を形成している。
As shown in FIG. 3 and the above, the breakdown voltage of the insulating isolation trench depends on whether or not the
その後、フッ酸洗浄を行って、トレンチ２０の壁面に付着した異物や、自然に形成された酸化膜等を除去した後、図２（ｃ）に示されるように、例えば、ドライ酸化、ウェット酸化、ＣＶＤ法等により、トレンチ２０の側壁に酸化膜等で構成される側壁絶縁膜２１を形成する。側壁絶縁膜２１の厚さは、例えば、０．０７〜０．１４μｍとすることが好ましい。側壁絶縁膜２１の厚さが薄すぎると、後述の図２（ｅ）の熱処理時に埋込絶縁膜２２に含まれる不純物が側壁絶縁膜２１を介して半導体層１３に染み出す可能性があるためである。また、側壁絶縁膜２１の厚さが厚すぎると、側壁絶縁膜２１を形成するときの熱処理時間が長くなりすぎることになり、半導体素子の特性に影響を与える可能性があるためである。
Thereafter, cleaning with hydrofluoric acid is performed to remove foreign matters adhering to the wall surface of the
次に、図２（ｄ）に示されるように、ＣＶＤ法により、ハードマスク３１を配置した状態で、トレンチ２０の内部、言い換えると側壁絶縁膜２１上に、不純物を含む埋込絶縁膜２２を配置する。このとき、トレンチ２０内に埋込絶縁膜２２で囲まれた空洞２２ａを形成しつつ、埋込絶縁膜２２を配置する。
Next, as shown in FIG. 2D, a buried insulating
図４は、埋込絶縁膜２２を配置した後の埋込絶縁膜２２の膜応力と、埋込絶縁膜２２を堆積する堆積速度（デポレート）との関係を示す図である。なお、図４は、トレンチ２０の側壁テーパ角を８９°としたときのものである。図４に示されるように、堆積速度を大きくするにつれて埋込絶縁膜２２の膜応力が小さくなっており、特に堆積速度が１．５Å／ｓｅｃより大きくなると埋込絶縁膜２２の膜応力が小さくなっている。これは、堆積速度が大きくなるにつれてトレンチ２０の開口部が埋込絶縁膜２２により閉塞されやすくなり、埋込絶縁膜２２の内部に形成される空洞２２ａが大きくなるためである。言い換えると、堆積速度が小さい場合には、トレンチ２０が完全に埋込絶縁膜２２で埋め込まれてしまったり、埋込絶縁膜２２の内部に形成された空洞２２ａ小さすぎて、埋込絶縁膜２２の膜応力を十分に解放することができなくなるためである。このため、例えば、トレンチ２０の側壁テーパ角が８９°であるときには、埋込絶縁膜２２は、堆積速度を１．５Å／ｓｅｃより大きくして堆積させることが好ましく、本実施形態では、堆積速度を１０Å／ｓｅｃとして埋込絶縁膜２２を堆積している。
FIG. 4 is a diagram showing the relationship between the film stress of the buried insulating
また、埋込絶縁膜２２に含まれるボロンやリン等の不純物は全体の２〜１０体積％以下であることが好ましい。後述する図２（ｅ）の熱処理工程において、不純物の割合が２体積％以下の場合には、不純物の流動が小さくなりすぎて埋込絶縁膜２２の形状が変化しない可能性があり、１０体積％以上の場合には埋込絶縁膜２２から不純物が側壁絶縁膜２１を越えて半導体層１３に染み出し、トレンチ２０近傍の半導体層１３の不純物濃度が変化する可能性があるためである。
Moreover, it is preferable that impurities such as boron and phosphorus contained in the buried insulating
続いて、図２（ｅ）に示されるように、ＳＯＩ基板１０を７５０〜９００℃で１０〜３０分間熱処理することにより、埋込絶縁膜２２に含まれる不純物を流動させて埋込絶縁膜２２を変形させ、空洞２２ａの形状（大きさ）を調整する。これにより、絶縁分離トレンチの破壊耐圧を調整することができる。また、本実施形態では、図２（ｄ）の工程において埋込絶縁膜２２を配置したときと比較して、空洞２２ａのうち半導体層１３の表面側に位置する部分を半導体層１３の表面より下降させ、空洞２２ａがトレンチ２０内に収容されるようにする。この工程の後に行われる表面研磨をした後に、空洞２２ａが外部と連通することを抑制するためである。なお、この熱処理時に埋込絶縁膜２２に膜応力が発生することになるが、この膜応力は空洞２２ａにて解放される。
Subsequently, as shown in FIG. 2E, the
その後、図示しないが、半導体層１３の表面をＣＭＰ等により研磨することで平坦化することにより、上記図１に示す半導体装置が製造される。
Thereafter, although not shown, the surface of the
このような半導体装置の製造方法では、不純物を含む埋込絶縁膜２２を、埋込絶縁膜２２にて囲まれる空洞２２ａを形成しつつ、トレンチ２０に配置している。このため、埋込絶縁膜２２を配置した後にＳＯＩ基板１０を熱処理することにより、不純物が流動するため、空洞２２ａの形状（大きさ）を調整することができる。したがって、従来の半導体装置の製造方法と比較して、埋込絶縁膜２２をＣＶＤ法により配置する際に、従来ほど堆積速度を詳細に制御する必要がなく、製造工程を簡略化することができる。
In such a semiconductor device manufacturing method, the buried insulating
また、トレンチ２０に不純物を含む埋込絶縁膜２２をＣＶＤ法により配置するため、不純物を含まない絶縁膜等で構成される埋込絶縁膜２２を配置する場合と比較して、トレンチ２０に埋込絶縁膜２２を配置しやすくなる。すなわち、トレンチ２０に埋込絶縁膜２２が堆積しやすくなり、埋込絶縁膜２２にて囲まれる空洞２２ａが形成される前に、トレンチ２０の開口部が閉塞されることを抑制することができる。
In addition, since the buried insulating
さらに、このような半導体装置の製造方法では、表面絶縁膜３０を貫通してトレンチ２０を形成するため、例えば、表面絶縁膜３０がＬＯＣＯＳ酸化膜等であってもよく、製造の自由度を向上させることができる。
Further, in such a method for manufacturing a semiconductor device, the
また、本実施形態の半導体装置では、トレンチ２０には不純物を含む埋込絶縁膜２２が配置されており、埋込絶縁膜２２の内部に空洞２２ａが形成されている。このため、空洞２２ａにより絶縁分離トレンチの誘電率を低くすることができるため、トレンチ２０内を絶縁膜で全て埋め込んだ半導体装置と比較して、絶縁分離トレンチの破壊耐圧を向上させることができる。そして、埋込絶縁膜２２の内部に空洞２２ａが形成されているので、埋込絶縁膜２２の膜応力を空洞２２ａにより解放することができる。
Further, in the semiconductor device of this embodiment, the buried insulating
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、側壁絶縁膜２１を第１、第２側壁絶縁膜で構成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図５は、本実施形態の半導体装置における断面構成を示す図である。
(Second Embodiment)
A second embodiment of the present invention will be described. The semiconductor device according to the present embodiment is different from the first embodiment in that the
図５に示されるように、本実施形態の半導体装置では、側壁絶縁膜２１がトレンチ２０上に配置された第１側壁絶縁膜２１ａと、第１側壁絶縁膜２１ａ上に配置された第１側壁絶縁膜２１ａより緻密性の低い第２側壁絶縁膜２１ｂとを有して構成されている。そして、第２側壁絶縁膜２１ｂ上に埋込絶縁膜２２が内部に空洞２２ａが形成された状態で配置されている。
As shown in FIG. 5, in the semiconductor device of this embodiment, the first
このような半導体装置は次のように製造される。図６は本実施形態における半導体装置の製造工程を示す断面図である。 Such a semiconductor device is manufactured as follows. FIG. 6 is a cross-sectional view showing the manufacturing process of the semiconductor device in this embodiment.
まず、図６（ａ）および（ｂ）に示されるように、上記第１実施形態と同様に、ＳＯＩ基板１０にトレンチ２０を形成する。そして、図６（ｃ）に示されるように、トレンチ２０に第１側壁絶縁膜２１ａを形成する。具体的には、例えば、ドライ酸化により５０〜２００Åの厚さを有する酸化膜を形成する。
First, as shown in FIGS. 6A and 6B, the
その後、図６（ｄ）に示されるように、第１側壁絶縁膜２１ａ上に、当該第１側壁絶縁膜２１ａより緻密性の低い第２側壁絶縁膜２１ｂを形成する。具体的には、例えば、高温酸化により６５０〜１２００Åの厚さを有する酸化膜を形成する。
Thereafter, as shown in FIG. 6D, a second
その後、図６（ｅ）および図６（ｆ）に示されるように、上記図２（ｄ）および（ｅ）の工程と同様に、ＣＶＤ法により、トレンチ２０に、埋込絶縁膜２２で囲まれた空洞２２ａを形成しつつ埋込絶縁膜２２を配置し、ＳＯＩ基板１０を熱処理して空洞２２ａの形状（大きさ）を調整する。
Thereafter, as shown in FIGS. 6E and 6F, the
このような半導体装置の製造方法では、側壁絶縁膜２１を第１側壁絶縁膜２１ａおよび第２側壁絶縁膜２１ｂにより形成しており、当該第２側壁絶縁膜２１ｂを第１側壁絶縁膜２１ａより緻密性の低い酸化膜で形成している。言い換えると、第２側壁絶縁膜２１ｂを第１側壁絶縁膜２１ａより形成速度の速い方法で形成している。このため、側壁絶縁膜２１を、例えば、ドライ酸化のみ、つまり第１側壁絶縁膜２１ａのみで形成した場合と比較して、厚さが同じ側壁絶縁膜２１を形成する場合には、側壁絶縁膜２１を形成する際にＳＯＩ基板１０に対して行う熱処理時間を短くすることができる。したがって、例えば、素子形成領域に不純物が拡散されて構成されるソース領域等が形成されている場合には、当該ソース領域等を構成する不純物が拡散することを抑制でき、側壁絶縁膜２１を形成する際にＳＯＩ基板１０に対して行う熱処理により、半導体素子の特性が変化することを抑制することができる。
In such a semiconductor device manufacturing method, the
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第２実施形態に対して、第２側壁絶縁膜２１ｂに対してデンシファイ（緻密化）を行ったものであり、その他に関しては第２実施形態と同様であるため、ここでは説明を省略する。
(Third embodiment)
A third embodiment of the present invention will be described. The semiconductor device of the present embodiment is obtained by densifying (densifying) the second
本実施形態の半導体装置の製造方法は、上記図６（ａ）〜（ｄ）の工程を行った後、ＳＯＩ基板１０を熱処理して第２側壁絶縁膜２１ｂをデンシファイ（緻密化）するものである。すなわち、第２側壁絶縁膜２１ｂが高温酸化により形成された酸化膜である場合には、第２側壁絶縁膜２１ｂがドライ酸化により形成された酸化膜と比較して、緻密な膜とはならないため、ＳＯＩ基板１０を熱処理して空洞２２ａの形状（大きさ）を調整するときに、不純物が半導体層１３に染み出す可能性がる。このため、例えば、８００℃で２０分熱処理することにより、第２側壁絶縁膜２１ｂをデンシファイ（緻密化）する。その後、上記図６（ｅ）および（ｆ）の工程を行う。
The semiconductor device manufacturing method according to the present embodiment performs the steps of FIGS. 6A to 6D, and then heat-treats the
なお、熱処理して第２側壁絶縁膜２１ｂをデンシファイ（緻密化）する場合には、第２側壁絶縁膜２１ｂ上には、さらに５０〜２００Åの酸化膜が形成されることになる。また、第２側壁絶縁膜２１ｂをデンシファイ（緻密化）する場合には、もちろん第１側壁絶縁膜２１ａもデンシファイ（緻密化）されることになる。
In addition, when densifying (densifying) the second
このような半導体装置の製造方法では、ＳＯＩ基板１０を熱処理して第２側壁絶縁膜２１ｂをデンシファイ（緻密化）しているため、上記第２実施形態と比較して、ＳＯＩ基板１０を熱処理して空洞２２ａの形状（大きさ）を調整する際に、埋込絶縁膜２２に含まれる不純物が半導体層１３に染み出すことを抑制することができる。
In such a method of manufacturing a semiconductor device, the
また、ＳＯＩ基板１０を熱処理して第１、第２側壁絶縁膜２１ａ、２１ｂをデンシファイ（緻密化）すると共に、第２側壁絶縁膜２１ｂ上にさらに絶縁膜が形成されるため、上記第２実施形態と比較して、側壁絶縁膜２１の厚さを薄くすることができる。例えば、第１側壁絶縁膜２１ａを５０〜２００Åの厚さを有する酸化膜とし、第２側壁絶縁膜２１ｂを６５０〜８００Åの厚さを有する酸化膜とすることができる。すなわち、側壁絶縁膜２１を０．０７〜０．１０μｍとすることができる。
Further, the
なお、本実施形態では、第２側壁絶縁膜２１ｂを形成した後にＳＯＩ基板１０を熱処理してデンシファイ（緻密化）をしているが、第１、第２側壁絶縁膜２１ａ、２１ｂおよびデンシファイ（緻密化）時に形成される酸化膜と同じ厚さの側壁絶縁膜２１をドライ酸化のみにより形成する場合と比較すれば、熱処理時間を少なくすることができるため、上記第２実施形態と同様に、ソース領域等を構成する不純物が拡散することを抑制でき、半導体素子の特性が変化することを抑制することができる。
In this embodiment, the
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置の製造方法は、第１実施形態に対して、ハードマスク３１の開口部を等方性エッチングを含む工程を行うことにより形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図７は、本実施形態における半導体装置の製造工程を示す断面図である。
(Fourth embodiment)
A fourth embodiment of the present invention will be described. The manufacturing method of the semiconductor device of this embodiment is such that the opening of the
本実施形態では、図７（ａ）に示されるように、パターニングしたフォトレジスト３２をマスクとしてハードマスク３１をエッチング前の厚さに対して、例えば、約６０％程度、つまり、約１８００〜４０００Å等方性エッチングする。すなわち、ハードマスク３１のうちエッチングした部分を表面から半導体層１３に向かって先細り形状となるテーパ形状とする。次に、図７（ｂ）に示されるように、再びフォトレジスト３２をマスクとしてハードマスク３１および表面絶縁膜３０を異方性エッチングして開口部を形成する。その後は、図７（ｃ）〜（ｆ）に示されるように、図２（ｂ）〜（ｅ）と同様の工程を行う。
In this embodiment, as shown in FIG. 7A, for example, about 60% of the thickness before etching the
このような製造方法では、ハードマスク３１が最初に等方性エッチングされるため、上記第１実施形態と比較して、トレンチ２０の開口部の幅が同じであってもハードマスク３１の表面側の開口部が大きくなる。このため、図７（ｅ）の工程を行う際に、トレンチ２０内に埋込絶縁膜２２を埋め込みやすくなり、上記第１実施形態と比較して、空洞２２ａが形成される位置をトレンチ２０の底面側に下げることができる。すなわち、ハードマスク３１を等方性エッチングすることにより、空洞２２ａが形成される位置を調整しやすくすることができる。
In such a manufacturing method, since the
（他の実施形態）
上記各実施形態では、トレンチ２０が先細り形状である例について説明したが、もちろんトレンチ２０が先細り形状とされていなくてもよい。すなわち、トレンチ２０に不順物を含む埋込絶縁膜２２を空洞２２ａを形成しつつ配置すれば、熱処理工程を行うことで空洞２２ａの形状（大きさ）を調整できるため、例えば、埋込絶縁膜２２の堆積速度との関係を適宜調整することにより、トレンチ２０の側壁テーパ角を９０°とすることもできる。
(Other embodiments)
In each of the embodiments described above, the example in which the
また、上記第２実施形態では、第１側壁絶縁膜２１ａとしてドライ酸化により５０〜２００Åの酸化膜を形成し、第２側壁絶縁膜２１ｂとして高温酸化により６５０〜１２００Åの酸化膜を形成する例について説明したが、第１、第２側壁絶縁膜２１ａ、２１ｂの組み合わせは、もちろんこれらに限定されるものではない。例えば、第１側壁絶縁膜２１ａとしてウェット酸化により５０〜３００Åの酸化膜を形成し、第２側壁絶縁膜２１ｂとして高温酸化により６５０〜１１００Åの酸化膜を形成してもよい。また、第１側壁絶縁膜２１ａとしてドライ酸化により５０〜２００Åの酸化膜を形成し、第２側壁絶縁膜２１ｂとして６５０〜１２００Åの窒化シリコン膜を形成してもよい。同様に、第１側壁絶縁膜２１ａとしてウェット酸化により５０〜３００Åの酸化膜を形成し、第２側壁絶縁膜２１ｂとして６５０〜１１００Åの窒化シリコン膜を構成してもよい。また、上記第３実施形態と同様に、第２側壁絶縁膜２１ｂを熱処理してデンシファイ（緻密化）してもよい。なお、これらの組み合わせは一例を示すものであり、膜厚等を適宜変更することができることはもちろんである。
In the second embodiment, an example in which an oxide film of 50 to 200 〜 is formed as the first
さらに、上記第４実施形態では、ハードマスク３１をエッチング前の厚さに対して６０％程度等方性エッチングする例を説明したが、例えば、ハードマスク３１を全て等方性エッチングしてもよい。すなわち、トレンチ２０の側壁テーパ角や埋込絶縁膜２２の堆積速度との関係に応じて適宜変更可能である。言い換えると、トレンチ２０の側壁テーパ角や埋込絶縁膜２２の堆積速度と共に、ハードマスク３１における開口部の形状を空洞２２ａを形成するときのパラメータとすることができる。
Furthermore, in the fourth embodiment, the example in which the
また、上記各実施形態を組み合わせた半導体装置とすることもできる。例えば、上記第１実施形態を上記第３実施形態に組み合わせて、側壁絶縁膜２１を高温酸化により形成した酸化膜とし、つまり、ドライ酸化により形成した酸化膜等と比較して緻密性の低い酸化膜とし、当該酸化膜に対してデンシファイ（緻密化）を行った半導体装置とすることもできる。
Moreover, it can also be set as the semiconductor device which combined said each embodiment. For example, by combining the first embodiment with the third embodiment, the
１０ ＳＯＩ基板
２０ トレンチ
２１ 側壁絶縁膜
２２ 埋込絶縁膜
３０ 表面絶縁膜
３１ ハードマスク
３２ フォトレジスト
DESCRIPTION OF
Claims (8)
前記半導体層（１３）の素子形成領域に半導体素子が形成された前記半導体基板（１０）を用意する工程と、
前記半導体層（１３）に、前記素子形成領域を取り囲み、前記絶縁膜（１２）側と反対側の表面から当該絶縁膜（１２）に達するトレンチ（２０）を形成する工程と、
前記トレンチ（２０）の壁面に側壁絶縁膜（２１）を形成する工程と、
前記トレンチ（２０）に、不純物を含む前記埋込絶縁膜（２２）を化学気相成長法により、当該埋込絶縁膜（２２）にて囲まれる空洞（２２ａ）を形成しつつ配置する工程と、
前記半導体基板（１０）を熱処理する工程と、を含むことを特徴とする半導体装置の製造方法。 A support substrate (11), an insulating film (12) disposed on the support substrate (11), and a semiconductor layer (on the opposite side of the support substrate (11) across the insulating film (12)) 13), a trench (20) is formed in the semiconductor layer (13) of the semiconductor substrate (10) and a buried insulating film (22) is disposed in the trench (20). A method,
Preparing the semiconductor substrate (10) having a semiconductor element formed in an element formation region of the semiconductor layer (13);
Forming a trench (20) in the semiconductor layer (13) surrounding the element formation region and reaching the insulating film (12) from the surface opposite to the insulating film (12);
Forming a sidewall insulating film (21) on the wall surface of the trench (20);
Placing the buried insulating film (22) containing impurities in the trench (20) by chemical vapor deposition while forming a cavity (22a) surrounded by the buried insulating film (22); ,
And a step of heat-treating the semiconductor substrate (10).
前記埋込絶縁膜（２２）を配置する工程では、不純物が２〜１０体積％の埋込絶縁膜（２２）を配置することを特徴とする請求項１または２に記載の半導体装置の製造方法。 In the step of forming the sidewall insulating film (21), the sidewall insulating film (21) having a thickness of 0.07 to 0.14 μm is formed,
3. The method of manufacturing a semiconductor device according to claim 1, wherein in the step of disposing the buried insulating film (22), a buried insulating film (22) having an impurity content of 2 to 10% by volume is disposed. .
前記埋込絶縁膜（２２）を配置する工程では、不純物が２〜１０体積％の埋込絶縁膜（２２）を配置することを特徴とする請求項３に記載の半導体装置の製造方法。 In the step of forming the sidewall insulating film (21), the sidewall insulating film (21) having a thickness of 0.07 to 0.10 μm is formed,
4. The method of manufacturing a semiconductor device according to claim 3, wherein in the step of arranging the buried insulating film (22), a buried insulating film (22) having an impurity content of 2 to 10% by volume is arranged.
前記埋込絶縁膜（２２）を配置する工程では、前記半導体層（１３）の表面に前記ハードマスク（３０）を配置した状態で、前記トレンチ（２０）に前記埋込絶縁膜（２２）を配置することを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置の製造方法。 In the step of forming the trench (20), a hard mask (30) is disposed on the surface of the semiconductor layer (13), a resist (31) is disposed, the resist (31) is patterned, and then the resist ( 31) is used as a mask to form an opening in the hard mask (30) by performing a process including isotropic etching on the hard mask (30), and the semiconductor layer is formed using the hard mask (30) as a mask. Forming the trench (20) in (13);
In the step of disposing the buried insulating film (22), the buried insulating film (22) is placed in the trench (20) with the hard mask (30) disposed on the surface of the semiconductor layer (13). 6. The method of manufacturing a semiconductor device according to claim 1, wherein the semiconductor device is disposed.
前記素子形成領域を囲み、前記絶縁膜（１２）側と反対側の表面から前記絶縁膜（１２）に達するまで形成されたトレンチ（２０）と、
前記トレンチ（２０）に配置された側壁絶縁膜（２１）と、
前記トレンチ（２０）に、内部に空洞（２２ａ）が形成された状態で、前記側壁絶縁膜（２１）を介して配置された不純物を含む埋込絶縁膜（２２）と、を備えていることを特徴とする半導体装置。 A support substrate (11), an insulating film (12) disposed on the support substrate (11), and disposed on the opposite side of the support substrate (11) with the insulating film (12) interposed therebetween; A semiconductor layer (13) having a semiconductor element formed thereon, and a semiconductor substrate (10),
A trench (20) formed to surround the element formation region and reach the insulating film (12) from the surface opposite to the insulating film (12) side;
A sidewall insulating film (21) disposed in the trench (20);
The trench (20) includes a buried insulating film (22) containing an impurity disposed via the sidewall insulating film (21) in a state where a cavity (22a) is formed therein. A semiconductor device characterized by the above.
The sidewall insulating film (21) includes a first sidewall insulating film (21a) formed on the trench (20) and a second sidewall insulating film (21b) disposed on the first sidewall insulating film (21a). The semiconductor device according to claim 7, comprising:
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