JP4245788B2

JP4245788B2 - Method for detecting slot timing in complex sequence signals

Info

Publication number: JP4245788B2
Application number: JP2000234619A
Authority: JP
Inventors: 旭平周
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 2000-08-02
Filing date: 2000-08-02
Publication date: 2009-04-02
Anticipated expiration: 2020-08-02
Also published as: JP2002057602A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば直接拡散符号分割多元接続（ＤＳＣＤＭＡ）方式による通信システム等において使用されるスペクトル拡散信号受信方法に関し、より詳細にはそのような受信方法において用いられるスロットタイミング検出方法に関する。
【０００２】
【発明の背景】
スペクトル拡散（Spread Spectrum）通信は、拡散符号を用いて情報信号のスペクトルを広帯域に拡散して伝送する通信であり、拡散の方法により直接拡散、周波数ホッピング、時間拡散等に大別される。このうち直接拡散は、送信したい情報信号に拡散符号を乗算することによりスペクトル拡散を行う方式である。スペクトル直接拡散通信は、耐妨害性、耐干渉性、低傍受率、耐マルチフェージング性、多元接続性等の種々の特長を有する。これらの性質は移動体通信にとって大変好ましい性質である。移動局と基地局との接続方式として、スペクトル拡散に使用される拡散符号によって移動局または基地局を識別する方式が採られており、この接続方式は符号分割多元接続（CDMA: Code Division Multiple Access）方式と呼ばれる。
【０００３】
本発明を応用できるスペクトル拡散受信装置を非常に簡略化したブロック図で示すと、図１のようになる。アンテナ２より受信した符号拡散無線周波信号をＲＦ部４およびＩＦ部６により増幅処理して中間周波数に落としさらにベースバンドに落とした信号を、逆拡散器８で逆拡散する。逆拡散して得た信号をレーキ復調器１０でレーキ復調することにより受信データを得る。
【０００４】
本発明に関するスロットタイミング検出装置１６は、逆拡散器８内にあるデジタルマッチドフィルタと、スロットタイミング検出部１４内にあるデジタルシグナルプロセッサとから成るものである。
【０００５】
次に拡散符号について、説明する。第３世代移動通信システムが現在開発中であるが、その仕様の一例が３ＧＰＰ組織により公開され、それによると同期チャネル（SCH）の構造は、図２に示すようになっている。
【０００６】
移動機は、第１段階として、基地局（Base Station）から送信された同期チャネル（SCH）信号を確実に受信し、プライマリーサーチコード（PSC, Primary Search Code）Cpを検出して、スロットタイミングを検出しなければならない。次に第２段階として、セカンダリーサーチコード（SSC, Secondary Search Code）Csを受信し、フレームタイミングおよびスクランブルコードグループ番号を検出する。最後に第３段階として、コモンパイロットチャネル（CPICH, Common Pilot CHannel）を受信して、スクランブルコード番号を検出する。図２において、Cp, Csの係数aは、１とみなしても差し支えない。
【０００７】
第１段階において、プライマリーサーチコードを検出するために通常マッチドフィルタが必要である。マッチドフィルタの出力の絶対値を用いて、スロットタイミングを検出することができる。３ＧＰＰでは、プライマリーサーチコードとして、階層的な、いわゆる一般化階層ゴーレイコード（Golay code）を用いることによって、加算器の数を減らし、マッチドフィルタを単純化することができる。
【０００８】
プライマリーサーチコードを発生させるために、１６チップから成るサブ系列 a およびゴーレイ相補系列である変調系列 g を以下のように定義する。
【０００９】
【数１】
サブ系列 a = < x₁, x₂, x₃, …, x₁₆ >
= <1, 1, 1, 1, 1, 1, -1, -1, 1, -1, 1, -1, 1, -1, -1, 1 >
【００１０】
【数２】
変調系列 g = < g₁, g₂, g₃, …, g₁₆ >
= <1, 1, 1, -1, -1, 1, -1, -1, 1, 1, 1, -1, 1, -1, 1, 1 >
プライマリサーチコードCpは、次のように定義される。
【００１１】
【数３】

ここでXは複素乗算を意味する。このような16 X 16 =２５６チップのプライマリーサーチコードを受信機の逆拡散器８において検出するための２重マッチドフィルタの一例を図３に示す。図３の前置マッチドフィルタ３２において、受信した複素信号（Ｉ＋ｊＱ）に対し乗算素子３３で係数 x₁₆すなわち１を乗算したものを複素加算器３４に送りながら、同時にそれを最初の遅延器３５（Ｉ，Ｑ両方を遅延させる複素遅延素子）によって時間D（１チップ分の遅延）だけ遅延させてから、乗算素子で x₁₅すなわちー１を乗算したものを加算器３４に送る。１チップの長さは、１／（３．８４ＭＨｚ）秒である。遅延器３５の各々は直列接続またはカスケイド接続され、前段の遅延器からの遅延信号を後段の遅延器が受信するようになっている。従って、遅延器からの遅延出力は、図示のように右隣すなわち後段の遅延器によってさらに時間Dだけ遅延され、乗算処理され、あるいはさらに後段の遅延器に送られる。最後の１５番目の遅延器から出力される信号は合計15D（１５チップ分）だけ遅延されることになり、x₁すなわち１を乗算されて複素加算器３４に送られる。複素加算器３４において加算された全体の出力信号０１は、上記数式１に対応するので、サブ系列 (1+j) X a に対応するピークを持っている。
【００１２】
次に前置マッチドフィルタ３２からの出力０１に対して、上記と同様な処理が後段のマッチドフィルタ４４内で行われる。ただし、各遅延ブロック１〜１５内にある各遅延器３９による遅延量は16D（１６チップ分の複素遅延素子）であり、乗算する係数は数式２の変調系列 gである。最初の演算素子g₁₆に関する部分は、遅延素子が無いけれども、本明細書では遅延が零の遅延ブロック０と定義する。遅延ブロック０〜１５の各々は直列接続またはカスケイド接続され、前段の遅延ブロックの遅延素子３９からの遅延信号を後段の遅延ブロックが受信するようになっている。各遅延素子３９の遅延動作は、タイミングコントローラ４８によって制御される。タイミングコントローラ４８はチップレートクロックを受信して、これに同期して動作する。各遅延素子３９からの出力は、図示のようにg系列の各演算素子３７により演算され、複素演算器３８へと送られる。複素演算器３８は、全遅延ブロック（０〜１５）からの全部で16 X 16 =２５６チップ分の入力を加算する。複素演算器３８からの出力は、数式３に対応するので、Cpに対応したピークを持つ相関出力となる。この相関出力信号を用いてスロットタイミングを検出することができる。Cpに対応するピークは、２５６チップ全てを受信した時点で得られるから、図２の符号２４で示す位置に現れる。従って、Cpに対応するピークを得た時点から、２５６チップ分だけ早い時点がプライマリサーチコードの開始時点、すなわちスロットタイミングとなる。
【００１３】
【発明が解決しようとする課題】
基地局側から送信される信号のキャリア周波数とCDMA移動局側の局部発信周波数との間に差が生じると、いわゆるキャリア周波数オフセットが起こり、従来のデジタルマッチドフィルタにおいてプライマリ同期コードの相関出力が理論値とはかけ離れたものになり、スロットタイミングがうまく取れなくなってしまうという問題点がある。
【００１４】
そこで本発明は、より広い周波数オフセット差に自在に対応できるスロットタイミング検出方法を提供することを目的としている。
【００１５】
【実施例】
以下に本発明の実施例について図面を参照して説明する。図４のマッチドフィルタ５４は、図３のマッチドフィルタ４４と同様に、前置マッチドフィルタ３２からの出力に対して、遅延処理と複素演算処理とを行う。 g系列の各演算素子３７からの演算出力が、マルチモード複素加算器５８へと送られる。加算器５８は、全ての演算素子３７からの２５６チップ分の演算出力（g₁₆〜g₁）を加算することもできるし、これらのうちの一部の演算素子からの演算出力だけを加算することもできる。どの演算素子からの出力を加算するかは、外部制御器６０からの制御信号によって制御することができる。図１のスロットタイミング検出部１４の中に、図４のデジタルシグナルプロセッサ（ＤＳＰ）５２および外部制御器６０が含まれる。
【００１６】
キャリア周波数オフセットが小さい場合には、２５６チップ分全てを加算した出力でもCpに対応した十分なピークを持つ相関出力が得られ、スロットタイミングを検出することができる。キャリア周波数オフセットが大きくなると、各チップにおける位相ずれが累積していくので、結果としてのピークが弱くなり相関を取れなくなる。そこで、２５６チップ分全てを加算せずに、例えば半分の１２８チップ分だけを加算する。外部制御器６０によって、後半の遅延ブロック８〜１５をスリープさせ、前半の遅延ブロック０〜７のみを動作させ、マルチモード加算器５８は、前半の８個の演算素子からの演算出力（g₁₆〜g₉）のみを加算する。こうして得られた、加算器５８からの加算出力は、数式３のうちの後半部分 (1+j) X < ag₉, ag₁₀, ag₁₁, ag₁₂, ag₁₃, ag₁₄, ag₁₅, ag₁₆ >に対応するピークを有する。この半分の１２８チップ分の出力は、周波数オフセットが大きいときは、２５６チップ分全てを加算したものよりも明瞭なピークを有するので、この結果を用いてスロットタイミングを得ることができる。このピークを得た時点より１２８チップ分だけ早い時点がスロットタイミングとなる。
【００１７】
ここでは前半の遅延ブロックのみを動作させたが、逆に前半の遅延ブロックをスリープさせて後半の遅延ブロックからの１２８チップ分の出力のみを加算することもできる。また、１２８チップ分ではなく、６４（g₁₆〜g₁₃），３２（g₁₆〜g₁₅），１６チップ（g₁₆）分だけを使用することももちろん可能である。これらの数チップ分を使用し相関出力を得、この相関出力の絶対値（電力）を複数スロット分サンプリングし、平均処理して最大値を検出し、スロットタイミングを得ることができる。２５６チップの加算でピークがしきい値を越えない場合に、１２８チップだけを加算してみる。１２８チップの加算でもピークがしきい値を越えない場合には６４チップだけを加算してみる。こうして、順に３２チップ、１６チップの加算をしてみることにより、スロットタイミングが確実に得られる。以下に、より具体的なスロットタイミング検出方法を説明する。
１６チップだけ加算する場合
▲１▼ 外部制御器６０により、遅延ブロック１〜遅延ブロック１５をスリープさせる。演算素子g₁₆からの出力のみを直接または加算器５８を通してデジタルシグナルプロセッサ（DSP）５２に入力する。あるいは前置マッチドフィルタ３２からの出力を直接にデジタルシグナルプロセッサ５２に入力しても良い。数式３のうちの各項は aが共通で単にg系列による符号が違うだけであるから、この１６チップ分の出力は +/- aに相当する１６個のピークを有する。DSPで、各スロット内においてこれら１６個のピークをサンプリングして、絶対値を得る。こうして得た１スロット分（図２のスロット＃０）の出力の絶対値（電力に相当）ABSMF₀(I=0~2559)をデジタルシグナルプロセッサ内に保存する。得られた各ピークを t_p1, t_p2, t_p3, …, t_p16で表したものを図５に示す。
▲２▼ 次のスロット（図２のスロット＃１）の出力の絶対値（電力に相当）ABSMF₁(I=0~2559)を、デジタルシグナルプロセッサ内で保存してあるスロット出力絶対値に、対応する各チップ毎に加算する。この加算をＮー１回（スロット＃１〜＃１４）ΣABSMF_k=1~14(I=0~2559)やって平均をとったものをAVABS(I=0~2559)とする。
▲３▼ ▲２▼の平均値には１または複数のピークが現れる。２５６０チップに相当する２５６０個の電力平均値AVABS(I=0~2559)の大小を比較する。最大値１個AVABS(I_max)とその位置I_max（何チップ目かということ）を選び出し保存する。
▲４▼ 理論的には１６個の有意のピークが現れるはずであり、スロットタイミングを求めるためにその１６個のうち最初のピーク（図２の２６）を求めたい。先ず、最大値AVABS(I_max)を選ぶ。最大値から前後１６チップごとだけ離れた位置((I_max + J X 16)mod2560)における各平均値を前後１５個づつ CANABS(J) = AVABS((I_max + J X 16)mod2560), J=-15, -14, …, -1, 0, 1, …, 14, 15,（合計３１個）を選び出して、それらの値と位置を保存する。
▲５▼ 最大値AVABS(I_max)から上記３１個の値をそれぞれ減算ΔABS(J) = AVABS(I_max) - CANABS(J), J= -15 …, 15 する。
▲６▼ 上記の差ΔABS(J)が所定のしきい値Δより小さい値（ΔABS(J)＜Δ＞を選び出し、その差の値と位置を保存する。差が小さいと言うことは、高いピークを意味する。
▲７▼ 保存した差の値の中から保存位置 Jのうち最小値を選び出す。それをJ_{slot timing}とする。これが各ピークのうち最も時間的に早いもの（図２の２６）に相当する。
▲８▼ 推定スロットタイミング I_{est slot timing}を計算する。Iest slot timing = (I_max + 16 X J_{slot timing} - 15) mod2560。この計算値を推定したスロットタイミングとする。スロットタイミングは、最初のピーク２６よりも１５チップ分だけ時間的に早いので（図２参照）、上記式において１５を減算している。
▲９▼ 本当のピークの前後１チップの場所の相関出力にも高いピークが現れるので、推定スロットタイミング I_{est slot timing}の前後１チップの位置も候補として保存しておく。
【００１８】
２５６チップの場合
原則的に１６チップの場合の▲１▼〜▲３▼、▲８▼、▲９▼と同じである。但し、外部制御器６０により、どの遅延ブロックもスリープさせない。各スロットにおいてピークは１個しか現れない。１５スロットの平均値を取って最大のピーク１個の値と位置 I_maxを保存する。スロットタイミングの位置 I_{est slot timing} = (I_max - 255) mod2560となる。
【００１９】
１２８チップの場合
A. 前半の１２８チップにマッチングするとき。
原則的に１６チップの場合の▲１▼〜▲３▼、▲８▼、▲９▼と同じである。但し、外部制御器６０により、遅延ブロック８〜遅延ブロック１５をスリープさせる。各スロットにおいてピークは１個しか現れない。１５スロットの平均値を取って最大のピーク１個の値と位置 I_maxを保存する。スロットタイミングの位置 I_{est slot timing} = (I_max - 127) mod2560となる。
B. 後半の１２８チップにマッチングするとき。
原則的に１６チップの場合の▲１▼〜▲３▼、▲８▼、▲９▼と同じである。但し、外部制御器６０により、遅延ブロック０〜遅延ブロック７をスリープさせる。各スロットにおいてピークは１個しか現れない。１５スロットの平均値を取って最大のピーク１個の値と位置 I_maxを保存する。スロットタイミングの位置 I_{est slot timing} = (I_max - 255) mod2560となる。
【００２０】
６４チップの場合
A．最初の６４チップにマッチングするとき。
▲１▼ １スロット分（スロット＃０）の出力の絶対値（電力に相当）ABSMF₀(I=0~2559)をデジタルシグナルプロセッサ内に保存する。
▲２▼ 次のスロット＃１の出力の絶対値（電力に相当）ABSMF₁(I=0~2559)を前記スロットに加算する。この加算をＮー１回（スロット＃１〜＃１４）ABSMF_k=1~14(I=0~2559)やって平均を取たものを AVABS(I=0~2559)とする。
▲３▼ ▲２▼の平均値には１または複数のピークが現れる。２５６０チップに相当する２５６０個の電力平均値AVABS(I=0~2559)の大小を比較する。最大値１個AVABS(I_max)とその位置I_max（何チップ目か）を選び出し保存する。
▲４▼ 変調系列 gのうち最初の６４チップ（１〜６４チップ目）と、３番目の６４チップ（１２９〜１９２チップ目）とにおいてたまたま同じ形の変調（1, 1, 1, -1）があるので、６４チップ目と１９２チップ目にピークが２つ現れる。これら２個のピークのうち最初の方のピークを求めたい。先ず、最大値 AVABS(I_max)を選び、最大値から前後１２８チップごとだけ離れた位置((I_max + J X 128)mod2560))の各平均値を前後１個づつ CANABS(J)=AVABS((I_max + J X 128)mod2560), J=-1, 0, 1,（合計３個）を選び出し、これらの値と位置を保存する。
▲５▼ 最大値AVABS(I_max)から上記３個の値をそれぞれ減算ΔABS(J) = AVABS(I_max) - CANABS(J), J= -1, 0, 1 する。
▲６▼ 上記の差ΔABS(J)が所定のしきい値Δより小さい値（ΔABS(J)＜Δ＞を選び出し、その差の値と位置を保存する。差が小さいと言うことは、高いピークを意味する。
▲７▼ 保存した差の値の中から保存位置 Jのうち最小値を選び出す。それをJ_{slot timing}とする。これが各ピークのうち最も時間的に早いものに相当する。
▲８▼ 推定スロットタイミング I_{est slot timing}を計算する。Iest slot timing = (I_max + 128 X J_{slot timing} - 63) mod2560。この計算値を推定したスロットタイミングとする。スロットタイミングは、最初のピークよりも６３チップ分だけ時間的に早いので（図２参照）、上記式において６３を減算している。
▲９▼ 本当のピークの前後１チップの場所の相関出力にも高いピークが現れるので、推定スロットタイミング I_{est slot timing}の前後１チップの位置も候補として保存しておく。
【００２１】
B. 任意の連続した６４チップ分にマッチングするとき
PSCの中で任意の位置における連続した６４チップ分の信号が他の位置における連続した６４チップ分の信号と全く同じまたは反転している場合に、それを考慮してスロットタイミングを得ることができる。
【００２２】
３２チップの場合
A. 最初の３２チップにマッチングするとき、
▲１▼ １スロット分（スロット＃０）の出力の絶対値（電力に相当）ABSMF₀(I=0~2559)をデジタルシグナルプロセッサ内に保存する。
▲２▼ 次のスロット＃１の出力の絶対値（電力に相当）ABSMF₁(I=0~2559)を前記スロットに加算する。この加算をＮー１回（スロット＃１〜＃１４）ABSMF_k=1~14(I=0~2559)やって平均を取ったものを AVABS(I=0~2559)とする。
▲３▼ ▲２▼の平均値には１または複数のピークが現れる。２５６０チップに相当する２５６０個の電力平均値 AVABS(I=0~2559)の大小を比較する。最大値１個AVABS(I_max)とその位置I_max（何チップ目か）を選び出して保存する。
▲４▼ 数式２に示す変調 g の特性から、３２チップ目、８０チップ目、１２８チップ目、１６０チップ目、１７６チップ目、２５６チップ目にそれぞれピークが現れる。これら６個のピークのうち最初のピークを求めたい。最大値 AVABS(I_max)を選び、最大値から前後１６チップごとだけ離れた位置((I_max + J X 16)mod2560))の各平均値を前後１4個づつ CANABS(J) = AVABS((I_max + J X 16)mod2560), J=-14, 0, 14,（合計２９個）を選び出して、値と位置を保存する。
▲５▼ 最大値AVABS(I_max)から上記２９個の値をそれぞれ減算ΔABS(J) = AVABS(I_max) - CANABS(J), J= -14, 0, 14 する。
▲６▼ 上記の差ΔABS(J)が所定のしきい値Δより小さい値（ΔABS(J)＜Δ＞を選び出し、その差の値と位置を保存する。差が小さいと言うことは、高いピークを意味する。
▲７▼ 保存した差の値の中から保存位置 Jのうち最小値を選び出す。それをJ_{slot timing}とする。これが各ピークのうち最も時間的に早いものに相当する。
▲８▼ 推定スロットタイミング I_{est slot timing}を計算する。Iest slot timing = (I_max + 16 X J_{slot timing} - 31) mod2560。この計算値を推定したスロットタイミングとする。スロットタイミングは、最初のピークよりも３１チップ分だけ時間的に早いので、上記式において３１を減算している。
▲９▼ 本当のピークの前後１チップの場所の相関出力にも高いピークが現れるので、推定スロットタイミング I_{est slot timing}の前後１チップの位置も候補として保存しておく。
【００２３】
B. 任意の連続した３２チップ分にマッチングするとき
PSCの中で任意の位置における連続した３２チップ分の信号が他の位置における連続した３２チップ分の信号と全く同じまたは反転している場合に、それを考慮してスロットタイミングを得ることができる。
【００２４】
本発明に従えば、１６の任意の整数倍にマッチングすることができる。マッチングするチップ数を減らしていき、１６チップでもまだピークを見つけることができない場合には、サンプリングタイミングを１／Ｍ（自然数）チップ分ずらして、上記の手順（２５６→１６チップ）を繰り返すことができる。しきい値Δは、ピークと雑音とを区別するために十分な値をとるべきであり、平均雑音の強度から決定することができ、信号・雑音の平均より少し大きいぐらいが適当であろう。
【００２５】
本発明の実施例によれば周波数オフセットが +/- 56kHzの範囲まで、スロットタイミングを取ることができる。
【図面の簡単な説明】
【図１】本発明を応用できるスペクトル拡散受信装置を簡略化したブロック図で示した図である。
【図２】第３世代移動通信システムに用いる同期チャネルの構造を示した図である。
【図３】本発明を応用できるデジタルマッチドフィルタのブロック図である。
【図４】本発明の一実施例に従い、マッチドフィルタ、加算器およびデジタルシグナルプロセッサからなるスロットタイミング決定装置のブロック図である。
【図５】本発明の一実施例に従ったスロットタイミング検出方法における１６個のピークを示す図である。
【符号の説明】
１６スロットタイミング検出装置
１４スロットタイミング検出部
５４デジタルマッチドフィルタ
４８タイミングコントローラ
３７複素演算素子
３９複素遅延素子
５８マルチモード複素加算器
５２デジタルシグナルプロセッサ
６０外部制御器[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a spread spectrum signal receiving method used in a communication system using, for example, a direct spreading code division multiple access (DSCDMA) system, and more particularly to a slot timing detection method used in such a receiving method.
[0002]
BACKGROUND OF THE INVENTION
Spread spectrum communication is communication in which a spectrum of an information signal is spread over a wide band using a spread code and is broadly divided into direct spreading, frequency hopping, time spreading, and the like depending on a spreading method. Direct spread is a method of performing spread spectrum by multiplying an information signal to be transmitted by a spread code. Direct spectrum spread communication has various features such as anti-jamming, anti-interference, low interception rate, multi-fading resistance, and multiple access. These properties are very favorable properties for mobile communication. As a connection method between a mobile station and a base station, a method of identifying a mobile station or a base station by a spreading code used for spread spectrum is adopted. This connection method is a code division multiple access (CDMA: Code Division Multiple Access). ) Method.
[0003]
A spread spectrum receiving apparatus to which the present invention can be applied is shown in a very simplified block diagram as shown in FIG. The code spread radio frequency signal received from the antenna 2 is amplified by the RF unit 4 and IF unit 6 and dropped to the intermediate frequency, and the signal dropped to the baseband is despread by the despreader 8. Received data is obtained by rake demodulating the signal obtained by despreading by the rake demodulator 10.
[0004]
The slot timing detection device 16 according to the present invention includes a digital matched filter in the despreader 8 and a digital signal processor in the slot timing detection unit 14.
[0005]
Next, the spread code will be described. A third generation mobile communication system is currently under development, but an example of its specifications has been published by the 3GPP organization. According to this, the structure of the synchronization channel (SCH) is as shown in FIG.
[0006]
As a first step, the mobile station reliably receives the synchronization channel (SCH) signal transmitted from the base station, detects the primary search code (PSC) Cp, and determines the slot timing. Must be detected. Next, as a second stage, a secondary search code (SSC) Cs is received, and the frame timing and scramble code group number are detected. Finally, as a third stage, a common pilot channel (CPICH, Common Pilot CHannel) is received and a scramble code number is detected. In FIG. 2, the coefficient a of Cp and Cs can be regarded as 1.
[0007]
In the first stage, usually a matched filter is needed to detect the primary search code. The slot timing can be detected using the absolute value of the output of the matched filter. In 3GPP, by using a hierarchical so-called generalized layered Golay code as a primary search code, the number of adders can be reduced and the matched filter can be simplified.
[0008]
In order to generate a primary search code, a sub-sequence a consisting of 16 chips and a modulation sequence g which is a Golay complementary sequence are defined as follows.
[0009]
[Expression 1]
Subsequence a = <x ₁ , x ₂ , x ₃ ,…, x ₁₆ >
= <1, 1, 1, 1, 1, 1, -1, -1, 1, -1, 1, -1, 1, -1, -1, 1>
[0010]
[Expression 2]
Modulation sequence g = <g ₁ , g ₂ , g ₃ ,…, g ₁₆ >
= <1, 1, 1, -1, -1, 1, -1, -1, 1, 1, 1, -1, 1, -1, 1, 1>
The primary search code Cp is defined as follows.
[0011]
[Equation 3]

Here, X means complex multiplication. FIG. 3 shows an example of a double matched filter for detecting such a primary search code of 16 × 16 = 256 chips in the despreader 8 of the receiver. In pre-matched filter 32 of FIG. 3, the received complex signal (I + jQ) while feeding the complex adder 34 multiplied by the factor x ₁₆ or 1 in the multiplication device 33 to the first delay device 35 it simultaneously ( I, after delayed by the time D (1 delays chips) by a complex delay element) for delaying both Q, sends a multiplied by the x ₁₅ ie-1 multiplication element to the adder 34. The length of one chip is 1 / (3.84 MHz) second. Each of the delay devices 35 is connected in series or cascade, so that a delay signal from the preceding delay device is received by the succeeding delay device. Therefore, the delay output from the delay unit is further delayed by the time D by the delay unit on the right side, that is, the subsequent stage, as shown in the figure, is multiplied, or sent to the subsequent delay unit. The signal output from the last 15th delay device is delayed by a total of 15D (15 chips), multiplied by x _1, that is, 1 and sent to the complex adder 34. Since the entire output signal 01 added in the complex adder 34 corresponds to the above-described equation 1, it has a peak corresponding to the subsequence (1 + j) X a.
[0012]
Next, the same processing as described above is performed in the subsequent matched filter 44 for the output 01 from the pre-matched filter 32. However, the delay amount by each delay unit 39 in each delay block 1 to 15 is 16D (complex delay element for 16 chips), and the coefficient to be multiplied is the modulation sequence g of Equation 2. The portion relating to the first arithmetic element g ₁₆ is defined as a delay block 0 having no delay, although there is no delay element. Each of the delay blocks 0 to 15 is connected in series or cascade, so that a delay signal from the delay element 39 of the preceding delay block is received by the subsequent delay block. The delay operation of each delay element 39 is controlled by the timing controller 48. The timing controller 48 receives the chip rate clock and operates in synchronization therewith. The output from each delay element 39 is calculated by each g-sequence calculation element 37 as shown in the figure and sent to the complex calculator 38. The complex computing unit 38 adds the inputs of 16 × 16 = 256 chips in total from all the delay blocks (0 to 15). Since the output from the complex computing unit 38 corresponds to Equation 3, it becomes a correlation output having a peak corresponding to Cp. The slot timing can be detected using this correlation output signal. Since the peak corresponding to Cp is obtained when all 256 chips are received, it appears at the position indicated by reference numeral 24 in FIG. Therefore, a time point earlier by 256 chips from the time point when the peak corresponding to Cp is obtained is the start time point of the primary search code, that is, the slot timing.
[0013]
[Problems to be solved by the invention]
If there is a difference between the carrier frequency of the signal transmitted from the base station and the local transmission frequency of the CDMA mobile station, a so-called carrier frequency offset occurs, and the correlation output of the primary synchronization code is theoretically calculated in the conventional digital matched filter. There is a problem that the slot timing cannot be obtained well because it is far from the value.
[0014]
Therefore, an object of the present invention is to provide a slot timing detection method that can freely cope with a wider frequency offset difference.
[0015]
【Example】
Embodiments of the present invention will be described below with reference to the drawings. The matched filter 54 in FIG. 4 performs a delay process and a complex operation process on the output from the pre-matched filter 32, similarly to the matched filter 44 in FIG. The calculation output from each g-sequence calculation element 37 is sent to the multimode complex adder 58. The adder 58 can add the operation outputs (g _{16 to} g ₁ ) for 256 chips from all the operation elements 37, or add only the operation outputs from some of the operation elements. You can also. The output from which arithmetic element is added can be controlled by a control signal from the external controller 60. The slot timing detector 14 of FIG. 1 includes the digital signal processor (DSP) 52 and the external controller 60 of FIG.
[0016]
When the carrier frequency offset is small, a correlation output having a sufficient peak corresponding to Cp can be obtained even with an output obtained by adding all 256 chips, and slot timing can be detected. As the carrier frequency offset increases, phase shifts at each chip accumulate, resulting in weaker peaks and no correlation. Therefore, for example, only the half 128 chips are added without adding all the 256 chips. The external controller 60 sleeps the latter half delay blocks 8 to 15 and operates only the first half delay blocks 0 to 7, and the multimode adder 58 outputs computation outputs (g ₁₆₎ from the first eight computing elements. ~g ₉₎ only adds. The addition output from the adder 58 obtained in this way is the latter half part (1 + j) X <ag ₉ , ag ₁₀ , ag ₁₁ , ag ₁₂ , ag ₁₃ , ag ₁₄ , ag ₁₅ , ag _It has a peak corresponding to ₁₆ >. Since the half 128-chip output has a clearer peak than the sum of all 256 chips when the frequency offset is large, slot timing can be obtained using this result. The time point that is 128 chips earlier than the time point when this peak is obtained is the slot timing.
[0017]
Here, only the first-half delay block is operated, but conversely, the first-half delay block can be put to sleep and only the output for 128 chips from the second-half delay block can be added. Further, instead of the 128 _{_{chips, 64 (g 16 ~g 13)}} , 32 (g 16 ~g 15), it is of course possible to use only 16 chips (g ₁₆₎ minutes. Using these several chips, a correlation output is obtained, and the absolute value (power) of the correlation output is sampled for a plurality of slots and averaged to detect the maximum value to obtain the slot timing. If the peak does not exceed the threshold by adding 256 chips, add only 128 chips. If the peak does not exceed the threshold even after adding 128 chips, add only 64 chips. In this way, slot timing can be reliably obtained by sequentially adding 32 chips and 16 chips. A more specific slot timing detection method will be described below.
When adding only 16 chips ( 1) The external controller 60 causes the delay blocks 1 to 15 to sleep. Only the output from the arithmetic element g ₁₆ is input to the digital signal processor (DSP) 52 directly or through the adder 58. Alternatively, the output from the pre-matched filter 32 may be directly input to the digital signal processor 52. Each term in Equation 3 has a common a and only a different sign based on the g sequence, so the output for 16 chips has 16 peaks corresponding to +/− a. The DSP samples these 16 peaks in each slot to obtain an absolute value. The absolute value (corresponding to power) ABSMF ₀ (I = 0 to 2559) of the output of one slot (slot # 0 in FIG. 2) thus obtained is stored in the digital signal processor. FIG. 5 shows the obtained peaks represented by t _p1 , t _p2 , t _p3 ,..., T _p16 .
(2) The absolute value (corresponding to power) ABSMF ₁ (I = 0 to 2559) of the output of the next slot (slot # 1 in FIG. 2) is changed to the absolute value of the slot output stored in the digital signal processor. Add for each corresponding chip. This addition is performed N-1 times (slots # 1 to # 14) ΣABSMF _{k = 1 to 14} (I = 0 to 2559), and the average is taken as AVABS (I = 0 to 2559).
(1) One or more peaks appear in the average value of (2). The magnitudes of 2560 power average values AVABS (I = 0 to 2559) corresponding to 2560 chips are compared. Select one maximum value AVABS (I _max ) and its position I _max (how many chips) and save it.
(4) Theoretically, 16 significant peaks should appear, and in order to obtain the slot timing, the first peak (26 in FIG. 2) is to be obtained. First, the maximum value AVABS (I _max ) is selected. Position apart by longitudinal 16 chips from the maximum value _{((I max + JX 16)} mod2560) each mean the front and back 15 at a time CANABS in (J) = AVABS ((I max + JX 16) mod2560), J = - 15, -14, ..., -1, 0, 1, ..., 14, 15, (31 in total) are selected and their values and positions are stored.
(5) The 31 values are subtracted from the maximum value AVABS (I _max ), respectively, and ΔABS (J) = AVABS (I _max ) −CANABS (J), J = −15.
(6) Select a value (ΔABS (J) <Δ> where the difference ΔABS (J) is smaller than the predetermined threshold value Δ and store the value and position of the difference. Means a peak.
(7) Select the minimum value from the saved positions J from the saved difference values. _Let it be J _{slot timing} . This corresponds to the earliest in time (26 in FIG. 2) of each peak.
(8) Estimated slot timing I _{est slot timing} is calculated. Iest slot timing = (I _max + 16 XJ _{slot timing} -15) mod2560. This calculated value is assumed to be the estimated slot timing. Since the slot timing is earlier than the first peak 26 by 15 chips (see FIG. 2), 15 is subtracted in the above equation.
(9) Since a high peak also appears in the correlation output at the location of one chip before and after the real peak, the position of one chip before and after the estimated slot timing I _{est slot timing} is also stored as a candidate.
[0018]
In the case of 256 chips In principle, it is the same as (1) to (3), (8), and (9) in the case of 16 chips. However, no delay block is caused to sleep by the external controller 60. Only one peak appears in each slot. Take the average value of 15 slots and save the value of one peak and the position I _max . Slot timing position I _{est slot timing} = (I _max -255) mod 2560.
[0019]
For 128 chips
A. When matching the first 128 chips.
In principle, it is the same as (1) to (3), (8), and (9) in the case of 16 chips. However, the external controller 60 causes the delay blocks 8 to 15 to sleep. Only one peak appears in each slot. Take the average value of 15 slots and save the value of one peak and the position I _max . Slot timing position I _{est slot timing} = (I _max -127) mod 2560.
B. When matching the last 128 chips.
In principle, it is the same as (1) to (3), (8), and (9) in the case of 16 chips. However, the external controller 60 causes the delay blocks 0 to 7 to sleep. Only one peak appears in each slot. Take the average value of 15 slots and save the value of one peak and the position I _max . Slot timing position I _{est slot timing} = (I _max -255) mod 2560.
[0020]
64 chips
A. When matching the first 64 chips.
(1) The absolute value (corresponding to power) ABSMF ₀ (I = 0 to 2559) of the output of one slot (slot # 0) is stored in the digital signal processor.
{Circle around (2)} The absolute value (corresponding to power) ABSMF ₁ (I = 0 to 2559) of the output of the next slot # 1 is added to the slot. This addition is performed N-1 times (slots # 1 to # 14) ABSMF _{k = 1 to 14} (I = 0 to 2559), and an average is taken as AVABS (I = 0 to 2559).
(1) One or more peaks appear in the average value of (2). The magnitudes of 2560 power average values AVABS (I = 0 to 2559) corresponding to 2560 chips are compared. Select one maximum value AVABS (I _max ) and its position I _max (number of chips) and save.
(4) In the modulation sequence g, the first 64 chips (1st to 64th chips) and the third 64 chips (129th to 192th chips) happen to have the same modulation (1, 1, 1, -1). Therefore, two peaks appear on the 64th chip and the 192nd chip. I want to find the first of these two peaks. First, the maximum value AVABS (I _max ) is selected, and each average value at a position ((I _max + JX 128) mod 2560) that is separated from the maximum value by 128 chips before and after the maximum value one by one before and after CANABS (J) = AVABS ( (I _max + JX 128) mod 2560), J = -1, 0, 1, (3 in total) are selected, and these values and positions are stored.
(5) Subtract ΔABS (J) = AVABS (I _max ) −CANABS (J), J = −1, 0, 1 from the above three values from the maximum value AVABS (I _max ).
(6) Select a value (ΔABS (J) <Δ> where the difference ΔABS (J) is smaller than the predetermined threshold value Δ and store the value and position of the difference. Means a peak.
(7) Select the minimum value from the saved positions J from the saved difference values. _Let it be J _{slot timing} . This corresponds to the fastest of the peaks.
(8) Estimated slot timing I _{est slot timing} is calculated. Iest slot timing = (I _max + 128 XJ _{slot timing} -63) mod2560. This calculated value is assumed to be the estimated slot timing. Since the slot timing is 63 chips earlier than the first peak (see FIG. 2), 63 is subtracted in the above equation.
(9) Since a high peak also appears in the correlation output at the location of one chip before and after the real peak, the position of one chip before and after the estimated slot timing I _{est slot timing} is also stored as a candidate.
[0021]
B. When matching any 64 consecutive chips
In the PSC, when the continuous 64 chip signal at an arbitrary position is exactly the same as or inverted from the continuous 64 chip signal at another position, the slot timing can be obtained in consideration thereof. .
[0022]
32 chips
A. When matching the first 32 chips,
(1) The absolute value (corresponding to power) ABSMF ₀ (I = 0 to 2559) of the output of one slot (slot # 0) is stored in the digital signal processor.
{Circle around (2)} The absolute value (corresponding to power) ABSMF ₁ (I = 0 to 2559) of the output of the next slot # 1 is added to the slot. This addition is performed N-1 times (slots # 1 to # 14) ABSMF _{k = 1 to 14} (I = 0 to 2559), and an average is taken as AVABS (I = 0 to 2559).
(1) One or more peaks appear in the average value of (2). The magnitudes of 2560 power average values AVABS (I = 0 to 2559) corresponding to 2560 chips are compared. Select one maximum value AVABS (I _max ) and its position I _max (number of chips) and save.
(4) From the characteristic of modulation g shown in Formula 2, peaks appear at the 32nd chip, 80th chip, 128th chip, 160th chip, 176th chip, and 256th chip, respectively. I want to find the first of these 6 peaks. Select the maximum value AVABS (I _max ), and each average value at the position ((I _max + JX 16) mod 2560) separated from the maximum value by 16 chips before and after the maximum value is 14 pieces each before and after CANABS (J) = AVABS ((I _max + JX 16) mod 2560), J = -14, 0, 14, (total 29) are selected and the value and position are stored.
(5) Subtract ΔABS (J) = AVABS (I _max ) −CANABS (J), J = −14, 0, 14 from the above 29 values from the maximum value AVABS (I _max ).
(6) Select a value (ΔABS (J) <Δ> where the difference ΔABS (J) is smaller than the predetermined threshold value Δ and store the value and position of the difference. Means a peak.
(7) Select the minimum value from the saved positions J from the saved difference values. _Let it be J _{slot timing} . This corresponds to the fastest of the peaks.
(8) Estimated slot timing I _{est slot timing} is calculated. Iest slot timing = (I _max + 16 XJ _{slot timing} -31) mod2560. This calculated value is assumed to be the estimated slot timing. Since the slot timing is temporally earlier by 31 chips than the first peak, 31 is subtracted in the above equation.
(9) Since a high peak also appears in the correlation output at the location of one chip before and after the real peak, the position of one chip before and after the estimated slot timing I _{est slot timing} is also stored as a candidate.
[0023]
B. When matching 32 consecutive chips
Slot signal can be obtained by taking into account when 32 consecutive chips at any position in PSC are exactly the same as or inverted from 32 consecutive chips at other positions. .
[0024]
According to the present invention, it is possible to match to any integer multiple of 16. If the number of matching chips is reduced and a peak cannot be found even with 16 chips, the above procedure (256 → 16 chips) may be repeated by shifting the sampling timing by 1 / M (natural number) chips. it can. The threshold value Δ should take a value sufficient to distinguish between a peak and noise, and can be determined from the intensity of the average noise, and a value slightly larger than the average of the signal and noise may be appropriate.
[0025]
According to the embodiment of the present invention, slot timing can be taken up to a frequency offset range of +/− 56 kHz.
[Brief description of the drawings]
FIG. 1 is a simplified block diagram of a spread spectrum receiver to which the present invention can be applied.
FIG. 2 is a diagram illustrating a structure of a synchronization channel used in a third generation mobile communication system.
FIG. 3 is a block diagram of a digital matched filter to which the present invention can be applied.
FIG. 4 is a block diagram of a slot timing determination device comprising a matched filter, an adder, and a digital signal processor according to an embodiment of the present invention.
FIG. 5 is a diagram showing 16 peaks in a slot timing detection method according to an embodiment of the present invention.
[Explanation of symbols]
16 slot timing detector 14 slot timing detector 54 digital matched filter 48 timing controller 37 complex arithmetic element 39 complex delay element 58 multimode complex adder 52 digital signal processor 60 external controller

Claims

所定の複素系列から構成される複素信号を受信してスロットタイミングを検出する方法であって：
デジタルマッチドフィルタにおいて、任意のＮ個のチップ分の出力を加算する段階；
前記加算出力の絶対値をとり、所定数のスロット分に亘って平均化した平均値を得る段階；
前記平均値の中から、最大のピークを選択してその値と位置を保存する段階；
前記の最大のピークの位置から前後に所定ピーク数だけ離れた範囲内における有意のピークを選び出す段階；
前記有意のピークのうち時間的に最初のピークを選択してその位置を保存する段階；および
前記の最初のピークの位置から、前記加算する段階において加算するチップ数に応じてスロットタイミングを検出する段階；
から構成される方法。A method for detecting a slot timing by receiving a complex signal composed of a predetermined complex sequence, comprising:
Summing outputs of any N chips in a digital matched filter;
Taking an absolute value of the summed output and obtaining an average value averaged over a predetermined number of slots;
Selecting a maximum peak from the average value and storing the value and position;
Selecting a significant peak within a range separated by a predetermined number of peaks before and after the position of the maximum peak;
Selecting the first peak among the significant peaks in time and storing the position; and detecting the slot timing from the position of the first peak according to the number of chips to be added in the adding step Stage;
A method consisting of:

請求項１に記載のスロットタイミングを検出する方法であって：
前記のＮが、１２８，６４，３２，１６から成るグループから選択される；
ことを特徴とする方法。The method of detecting slot timing according to claim 1, comprising:
Said N is selected from the group consisting of 128, 64, 32, 16;
A method characterized by that.

請求項１に記載のスロットタイミングを検出する方法であって、前記の任意のＮ個のチップ分の出力を加算する段階の前に：
デジタルマッチドフィルタにおいて、２５６チップ分の出力を加算してピークを得る段階；
を含むことを特徴とする方法。2. The method of detecting slot timing according to claim 1, prior to the step of adding the outputs of the arbitrary N chips:
In the digital matched filter, adding the outputs of 256 chips to obtain a peak;
A method comprising the steps of:

請求項１に記載のスロットタイミングを検出する方法であって、前記のデジタルマッチドフィルタにおける２５６チップ分の出力を加算する段階を実行した結果有意のピークが得られない場合において、次にＮを１２８として全段階を実行する、ことを特徴とする方法。 2. The method for detecting slot timing according to claim 1, wherein when a significant peak is not obtained as a result of executing the step of adding outputs of 256 chips in said digital matched filter, N is set to 128. A method characterized by performing all stages as

請求項４に記載のスロットタイミングを検出する方法であって、前記のＮを１２８として全段階を実行した結果有意のピークが得られない場合において、次にＮを６４として請求項１の全段階を実行する、ことを特徴とする方法。 5. The method for detecting slot timing according to claim 4, wherein when no significant peak is obtained as a result of executing all the steps with N set to 128, N is set to 64 next. Performing the method.

請求項５に記載のスロットタイミングを検出する方法であって、前記のＮを６４として全段階を実行した結果有意のピークが得られない場合において、次にＮを３２として請求項１の全段階を実行する、ことを特徴とする方法。 6. The method of detecting slot timing according to claim 5, wherein when no significant peak is obtained as a result of executing all the steps with N being 64, N is then set to 32. Performing the method.

請求項６に記載のスロットタイミングを検出する方法であって、前記のＮを３２として全段階を実行した結果有意のピークが得られない場合において、次にＮを１６として請求項１の全段階を実行する、ことを特徴とする方法。 7. The method for detecting slot timing according to claim 6, wherein when no significant peak is obtained as a result of executing all the steps with N being 32, N is set to 16 next. Performing the method.