JP2002057602A - Slot timing detection method in complex type signal - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a slot timing detection method capable of coping freely with a wide frequency offset difference. SOLUTION: This is a method of receiving complex signals composed of prescribed complex sequences and of detecting slot timing. The method comprises first step of adding up the outputs of optional N chips at a digital matched filter, second step of getting the absolute value of the added output and of obtaining an average value by averaging the absolute value through a prescribed number of slots, third step of selecting a maximum peak out of the average values and of preserving the value and position of the maximum peak, fourth step of selecting significant peaks located within a certain range separate from the position of the maximum peak before and behind it by a prescribed number of peaks, fifth step of selecting the temporally first peak out of the significant peaks and of preserving its position, and sixth step of detecting slot timing corresponding to the characteristics of the above complex sequence on the basis of the position of the first peak.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、例えば直接拡散符
号分割多元接続（ＤＳＣＤＭＡ）方式による通信システ
ム等において使用されるスペクトル拡散信号受信方法に
関し、より詳細にはそのような受信方法において用いら
れるスロットタイミング検出方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a spread spectrum signal receiving method used in a communication system based on, for example, a direct sequence code division multiple access (DSCDMA) system, and more particularly to a slot used in such a receiving method. The present invention relates to a timing detection method.

【０００２】[0002]

【発明の背景】スペクトル拡散（Spread Spectrum）通
信は、拡散符号を用いて情報信号のスペクトルを広帯域
に拡散して伝送する通信であり、拡散の方法により直接
拡散、周波数ホッピング、時間拡散等に大別される。こ
のうち直接拡散は、送信したい情報信号に拡散符号を乗
算することによりスペクトル拡散を行う方式である。ス
ペクトル直接拡散通信は、耐妨害性、耐干渉性、低傍受
率、耐マルチフェージング性、多元接続性等の種々の特
長を有する。これらの性質は移動体通信にとって大変好
ましい性質である。移動局と基地局との接続方式とし
て、スペクトル拡散に使用される拡散符号によって移動
局または基地局を識別する方式が採られており、この接
続方式は符号分割多元接続（CDMA: Code Division Mult
iple Access）方式と呼ばれる。BACKGROUND OF THE INVENTION Spread Spectrum communication is communication in which the spectrum of an information signal is spread over a wide band using a spreading code and transmitted. The spread method is widely used for direct spreading, frequency hopping, time spreading, and the like. Separated. Of these, direct spreading is a method of performing spectrum spreading by multiplying an information signal to be transmitted by a spreading code. Direct spread spectrum communication has various features such as anti-jamming, anti-interference, low interception rate, multi-fading, and multiple access. These properties are very favorable properties for mobile communication. As a connection method between a mobile station and a base station, a method of identifying a mobile station or a base station by a spreading code used for spread spectrum is adopted. This connection method is a code division multiple access (CDMA).
iple Access) method.

【０００３】本発明を応用できるスペクトル拡散受信装
置を非常に簡略化したブロック図で示すと、図１のよう
になる。アンテナ２より受信した符号拡散無線周波信号
をＲＦ部４およびＩＦ部６により増幅処理して中間周波
数に落としさらにベースバンドに落とした信号を、逆拡
散器８で逆拡散する。逆拡散して得た信号をレーキ復調
器１０でレーキ復調することにより受信データを得る。FIG. 1 shows a very simplified block diagram of a spread spectrum receiver to which the present invention can be applied. The code spread radio frequency signal received from the antenna 2 is amplified by the RF unit 4 and the IF unit 6 to reduce the signal to an intermediate frequency, and further the signal dropped to the baseband is despread by the despreader 8. Rake demodulator 10 rake demodulates the signal obtained by despreading to obtain received data.

【０００４】本発明に関するスロットタイミング検出装
置１６は、逆拡散器８内にあるデジタルマッチドフィル
タと、スロットタイミング検出部１４内にあるデジタル
シグナルプロセッサとから成るものである。[0004] The slot timing detector 16 according to the present invention comprises a digital matched filter in the despreader 8 and a digital signal processor in the slot timing detector 14.

【０００５】次に拡散符号について、説明する。第３世
代移動通信システムが現在開発中であるが、その仕様の
一例が３ＧＰＰ組織により公開され、それによると同期
チャネル（SCH）の構造は、図２に示すようになってい
る。Next, the spreading code will be described. Although the third generation mobile communication system is currently under development, an example of its specification has been released by the 3GPP organization, according to which the structure of the synchronization channel (SCH) is as shown in FIG.

【０００６】移動機は、第１段階として、基地局（Base
Station）から送信された同期チャネル（SCH）信号を
確実に受信し、プライマリーサーチコード（PSC, Prima
ry Search Code）Cpを検出して、スロットタイミングを
検出しなければならない。次に第２段階として、セカン
ダリーサーチコード（SSC, Secondary Search Code）Cs
を受信し、フレームタイミングおよびスクランブルコー
ドグループ番号を検出する。最後に第３段階として、コ
モンパイロットチャネル（CPICH, Common Pilot CHanne
l）を受信して、スクランブルコード番号を検出する。
図２において、Cp, Csの係数aは、１とみなしても差し
支えない。[0006] As a first step, a mobile station transmits a signal to a base station (Base station).
Station) and securely receive the synchronization channel (SCH) signal transmitted from the primary search code (PSC, Prima
ry Search Code) Cp must be detected to detect slot timing. Next, as a second step, a secondary search code (SSC, Secondary Search Code) Cs
To detect the frame timing and the scramble code group number. Finally, as a third step, the common pilot channel (CPICH, Common Pilot CHanne
l) to detect the scramble code number.
In FIG. 2, the coefficient a of Cp and Cs may be regarded as 1.

【０００７】第１段階において、プライマリーサーチコ
ードを検出するために通常マッチドフィルタが必要であ
る。マッチドフィルタの出力の絶対値を用いて、スロッ
トタイミングを検出することができる。３ＧＰＰでは、
プライマリーサーチコードとして、階層的な、いわゆる
一般化階層ゴーレイコード（Golay code）を用いること
によって、加算器の数を減らし、マッチドフィルタを単
純化することができる。In the first stage, a matched filter is usually required to detect the primary search code. The slot timing can be detected using the absolute value of the output of the matched filter. In 3GPP,
By using a hierarchical, so-called generalized hierarchical Golay code as the primary search code, the number of adders can be reduced and the matched filter can be simplified.

【０００８】プライマリーサーチコードを発生させるた
めに、１６チップから成るサブ系列a およびゴーレイ相
補系列である変調系列 g を以下のように定義する。In order to generate a primary search code, a sub-sequence a consisting of 16 chips and a modulation sequence g which is a Golay complementary sequence are defined as follows.

【０００９】[0009]

【数１】 サブ系列 a = < x₁, x₂, x₃, …, x₁₆ > = <1, 1, 1, 1, 1, 1, -1, -1, 1, -1, 1, -1, 1, -1, -1, 1 >## EQU00001 ## Subsequence a = <x ₁ , x ₂ , x ₃ ,…, x ₁₆ > = <1, 1, 1, 1, 1, 1, -1, -1, 1, -1, 1, -1, 1, -1, -1, 1>

【００１０】[0010]

【数２】 変調系列 g = < g₁, g₂, g₃, …, g₁₆ > = <1, 1, 1, -1, -1, 1, -1, -1, 1, 1, 1, -1, 1, -1, 1, 1 > プライマリサーチコードCpは、次のように定義される。## EQU00002 ## Modulation sequence g = <g ₁ , g ₂ , g ₃ ,…, g ₁₆ > = <1, 1, 1, -1, -1, 1, -1, -1, 1, 1, 1 , -1, 1, -1, 1, 1> The primary search code Cp is defined as follows.

【００１１】[0011]

【数３】 Cp = (1+j) X < ag₁, ag₂, ag₃, ag₄, ag₅, ag₆, ag₇, ag₈, ag₉, ag₁₀, ag₁₁, ag₁₂, ag₁₃, ag₁₄, ag₁₅, ag₁₆ > = (1+j) X < a, a, a, -a, -a, a, -a, -a, a, a, a, -a, a, -a, a, a> ここでXは複素乗算を意味する。このような16 X 16 =２
５６チップのプライマリーサーチコードを受信機の逆拡
散器８において検出するための２重マッチドフィルタの
一例を図３に示す。図３の前置マッチドフィルタ３２に
おいて、受信した複素信号（Ｉ＋ｊＱ）に対し乗算素子
３３で係数 x₁₆すなわち１を乗算したものを複素加算器
３４に送りながら、同時にそれを最初の遅延器３５
（Ｉ，Ｑ両方を遅延させる複素遅延素子）によって時間
D（１チップ分の遅延）だけ遅延させてから、乗算素子
で x₁₅すなわちー１を乗算したものを加算器３４に送
る。１チップの長さは、１／（３．８４ＭＨｚ）秒であ
る。遅延器３５の各々は直列接続またはカスケイド接続
され、前段の遅延器からの遅延信号を後段の遅延器が受
信するようになっている。従って、遅延器からの遅延出
力は、図示のように右隣すなわち後段の遅延器によって
さらに時間Dだけ遅延され、乗算処理され、あるいはさ
らに後段の遅延器に送られる。最後の１５番目の遅延器
から出力される信号は合計15D（１５チップ分）だけ遅
延されることになり、x₁すなわち１を乗算されて複素加
算器３４に送られる。複素加算器３４において加算され
た全体の出力信号０１は、上記数式１に対応するので、
サブ系列 (1+j) X a に対応するピークを持っている。Cp = (1 + j) X <ag ₁ , ag ₂ , ag ₃ , ag ₄ , ag ₅ , ag ₆ , ag ₇ , ag ₈ , ag ₉ , ag ₁₀ , ag ₁₁ , ag ₁₂ , ag ₁₃ , ag ₁₄ , ag ₁₅ , ag ₁₆ > = (1 + j) X <a, a, a, -a, -a, a, -a, -a, a, a, a, -a, a, -a, a, a> where X means complex multiplication. 16 x 16 = 2 like this
FIG. 3 shows an example of a double matched filter for detecting the 56-chip primary search code in the despreader 8 of the receiver. In pre-matched filter 32 of FIG. 3, while feeding a multiplied by the factor x ₁₆ or 1 in the multiplication device 33 with respect to the received complex signal (I + jQ) into a complex adder 34, the first delay unit it simultaneously 35
(Complex delay element that delays both I and Q)
After delayed by D (1 delays chips), and sends to the adder 34 multiplied by the x ₁₅ ie-1 multiplication element. The length of one chip is 1 / (3.84 MHz) seconds. Each of the delay units 35 is connected in series or cascade, so that the delay unit from the preceding stage receives the delayed signal from the preceding stage. Therefore, the delay output from the delay unit is further delayed by the time D by the right delay unit, that is, the subsequent delay unit as shown in the figure, multiplied, or sent to the further downstream delay unit. Signal output from the last 15 th delay unit will be delayed by a total of 15D (15 chips) and sent are multiplied by x ₁ or 1 to the complex adder 34. Since the entire output signal 01 added in the complex adder 34 corresponds to the above equation (1),
It has a peak corresponding to the subsequence (1 + j) X a.

【００１２】次に前置マッチドフィルタ３２からの出力
０１に対して、上記と同様な処理が後段のマッチドフィ
ルタ４４内で行われる。ただし、各遅延ブロック１〜１
５内にある各遅延器３９による遅延量は16D（１６チッ
プ分の複素遅延素子）であり、乗算する係数は数式２の
変調系列 gである。最初の演算素子g₁₆に関する部分
は、遅延素子が無いけれども、本明細書では遅延が零の
遅延ブロック０と定義する。遅延ブロック０〜１５の各
々は直列接続またはカスケイド接続され、前段の遅延ブ
ロックの遅延素子３９からの遅延信号を後段の遅延ブロ
ックが受信するようになっている。各遅延素子３９の遅
延動作は、タイミングコントローラ４８によって制御さ
れる。タイミングコントローラ４８はチップレートクロ
ックを受信して、これに同期して動作する。各遅延素子
３９からの出力は、図示のようにg系列の各演算素子３
７により演算され、複素演算器３８へと送られる。複素
演算器３８は、全遅延ブロック（０〜１５）からの全部
で16 X 16 =２５６チップ分の入力を加算する。複素演
算器３８からの出力は、数式３に対応するので、Cpに対
応したピークを持つ相関出力となる。この相関出力信号
を用いてスロットタイミングを検出することができる。
Cpに対応するピークは、２５６チップ全てを受信した時
点で得られるから、図２の符号２４で示す位置に現れ
る。従って、Cpに対応するピークを得た時点から、２５
６チップ分だけ早い時点がプライマリサーチコードの開
始時点、すなわちスロットタイミングとなる。Next, the same processing as described above is performed on the output 01 from the pre-matched filter 32 in the matched filter 44 at the subsequent stage. However, each of the delay blocks 1 to 1
The amount of delay by each delay device 39 in 5 is 16D (a 16-chip complex delay element), and the coefficient to be multiplied is the modulation sequence g in Equation 2. Portion for the first processing element g ₁₆ Although the delay element is not, is defined herein as a delay block 0 of the delay is zero. Each of the delay blocks 0 to 15 is connected in series or in cascade, so that the delay signal from the delay element 39 of the preceding delay block is received by the subsequent delay block. The delay operation of each delay element 39 is controlled by the timing controller 48. The timing controller 48 receives the chip rate clock and operates in synchronization with the chip rate clock. The output from each delay element 39 is, as shown in FIG.
7 and sent to the complex calculator 38. The complex calculator 38 adds inputs of a total of 16 × 16 = 256 chips from all the delay blocks (0 to 15). Since the output from the complex calculator 38 corresponds to Equation 3, it is a correlation output having a peak corresponding to Cp. The slot timing can be detected using the correlation output signal.
Since the peak corresponding to Cp is obtained when all the 256 chips have been received, it appears at the position indicated by reference numeral 24 in FIG. Therefore, from the time when the peak corresponding to Cp was obtained, 25
The point earlier by six chips is the start point of the primary search code, that is, the slot timing.

【００１３】[0013]

【発明が解決しようとする課題】基地局側から送信され
る信号のキャリア周波数とCDMA移動局側の局部発信周波
数との間に差が生じると、いわゆるキャリア周波数オフ
セットが起こり、従来のデジタルマッチドフィルタにお
いてプライマリ同期コードの相関出力が理論値とはかけ
離れたものになり、スロットタイミングがうまく取れな
くなってしまうという問題点がある。When a difference occurs between the carrier frequency of the signal transmitted from the base station and the local oscillation frequency of the CDMA mobile station, a so-called carrier frequency offset occurs, and a conventional digital matched filter is used. In this case, there is a problem that the correlation output of the primary synchronization code is far from the theoretical value, and the slot timing cannot be properly obtained.

【００１４】そこで本発明は、より広い周波数オフセッ
ト差に自在に対応できるスロットタイミング検出方法を
提供することを目的としている。An object of the present invention is to provide a slot timing detecting method which can freely cope with a wider frequency offset difference.

【００１５】[0015]

【実施例】以下に本発明の実施例について図面を参照し
て説明する。図４のマッチドフィルタ５４は、図３のマ
ッチドフィルタ４４と同様に、前置マッチドフィルタ３
２からの出力に対して、遅延処理と複素演算処理とを行
う。 g系列の各演算素子３７からの演算出力が、マルチ
モード複素加算器５８へと送られる。加算器５８は、全
ての演算素子３７からの２５６チップ分の演算出力（g
₁₆〜g₁）を加算することもできるし、これらのうちの一
部の演算素子からの演算出力だけを加算することもでき
る。どの演算素子からの出力を加算するかは、外部制御
器６０からの制御信号によって制御することができる。
図１のスロットタイミング検出部１４の中に、図４のデ
ジタルシグナルプロセッサ（ＤＳＰ）５２および外部制
御器６０が含まれる。Embodiments of the present invention will be described below with reference to the drawings. The matched filter 54 of FIG. 4 is similar to the matched filter 44 of FIG.
2 is subjected to delay processing and complex arithmetic processing. The operation output from each operation element 37 of the g-sequence is sent to the multi-mode complex adder 58. The adder 58 outputs 256 chips of operation outputs (g
_{16 to} g ₁ ) can be added, or only the operation outputs from some of the operation elements can be added. Which output from which arithmetic element is added can be controlled by a control signal from the external controller 60.
The digital signal processor (DSP) 52 and the external controller 60 of FIG. 4 are included in the slot timing detection unit 14 of FIG.

【００１６】キャリア周波数オフセットが小さい場合に
は、２５６チップ分全てを加算した出力でもCpに対応し
た十分なピークを持つ相関出力が得られ、スロットタイ
ミングを検出することができる。キャリア周波数オフセ
ットが大きくなると、各チップにおける位相ずれが累積
していくので、結果としてのピークが弱くなり相関を取
れなくなる。そこで、２５６チップ分全てを加算せず
に、例えば半分の１２８チップ分だけを加算する。外部
制御器６０によって、後半の遅延ブロック８〜１５をス
リープさせ、前半の遅延ブロック０〜７のみを動作さ
せ、マルチモード加算器５８は、前半の８個の演算素子
からの演算出力（g₁₆〜g₉）のみを加算する。こうして
得られた、加算器５８からの加算出力は、数式３のうち
の後半部分 (1+j) X < ag₉, ag₁₀, ag₁₁, ag₁₂, ag₁₃,
ag₁₄, ag₁₅, ag₁₆ >に対応するピークを有する。この半
分の１２８チップ分の出力は、周波数オフセットが大き
いときは、２５６チップ分全てを加算したものよりも明
瞭なピークを有するので、この結果を用いてスロットタ
イミングを得ることができる。このピークを得た時点よ
り１２８チップ分だけ早い時点がスロットタイミングと
なる。When the carrier frequency offset is small, a correlation output having a sufficient peak corresponding to Cp can be obtained even with an output obtained by adding all the 256 chips, and the slot timing can be detected. When the carrier frequency offset increases, the phase shift in each chip accumulates, so that the resulting peak becomes weak and correlation cannot be obtained. Therefore, for example, only a half of 128 chips is added without adding all of 256 chips. The external controller 60 puts the second half of the delay blocks 8 to 15 into sleep and operates only the first half of the delay blocks 0 to 7, and the multi-mode adder 58 outputs the operation output (g ₁₆₎ from the first eight operation elements. ~g ₉₎ only adds. Thus obtained, the sum output from the adder 58, the second half portion of the formula 3 (1 + j) X < ag 9, ag 10, ag 11, ag 12, ag 13,
having ag _14, ag _15, the peak corresponding to ag _16>. When the frequency offset is large, the output of the half of 128 chips has a clearer peak than the sum of all 256 chips, and the slot timing can be obtained by using the result. The point in time that is 128 chips earlier than the point in time when this peak is obtained is the slot timing.

【００１７】ここでは前半の遅延ブロックのみを動作さ
せたが、逆に前半の遅延ブロックをスリープさせて後半
の遅延ブロックからの１２８チップ分の出力のみを加算
することもできる。また、１２８チップ分ではなく、６
４（g₁₆〜g₁₃），３２（g₁₆〜g₁₅），１６チップ
（g₁₆）分だけを使用することももちろん可能である。
これらの数チップ分を使用し相関出力を得、この相関出
力の絶対値（電力）を複数スロット分サンプリングし、
平均処理して最大値を検出し、スロットタイミングを得
ることができる。２５６チップの加算でピークがしきい
値を越えない場合に、１２８チップだけを加算してみ
る。１２８チップの加算でもピークがしきい値を越えな
い場合には６４チップだけを加算してみる。こうして、
順に３２チップ、１６チップの加算をしてみることによ
り、スロットタイミングが確実に得られる。以下に、よ
り具体的なスロットタイミング検出方法を説明する。１６チップだけ加算する場合 外部制御器６０により、遅延ブロック１〜遅延ブロ
ック１５をスリープさせる。演算素子g₁₆からの出力の
みを直接または加算器５８を通してデジタルシグナルプ
ロセッサ（DSP）５２に入力する。あるいは前置マッチ
ドフィルタ３２からの出力を直接にデジタルシグナルプ
ロセッサ５２に入力しても良い。数式３のうちの各項は
aが共通で単にg系列による符号が違うだけであるか
ら、この１６チップ分の出力は +/- aに相当する１６個
のピークを有する。DSPで、各スロット内においてこれ
ら１６個のピークをサンプリングして、絶対値を得る。
こうして得た１スロット分（図２のスロット＃０）の出
力の絶対値（電力に相当）ABSMF₀(I=0~2559)をデジタル
シグナルプロセッサ内に保存する。得られた各ピークを
t_p1, t_p2, t_p3, …, t_p16で表したものを図５に示す。 次のスロット（図２のスロット＃１）の出力の絶対
値（電力に相当）ABSMF₁(I=0~2559)を、デジタルシグナ
ルプロセッサ内で保存してあるスロット出力絶対値に、
対応する各チップ毎に加算する。この加算をＮー１回
（スロット＃１〜＃１４）ΣABSMF_k=1~14(I=0~2559)や
って平均をとったものをAVABS(I=0~2559)とする。 の平均値には１または複数のピークが現れる。２
５６０チップに相当する２５６０個の電力平均値AVABS
(I=0~2559)の大小を比較する。最大値１個AVABS(I _max)
とその位置I_max（何チップ目かということ）を選び出し
保存する。 理論的には１６個の有意のピークが現れるはずであ
り、スロットタイミングを求めるためにその１６個のう
ち最初のピーク（図２の２６）を求めたい。先ず、最大
値AVABS(I_max)を選ぶ。最大値から前後１６チップごと
だけ離れた位置((I _max + J X 16)mod2560)における各平
均値を前後１５個づつ CANABS(J) = AVABS((I_max + J X
16)mod2560), J=-15, -14, …, -1, 0, 1, …, 14, 1
5,（合計３１個）を選び出して、それらの値と位置を保
存する。 最大値AVABS(I_max)から上記３１個の値をそれぞれ
減算ΔABS(J) = AVABS(I_{m ax}) - CANABS(J), J= -15
…, 15 する。 上記の差ΔABS(J)が所定のしきい値Δより小さい値
（ΔABS(J)＜Δ＞を選び出し、その差の値と位置を保存
する。差が小さいと言うことは、高いピークを意味す
る。 保存した差の値の中から保存位置 Jのうち最小値を
選び出す。それをJ_{slot timing}とする。これが各ピーク
のうち最も時間的に早いもの（図２の２６）に相当す
る。 推定スロットタイミング I_{est slot timing}を計算
する。Iest slot timing= (I_max + 16 X J_{slot timing}
- 15) mod2560。この計算値を推定したスロットタイミ
ングとする。スロットタイミングは、最初のピーク２６
よりも１５チップ分だけ時間的に早いので（図２参
照）、上記式において１５を減算している。 本当のピークの前後１チップの場所の相関出力にも
高いピークが現れるので、推定スロットタイミング I
_{est slot timing}の前後１チップの位置も候補として保
存しておく。Here, only the first half of the delay block is operated.
Conversely, the first half of the delay block was put to sleep,
Add only the output of 128 chips from the delay block of
You can also. Also, instead of 128 chips, 6
4 (g₁₆~ G₁₃), 32 (g₁₆~ G₁₅), 16 chips
(G₁₆It is of course possible to use only minutes.
The correlation output is obtained using these several chips, and this correlation output is obtained.
The absolute value of power (power) is sampled for multiple slots,
Averaging process detects maximum value to obtain slot timing
Can be Peak is reached by adding 256 chips
If it does not exceed the value, add only 128 chips
You. Peak does not exceed threshold even with addition of 128 chips
If not, only 64 chips are added. Thus,
By adding 32 chips and 16 chips in order,
Thus, the slot timing can be obtained reliably. Below
A more specific slot timing detection method will be described.When adding only 16 chips The delay block 1 to the delay block are controlled by the external controller 60.
The lock 15 is put to sleep. Arithmetic element g₁₆Output from
Signal directly or through adder 58
Input to a processor (DSP) 52. Or prefix match
Output from the digital filter 32 directly to the digital signal
It may be input to the processor 52. Each term in Equation 3 is
 Whether a is common and the sign of the g-sequence is simply different
The output of these 16 chips is 16 equivalent to +/- a
Having a peak of With DSP, within each slot
Sample 16 peaks to obtain the absolute value.
One slot (slot # 0 in FIG. 2) thus obtained is output.
Absolute value of power (corresponding to power) ABSMF₀(I = 0 ~ 2559) digital
Save it in the signal processor. Each peak obtained
t_p1, t_p2, t_p3,…, T_p16FIG. 5 shows what is indicated by. Absolute output of the next slot (slot # 1 in FIG. 2)
Value (equivalent to power) ABSMF₁(I = 0 ~ 2559)
The slot output absolute value stored in the
The sum is added for each corresponding chip. Perform this addition N-1 times
(Slots # 1 to # 14) @ABSMF_{k = 1 ~ 14}(I = 0 ~ 2559) and
AVABS (I = 0 to 2559) is calculated as the average. One or more peaks appear in the average value of. 2
2560 power averages AVABS equivalent to 560 chips
Compare the magnitude of (I = 0 ~ 2559). AVABS (I _max)
And its position I_max(The chip)
save. Theoretically, 16 significant peaks should appear.
To determine the slot timing.
First, we want to find the first peak (26 in FIG. 2). First, the maximum
Value AVABS (I_max). Every 16 chips before and after the maximum value
((I _max + J X 16) mod2560) each flat
CANABS (J) = AVABS ((I_max + J X
 16) mod2560), J = -15, -14,…, -1, 0, 1,…, 14, 1
5, (total 31) and keep their values and positions
Exist. Maximum AVABS (I_max) To 31 values above
Subtraction ΔABS (J) = AVABS (I_{m ax})-CANABS (J), J = -15
…, 15 A value where the above difference ΔABS (J) is smaller than a predetermined threshold value Δ
(Select ΔABS (J) <Δ> and save the difference value and position
I do. A small difference means a high peak
You. From the saved difference values,
Pick out. J it_{slot timing}And This is each peak
Of the earliest (26 in FIG. 2)
You. Estimated slot timing I_{est slot timing}Calculate
I do. Iest slot timing = (I_max + 16 X J_{slot timing} 
-15) mod2560. Slot time that estimated this calculated value
And The slot timing is the first peak 26
15 chips earlier than the previous one (see Figure 2).
15), 15 is subtracted in the above equation. Correlation output at one chip location before and after the true peak
Since a high peak appears, the estimated slot timing I
_{est slot timing}The position of one chip before and after
Keep it.

【００１８】２５６チップの場合 原則的に１６チップの場合の〜、、と同じであ
る。但し、外部制御器６０により、どの遅延ブロックも
スリープさせない。各スロットにおいてピークは１個し
か現れない。１５スロットの平均値を取って最大のピー
ク１個の値と位置I_maxを保存する。スロットタイミング
の位置 I_{est slot timing} = (I_max - 255) mod2560とな
る。 The case of 256 chips is basically the same as the case of 16 chips. However, no delay block is put to sleep by the external controller 60. Only one peak appears in each slot. The average value of 15 slots is taken and the value of the single largest peak and the position I _max are stored. Slot timing position I _{est slot timing} = (I _max -255) mod2560.

【００１９】１２８チップの場合 A. 前半の１２８チップにマッチングするとき。 原則的に１６チップの場合の〜、、と同じであ
る。但し、外部制御器６０により、遅延ブロック８〜遅
延ブロック１５をスリープさせる。各スロットにおいて
ピークは１個しか現れない。１５スロットの平均値を取
って最大のピーク１個の値と位置 I_maxを保存する。ス
ロットタイミングの位置 I_{est slot timing}= (I_max - 1
27) mod2560となる。 B. 後半の１２８チップにマッチングするとき。 原則的に１６チップの場合の〜、、と同じであ
る。但し、外部制御器６０により、遅延ブロック０〜遅
延ブロック７をスリープさせる。各スロットにおいてピ
ークは１個しか現れない。１５スロットの平均値を取っ
て最大のピーク１個の値と位置 I_maxを保存する。スロ
ットタイミングの位置 I_{est slot timing} =(I_max - 25
5) mod2560となる。In the case of 128 chips A. When matching with the first half 128 chips. In principle, this is the same as in the case of 16 chips. However, the delay blocks 8 to 15 are put to sleep by the external controller 60. Only one peak appears in each slot. The average value of 15 slots is taken and the value of the single largest peak and the position I _max are stored. Slot timing position I _{est slot timing} = (I _max -1
27) It becomes mod2560. B. When matching with the latter 128 chips. In principle, this is the same as in the case of 16 chips. However, the delay block 0 to the delay block 7 are put to sleep by the external controller 60. Only one peak appears in each slot. The average value of 15 slots is taken and the value of the single largest peak and the position I _max are stored. Slot timing position I _{est slot timing} = (I _max -25
5) It becomes mod2560.

【００２０】６４チップの場合 A．最初の６４チップにマッチングするとき。 １スロット分（スロット＃０）の出力の絶対値（電
力に相当）ABSMF₀(I=0~2559)をデジタルシグナルプロセ
ッサ内に保存する。 次のスロット＃１の出力の絶対値（電力に相当）AB
SMF₁(I=0~2559)を前記スロットに加算する。この加算を
Ｎー１回（スロット＃１〜＃１４）ABSMF_k=1~14(I=0~25
59)やって平均を取たものを AVABS(I=0~2559)とする。 の平均値には１または複数のピークが現れる。２
５６０チップに相当する２５６０個の電力平均値AVABS
(I=0~2559)の大小を比較する。最大値１個AVABS(I _max)
とその位置I_max（何チップ目か）を選び出し保存する。 変調系列 gのうち最初の６４チップ（１〜６４チッ
プ目）と、３番目の６４チップ（１２９〜１９２チップ
目）とにおいてたまたま同じ形の変調（1, 1, 1,-1）が
あるので、６４チップ目と１９２チップ目にピークが２
つ現れる。これら２個のピークのうち最初の方のピーク
を求めたい。先ず、最大値 AVABS(I_max)を選び、最大値
から前後１２８チップごとだけ離れた位置((I_max + J X
128)mod2560))の各平均値を前後１個づつ CANABS(J)=A
VABS((I_max + J X 128)mod2560),J=-1, 0, 1,（合計３
個）を選び出し、これらの値と位置を保存する。 最大値AVABS(I_max)から上記３個の値をそれぞれ減
算ΔABS(J) = AVABS(I_max) - CANABS(J), J= -1, 0, 1
する。 上記の差ΔABS(J)が所定のしきい値Δより小さい値
（ΔABS(J)＜Δ＞を選び出し、その差の値と位置を保存
する。差が小さいと言うことは、高いピークを意味す
る。 保存した差の値の中から保存位置 Jのうち最小値を
選び出す。それをJ_{slot timing}とする。これが各ピーク
のうち最も時間的に早いものに相当する。 推定スロットタイミング I_{est slot timing}を計算
する。Iest slot timing= (I_max + 128 X J_{slot timing}
- 63) mod2560。この計算値を推定したスロットタイミ
ングとする。スロットタイミングは、最初のピークより
も６３チップ分だけ時間的に早いので（図２参照）、上
記式において６３を減算している。 本当のピークの前後１チップの場所の相関出力にも
高いピークが現れるので、推定スロットタイミング I
_{est slot timing}の前後１チップの位置も候補として保
存しておく。[0020]For 64 chips A. When matching to the first 64 chips. The absolute value of the output for one slot (slot # 0) (power
ABSMF)₀(I = 0 ~ 2559)
Save it in the server. Absolute value of output of next slot # 1 (corresponding to power) AB
SMF₁(I = 0 to 2559) is added to the slot. This addition
N-1 times (slots # 1 to # 14) ABSMF_{k = 1 ~ 14}(I = 0 ~ 25
59) AVABS (I = 0 ~ 2559) is the average of the results. One or more peaks appear in the average value of. 2
2560 power averages AVABS equivalent to 560 chips
Compare the magnitude of (I = 0 ~ 2559). AVABS (I _max)
And its position I_maxSelect and save (the chip number). The first 64 chips (1 to 64 chips) of the modulation sequence g
And the third 64 chips (129-192 chips)
The same shape of modulation (1, 1, 1, -1) happens to be
Peaks at the 64th and 192nd chips.
Appear. The first of these two peaks
I want to ask. First, the maximum value AVABS (I_max) And select the maximum value.
From each other by 128 chips before and after ((I_max + J X
 128) The average value of each of mod2560)) is changed one by one before and after CANABS (J) = A
VABS ((I_max + J X 128) mod2560), J = -1, 0, 1, (total 3
) And save these values and positions. Maximum AVABS (I_max))
Arithmetic ΔABS (J) = AVABS (I_max)-CANABS (J), J = -1, 0, 1
 I do. A value where the above difference ΔABS (J) is smaller than a predetermined threshold value Δ
(Select ΔABS (J) <Δ> and save the difference value and position
I do. A small difference means a high peak
You. From the saved difference values,
Pick out. J it_{slot timing}And This is each peak
Corresponds to the earliest time. Estimated slot timing I_{est slot timing}Calculate
I do. Iest slot timing = (I_max + 128 X J_{slot timing}
 -63) mod2560. Slot time that estimated this calculated value
And Slot timing from the first peak
Is also earlier in time by 63 chips (see Fig. 2).
In the above expression, 63 is subtracted. Correlation output at one chip location before and after the true peak
Since a high peak appears, the estimated slot timing I
_{est slot timing}The position of one chip before and after
Keep it.

【００２１】B. 任意の連続した６４チップ分にマッチ
ングするとき PSCの中で任意の位置における連続した６４チップ分の
信号が他の位置における連続した６４チップ分の信号と
全く同じまたは反転している場合に、それを考慮してス
ロットタイミングを得ることができる。B. When Matching to Any Consecutive 64 Chips A signal for 64 consecutive chips at an arbitrary position in the PSC is exactly the same as or inverted from a signal for 64 consecutive chips at another position. If so, the slot timing can be obtained taking that into account.

【００２２】３２チップの場合 A. 最初の３２チップにマッチングするとき、 １スロット分（スロット＃０）の出力の絶対値（電
力に相当）ABSMF₀(I=0~2559)をデジタルシグナルプロセ
ッサ内に保存する。 次のスロット＃１の出力の絶対値（電力に相当）AB
SMF₁(I=0~2559)を前記スロットに加算する。この加算を
Ｎー１回（スロット＃１〜＃１４）ABSMF_k=1~14(I=0~25
59)やって平均を取ったものを AVABS(I=0~2559)とす
る。 の平均値には１または複数のピークが現れる。２
５６０チップに相当する２５６０個の電力平均値 AVABS
(I=0~2559)の大小を比較する。最大値１個AVABS(I_max)
とその位置I_max（何チップ目か）を選び出して保存す
る。 数式２に示す変調 g の特性から、３２チップ目、
８０チップ目、１２８チップ目、１６０チップ目、１７
６チップ目、２５６チップ目にそれぞれピークが現れ
る。これら６個のピークのうち最初のピークを求めた
い。最大値 AVABS(I_{ma x})を選び、最大値から前後１６チ
ップごとだけ離れた位置((I_max + J X 16)mod2560))の
各平均値を前後１4個づつ CANABS(J) = AVABS((I_max +
J X 16)mod2560), J=-14, 0, 14,（合計２９個）を選び
出して、値と位置を保存する。 最大値AVABS(I_max)から上記２９個の値をそれぞれ
減算ΔABS(J) = AVABS(I _max) - CANABS(J), J= -14,
0, 14 する。 上記の差ΔABS(J)が所定のしきい値Δより小さい値
（ΔABS(J)＜Δ＞を選び出し、その差の値と位置を保存
する。差が小さいと言うことは、高いピークを意味す
る。 保存した差の値の中から保存位置 Jのうち最小値を
選び出す。それをJ_{slot timing}とする。これが各ピーク
のうち最も時間的に早いものに相当する。 推定スロットタイミング I_{est slot timing}を計算
する。Iest slot timing= (I_max + 16 X J_{slot timing}
- 31) mod2560。この計算値を推定したスロットタイミ
ングとする。スロットタイミングは、最初のピークより
も３１チップ分だけ時間的に早いので、上記式において
３１を減算している。 本当のピークの前後１チップの場所の相関出力にも
高いピークが現れるので、推定スロットタイミング I
_{est slot timing}の前後１チップの位置も候補として保
存しておく。[0022]For 32 chips A. When matching to the first 32 chips, the absolute value (power) of the output for one slot (slot # 0)
ABSMF)₀(I = 0 ~ 2559)
Save it in the server. Absolute value of output of next slot # 1 (corresponding to power) AB
SMF₁(I = 0 to 2559) is added to the slot. This addition
N-1 times (slots # 1 to # 14) ABSMF_{k = 1 ~ 14}(I = 0 ~ 25
59) AVABS (I = 0 ~ 2559)
You. One or more peaks appear in the average value of. 2
Average power of 2560 AVABS equivalent to 560 chips
Compare the magnitude of (I = 0 ~ 2559). AVABS (I_max)
And its position I_maxSelect (the chip number) and save
You. From the characteristic of the modulation g shown in Expression 2, the 32nd chip,
80th chip, 128th chip, 160th chip, 17th
Peaks appear at the 6th chip and the 256th chip.
You. The first of these six peaks was determined
No. Maximum value AVABS (I_{ma x}), And from the maximum value
Position ((I_max + J x 16) mod2560))
14 each of the averages before and after CANABS (J) = AVABS ((I_max +
J X 16) mod2560), J = -14, 0, 14, (total 29)
Issue and save the value and position. Maximum AVABS (I_max) From the above 29 values
Subtraction ΔABS (J) = AVABS (I _max)-CANABS (J), J = -14,
0, 14 A value where the above difference ΔABS (J) is smaller than a predetermined threshold value Δ
(Select ΔABS (J) <Δ> and save the difference value and position
I do. A small difference means a high peak
You. From the saved difference values,
Pick out. J it_{slot timing}And This is each peak
Corresponds to the earliest time. Estimated slot timing I_{est slot timing}Calculate
I do. Iest slot timing = (I_max + 16 X J_{slot timing} 
-31) mod2560. Slot time that estimated this calculated value
And Slot timing from the first peak
Is also earlier in time by 31 chips, so in the above equation
31 has been subtracted. Correlation output at one chip location before and after the true peak
Since a high peak appears, the estimated slot timing I
_{est slot timing}The position of one chip before and after
Keep it.

【００２３】B. 任意の連続した３２チップ分にマッチ
ングするとき PSCの中で任意の位置における連続した３２チップ分の
信号が他の位置における連続した３２チップ分の信号と
全く同じまたは反転している場合に、それを考慮してス
ロットタイミングを得ることができる。B. When Matching to 32 Arbitrary Consecutive Chips A signal of 32 consecutive chips at an arbitrary position in the PSC is exactly the same as or inverted from a signal of 32 consecutive chips at another position. If so, the slot timing can be obtained taking that into account.

【００２４】本発明に従えば、１６の任意の整数倍にマ
ッチングすることができる。マッチングするチップ数を
減らしていき、１６チップでもまだピークを見つけるこ
とができない場合には、サンプリングタイミングを１／
Ｍ（自然数）チップ分ずらして、上記の手順（２５６→
１６チップ）を繰り返すことができる。しきい値Δは、
ピークと雑音とを区別するために十分な値をとるべきで
あり、平均雑音の強度から決定することができ、信号・
雑音の平均より少し大きいぐらいが適当であろう。According to the present invention, matching can be performed at any integer multiple of 16. If the number of matching chips is reduced and a peak cannot be found even with 16 chips, the sampling timing is reduced to 1 /
M (natural number) chips are shifted, and the above procedure (256 →
16 chips). The threshold Δ is
Sufficient values should be taken to distinguish between peaks and noise, which can be determined from the intensity of the average noise,
A little larger than the average of the noise would be appropriate.

【００２５】本発明の実施例によれば周波数オフセット
が +/- 56kHzの範囲まで、スロットタイミングを取るこ
とができる。According to the embodiment of the present invention, slot timing can be obtained up to a frequency offset of +/- 56 kHz.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明を応用できるスペクトル拡散受信装置を
簡略化したブロック図で示した図である。FIG. 1 is a simplified block diagram showing a spread spectrum receiving apparatus to which the present invention can be applied.

【図２】第３世代移動通信システムに用いる同期チャネ
ルの構造を示した図である。FIG. 2 is a diagram illustrating a structure of a synchronization channel used in a third generation mobile communication system.

【図３】本発明を応用できるデジタルマッチドフィルタ
のブロック図である。FIG. 3 is a block diagram of a digital matched filter to which the present invention can be applied.

【図４】本発明の一実施例に従い、マッチドフィルタ、
加算器およびデジタルシグナルプロセッサからなるスロ
ットタイミング決定装置のブロック図である。FIG. 4 shows a matched filter according to one embodiment of the present invention;
FIG. 3 is a block diagram of a slot timing determination device including an adder and a digital signal processor.

【図５】 本発明の一実施例に従ったスロットタイミン
グ検出方法における１６個のピークを示す図である。FIG. 5 is a diagram showing 16 peaks in the slot timing detection method according to one embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１６ スロットタイミング検出装置 １４ スロットタイミング検出部 ５４ デジタルマッチドフィルタ ４８ タイミングコントローラ ３７ 複素演算素子 ３９ 複素遅延素子 ５８ マルチモード複素加算器 ５２ デジタルシグナルプロセッサ ６０ 外部制御器 16 Slot Timing Detector 14 Slot Timing Detector 54 Digital Matched Filter 48 Timing Controller 37 Complex Arithmetic Element 39 Complex Delay Element 58 Multimode Complex Adder 52 Digital Signal Processor 60 External Controller

フロントページの続き Ｆターム(参考） 5K022 EE01 EE33 5K047 AA05 BB01 CC01 GG27 GG44 HH01 HH15 JJ06 LL06 MM13 MM33 Continuation of the front page F term (reference) 5K022 EE01 EE33 5K047 AA05 BB01 CC01 GG27 GG44 HH01 HH15 JJ06 LL06 MM13 MM33

Claims (7)

【特許請求の範囲】[Claims] 【請求項１】 所定の複素系列から構成される複素信号
を受信してスロットタイミングを検出する方法であっ
て：デジタルマッチドフィルタにおいて、任意のＮ個の
チップ分の出力を加算する段階；前記加算出力の絶対値
をとり、所定数のスロット分に亘って平均化した平均値
を得る段階；前記平均値の中から、最大のピークを選択
してその値と位置を保存する段階；前記の最大のピーク
の位置から前後に所定ピーク数だけ離れた範囲内におけ
る有意のピークを選び出す段階；前記有意のピークのう
ち時間的に最初のピークを選択してその位置を保存する
段階；および前記の最初のピークの位置から、前記複素
系列の特性に応じてスロットタイミングを検出する段
階；から構成される方法。1. A method for detecting a slot timing by receiving a complex signal composed of a predetermined complex sequence, comprising: adding outputs of arbitrary N chips in a digital matched filter; Taking the absolute value of the output and obtaining an average value averaged over a predetermined number of slots; selecting the largest peak from the average values and storing its value and position; Selecting a significant peak within a range of a predetermined number of peaks before and after the position of the peak; selecting the temporally first peak of the significant peaks and storing the position; and Detecting the slot timing according to the characteristic of the complex sequence from the position of the peak of (i). 【請求項２】 請求項１に記載のスロットタイミングを
検出する方法であって：前記のＮが、１２８，６４，３
２，１６から成るグループから選択される；ことを特徴
とする方法。2. The method according to claim 1, wherein said N is 128, 64, 3
Selected from the group consisting of 2, 16; 【請求項３】 請求項１に記載のスロットタイミングを
検出する方法であって、前記の任意のＮ個のチップ分の
出力を加算する段階の前に：デジタルマッチドフィルタ
において、２５６チップ分の出力を加算してピークを得
る段階；を含むことを特徴とする方法。3. The method for detecting slot timing according to claim 1, wherein before the step of adding outputs of arbitrary N chips: in a digital matched filter, output of 256 chips. Adding a peak to obtain a peak. 【請求項４】 請求項１に記載のスロットタイミングを
検出する方法であって、前記のデジタルマッチドフィル
タにおける２５６チップ分の出力を加算する段階を実行
した結果有意のピークが得られない場合において、次に
Ｎを１２８として全段階を実行する、ことを特徴とする
方法。4. The method for detecting slot timing according to claim 1, wherein a step of adding outputs of 256 chips in said digital matched filter does not produce a significant peak, Then performing all steps with N = 128. 【請求項５】 請求項４に記載のスロットタイミングを
検出する方法であって、前記のＮを１２８として全段階
を実行した結果有意のピークが得られない場合におい
て、次にＮを６４として請求項１の全段階を実行する、
ことを特徴とする方法。5. The method for detecting slot timing according to claim 4, wherein N is set to 64 when no significant peak is obtained as a result of executing all the steps when said N is set to 128. Perform all the steps of item 1;
A method comprising: 【請求項６】 請求項５に記載のスロットタイミングを
検出する方法であって、前記のＮを６４として全段階を
実行した結果有意のピークが得られない場合において、
次にＮを３２として請求項１の全段階を実行する、こと
を特徴とする方法。6. The method of detecting slot timing according to claim 5, wherein when N is set to 64 and a significant peak is not obtained as a result of executing all the steps,
2. The method of claim 1 wherein N is set to 32 and all steps of claim 1 are performed. 【請求項７】 請求項６に記載のスロットタイミングを
検出する方法であって、前記のＮを３２として全段階を
実行した結果有意のピークが得られない場合において、
次にＮを１６として請求項１の全段階を実行する、こと
を特徴とする方法。7. The method for detecting slot timing according to claim 6, wherein, when said N is set to 32 and all the steps are executed, no significant peak is obtained.
2. The method of claim 1, wherein N is set to 16 and all steps of claim 1 are performed.