JP4245739B2 - 電気光学装置の作製方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタ(以下、TFTという)で構成された素子又は回路を有する電気光学装置の作製方法に関する。また、本願発明を用いた作製された電気光学装置を具備する電子装置に関する。
【0002】
【従来の技術】
基板上にTFTで形成した集積回路を有する電気光学装置の開発が進んでいる。液晶表示装置、EL表示装置、又は密着型イメージセンサはその代表例として知られている。特に、ポリシリコン膜(多結晶シリコン膜)を活性層にしたTFT(以下、poly-SiTFTと記す)は従来のアモルファスシリコン膜を用いたTFT(以下、a-SiTFTと記す)よりも電界効果移動度が高いことから注目されている。
【0003】
poly-SiTFTを用いた電気光学装置としては、現在液晶表示装置が非常に注目され、既に市場に現れ始めている。しかしながら、poly-SiTFTは高性能ではあるが、a-SiTFTに比べて製造コストが高い。従って、poly-SiTFTの製造コストを低減することが、poly-SiTFTを用いた液晶表示装置の市場を確保する上で重要な問題となってきている。
【0004】
【発明が解決しようとする課題】
本願発明は、パターニングに必要とするマスク枚数を低減することによりTFTの製造歩留まりを向上させ、TFTを用いた電気光学装置の製造コストを低減することを課題とする。そして、電気光学装置の製造コストを低減する技術を提供することにより、その電気光学装置を具備した電子装置の製造コストを低減することを課題とする。
【0005】
【課題を解決するための手段】
本願発明では、TFTの製造過程で用いられるパターニング工程(フォトリソグラフィ工程)の回数を極力抑えることによりパターニング精度に影響されない歩留まりの高い製造プロセスを実現し、電気光学装置の製造コストの低減を図る。このマスク枚数の削減のために、ゲート配線及び活性層の各不純物領域(ソース領域、ドレイン領域又はLDD領域)を、活性層の下に設けた遮光膜を用いた裏面露光により自己整合的に形成する。
【0006】
【発明の実施の形態】
本発明の実施の形態について、以下に示す実施例でもって詳細な説明を行うこととする。
【0007】
[実施例1]
本発明の実施例について図1〜図4を用いて説明する。ここでは、画素部とその周辺に設けられる駆動回路を同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路に関しては、シフトレジスタ回路、バッファ回路等の基本回路であるCMOS回路と、サンプリング回路を形成するnチャネル型TFTとを図示することとする。
【0008】
図1(A)において、基板101には、ガラス基板や石英基板を使用することが望ましいが、透光性であればどのような基板であっても良い。耐熱性が許せばプラスチック基板を用いることも可能である。
【0009】
次に、基板101のTFTが形成される側の表面に、遮光性を有する薄膜でなる遮光膜102a〜102fを形成する。遮光性を有する薄膜としては、アルミニウム膜、タンタル膜、タングステン膜、チタン膜又はそれらの合金膜やシリサイド膜などの導電膜や、顔料やカーボン系材料を分散させた絶縁膜などを用いることができる。
【0010】
なお、遮光膜102a〜102fの膜厚はなるべく薄い方が良く、100〜200nmが好ましい。また、遮光膜のエッジ部分はテーパー形状としておくことが好ましい。こうすることで、できるだけ遮光膜の上に形成される薄膜の平坦度を高める。
【0011】
ここで1回目のパターニング工程が行われる。なお、このとき同時に、今後のパターニング時の位置合わせに用いるアライメントマーカーを、上記導電膜を用いて形成する。本実施例の場合、遮光膜の形成と同時にアライメントマーカーを形成することができるため、アライメントマーカーを別途形成する手間(パターニング工程の増加)を防ぐことができる。
【0012】
次に、遮光膜102a〜102fを覆って珪素(シリコン)を含む絶縁膜(本明細書中では酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜の総称を指す)からなる下地膜103をプラズマCVD法やスパッタ法で100〜400nmの厚さに形成する。
【0013】
なお、本明細書中において窒化酸化シリコン膜とはSiOxNyで表される絶縁膜であり、珪素、酸素、窒素を所定の割合で含む絶縁膜を指す。本実施例では、下地膜102として、窒素を20〜50atomic%(典型的には20〜30atomic%)で含む100nm厚の窒化酸化シリコン膜と、窒素を1〜20atomic%(典型的には5〜10atomic%)で含む200nm厚の窒化酸化シリコン膜との積層膜を用いる。なお、厚さはこの値に限定する必要はない。また、窒化酸化シリコン膜に含まれる窒素と酸素の含有比(atomic%比)は3:1〜1:3(典型的には1:1)とすればよい。また、窒化酸化シリコン膜は、SiH4とN2OとNH3を原料ガスとして作製すればよい。
【0014】
次に下地膜103の上に30〜120nm(好ましくは50〜70nm)の厚さの、アモルファスシリコン膜(図示せず)を公知の成膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜であれば良い。非晶質構造を含む半導体膜としては、非晶質半導体膜、微結晶半導体膜があり、さらにアモルファス構造のシリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜も含まれる。また、上記膜厚で形成しておけば、最終的にTFTが完成した時点の活性層の膜厚は10〜100nm(好ましくは30〜50nm)となる。
【0015】
そして、特開平7−130652号公報(USP5,643,826号に対応)に記載された技術に従って、ポリシリコン膜104を形成する。同公報記載の技術は、アモルファスシリコン膜の結晶化に際して、結晶化を助長する触媒元素(ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ばれた一種または複数種の元素、代表的にはニッケル)を用いる結晶化手段である。
【0016】
具体的には、アモルファスシリコン膜表面に触媒元素を保持させた状態で加熱処理を行い、アモルファスシリコン膜をポリシリコン膜に変化させるものである。本実施例では同公報の実施例1に記載された技術を用いるが、実施例2に記載された技術を用いても良い。なお、本実施例ではポリシリコン膜を例にしているが、ポリシリコン膜に限定する必要はなく、結晶質構造を含む半導体膜(単結晶シリコン膜も含む)であれば良い。(図1(A))
【0017】
アモルファスシリコン膜は含有水素量にもよるが、好ましくは400〜550℃で数時間加熱して脱水素処理を行い、含有水素量を5atom%以下として、結晶化の工程を行うことが望ましい。また、アモルファスシリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【0018】
ここでは、下地膜とアモルファスシリコン膜とは、同じ成膜法で形成することが可能であるので両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされないようにすることで表面の汚染を防ぐことが可能となり、作製されるTFTの特性バラツキを低減させることができる。
【0019】
次に、ポリシリコン膜104に対してレーザー光源から発する光(レーザー光)を照射(以下、レーザーアニールという)して結晶性の改善されたポリシリコン膜105を形成する。レーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望ましいが、連続発振型のアルゴンレーザー光でも良い。また、レーザー光のビーム形状は線状であっても矩形状であっても構わない。(図1(B))
【0020】
また、レーザー光の代わりにランプから発する光(以下、ランプ光という)を照射(以下、ランプアニールという)しても良い。ランプ光としては、ハロゲンランプ、赤外ランプ等から発するランプ光を用いることができる。また、電熱炉を用いたファーネスアニールを併用又は代用することもできる。
【0021】
本実施例では、パルス発振型エキシマレーザー光を線状に加工してレーザーアニール工程を行う。レーザーアニール条件は、励起ガスとしてXeClガスを用い、処理温度を室温、パルス発振周波数を30Hzとし、レーザーエネルギー密度を250〜500mJ/cm2(代表的には350〜400mJ/cm2)とする。
【0022】
上記条件で行われたレーザーアニール工程は、熱結晶化後に残存した非晶質領域を完全に結晶化すると共に、既に結晶化された結晶質領域の欠陥等を低減する効果を有する。このような効果はランプアニールの条件を最適化することによっても得ることが可能である。
【0023】
次に、遮光膜102a〜102fを用いた裏面露光法によりレジスト106a〜106fを形成する。このとき、遮光膜とレジストのパターン形状がほぼ一致するような条件とする。
【0024】
そして、レジスト106a〜106fをマスクとしてn型を付与する不純物元素(以下、n型不純物元素という)を添加してn型を呈する不純物領域107a〜107fを形成する。なお、n型不純物元素としては、代表的には15族に属する元素、典型的にはリンまたは砒素を用いることができる。
【0025】
本実施例では、フォスフィン(PH3)を用いたイオンドーピング法によりn型を呈する不純物領域107a〜107fを形成する。この領域のリンの濃度は1×1020〜1×1021atoms/cm3(代表的には2×1020〜5×1021atoms/cm3)とする。なお、本明細書中では上記濃度範囲でn型不純物元素を含む不純物領域をn型不純物領域(a)と定義する。(図1(C))
【0026】
なお、本明細書中で記載する濃度は全てSIMS(質量二次イオン分析)による最低濃度領域で測定した時の測定値である。
【0027】
次に、レジスト106a〜106fを除去した後、珪素を含む絶縁膜でなる保護膜108を形成する。この保護膜108は不純物添加時にポリシリコン膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするための意味がある。また、この保護膜108の膜厚は、後の裏面露光工程においてを行う際に光の回り込み量を制御する役割を担う。
【0028】
この光の回り込み量はnチャネル型TFTのLDD領域の幅(長さ)を決定する。本実施例では光の回り込み量を0.3〜1.0μmに設定するため、保護膜108の膜厚は0.2〜1.0μmとする。但し、露光条件によっても回り込み量を制御することは可能であるので、この膜厚に限定する必要はない。
【0029】
次に、保護膜108を通してp型を付与する不純物元素(以下、p型不純物元素という)を添加する。p型不純物元素としては、代表的には13族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程(チャネルドープ工程という)はTFTのしきい値電圧を制御するための工程である。なお、ここではジボラン(B2H6)を用いたイオンドーピング法でボロンを添加する。
【0030】
こうして1×1015〜1×1018atoms/cm3(代表的には5×1016〜5×1017atoms/cm3)の濃度でp型不純物元素(本実施例ではボロン)が添加された領域109a〜109fが形成される。なお、本明細書中では少なくとも上記濃度範囲でp型不純物元素を含む不純物領域(但し、1×1016atoms/cm3の濃度でn型を付与する不純物元素、典型的にはリン又は砒素が添加された領域を除く)をp型不純物領域(b)と定義する。(図1(D))
【0031】
また、この工程では後にpチャネル型TFTのチャネル形成領域となる領域(109aで示される領域)にもボロンが添加されているが、必要がなければレジスト等で隠して上記工程を行っても良い。また、全面にボロンを添加した後、109aで示される領域のみに15族に属する元素(代表的にはリン又は砒素)を添加してさらにしきい値電圧を調節しても良い。
【0032】
次に、遮光膜102a〜102fを用いた裏面露光法によりレジスト110a〜110fを形成する。このとき、遮光膜の内側に光が回り込むことによって遮光膜よりも内側に縮小されたパターンでレジスト110a〜110fが形成される。本実施例では、保護膜108の膜厚を0.3μmとし、光の回り込み量を0.3μmに調節する。即ち、各遮光膜上には、各々の遮光膜を内側に0.3μm縮小したパターンのレジストが形成されることになる。(図1(E))
【0033】
次に、レジスト110a〜110fをマスクとして保護膜108をパターニングし、パターン化された保護膜111a〜111fを形成する。そして、そのままイオンドーピング法によりn型不純物元素を添加してn型を呈する不純物領域112a〜112kを形成する。なお、このときレジスト110a〜110fを除去した後で不純物元素を添加しても良い。(図2(A))
【0034】
この低濃度不純物領域112a〜112kは、後にnチャネル型TFTのLDD領域となる不純物領域、若しくは保持容量の下部電極の一部となる領域である。なお、ここで形成された不純物領域にはn型不純物元素が2×1016〜5×1019atoms/cm3(代表的には5×1017〜5×1018atoms/cm3)の濃度で含まれている。本明細書中では上記濃度範囲でn型不純物元素を含む不純物領域をn型不純物領域(b)と定義する。
【0035】
次に、ポリシリコン膜をパターニングして島状の半導体膜(以下、活性層という)114〜118を形成する。ここで2回目のパターニング工程が行われる。なお、114はpチャネル型TFTの活性層、115〜117はnチャネル型TFTの活性層、118は保持容量の下部電極となる。(図2(B))
【0036】
なお、図2(B)のパターニング工程を行う前に、レーザーアニール、ファーネスアニール又は両者を併用して、添加したn型不純物元素又はp型不純物元素することも有効である。このような活性化工程を導入すると、n型不純物領域(b)112a〜112kの境界部、即ち、n型不純物領域(b)の周囲に存在する真性な領域(p型不純物領域(b)も実質的に真性とみなす)との接合部が明確になる。このことは、後にTFTが完成した時点において、LDD領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。
【0037】
次に、図2(C)に示すように、活性層114〜118を覆ってゲート絶縁膜119を形成する。ゲート絶縁膜119は、10〜200nm、好ましくは50〜150nmの厚さに形成すれば良い。本実施例では、プラズマCVD法でN2OとSiH4を原料とした窒化酸化シリコン膜を80nmの厚さに形成する。
【0038】
次に、ゲート配線(ゲート電極も含む)となる導電膜(図示せず)を形成する。この導電膜は露光装置から照射される露光用の光を透過する材料で形成される。具体的には0.71nm(エックス線)から436nm(g線)までの波長域に含まれる光のうちいずれかの光を透過することが望ましい。
【0039】
本実施例では、導電膜としてn型不純物元素を添加したシリコン膜を用いるため、波長350nm以上の光、代表的にはi線(365nm)、g線(436nm)又はh線(405nm)を用いれば裏面露光が可能である。また、導電膜としてITO(酸化インジウム・スズ)膜、酸化スズ膜、亜鉛を添加したITO膜、又は亜鉛を添加した酸化スズ膜を用いる場合、波長400nm以上の光(g線又はh線)を用いることで裏面露光が可能となる。
【0040】
なお、ITO膜、酸化スズ膜、亜鉛を添加したITO膜、又は亜鉛を添加した酸化スズ膜を用いる場合、成膜時にフッ素を添加すると抵抗率を下げることが可能である。
【0041】
次に、上記導電膜を裏面露光法によりパターニングしてして400nm厚の導電膜パターン120、ゲート配線120〜124及び保持容量の上部電極となる容量配線125を形成する。この時、ゲート配線121〜124はn型不純物領域(b)112b〜112iの一部とゲート絶縁膜を介して重なるように形成する。この構造は露光条件によって調節しても良いし、ゲート絶縁膜119又はゲート配線となる導電膜の膜厚で調節しても良い。(図2(C))
【0042】
次に、レジスト126a、126bを形成する。ここで3回目のパターニング工程が行われる。次にレジスト126a、126bをマスクとして導電膜パターン120のエッチングを行い、pチャネル型TFTのゲート配線127を形成する。
【0043】
さらに、その状態でp型不純物元素(本実施例ではボロン)を添加し、高濃度にボロンを含む不純物領域128a、128bを形成する。ここではジボラン(B2H6)を用いたイオンドーピング法により3×1020〜3×1021atoms/cm3(代表的には5×1020〜1×1021atoms/cm3)濃度でボロンを添加する。なお、本明細書中では上記濃度範囲でp型不純物元素を含む不純物領域をp型不純物領域(a)と定義する。(図2(D))
【0044】
なお、不純物領域128bの一部(前述のn型不純物領域(b)112a)には既にリンが添加されているが、ここで添加されるボロンはその少なくとも3倍以上の濃度で添加される。そのため、予め形成されていたn型の不純物領域は完全にP型に反転し、P型の不純物領域として機能する。
【0045】
次に、レジストマスク126a、126bを除去した後、第1層間絶縁膜129を形成する。第1層間絶縁膜129としては、珪素を含む絶縁膜、具体的には窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は50〜400nm(好ましくは100〜200nm)とすれば良い。
【0046】
本実施例では、プラズマCVD法でSiH4、N2O、NH3を原料ガスとし、200nm厚の窒化酸化シリコン膜(但し窒素濃度が25〜50atomic%)を用いる。この第1層間絶縁膜129は次に行われる熱処理工程(活性化工程)において、シリコン膜でなるゲート配線121〜124、127及び容量配線125が酸化されるのを防ぐ効果を有する。
【0047】
その後、それぞれの濃度で添加されたn型またはp型不純物元素を活性化するために熱処理工程(活性化工程)を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)で行うことができる。ここではファーネスアニール法で活性化工程を行う。この熱処理工程は、窒素雰囲気中において300〜650℃、好ましくは400〜550℃、ここでは550℃、4時間の熱処理を行う。
【0048】
この時、本実施例においてアモルファスシリコン膜の結晶化に用いた触媒元素(本実施例ではニッケル)が移動して、リンを含む領域に捕獲(ゲッタリング)される。これはリンによる金属元素のゲッタリング効果に起因する現象であり、この結果、全てのTFTにおいて、チャネル形成領域は前記触媒元素の濃度が1×1017atoms/cm3以下となる。但し、ニッケルの場合、1×1017atoms/cm3以下はSIMSの測定下限となるため、現状の技術では測定不能である。
【0049】
また、逆に触媒元素がゲッタリングされた領域は高濃度に触媒元素が偏析して5×1018atoms/cm3以上(代表的には1×1019〜5×1020atoms/cm3)濃度で存在するようになる。しかし、このゲッタリングサイトとなった領域はソース領域またはドレイン領域として機能すれば良いので、ニッケルの有無は問題とはならないと考えられる。
【0050】
次に、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、活性層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。
【0051】
活性化工程を終えたら、第1層間絶縁膜129の上に500nm〜2.0μm厚の第2層間絶縁膜130を形成する。本実施例では第2層間絶縁膜130として、樹脂材料(又は有機材料ともいう)でなる絶縁膜(以下、樹脂絶縁膜という)を用いる。樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾシクロブテン)等を使用することができる。
【0052】
樹脂絶縁膜を用いることの利点は、成膜方法(代表的にはスピンコート法)が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の樹脂絶縁膜や有機系SiO化合物などを用いることもできる。また、第2層間絶縁膜130を積層構造として一部の層を顔料等で着色し、カラーフィルターとして用いることも可能である。
【0053】
次に、第2層間絶縁膜130上に透明導電膜(本実施例ではITO膜)を形成し、4回目のパターニング工程を行って画素電極131を形成する。膜厚は110nmとするが、フッ素を添加することにより膜厚を低減することもできる。
【0054】
その後、それぞれのTFTのソース領域またはドレイン領域に達するコンタクトホールが形成される。ここで5回目のパターニング工程が行われる。そして、ソース配線132〜135と、ドレイン配線136〜138を形成する。ここで6回目のパターニング工程が行われる。本実施例ではこれらの配線を、Ti膜を100nm、Tiを含むアルミニウム膜300nm、Ti膜150nmをスパッタ法で連続して形成した3層構造の積層膜とする。勿論、この構造に限定する必要はない。
【0055】
また、本実施例では図示していないが、このあと樹脂材料でなる絶縁膜をソース配線及びドレイン配線上に設け、エッチングによる平坦化(エッチバック工程等と呼ばれる)を行い、ソース配線及びドレイン配線のパターンエッジにおける段差やコンタクトホールに起因する段差を緩和することも有効である。
【0056】
こうして同一基板上に、駆動回路と画素部とを有した基板(以下、アクティブマトリクス基板という)が完成する。ここまで完成するのに要したパターニング回数は6回であり、poly-SiTFTを用いたトップゲート構造のアクティブマトリクス基板の作製方法としては非常に少ない回数であると言える。
【0057】
さらに、図3に示すように、アクティブマトリクス基板が完成したら、画素電極131上に配向膜139を形成し、ラビング処理を施す。なお、図示していないが、画素部の所定の位置に樹脂材料でなるスペーサーを形成した後に配向膜139を形成することも可能である。
【0058】
次に、透光性基板140上に遮光膜141a、カラーフィルター142、平坦化膜(オーバーコート剤)143、透明導電膜でなる対向電極144、配向膜145を形成し、ラビング処理を施して対向基板を作製する。
【0059】
そして、アクティブマトリクス基板上にシール剤(図示せず)を形成した後、アクティブマトリクス基板と対向基板とを貼り合わせ、シール剤で囲まれた領域に液晶146を封入する。こうして、図3に示すような構造の液晶表示装置が完成する。
【0060】
なお、図3においては、駆動回路にはpチャネル型TFT301、nチャネル型TFT302、303が形成され、画素部にはnチャネル型TFTでなる画素TFT304、保持容量305が形成される。
【0061】
駆動回路のCMOS回路を形成するpチャネル型TFT301には、チャネル形成領域201と、p型不純物領域(a)でなるソース領域202及びドレイン領域203が形成される。これらの不純物領域は全て自己整合的に形成される。
【0062】
また、駆動回路のCMOS回路を形成するnチャネル型TFT302には、チャネル形成領域204、ソース領域205、ドレイン領域206、そしてチャネル形成領域を挟んで、ゲート配線と一部が重なったLDD領域207、208が形成される。この時、LDD領域207、208は2×1016〜5×1019atoms/cm3の濃度でリンを含み、且つ、ゲート配線と一部が重なるように形成される。これらの不純物領域は全て自己整合的に形成される。
【0063】
LDD領域の一部がゲート配線と重なることで、LDD領域にはゲート配線と重なった領域と重ならない領域とが存在することになる。ゲート配線に重なったLDD領域はホットキャリア注入による劣化を低減することができる。このことは一般的に知られているが、オフ電流(TFTがオフ動作の時に流れてしまうドレイン電流)が増加するという欠点をもつ。しかしながら、本実施例のように、ゲート配線に重なったLDD領域に隣接してゲート配線に重ならないLDD領域が設けてあると、オフ電流の増加を効果的に抑制することができる。
【0064】
また、サンプリング回路を形成するnチャネル型TFT303には、チャネル形成領域209、ソース領域210、ドレイン領域211、そしてチャネル形成領域の両側にLDD領域212、213が形成される。この構造においてもLDD領域212、213の一部はゲート配線と重なるように配置される。その効果については、nチャネル型TFT302と同様である。また、これらの不純物領域は全て自己整合的に形成される。
【0065】
また、画素部に配置される画素TFT304には、チャネル形成領域214、215、ソース領域216、ドレイン領域217、LDD領域218〜221、LDD領域219、220に接したn型不純物領域(a)222が形成される。この時、ソース領域216、ドレイン領域217はそれぞれn型不純物領域(a)で形成され、LDD領域218〜221はn型不純物領域(b)で形成される。また、LDD領域218〜221はゲート配線と一部が重なる。その効果については、nチャネル型TFT302と同様である。また、これらの不純物領域は全て自己整合的に形成される。
【0066】
また、ドレイン領域217が延長されて半導体領域223に接続されている。そして、ゲート絶縁膜119を介して容量配線125が重なっている。このとき、半導体領域223、ゲート絶縁膜119及び容量配線125でなる保持容量305が形成される。
【0067】
また、nチャネル型TFT302、303及び304のLDD領域207、208、212、123及び218〜221のうち、ゲート配線と重なる領域の長さ(幅)は0.3〜1.0μmとし、ゲート配線と重ならない領域の長さ(幅)は0.5〜1.5μmとすれば良い。
【0068】
[実施例2]
本実施例では、実施例1で作製した液晶表示装置の外観について説明する。説明には図4の斜視図を用いる。アクティブマトリクス基板は、基板401上に形成された、画素部402と、ゲート信号側駆動回路403と、ソース信号側駆動回路404で構成される。画素部の画素TFT405には画素電極406及び保持容量407が接続される。実施例1に示した保持容量305は、この保持容量407に用いる。
【0069】
また、周辺に設けられる駆動回路はCMOS回路を基本として構成されている。ゲート信号側駆動回路403と、ソース信号側駆動回路404はそれぞれゲート配線408とソース配線409で画素部402に接続されている。また、FPC410には駆動回路まで信号を伝達するための入出力配線(接続配線)411、412が設けられている。また、413は対向基板である。
【0070】
なお、本明細書中では図4に示した電気光学装置を液晶表示装置と呼んでいるが、図4に示すようにFPCまで取り付けられた状態を一般的には液晶モジュールという。従って、本実施例でいう液晶表示装置を液晶モジュールと呼んでも差し支えない。
【0071】
[実施例3]
本実施例では、実施例1と異なる作製工程によって液晶表示装置を作製した場合について説明する。説明には図5を用いる。
【0072】
まず、実施例1に従って図1(D)の工程まで行う。但し、本実施例では保護膜108として、150nmの酸化シリコン膜501aと1μm厚のポリイミド膜501bを形成する。その後、実施例1の図1(E)と同様にレジスト110a〜110fを形成する。(図5(A))
【0073】
なお、ここで重要なのは保護膜108が積層構造でなり、一部の層を残してその上の層を選択的に除去できる点である。従って、501aで示される膜として酸化シリコン膜を用いるのであれば、501bで示される膜としてポリイミド膜以外の樹脂材料を用いることも可能である。また、501aで示される膜として窒化シリコン膜を用いるのであれば、501bで示される膜として酸化シリコン膜を用いることも可能である。勿論、同一材料を用い、両者のエッチングレートの差を用いて本実施例の構成としても良い。
【0074】
次に、レジスト110a〜110fをマスクとしてポリイミド膜501bのエッチングを行い、ポリイミドパターン502a〜502fを形成する。このとき、ポリイミド膜501bは酸素ガスを用いたドライエッチング法によりエッチングされるが、下地の酸化シリコン膜501aはエッチングされずに残る。
【0075】
そして、この状態でn型不純物元素を添加する。添加条件は実施例1の図2(A)の工程と同様に行い、n型不純物領域(b)112a〜112kを形成する。(図5(B))
【0076】
本実施例の場合、ポリシリコン膜の上に保護膜が残った状態でn型不純物元素の添加工程が行われるので、不純物元素の濃度制御が容易となる。
【0077】
その後、ポリイミドパターン502a〜502f及び酸化シリコン膜501aを除去してポリシリコン膜のパターニングを行い、活性層114〜118を形成する。(図5(C))
【0078】
これ以降の工程は、実施例1の図2(B)以降の工程に従えば良い。本実施例の構成は、実施例1において一部の工程を改良したものであり、実施例2の液晶表示装置を作製するにあたって実施しても良いことは言うまでもない。
【0079】
[実施例4]
本実施例では、実施例1と異なる作製工程によって液晶表示装置を作製した場合について説明する。説明には図6を用いる。
【0080】
本実施例では、実施例1の図2(D)に示す工程の後に、図6に示す工程を加えることを特徴とする。即ち、図2(D)に示す工程の後、レジスト126a、126bを除去し、新たにレジスト601a、601bを形成する。
【0081】
そして、その状態で、実施例1の図1(C)に示す工程と同様の条件でn型不純物元素の添加工程を行う。このとき、n型不純物元素はゲート配線121をマスクとして自己整合的に添加され、n型不純物領域(a)602、603が形成される。また、同時にn型不純物領域(b)604、605が画定する。
【0082】
このとき、n型不純物領域(b)604、605は完全にゲート配線121に重なったLDD領域となる。即ち、図4に示したアクティブマトリクス基板において、nチャネル型TFT302のLDD領域が、本実施例のn型不純物領域(b)604、605で形成されることになる。
【0083】
ゲート配線に完全に重なったLDD領域は、抵抗成分が少ない分キャリアの移動が速く、高速動作させる必要のあるTFTに適している。従って、シフトレジスタ等のように数MHzから数十MHzで動作させる必要がある回路を形成するTFTに適している。
【0084】
なお、図6以降の工程は、実施例1の図2(E)以降の工程に従えば良い。本実施例の構成は、実施例1において一部の工程を改良したものであり、実施例2の液晶表示装置を作製するにあたって実施しても良いことは言うまでもない。また、実施例3との組み合わせも容易である。
【0085】
[実施例5]
本実施例では、実施例1と異なる作製工程によって液晶表示装置を作製した場合について説明する。説明には図7を用いる。なお、必要に応じて実施例1で用いた符号を引用する。
【0086】
まず、実施例1に従って図2(D)の工程まで終了させる。但し、画素部に設けるゲート配線(以下、第1ゲート配線という)は、図7(A)において701、702で示されるように、画素毎に独立したパターンとして形成しておく点に特徴がある。即ち、各画素に第1ゲート配線は形成されているが、画素間では電気的に孤立した状態にある。
【0087】
図2(D)に示す工程の後、次にレジスト126a、126bを除去し、その状態で450〜550℃の温度で活性化工程を行う。実施例1の場合は第1ゲート配線の材料としてシリコン膜を用いているので、表面には酸化物又は窒化物が形成されることになる。
【0088】
次に、上記酸化物又は窒化物をフッ酸系のエッチング溶液で除去する。なお、この場合、ゲート絶縁膜もエッチングされてしまうが、酸化物又は窒化物の膜厚が薄ければさほど問題とはならない。
【0089】
こうして第1ゲート配線701、702の表面に形成された酸化物又は窒化物を除去したら、アルミニウム又は銅を主成分とする合金膜、又はそれらと他の金属膜との積層膜を形成する。導電膜であれば如何なる材料でも良いが、なるべく抵抗率の低い導電膜が好ましい。
【0090】
そして、その導電膜をパターニングして第2ゲート配線703を形成する。この第2ゲート配線703は、画素毎に電気的に孤立して設けられた第1ゲート配線を直列に接続するためのバスラインとして用いる。
【0091】
この様子を図7(B)に示す。図7(B)は図7(A)の上面図をA−A’で切断した断面図を示している。このように、第1ゲート配線701、702に接して設けられた第2ゲート配線703によって各第1ゲート配線が互いに電気的に接続される。
【0092】
なお、第1ゲート配線としてITO膜に代表される公知の透明導電膜を用いることも可能である。この場合、第2ゲート配線とのオーミックコンタクトさえ確保できるのであれば第1ゲート配線の表面処理も省略しうる。
【0093】
こうして第2ゲート配線703を形成したら、第1層間絶縁膜129を形成し、実施例1に従って水素化処理を行う。勿論、第1層間絶縁膜129を形成する前に水素化処理を行っても良い。また、これ以降の工程は、実施例1に従えば良い。さらに、本実施例の構成は、実施例1において一部の工程を改良したものであり、実施例2の液晶表示装置を作製するにあたって実施しても良い。
【0094】
本実施例の特徴は、シリコン膜やITO膜など、抵抗率が他の金属膜に比べて高い導電膜をTFTのゲート配線として用い、そのゲート配線を電気的に接続するバスラインとしてアルミニウムを主成分とする合金膜など、比較的抵抗率の低い金属膜を用いる点にある。
【0095】
本願発明では、TFTのゲートとして機能する電極(又は配線)として350〜450nm付近の光を透過しうる材料を用いる必要があるため、抵抗率の低い金属材料を用いることが困難である。その場合、TFTのゲート部分だけそのような材料で形成しておき、後で低抵抗な材料で各ゲートを接続すれば良い。
【0096】
なお、本実施例の構成は、実施例1において一部の工程を改良したものであり、実施例2の液晶表示装置を作製するにあたって実施しても良いことは言うまでもない。また、実施例3または実施例4との組み合わせも容易である。
【0097】
[実施例6]
本実施例では、実施例1と異なる作製工程によって液晶表示装置を作製した場合について説明する。説明には図8を用いる。なお、必要に応じて実施例1で用いた符号を引用する。
【0098】
まず、実施例1の工程に従って、図1(E)の工程までを終了させる。このとき、保護膜108上には裏面露光によりレジスト801a〜801fが形成される。(図8(A))
【0099】
次に、レジスト801a〜801fをマスクとして保護膜108をエッチングし、パターン化された保護膜802a〜802fを形成する。(図8(B))
【0100】
次に、レジスト801a〜801fをマスクとして、パターン化された保護膜802a〜802fの等方的なエッチングを行う。この工程では保護膜802a〜802fが横方向からエッチングされ、レジスト801a〜801fよりも内側に幅の狭められたパターン化された保護膜803a〜803fが形成される。(図8(C))
【0101】
この後の工程は、実施例1の図2(A)以降の工程に従えば良く、最終的には図3に示すようなアクティブマトリクス基板、さらには図4に示すような液晶表示装置が完成する。
【0102】
実施例1では裏面露光の光の回り込み量によってn型不純物領域(b)112a〜112kの幅(長さ)が決まったのに対し、本実施例では保護膜802a〜802fの横方向からのエッチング量によってn型不純物領域(b)112a〜112kの幅(長さ)が決まる点に特徴がある。
【0103】
なお、本実施例の構成は、実施例1において一部の工程を改良したものであり、実施例2の液晶表示装置を作製するにあたって実施しても良いことは言うまでもない。また、実施例3〜5のいずれの構成との組み合わせも容易である。
【0104】
[実施例7]
本実施例は、実施例1の図3に示したアクティブマトリクス基板において、画素部の構造を改良した実施例である。なお、画素構造は実施例1と殆ど変わらないので、変更点だけを符号を付して説明する。
【0105】
本実施例では、図9に示すように、ソース配線901及びドレイン配線902を形成した後で透明導電膜でなる画素電極903を形成する。
【0106】
なお、本実施例の構成は、実施例1において一部の工程を改良したものであり、実施例2の液晶表示装置を作製するにあたって実施しても良いことは言うまでもない。また、実施例3〜6のいずれの構成との組み合わせも容易である。
【0107】
[実施例8]
本実施例は、実施例1の図3に示したアクティブマトリクス基板において、画素部の構造を改良した実施例である。なお、画素構造は実施例1と殆ど変わらないので、変更点だけを符号を付して説明する。
【0108】
本実施例では、図10に示すように、図2(E)の工程においてソース配線135を形成する際にドレイン配線138は形成せずにコンタクトホールを開けたままにしておく。その後、ドレイン領域217に接続するように透明導電膜でなる画素電極1001を形成する。
【0109】
なお、本実施例の構成は、実施例1において一部の工程を改良したものであり、実施例2の液晶表示装置を作製するにあたって実施しても良いことは言うまでもない。また、実施例3〜6のいずれの構成との組み合わせも容易である。
【0110】
[実施例9]
本実施例では、本願発明を実施して反射型液晶表示装置を作製する場合について説明する。本実施例の場合、図2(E)において138で示されるドレイン配線を画素内に広く形成し、反射電極(画素電極として機能する)として用いれば良い。但し、ソース配線と同一層で画素電極が形成されるため、ソース配線と画素電極との間におけるショート(短絡)には注意が必要である。
【0111】
具体的には、図11(A)に示すように、ソース配線1101とドレイン配線1102が同一層に形成され、ドレイン配線1102が画素電極を兼ねている構造となる。なお、図11は実施例5の構成と組み合わせた例を示しており、1103は第1ゲート配線のバスラインとして用いる低抵抗な材料で形成された第2ゲート配線(図7(A)の第2ゲート配線703に相当する)である。
【0112】
図11(A)をA−A’で切断した断面図を図11(B)に示す。図11(B)に示すように、ドレイン配線(画素電極)1102はソース配線1101及びゲート配線(ここでは第2ゲート配線1103に相当する)で囲まれた画素に形成され、且つ、画素が専有する面積の殆どを占めるように形成されている。ソース配線1101と接触しないようにマージンをとって設計する必要があるが、画素が専有する面積の70〜95%(典型的には80〜90%)をドレイン配線1102が占めることになる。従って、画像表示の可能な領域が透過型液晶表示装置に比べて大幅に増加する。
【0113】
また、本実施例によれば、実施例1における画素電極131の成膜工程及びパターニング工程が省略できるので、工程数が大幅に簡略化されるとともに、パターニングに必要なマスク数が5枚にまで低減される。
【0114】
なお、反射型液晶表示装置としても液晶モジュールの外観は図4に示した構造と変わらない。また、本実施例に対して実施例3〜8の構成を組み合わせて実施しても構わない。
【0115】
[実施例10]
実施例1の作製工程では、結晶構造を含む半導体膜の形成方法として、結晶化を助長する触媒元素を用いる例を示したが、本実施例では、そのような触媒元素を用いずに熱結晶化またはレーザー結晶化によって結晶構造を含む半導体膜を形成する場合を示す。
【0116】
熱結晶化による場合、非晶質構造を含む半導体膜を形成した後、600〜650℃の温度で15〜24時間の熱処理工程を行えば良い。即ち、600℃を超える温度で熱処理を行うことにより自然核が発生し、結晶化が進行する。
【0117】
また、レーザー結晶化による場合、非晶質構造を含む半導体膜を形成した後、実施例1に示した第1アニール条件でレーザーアニール工程を行えば良い。これにより短時間で結晶構造を含む半導体膜を形成することができる。勿論、レーザーアニールの代わりにランプアニールを行っても良い。
【0118】
また、特願平11−76967号出願明細書の実施例1に記載された技術を用いても良い。同出願明細書の実施例1の作製工程によれば、特異な結晶構造のポリシリコン膜を得ることができる。なお、このポリシリコン膜に関する詳細は、本出願人による特願平10−044659号、特願平10−152316号、特願平10−152308号または特願平10−152305号の出願を参照すれば良い。
【0119】
以上のように、TFTに用いる結晶構造を含む半導体膜は、公知のあらゆる手段を用いて形成することができる。なお、本実施例は実施例1〜9のいずれの構成とも自由に組み合わせることができる。
【0120】
[実施例11]
実施例1〜10に示した構成は、アクティブマトリクス型のEL(エレクトロルミネッセンス)表示装置を作製する場合においても適用することができる。
【0121】
通常のEL表示装置では、画素内にスイッチング用のTFTと電流制御用のTFTの二つが形成されるが、図3に示したnチャネル型TFT304がスイッチング用のTFTに適しており、nチャネル型TFT302が電流制御用のTFTに適している。
【0122】
従って、実施例1〜10の構成を参照してEL表示装置用のアクティブマトリクス基板を作製し、公知のEL形成技術を用いて、アクティブマトリクス型のEL表示装置を完成させれば良い。
【0123】
[実施例12]
本願発明の実施によって得られた安価な電気光学装置はパーソナルコンピュータ等のような表示ディスプレイを組み込んだ電子装置(電子製品)全てに部品として組み込むことが可能である。
【0124】
その様な電子装置としては、ビデオカメラ、デジタルスチルカメラ、プロジェクター(リア型またはフロント型)、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、カーナビゲーション、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはコンパクトディスク(CD)、レーザーディスク(LD)又はデジタルビデオディスク(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それら半導体装置の例を図8に示す。
【0125】
図8(A)はパーソナルコンピュータであり、本体2001、受像部2002、表示装置2003、キーボード2004等で構成される。本願発明は表示装置2004に用いることができる。
【0126】
図8(B)はビデオカメラであり、本体2101、表示装置2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106等で構成される。本願発明を表示装置2102に用いることができる。
【0127】
図8(C)はゴーグル型ディスプレイであり、本体2201、表示装置2202、アーム部2203等で構成される。本発明は表示装置2202に用いることができる。但し、実際には表示装置2202が視界を遮らないように光学系を組んで組み込まれる。
【0128】
図8(D)は記録媒体を備えた画像再生装置(具体的にはDVD再生装置)であり、本体2301、記録媒体(CD、LDまたはDVD等)2302、操作スイッチ2303、表示装置(a)2304、表示装置(b)2305等で構成される。表示装置(a)は主として画像情報を表示し、表示装置(b)は主として文字情報を表示するが、本発明はこれら表示装置(a)、(b)に用いることができる。なお、記録媒体を備えた画像再生装置としては、CD再生装置、ゲーム機器などに本発明を用いることができる。
【0129】
図8(E)はフロント型プロジェクターであり、本体2401、光源、光学系レンズ及び表示装置を含む光学エンジン2402等で構成され、スクリーン2403に画像を表示することができる。本発明は光学エンジン2402に内蔵される表示装置(図示せず)に用いることができる。なお、表示装置は3枚用いる方式でも1枚用いる方式でも良く、透過型表示装置であっても反射型表示装置であっても良い。
【0130】
図8(F)はリア型プロジェクターであり、本体2501、光源、光学系レンズ及び表示装置を含む光学エンジン2402、光源2502、リフレクター2503、2504、スクリーン2505等で構成される。本発明は光学エンジン2502に内蔵される表示装置(図示せず)に用いることができる。なお、表示装置は3枚用いる方式でも1枚用いる方式でも良く、透過型表示装置であっても反射型表示装置であっても良い。
【0131】
なお、本実施例における電気光学装置は実施例1〜12のどのような組み合わせからなる構成を用いて作製されたものであっても良い。
【0132】
【発明の効果】
本願発明を実施することで液晶表示装置やEL表示装置等の電気光学装置の製造工程が歩留まりの高いものとなり、製造コストを低減することが可能である。また、そのように低い製造コストで信頼性の高い電気光学装置を作製することができる。
【0133】
さらに、本願発明の実施によって得られた安価な電気光学装置を搭載することによって電子装置の製造コストも低減することができる。このように本願発明は産業上、非常に有用な技術である。
【図面の簡単な説明】
【図1】 画素部と駆動回路の作製工程を示す図。
【図2】 画素部と駆動回路の作製工程を示す図。
【図3】 アクティブマトリクス基板の作製工程を示す図。
【図4】 アクティブマトリクス型液晶表示装置の斜視図。
【図5】 画素部と駆動回路の作製工程を示す図。
【図6】 画素部と駆動回路の作製工程を示す図。
【図7】 画素部の上面構造を示す図。
【図8】 画素部と駆動回路の作製工程を示す図。
【図9】 画素部の断面構造を示す図。
【図10】 画素部の断面構造を示す図。
【図11】 画素部の断面構造と上面構造を示す図。
【図12】 電子装置の一例を示す図。
【符号の説明】
101 基板
102a〜102f 遮光膜
103 下地膜
104 ポリシリコン膜
105 ポリシリコン膜
106a〜106e レジスト
107a〜107f n型不純物領域(a)
108 保護膜
109a〜109f p型不純物領域(b)
110a〜110f レジスト
111a〜111f パターン化された保護膜
112a〜112k n型不純物領域(b)
115〜118 活性層
119 ゲート絶縁膜
120 導電膜パターン
121〜124、127 ゲート配線
125 容量配線
126a、126b レジスト
128a、128b p型不純物領域(a)
129 第1層間絶縁膜
130 第2層間絶縁膜
131 画素電極
132〜135 ソース配線
136〜138 ドレイン配線
139、145 配向膜
140 基板
141 対向側の遮光膜
142 カラーフィルター
143 平坦化膜(オーバーコート剤)
144 対向電極
146 液晶
Claims (6)
- 基板上に遮光膜を形成し、
前記遮光膜の上に珪素を含む絶縁膜を形成し、
前記珪素を含む絶縁膜の上に半導体膜を形成し、
前記遮光膜をマスクとした裏面露光により前記半導体膜の上に前記遮光膜と同じ大きさの第1のレジストを形成し、
前記第1のレジストをマスクとして、前記半導体膜のnチャネル型TFTのソース領域及びドレイン領域となる領域に不純物元素を添加し、
前記半導体膜の上に保護膜を形成し、
前記遮光膜をマスクとした裏面露光により前記保護膜上に前記第1のレジストよりも小さい第2のレジストを形成し、
前記nチャネル型TFTのチャネル形成領域及び低濃度不純物領域を形成するために、前記第2のレジストをマスクとして前記保護膜の一部を残存させるようにエッチングし、
前記第2のレジスト及び前記残存させた保護膜をマスクとして、前記半導体膜の前記nチャネル型TFTの低濃度不純物領域となる領域に不純物元素を添加し、
前記残存させた保護膜を除去し、
前記半導体膜をパターニングして複数の活性層を形成し、
前記活性層に接してゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に所定の波長の光を透過する導電膜を形成し、
前記遮光膜をマスクとした裏面露光により前記導電膜の上に前記第2のレジストよりも大きい第3のレジストを形成し、
前記第3のレジストをマスクとして前記導電膜をエッチングして前記nチャネル型TFTのゲート配線を形成し、
pチャネル型TFTのソース領域及びドレイン領域となる領域以外を第4のレジストで覆い、前記導電膜をエッチングして前記pチャネル型TFTのゲート配線を形成し、
前記第4のレジストをマスクとして前記複数の活性層の前記pチャネル型TFTのソース領域及びドレイン領域となる領域に不純物元素を添加することを特徴とする電気光学装置の作製方法。 - 基板上に遮光膜を形成し、
前記遮光膜の上に珪素を含む絶縁膜を形成し、
前記珪素を含む絶縁膜の上に半導体膜を形成し、
前記遮光膜をマスクとした裏面露光により前記半導体膜の上に前記遮光膜と同じ大きさの第1のレジストを形成し、
前記第1のレジストをマスクとして、前記半導体膜のnチャネル型TFTのソース領域及びドレイン領域となる領域に不純物元素を添加し、
前記半導体膜の上に保護膜を形成し、
前記遮光膜をマスクとした裏面露光により前記保護膜上に前記第1のレジストよりも小さい第2のレジストを形成し、
前記nチャネル型TFTのチャネル形成領域及び低濃度不純物領域を形成するために、前記第2のレジストをマスクとして前記保護膜の一部を残存させるようにエッチングし、
前記第2のレジスト及び前記残存させた保護膜をマスクとして、前記半導体膜の前記nチャネル型TFTの低濃度不純物領域となる領域に不純物元素を添加し、
前記残存させた保護膜を除去し、
前記半導体膜をパターニングして複数の活性層を形成し、
前記活性層に接してゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に所定の波長の光を透過する導電膜を形成し、
前記遮光膜をマスクとした裏面露光により前記導電膜の上に前記第2のレジストよりも大きい第3のレジストを形成し、
前記第3のレジストをマスクとして前記導電膜をエッチングして前記nチャネル型TFTのゲート配線を形成し、
pチャネル型TFTのソース領域及びドレイン領域となる領域以外を第4のレジストで覆い、前記導電膜をエッチングして前記pチャネル型TFTのゲート配線を形成し、
前記第4のレジストをマスクとして前記複数の活性層の前記pチャネル型TFTのソース領域及びドレイン領域となる領域に不純物元素を添加し、
前記nチャネル型TFT及びpチャネル型TFTのゲート配線の上方に樹脂材料でなる絶縁膜を形成し、
前記樹脂材料でなる絶縁膜の上に透明導電膜でなる画素電極を形成し、
前記樹脂材料でなる絶縁膜にコンタクトホールを形成し、
ソース配線、及び画素部において画素電極に一部が重なるようにドレイン配線を形成することを特徴とする電気光学装置の作製方法。 - 基板上に遮光膜を形成し、
前記遮光膜の上に珪素を含む絶縁膜を形成し、
前記珪素を含む絶縁膜の上に半導体膜を形成し、
前記遮光膜をマスクとした裏面露光により前記半導体膜の上に前記遮光膜と同じ大きさの第1のレジストを形成し、
前記第1のレジストをマスクとして、前記半導体膜のnチャネル型TFTのソース領域及びドレイン領域となる領域に不純物元素を添加し、
前記半導体膜の上に保護膜を形成し、
前記遮光膜をマスクとした裏面露光により前記保護膜上に前記第1のレジストよりも小さい第2のレジストを形成し、
前記nチャネル型TFTのチャネル形成領域及び低濃度不純物領域を形成するために、前記第2のレジストをマスクとして前記保護膜の一部を残存させるようにエッチングし、
前記第2のレジスト及び前記残存させた保護膜をマスクとして、前記半導体膜の前記nチャネル型TFTの低濃度不純物領域となる領域に不純物元素を添加し、
前記残存させた保護膜を除去し、
前記半導体膜をパターニングして複数の活性層を形成し、
前記活性層に接してゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に所定の波長の光を透過する導電膜を形成し、
前記遮光膜をマスクとした裏面露光により前記導電膜の上に前記第2のレジストよりも大きい第3のレジストを形成し、
前記第3のレジストをマスクとして前記導電膜をエッチングして前記nチャネル型TFTのゲート配線を形成し、
pチャネル型TFTのソース領域及びドレイン領域となる領域以外を第4のレジストで覆い、前記導電膜をエッチングして前記pチャネル型TFTのゲート配線を形成し、
前記第4のレジストをマスクとして前記複数の活性層の前記pチャネル型TFTのソース領域及びドレイン領域となる領域に不純物元素を添加し、
前記nチャネル型TFT及びpチャネル型TFTのゲート配線の上方に樹脂材料でなる絶縁膜を形成し、
前記樹脂材料でなる絶縁膜にコンタクトホールを形成し、
ソース配線及びドレイン配線を形成し、
前記ドレイン配線に一部が重なるようにして透明導電膜でなる画素電極を形成することを特徴とする電気光学装置の作製方法。 - 基板上に遮光膜を形成し、
前記遮光膜の上に珪素を含む絶縁膜を形成し、
前記珪素を含む絶縁膜の上に半導体膜を形成し、
前記遮光膜をマスクとした裏面露光により前記半導体膜の上に前記遮光膜と同じ大きさ の第1のレジストを形成し、
前記第1のレジストをマスクとして、前記半導体膜のnチャネル型TFTのソース領域及びドレイン領域となる領域に不純物元素を添加し、
前記半導体膜の上に保護膜を形成し、
前記遮光膜をマスクとした裏面露光により前記保護膜上に前記第1のレジストよりも小さい第2のレジストを形成し、
前記nチャネル型TFTのチャネル形成領域及び低濃度不純物領域を形成するために、前記第2のレジストをマスクとして前記保護膜の一部を残存させるようにエッチングし、
前記第2のレジスト及び前記残存させた保護膜をマスクとして、前記半導体膜の前記nチャネル型TFTの低濃度不純物領域となる領域に不純物元素を添加し、
前記残存させた保護膜を除去し、
前記半導体膜をパターニングして複数の活性層を形成し、
前記活性層に接してゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に所定の波長の光を透過する導電膜を形成し、
前記遮光膜をマスクとした裏面露光により前記導電膜の上に前記第2のレジストよりも大きい第3のレジストを形成し、
前記第3のレジストをマスクとして前記導電膜をエッチングして前記nチャネル型TFTのゲート配線を形成し、
pチャネル型TFTのソース領域及びドレイン領域となる領域以外を第4のレジストで覆い、前記導電膜をエッチングして前記pチャネル型TFTのゲート配線を形成し、
前記第4のレジストをマスクとして前記複数の活性層の前記pチャネル型TFTのソース領域及びドレイン領域となる領域に不純物元素を添加し、
前記nチャネル型TFT及びpチャネル型TFTのゲート配線の上方に樹脂材料でなる絶縁膜を形成し、
前記樹脂材料でなる絶縁膜にコンタクトホールを形成し、ソース配線及びドレイン配線を形成する電気光学装置の作製方法であって、
画素部に形成されたドレイン配線は、前記ソース配線及び前記ゲート配線で囲まれた画素内に形成され、且つ、前記画素が有する面積の70〜95%を占めることを特徴とする電気光学装置の作製方法。 - 請求項1乃至請求項4において、前記保護膜は珪素を含む絶縁膜と、樹脂材料でなる絶縁膜と、を有する積層膜であることを特徴とする電気光学装置の作製方法。
- 請求項1乃至請求項4において、前記所定の波長とは、前記裏面露光によって前記nチャネル型TFTのゲート配線を形成する際に用いる光の波長であることを特徴とする電気光学装置の作製方法。
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