JP4245739B2 - 電気光学装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴという）で構成された素子又は回路を有する電気光学装置の作製方法に関する。また、本願発明を用いた作製された電気光学装置を具備する電子装置に関する。
【０００２】
【従来の技術】
基板上にＴＦＴで形成した集積回路を有する電気光学装置の開発が進んでいる。液晶表示装置、ＥＬ表示装置、又は密着型イメージセンサはその代表例として知られている。特に、ポリシリコン膜（多結晶シリコン膜）を活性層にしたＴＦＴ（以下、poly-SiＴＦＴと記す）は従来のアモルファスシリコン膜を用いたＴＦＴ（以下、a-SiＴＦＴと記す）よりも電界効果移動度が高いことから注目されている。
【０００３】
poly-SiＴＦＴを用いた電気光学装置としては、現在液晶表示装置が非常に注目され、既に市場に現れ始めている。しかしながら、poly-SiＴＦＴは高性能ではあるが、a-SiＴＦＴに比べて製造コストが高い。従って、poly-SiＴＦＴの製造コストを低減することが、poly-SiＴＦＴを用いた液晶表示装置の市場を確保する上で重要な問題となってきている。
【０００４】
【発明が解決しようとする課題】
本願発明は、パターニングに必要とするマスク枚数を低減することによりＴＦＴの製造歩留まりを向上させ、ＴＦＴを用いた電気光学装置の製造コストを低減することを課題とする。そして、電気光学装置の製造コストを低減する技術を提供することにより、その電気光学装置を具備した電子装置の製造コストを低減することを課題とする。
【０００５】
【課題を解決するための手段】
本願発明では、ＴＦＴの製造過程で用いられるパターニング工程（フォトリソグラフィ工程）の回数を極力抑えることによりパターニング精度に影響されない歩留まりの高い製造プロセスを実現し、電気光学装置の製造コストの低減を図る。このマスク枚数の削減のために、ゲート配線及び活性層の各不純物領域（ソース領域、ドレイン領域又はＬＤＤ領域）を、活性層の下に設けた遮光膜を用いた裏面露光により自己整合的に形成する。
【０００６】
【発明の実施の形態】
本発明の実施の形態について、以下に示す実施例でもって詳細な説明を行うこととする。
【０００７】
[実施例１]
本発明の実施例について図１〜図４を用いて説明する。ここでは、画素部とその周辺に設けられる駆動回路を同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路に関しては、シフトレジスタ回路、バッファ回路等の基本回路であるＣＭＯＳ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴとを図示することとする。
【０００８】
図１（Ａ）において、基板１０１には、ガラス基板や石英基板を使用することが望ましいが、透光性であればどのような基板であっても良い。耐熱性が許せばプラスチック基板を用いることも可能である。
【０００９】
次に、基板１０１のＴＦＴが形成される側の表面に、遮光性を有する薄膜でなる遮光膜１０２a〜１０２fを形成する。遮光性を有する薄膜としては、アルミニウム膜、タンタル膜、タングステン膜、チタン膜又はそれらの合金膜やシリサイド膜などの導電膜や、顔料やカーボン系材料を分散させた絶縁膜などを用いることができる。
【００１０】
なお、遮光膜１０２a〜１０２fの膜厚はなるべく薄い方が良く、１００〜２００ｎｍが好ましい。また、遮光膜のエッジ部分はテーパー形状としておくことが好ましい。こうすることで、できるだけ遮光膜の上に形成される薄膜の平坦度を高める。
【００１１】
ここで１回目のパターニング工程が行われる。なお、このとき同時に、今後のパターニング時の位置合わせに用いるアライメントマーカーを、上記導電膜を用いて形成する。本実施例の場合、遮光膜の形成と同時にアライメントマーカーを形成することができるため、アライメントマーカーを別途形成する手間（パターニング工程の増加）を防ぐことができる。
【００１２】
次に、遮光膜１０２a〜１０２fを覆って珪素（シリコン）を含む絶縁膜（本明細書中では酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜の総称を指す）からなる下地膜１０３をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形成する。
【００１３】
なお、本明細書中において窒化酸化シリコン膜とはＳｉＯxＮyで表される絶縁膜であり、珪素、酸素、窒素を所定の割合で含む絶縁膜を指す。本実施例では、下地膜１０２として、窒素を２０〜５０atomic％（典型的には２０〜３０atomic％）で含む１００ｎｍ厚の窒化酸化シリコン膜と、窒素を１〜２０atomic％（典型的には５〜１０atomic％）で含む２００ｎｍ厚の窒化酸化シリコン膜との積層膜を用いる。なお、厚さはこの値に限定する必要はない。また、窒化酸化シリコン膜に含まれる窒素と酸素の含有比（atomic％比）は３：１〜１：３（典型的には１：１）とすればよい。また、窒化酸化シリコン膜は、ＳｉＨ4とＮ2ＯとＮＨ3を原料ガスとして作製すればよい。
【００１４】
次に下地膜１０３の上に３０〜１２０ｎｍ（好ましくは５０〜７０ｎｍ）の厚さの、アモルファスシリコン膜（図示せず）を公知の成膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜であれば良い。非晶質構造を含む半導体膜としては、非晶質半導体膜、微結晶半導体膜があり、さらにアモルファス構造のシリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜も含まれる。また、上記膜厚で形成しておけば、最終的にＴＦＴが完成した時点の活性層の膜厚は１０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）となる。
【００１５】
そして、特開平７−１３０６５２号公報（ＵＳＰ５，６４３，８２６号に対応）に記載された技術に従って、ポリシリコン膜１０４を形成する。同公報記載の技術は、アモルファスシリコン膜の結晶化に際して、結晶化を助長する触媒元素（ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ばれた一種または複数種の元素、代表的にはニッケル）を用いる結晶化手段である。
【００１６】
具体的には、アモルファスシリコン膜表面に触媒元素を保持させた状態で加熱処理を行い、アモルファスシリコン膜をポリシリコン膜に変化させるものである。本実施例では同公報の実施例１に記載された技術を用いるが、実施例２に記載された技術を用いても良い。なお、本実施例ではポリシリコン膜を例にしているが、ポリシリコン膜に限定する必要はなく、結晶質構造を含む半導体膜（単結晶シリコン膜も含む）であれば良い。（図１（Ａ））
【００１７】
アモルファスシリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atom％以下として、結晶化の工程を行うことが望ましい。また、アモルファスシリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【００１８】
ここでは、下地膜とアモルファスシリコン膜とは、同じ成膜法で形成することが可能であるので両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされないようにすることで表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができる。
【００１９】
次に、ポリシリコン膜１０４に対してレーザー光源から発する光（レーザー光）を照射（以下、レーザーアニールという）して結晶性の改善されたポリシリコン膜１０５を形成する。レーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望ましいが、連続発振型のアルゴンレーザー光でも良い。また、レーザー光のビーム形状は線状であっても矩形状であっても構わない。（図１（Ｂ））
【００２０】
また、レーザー光の代わりにランプから発する光（以下、ランプ光という）を照射（以下、ランプアニールという）しても良い。ランプ光としては、ハロゲンランプ、赤外ランプ等から発するランプ光を用いることができる。また、電熱炉を用いたファーネスアニールを併用又は代用することもできる。
【００２１】
本実施例では、パルス発振型エキシマレーザー光を線状に加工してレーザーアニール工程を行う。レーザーアニール条件は、励起ガスとしてＸｅＣｌガスを用い、処理温度を室温、パルス発振周波数を３０Ｈｚとし、レーザーエネルギー密度を２５０〜５００mJ/cm2（代表的には３５０〜４００mJ/cm2）とする。
【００２２】
上記条件で行われたレーザーアニール工程は、熱結晶化後に残存した非晶質領域を完全に結晶化すると共に、既に結晶化された結晶質領域の欠陥等を低減する効果を有する。このような効果はランプアニールの条件を最適化することによっても得ることが可能である。
【００２３】
次に、遮光膜１０２a〜１０２fを用いた裏面露光法によりレジスト１０６a〜１０６fを形成する。このとき、遮光膜とレジストのパターン形状がほぼ一致するような条件とする。
【００２４】
そして、レジスト１０６a〜１０６fをマスクとしてｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加してｎ型を呈する不純物領域１０７a〜１０７fを形成する。なお、ｎ型不純物元素としては、代表的には１５族に属する元素、典型的にはリンまたは砒素を用いることができる。
【００２５】
本実施例では、フォスフィン（ＰＨ3）を用いたイオンドーピング法によりｎ型を呈する不純物領域１０７a〜１０７fを形成する。この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3（代表的には２×１０20〜５×１０21atoms/cm3）とする。なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ａ）と定義する。（図１（Ｃ））
【００２６】
なお、本明細書中で記載する濃度は全てＳＩＭＳ（質量二次イオン分析）による最低濃度領域で測定した時の測定値である。
【００２７】
次に、レジスト１０６a〜１０６fを除去した後、珪素を含む絶縁膜でなる保護膜１０８を形成する。この保護膜１０８は不純物添加時にポリシリコン膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするための意味がある。また、この保護膜１０８の膜厚は、後の裏面露光工程においてを行う際に光の回り込み量を制御する役割を担う。
【００２８】
この光の回り込み量はｎチャネル型ＴＦＴのＬＤＤ領域の幅（長さ）を決定する。本実施例では光の回り込み量を０．３〜１．０μmに設定するため、保護膜１０８の膜厚は０．２〜１．０μmとする。但し、露光条件によっても回り込み量を制御することは可能であるので、この膜厚に限定する必要はない。
【００２９】
次に、保護膜１０８を通してｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不純物元素としては、代表的には１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程（チャネルドープ工程という）はＴＦＴのしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ2Ｈ6）を用いたイオンドーピング法でボロンを添加する。
【００３０】
こうして１×１０15〜１×１０18atoms/cm3（代表的には５×１０16〜５×１０17atoms/cm3）の濃度でｐ型不純物元素（本実施例ではボロン）が添加された領域１０９a〜１０９fが形成される。なお、本明細書中では少なくとも上記濃度範囲でｐ型不純物元素を含む不純物領域（但し、１×１０16atoms/cm3の濃度でｎ型を付与する不純物元素、典型的にはリン又は砒素が添加された領域を除く）をｐ型不純物領域（ｂ）と定義する。（図１（Ｄ））
【００３１】
また、この工程では後にｐチャネル型ＴＦＴのチャネル形成領域となる領域（１０９aで示される領域）にもボロンが添加されているが、必要がなければレジスト等で隠して上記工程を行っても良い。また、全面にボロンを添加した後、１０９aで示される領域のみに１５族に属する元素（代表的にはリン又は砒素）を添加してさらにしきい値電圧を調節しても良い。
【００３２】
次に、遮光膜１０２a〜１０２fを用いた裏面露光法によりレジスト１１０a〜１１０fを形成する。このとき、遮光膜の内側に光が回り込むことによって遮光膜よりも内側に縮小されたパターンでレジスト１１０a〜１１０fが形成される。本実施例では、保護膜１０８の膜厚を０．３μmとし、光の回り込み量を０．３μmに調節する。即ち、各遮光膜上には、各々の遮光膜を内側に０．３μm縮小したパターンのレジストが形成されることになる。（図１（Ｅ））
【００３３】
次に、レジスト１１０a〜１１０fをマスクとして保護膜１０８をパターニングし、パターン化された保護膜１１１a〜１１１fを形成する。そして、そのままイオンドーピング法によりｎ型不純物元素を添加してｎ型を呈する不純物領域１１２a〜１１２kを形成する。なお、このときレジスト１１０a〜１１０fを除去した後で不純物元素を添加しても良い。（図２（Ａ））
【００３４】
この低濃度不純物領域１１２a〜１１２kは、後にｎチャネル型ＴＦＴのＬＤＤ領域となる不純物領域、若しくは保持容量の下部電極の一部となる領域である。なお、ここで形成された不純物領域にはｎ型不純物元素が２×１０16〜５×１０19atoms/cm3（代表的には５×１０17〜５×１０18atoms/cm3）の濃度で含まれている。本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ｂ）と定義する。
【００３５】
次に、ポリシリコン膜をパターニングして島状の半導体膜（以下、活性層という）１１４〜１１８を形成する。ここで２回目のパターニング工程が行われる。なお、１１４はｐチャネル型ＴＦＴの活性層、１１５〜１１７はｎチャネル型ＴＦＴの活性層、１１８は保持容量の下部電極となる。（図２（Ｂ））
【００３６】
なお、図２（Ｂ）のパターニング工程を行う前に、レーザーアニール、ファーネスアニール又は両者を併用して、添加したｎ型不純物元素又はｐ型不純物元素することも有効である。このような活性化工程を導入すると、ｎ型不純物領域（ｂ）１１２a〜１１２kの境界部、即ち、ｎ型不純物領域（ｂ）の周囲に存在する真性な領域（ｐ型不純物領域（ｂ）も実質的に真性とみなす）との接合部が明確になる。このことは、後にＴＦＴが完成した時点において、ＬＤＤ領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。
【００３７】
次に、図２（Ｃ）に示すように、活性層１１４〜１１８を覆ってゲート絶縁膜１１９を形成する。ゲート絶縁膜１１９は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さに形成すれば良い。本実施例では、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を８０ｎｍの厚さに形成する。
【００３８】
次に、ゲート配線（ゲート電極も含む）となる導電膜（図示せず）を形成する。この導電膜は露光装置から照射される露光用の光を透過する材料で形成される。具体的には０．７１ｎｍ（エックス線）から４３６ｎｍ（ｇ線）までの波長域に含まれる光のうちいずれかの光を透過することが望ましい。
【００３９】
本実施例では、導電膜としてｎ型不純物元素を添加したシリコン膜を用いるため、波長３５０ｎｍ以上の光、代表的にはｉ線（３６５ｎｍ）、ｇ線（４３６ｎｍ）又はｈ線（４０５ｎｍ）を用いれば裏面露光が可能である。また、導電膜としてＩＴＯ（酸化インジウム・スズ）膜、酸化スズ膜、亜鉛を添加したＩＴＯ膜、又は亜鉛を添加した酸化スズ膜を用いる場合、波長４００ｎｍ以上の光（ｇ線又はｈ線）を用いることで裏面露光が可能となる。
【００４０】
なお、ＩＴＯ膜、酸化スズ膜、亜鉛を添加したＩＴＯ膜、又は亜鉛を添加した酸化スズ膜を用いる場合、成膜時にフッ素を添加すると抵抗率を下げることが可能である。
【００４１】
次に、上記導電膜を裏面露光法によりパターニングしてして４００ｎｍ厚の導電膜パターン１２０、ゲート配線１２０〜１２４及び保持容量の上部電極となる容量配線１２５を形成する。この時、ゲート配線１２１〜１２４はｎ型不純物領域（ｂ）１１２b〜１１２iの一部とゲート絶縁膜を介して重なるように形成する。この構造は露光条件によって調節しても良いし、ゲート絶縁膜１１９又はゲート配線となる導電膜の膜厚で調節しても良い。（図２（Ｃ））
【００４２】
次に、レジスト１２６a、１２６bを形成する。ここで３回目のパターニング工程が行われる。次にレジスト１２６a、１２６bをマスクとして導電膜パターン１２０のエッチングを行い、ｐチャネル型ＴＦＴのゲート配線１２７を形成する。
【００４３】
さらに、その状態でｐ型不純物元素（本実施例ではボロン）を添加し、高濃度にボロンを含む不純物領域１２８a、１２８bを形成する。ここではジボラン（Ｂ2Ｈ6）を用いたイオンドーピング法により３×１０20〜３×１０21atoms/cm3（代表的には５×１０20〜１×１０21atoms/cm3）濃度でボロンを添加する。なお、本明細書中では上記濃度範囲でｐ型不純物元素を含む不純物領域をｐ型不純物領域（ａ）と定義する。（図２（Ｄ））
【００４４】
なお、不純物領域１２８bの一部（前述のｎ型不純物領域（ｂ）１１２a）には既にリンが添加されているが、ここで添加されるボロンはその少なくとも３倍以上の濃度で添加される。そのため、予め形成されていたｎ型の不純物領域は完全にＰ型に反転し、Ｐ型の不純物領域として機能する。
【００４５】
次に、レジストマスク１２６a、１２６bを除去した後、第１層間絶縁膜１２９を形成する。第１層間絶縁膜１２９としては、珪素を含む絶縁膜、具体的には窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は５０〜４００ｎｍ（好ましくは１００〜２００ｎｍ）とすれば良い。
【００４６】
本実施例では、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3を原料ガスとし、２００ｎｍ厚の窒化酸化シリコン膜（但し窒素濃度が２５〜５０atomic%）を用いる。この第１層間絶縁膜１２９は次に行われる熱処理工程（活性化工程）において、シリコン膜でなるゲート配線１２１〜１２４、１２７及び容量配線１２５が酸化されるのを防ぐ効果を有する。
【００４７】
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化するために熱処理工程（活性化工程）を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行う。この熱処理工程は、窒素雰囲気中において３００〜６５０℃、好ましくは４００〜５５０℃、ここでは５５０℃、４時間の熱処理を行う。
【００４８】
この時、本実施例においてアモルファスシリコン膜の結晶化に用いた触媒元素（本実施例ではニッケル）が移動して、リンを含む領域に捕獲（ゲッタリング）される。これはリンによる金属元素のゲッタリング効果に起因する現象であり、この結果、全てのＴＦＴにおいて、チャネル形成領域は前記触媒元素の濃度が１×１０17atoms/cm3以下となる。但し、ニッケルの場合、１×１０17atoms/cm3以下はＳＩＭＳの測定下限となるため、現状の技術では測定不能である。
【００４９】
また、逆に触媒元素がゲッタリングされた領域は高濃度に触媒元素が偏析して５×１０18atoms/cm3以上（代表的には１×１０19〜５×１０20atoms/cm3）濃度で存在するようになる。しかし、このゲッタリングサイトとなった領域はソース領域またはドレイン領域として機能すれば良いので、ニッケルの有無は問題とはならないと考えられる。
【００５０】
次に、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、活性層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００５１】
活性化工程を終えたら、第１層間絶縁膜１２９の上に５００ｎｍ〜２．０μm厚の第２層間絶縁膜１３０を形成する。本実施例では第２層間絶縁膜１３０として、樹脂材料（又は有機材料ともいう）でなる絶縁膜（以下、樹脂絶縁膜という）を用いる。樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。
【００５２】
樹脂絶縁膜を用いることの利点は、成膜方法（代表的にはスピンコート法）が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の樹脂絶縁膜や有機系SiO化合物などを用いることもできる。また、第２層間絶縁膜１３０を積層構造として一部の層を顔料等で着色し、カラーフィルターとして用いることも可能である。
【００５３】
次に、第２層間絶縁膜１３０上に透明導電膜（本実施例ではＩＴＯ膜）を形成し、４回目のパターニング工程を行って画素電極１３１を形成する。膜厚は１１０ｎｍとするが、フッ素を添加することにより膜厚を低減することもできる。
【００５４】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールが形成される。ここで５回目のパターニング工程が行われる。そして、ソース配線１３２〜１３５と、ドレイン配線１３６〜１３８を形成する。ここで６回目のパターニング工程が行われる。本実施例ではこれらの配線を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とする。勿論、この構造に限定する必要はない。
【００５５】
また、本実施例では図示していないが、このあと樹脂材料でなる絶縁膜をソース配線及びドレイン配線上に設け、エッチングによる平坦化（エッチバック工程等と呼ばれる）を行い、ソース配線及びドレイン配線のパターンエッジにおける段差やコンタクトホールに起因する段差を緩和することも有効である。
【００５６】
こうして同一基板上に、駆動回路と画素部とを有した基板（以下、アクティブマトリクス基板という）が完成する。ここまで完成するのに要したパターニング回数は６回であり、poly-SiＴＦＴを用いたトップゲート構造のアクティブマトリクス基板の作製方法としては非常に少ない回数であると言える。
【００５７】
さらに、図３に示すように、アクティブマトリクス基板が完成したら、画素電極１３１上に配向膜１３９を形成し、ラビング処理を施す。なお、図示していないが、画素部の所定の位置に樹脂材料でなるスペーサーを形成した後に配向膜１３９を形成することも可能である。
【００５８】
次に、透光性基板１４０上に遮光膜１４１a、カラーフィルター１４２、平坦化膜（オーバーコート剤）１４３、透明導電膜でなる対向電極１４４、配向膜１４５を形成し、ラビング処理を施して対向基板を作製する。
【００５９】
そして、アクティブマトリクス基板上にシール剤（図示せず）を形成した後、アクティブマトリクス基板と対向基板とを貼り合わせ、シール剤で囲まれた領域に液晶１４６を封入する。こうして、図３に示すような構造の液晶表示装置が完成する。
【００６０】
なお、図３においては、駆動回路にはｐチャネル型ＴＦＴ３０１、ｎチャネル型ＴＦＴ３０２、３０３が形成され、画素部にはｎチャネル型ＴＦＴでなる画素ＴＦＴ３０４、保持容量３０５が形成される。
【００６１】
駆動回路のＣＭＯＳ回路を形成するｐチャネル型ＴＦＴ３０１には、チャネル形成領域２０１と、ｐ型不純物領域（ａ）でなるソース領域２０２及びドレイン領域２０３が形成される。これらの不純物領域は全て自己整合的に形成される。
【００６２】
また、駆動回路のＣＭＯＳ回路を形成するｎチャネル型ＴＦＴ３０２には、チャネル形成領域２０４、ソース領域２０５、ドレイン領域２０６、そしてチャネル形成領域を挟んで、ゲート配線と一部が重なったＬＤＤ領域２０７、２０８が形成される。この時、ＬＤＤ領域２０７、２０８は２×１０16〜５×１０19atoms/cm3の濃度でリンを含み、且つ、ゲート配線と一部が重なるように形成される。これらの不純物領域は全て自己整合的に形成される。
【００６３】
ＬＤＤ領域の一部がゲート配線と重なることで、ＬＤＤ領域にはゲート配線と重なった領域と重ならない領域とが存在することになる。ゲート配線に重なったＬＤＤ領域はホットキャリア注入による劣化を低減することができる。このことは一般的に知られているが、オフ電流（ＴＦＴがオフ動作の時に流れてしまうドレイン電流）が増加するという欠点をもつ。しかしながら、本実施例のように、ゲート配線に重なったＬＤＤ領域に隣接してゲート配線に重ならないＬＤＤ領域が設けてあると、オフ電流の増加を効果的に抑制することができる。
【００６４】
また、サンプリング回路を形成するｎチャネル型ＴＦＴ３０３には、チャネル形成領域２０９、ソース領域２１０、ドレイン領域２１１、そしてチャネル形成領域の両側にＬＤＤ領域２１２、２１３が形成される。この構造においてもＬＤＤ領域２１２、２１３の一部はゲート配線と重なるように配置される。その効果については、ｎチャネル型ＴＦＴ３０２と同様である。また、これらの不純物領域は全て自己整合的に形成される。
【００６５】
また、画素部に配置される画素ＴＦＴ３０４には、チャネル形成領域２１４、２１５、ソース領域２１６、ドレイン領域２１７、ＬＤＤ領域２１８〜２２１、ＬＤＤ領域２１９、２２０に接したｎ型不純物領域（ａ）２２２が形成される。この時、ソース領域２１６、ドレイン領域２１７はそれぞれｎ型不純物領域（ａ）で形成され、ＬＤＤ領域２１８〜２２１はｎ型不純物領域（ｂ）で形成される。また、ＬＤＤ領域２１８〜２２１はゲート配線と一部が重なる。その効果については、ｎチャネル型ＴＦＴ３０２と同様である。また、これらの不純物領域は全て自己整合的に形成される。
【００６６】
また、ドレイン領域２１７が延長されて半導体領域２２３に接続されている。そして、ゲート絶縁膜１１９を介して容量配線１２５が重なっている。このとき、半導体領域２２３、ゲート絶縁膜１１９及び容量配線１２５でなる保持容量３０５が形成される。
【００６７】
また、ｎチャネル型ＴＦＴ３０２、３０３及び３０４のＬＤＤ領域２０７、２０８、２１２、１２３及び２１８〜２２１のうち、ゲート配線と重なる領域の長さ（幅）は０．３〜１．０μｍとし、ゲート配線と重ならない領域の長さ（幅）は０．５〜１．５μｍとすれば良い。
【００６８】
[実施例２]
本実施例では、実施例１で作製した液晶表示装置の外観について説明する。説明には図４の斜視図を用いる。アクティブマトリクス基板は、基板４０１上に形成された、画素部４０２と、ゲート信号側駆動回路４０３と、ソース信号側駆動回路４０４で構成される。画素部の画素ＴＦＴ４０５には画素電極４０６及び保持容量４０７が接続される。実施例１に示した保持容量３０５は、この保持容量４０７に用いる。
【００６９】
また、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。ゲート信号側駆動回路４０３と、ソース信号側駆動回路４０４はそれぞれゲート配線４０８とソース配線４０９で画素部４０２に接続されている。また、ＦＰＣ４１０には駆動回路まで信号を伝達するための入出力配線（接続配線）４１１、４１２が設けられている。また、４１３は対向基板である。
【００７０】
なお、本明細書中では図４に示した電気光学装置を液晶表示装置と呼んでいるが、図４に示すようにＦＰＣまで取り付けられた状態を一般的には液晶モジュールという。従って、本実施例でいう液晶表示装置を液晶モジュールと呼んでも差し支えない。
【００７１】
［実施例３］
本実施例では、実施例１と異なる作製工程によって液晶表示装置を作製した場合について説明する。説明には図５を用いる。
【００７２】
まず、実施例１に従って図１（Ｄ）の工程まで行う。但し、本実施例では保護膜１０８として、１５０ｎｍの酸化シリコン膜５０１aと１μm厚のポリイミド膜５０１bを形成する。その後、実施例１の図１（Ｅ）と同様にレジスト１１０a〜１１０fを形成する。（図５（Ａ））
【００７３】
なお、ここで重要なのは保護膜１０８が積層構造でなり、一部の層を残してその上の層を選択的に除去できる点である。従って、５０１aで示される膜として酸化シリコン膜を用いるのであれば、５０１bで示される膜としてポリイミド膜以外の樹脂材料を用いることも可能である。また、５０１aで示される膜として窒化シリコン膜を用いるのであれば、５０１bで示される膜として酸化シリコン膜を用いることも可能である。勿論、同一材料を用い、両者のエッチングレートの差を用いて本実施例の構成としても良い。
【００７４】
次に、レジスト１１０a〜１１０fをマスクとしてポリイミド膜５０１bのエッチングを行い、ポリイミドパターン５０２a〜５０２fを形成する。このとき、ポリイミド膜５０１bは酸素ガスを用いたドライエッチング法によりエッチングされるが、下地の酸化シリコン膜５０１aはエッチングされずに残る。
【００７５】
そして、この状態でｎ型不純物元素を添加する。添加条件は実施例１の図２（Ａ）の工程と同様に行い、ｎ型不純物領域（ｂ）１１２a〜１１２kを形成する。（図５（Ｂ））
【００７６】
本実施例の場合、ポリシリコン膜の上に保護膜が残った状態でｎ型不純物元素の添加工程が行われるので、不純物元素の濃度制御が容易となる。
【００７７】
その後、ポリイミドパターン５０２a〜５０２f及び酸化シリコン膜５０１aを除去してポリシリコン膜のパターニングを行い、活性層１１４〜１１８を形成する。（図５（Ｃ））
【００７８】
これ以降の工程は、実施例１の図２（Ｂ）以降の工程に従えば良い。本実施例の構成は、実施例１において一部の工程を改良したものであり、実施例２の液晶表示装置を作製するにあたって実施しても良いことは言うまでもない。
【００７９】
［実施例４］
本実施例では、実施例１と異なる作製工程によって液晶表示装置を作製した場合について説明する。説明には図６を用いる。
【００８０】
本実施例では、実施例１の図２（Ｄ）に示す工程の後に、図６に示す工程を加えることを特徴とする。即ち、図２（Ｄ）に示す工程の後、レジスト１２６a、１２６bを除去し、新たにレジスト６０１a、６０１bを形成する。
【００８１】
そして、その状態で、実施例１の図１（Ｃ）に示す工程と同様の条件でｎ型不純物元素の添加工程を行う。このとき、ｎ型不純物元素はゲート配線１２１をマスクとして自己整合的に添加され、ｎ型不純物領域（ａ）６０２、６０３が形成される。また、同時にｎ型不純物領域（ｂ）６０４、６０５が画定する。
【００８２】
このとき、ｎ型不純物領域（ｂ）６０４、６０５は完全にゲート配線１２１に重なったＬＤＤ領域となる。即ち、図４に示したアクティブマトリクス基板において、ｎチャネル型ＴＦＴ３０２のＬＤＤ領域が、本実施例のｎ型不純物領域（ｂ）６０４、６０５で形成されることになる。
【００８３】
ゲート配線に完全に重なったＬＤＤ領域は、抵抗成分が少ない分キャリアの移動が速く、高速動作させる必要のあるＴＦＴに適している。従って、シフトレジスタ等のように数ＭＨｚから数十ＭＨｚで動作させる必要がある回路を形成するＴＦＴに適している。
【００８４】
なお、図６以降の工程は、実施例１の図２（Ｅ）以降の工程に従えば良い。本実施例の構成は、実施例１において一部の工程を改良したものであり、実施例２の液晶表示装置を作製するにあたって実施しても良いことは言うまでもない。また、実施例３との組み合わせも容易である。
【００８５】
［実施例５］
本実施例では、実施例１と異なる作製工程によって液晶表示装置を作製した場合について説明する。説明には図７を用いる。なお、必要に応じて実施例１で用いた符号を引用する。
【００８６】
まず、実施例１に従って図２（Ｄ）の工程まで終了させる。但し、画素部に設けるゲート配線（以下、第１ゲート配線という）は、図７（Ａ）において７０１、７０２で示されるように、画素毎に独立したパターンとして形成しておく点に特徴がある。即ち、各画素に第１ゲート配線は形成されているが、画素間では電気的に孤立した状態にある。
【００８７】
図２（Ｄ）に示す工程の後、次にレジスト１２６a、１２６bを除去し、その状態で４５０〜５５０℃の温度で活性化工程を行う。実施例１の場合は第１ゲート配線の材料としてシリコン膜を用いているので、表面には酸化物又は窒化物が形成されることになる。
【００８８】
次に、上記酸化物又は窒化物をフッ酸系のエッチング溶液で除去する。なお、この場合、ゲート絶縁膜もエッチングされてしまうが、酸化物又は窒化物の膜厚が薄ければさほど問題とはならない。
【００８９】
こうして第１ゲート配線７０１、７０２の表面に形成された酸化物又は窒化物を除去したら、アルミニウム又は銅を主成分とする合金膜、又はそれらと他の金属膜との積層膜を形成する。導電膜であれば如何なる材料でも良いが、なるべく抵抗率の低い導電膜が好ましい。
【００９０】
そして、その導電膜をパターニングして第２ゲート配線７０３を形成する。この第２ゲート配線７０３は、画素毎に電気的に孤立して設けられた第１ゲート配線を直列に接続するためのバスラインとして用いる。
【００９１】
この様子を図７（Ｂ）に示す。図７（Ｂ）は図７（Ａ）の上面図をＡ−Ａ’で切断した断面図を示している。このように、第１ゲート配線７０１、７０２に接して設けられた第２ゲート配線７０３によって各第１ゲート配線が互いに電気的に接続される。
【００９２】
なお、第１ゲート配線としてＩＴＯ膜に代表される公知の透明導電膜を用いることも可能である。この場合、第２ゲート配線とのオーミックコンタクトさえ確保できるのであれば第１ゲート配線の表面処理も省略しうる。
【００９３】
こうして第２ゲート配線７０３を形成したら、第１層間絶縁膜１２９を形成し、実施例１に従って水素化処理を行う。勿論、第１層間絶縁膜１２９を形成する前に水素化処理を行っても良い。また、これ以降の工程は、実施例１に従えば良い。さらに、本実施例の構成は、実施例１において一部の工程を改良したものであり、実施例２の液晶表示装置を作製するにあたって実施しても良い。
【００９４】
本実施例の特徴は、シリコン膜やＩＴＯ膜など、抵抗率が他の金属膜に比べて高い導電膜をＴＦＴのゲート配線として用い、そのゲート配線を電気的に接続するバスラインとしてアルミニウムを主成分とする合金膜など、比較的抵抗率の低い金属膜を用いる点にある。
【００９５】
本願発明では、ＴＦＴのゲートとして機能する電極（又は配線）として３５０〜４５０ｎｍ付近の光を透過しうる材料を用いる必要があるため、抵抗率の低い金属材料を用いることが困難である。その場合、ＴＦＴのゲート部分だけそのような材料で形成しておき、後で低抵抗な材料で各ゲートを接続すれば良い。
【００９６】
なお、本実施例の構成は、実施例１において一部の工程を改良したものであり、実施例２の液晶表示装置を作製するにあたって実施しても良いことは言うまでもない。また、実施例３または実施例４との組み合わせも容易である。
【００９７】
［実施例６］
本実施例では、実施例１と異なる作製工程によって液晶表示装置を作製した場合について説明する。説明には図８を用いる。なお、必要に応じて実施例１で用いた符号を引用する。
【００９８】
まず、実施例１の工程に従って、図１（Ｅ）の工程までを終了させる。このとき、保護膜１０８上には裏面露光によりレジスト８０１a〜８０１fが形成される。（図８（Ａ））
【００９９】
次に、レジスト８０１a〜８０１fをマスクとして保護膜１０８をエッチングし、パターン化された保護膜８０２a〜８０２fを形成する。（図８（Ｂ））
【０１００】
次に、レジスト８０１a〜８０１fをマスクとして、パターン化された保護膜８０２a〜８０２fの等方的なエッチングを行う。この工程では保護膜８０２a〜８０２fが横方向からエッチングされ、レジスト８０１a〜８０１fよりも内側に幅の狭められたパターン化された保護膜８０３a〜８０３fが形成される。（図８（Ｃ））
【０１０１】
この後の工程は、実施例１の図２（Ａ）以降の工程に従えば良く、最終的には図３に示すようなアクティブマトリクス基板、さらには図４に示すような液晶表示装置が完成する。
【０１０２】
実施例１では裏面露光の光の回り込み量によってｎ型不純物領域（ｂ）１１２a〜１１２kの幅（長さ）が決まったのに対し、本実施例では保護膜８０２a〜８０２fの横方向からのエッチング量によってｎ型不純物領域（ｂ）１１２a〜１１２kの幅（長さ）が決まる点に特徴がある。
【０１０３】
なお、本実施例の構成は、実施例１において一部の工程を改良したものであり、実施例２の液晶表示装置を作製するにあたって実施しても良いことは言うまでもない。また、実施例３〜５のいずれの構成との組み合わせも容易である。
【０１０４】
［実施例７］
本実施例は、実施例１の図３に示したアクティブマトリクス基板において、画素部の構造を改良した実施例である。なお、画素構造は実施例１と殆ど変わらないので、変更点だけを符号を付して説明する。
【０１０５】
本実施例では、図９に示すように、ソース配線９０１及びドレイン配線９０２を形成した後で透明導電膜でなる画素電極９０３を形成する。
【０１０６】
なお、本実施例の構成は、実施例１において一部の工程を改良したものであり、実施例２の液晶表示装置を作製するにあたって実施しても良いことは言うまでもない。また、実施例３〜６のいずれの構成との組み合わせも容易である。
【０１０７】
［実施例８］
本実施例は、実施例１の図３に示したアクティブマトリクス基板において、画素部の構造を改良した実施例である。なお、画素構造は実施例１と殆ど変わらないので、変更点だけを符号を付して説明する。
【０１０８】
本実施例では、図１０に示すように、図２（Ｅ）の工程においてソース配線１３５を形成する際にドレイン配線１３８は形成せずにコンタクトホールを開けたままにしておく。その後、ドレイン領域２１７に接続するように透明導電膜でなる画素電極１００１を形成する。
【０１０９】
なお、本実施例の構成は、実施例１において一部の工程を改良したものであり、実施例２の液晶表示装置を作製するにあたって実施しても良いことは言うまでもない。また、実施例３〜６のいずれの構成との組み合わせも容易である。
【０１１０】
［実施例９］
本実施例では、本願発明を実施して反射型液晶表示装置を作製する場合について説明する。本実施例の場合、図２（Ｅ）において１３８で示されるドレイン配線を画素内に広く形成し、反射電極（画素電極として機能する）として用いれば良い。但し、ソース配線と同一層で画素電極が形成されるため、ソース配線と画素電極との間におけるショート（短絡）には注意が必要である。
【０１１１】
具体的には、図１１（Ａ）に示すように、ソース配線１１０１とドレイン配線１１０２が同一層に形成され、ドレイン配線１１０２が画素電極を兼ねている構造となる。なお、図１１は実施例５の構成と組み合わせた例を示しており、１１０３は第１ゲート配線のバスラインとして用いる低抵抗な材料で形成された第２ゲート配線（図７（Ａ）の第２ゲート配線７０３に相当する）である。
【０１１２】
図１１（Ａ）をＡ−Ａ’で切断した断面図を図１１（Ｂ）に示す。図１１（Ｂ）に示すように、ドレイン配線（画素電極）１１０２はソース配線１１０１及びゲート配線（ここでは第２ゲート配線１１０３に相当する）で囲まれた画素に形成され、且つ、画素が専有する面積の殆どを占めるように形成されている。ソース配線１１０１と接触しないようにマージンをとって設計する必要があるが、画素が専有する面積の７０〜９５％（典型的には８０〜９０％）をドレイン配線１１０２が占めることになる。従って、画像表示の可能な領域が透過型液晶表示装置に比べて大幅に増加する。
【０１１３】
また、本実施例によれば、実施例１における画素電極１３１の成膜工程及びパターニング工程が省略できるので、工程数が大幅に簡略化されるとともに、パターニングに必要なマスク数が５枚にまで低減される。
【０１１４】
なお、反射型液晶表示装置としても液晶モジュールの外観は図４に示した構造と変わらない。また、本実施例に対して実施例３〜８の構成を組み合わせて実施しても構わない。
【０１１５】
［実施例１０］
実施例１の作製工程では、結晶構造を含む半導体膜の形成方法として、結晶化を助長する触媒元素を用いる例を示したが、本実施例では、そのような触媒元素を用いずに熱結晶化またはレーザー結晶化によって結晶構造を含む半導体膜を形成する場合を示す。
【０１１６】
熱結晶化による場合、非晶質構造を含む半導体膜を形成した後、６００〜６５０℃の温度で１５〜２４時間の熱処理工程を行えば良い。即ち、６００℃を超える温度で熱処理を行うことにより自然核が発生し、結晶化が進行する。
【０１１７】
また、レーザー結晶化による場合、非晶質構造を含む半導体膜を形成した後、実施例１に示した第１アニール条件でレーザーアニール工程を行えば良い。これにより短時間で結晶構造を含む半導体膜を形成することができる。勿論、レーザーアニールの代わりにランプアニールを行っても良い。
【０１１８】
また、特願平１１−７６９６７号出願明細書の実施例１に記載された技術を用いても良い。同出願明細書の実施例１の作製工程によれば、特異な結晶構造のポリシリコン膜を得ることができる。なお、このポリシリコン膜に関する詳細は、本出願人による特願平１０−０４４６５９号、特願平１０−１５２３１６号、特願平１０−１５２３０８号または特願平１０−１５２３０５号の出願を参照すれば良い。
【０１１９】
以上のように、ＴＦＴに用いる結晶構造を含む半導体膜は、公知のあらゆる手段を用いて形成することができる。なお、本実施例は実施例１〜９のいずれの構成とも自由に組み合わせることができる。
【０１２０】
［実施例１１］
実施例１〜１０に示した構成は、アクティブマトリクス型のＥＬ（エレクトロルミネッセンス）表示装置を作製する場合においても適用することができる。
【０１２１】
通常のＥＬ表示装置では、画素内にスイッチング用のＴＦＴと電流制御用のＴＦＴの二つが形成されるが、図３に示したｎチャネル型ＴＦＴ３０４がスイッチング用のＴＦＴに適しており、ｎチャネル型ＴＦＴ３０２が電流制御用のＴＦＴに適している。
【０１２２】
従って、実施例１〜１０の構成を参照してＥＬ表示装置用のアクティブマトリクス基板を作製し、公知のＥＬ形成技術を用いて、アクティブマトリクス型のＥＬ表示装置を完成させれば良い。
【０１２３】
［実施例１２］
本願発明の実施によって得られた安価な電気光学装置はパーソナルコンピュータ等のような表示ディスプレイを組み込んだ電子装置（電子製品）全てに部品として組み込むことが可能である。
【０１２４】
その様な電子装置としては、ビデオカメラ、デジタルスチルカメラ、プロジェクター（リア型またはフロント型）、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはコンパクトディスク（ＣＤ）、レーザーディスク（ＬＤ）又はデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら半導体装置の例を図８に示す。
【０１２５】
図８（Ａ）はパーソナルコンピュータであり、本体２００１、受像部２００２、表示装置２００３、キーボード２００４等で構成される。本願発明は表示装置２００４に用いることができる。
【０１２６】
図８（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等で構成される。本願発明を表示装置２１０２に用いることができる。
【０１２７】
図８（Ｃ）はゴーグル型ディスプレイであり、本体２２０１、表示装置２２０２、アーム部２２０３等で構成される。本発明は表示装置２２０２に用いることができる。但し、実際には表示装置２２０２が視界を遮らないように光学系を組んで組み込まれる。
【０１２８】
図８（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２３０１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２３０２、操作スイッチ２３０３、表示装置（ａ）２３０４、表示装置（ｂ）２３０５等で構成される。表示装置（ａ）は主として画像情報を表示し、表示装置（ｂ）は主として文字情報を表示するが、本発明はこれら表示装置（ａ）、（ｂ）に用いることができる。なお、記録媒体を備えた画像再生装置としては、ＣＤ再生装置、ゲーム機器などに本発明を用いることができる。
【０１２９】
図８（Ｅ）はフロント型プロジェクターであり、本体２４０１、光源、光学系レンズ及び表示装置を含む光学エンジン２４０２等で構成され、スクリーン２４０３に画像を表示することができる。本発明は光学エンジン２４０２に内蔵される表示装置（図示せず）に用いることができる。なお、表示装置は３枚用いる方式でも１枚用いる方式でも良く、透過型表示装置であっても反射型表示装置であっても良い。
【０１３０】
図８（Ｆ）はリア型プロジェクターであり、本体２５０１、光源、光学系レンズ及び表示装置を含む光学エンジン２４０２、光源２５０２、リフレクター２５０３、２５０４、スクリーン２５０５等で構成される。本発明は光学エンジン２５０２に内蔵される表示装置（図示せず）に用いることができる。なお、表示装置は３枚用いる方式でも１枚用いる方式でも良く、透過型表示装置であっても反射型表示装置であっても良い。
【０１３１】
なお、本実施例における電気光学装置は実施例１〜１２のどのような組み合わせからなる構成を用いて作製されたものであっても良い。
【０１３２】
【発明の効果】
本願発明を実施することで液晶表示装置やＥＬ表示装置等の電気光学装置の製造工程が歩留まりの高いものとなり、製造コストを低減することが可能である。また、そのように低い製造コストで信頼性の高い電気光学装置を作製することができる。
【０１３３】
さらに、本願発明の実施によって得られた安価な電気光学装置を搭載することによって電子装置の製造コストも低減することができる。このように本願発明は産業上、非常に有用な技術である。
【図面の簡単な説明】
【図１】 画素部と駆動回路の作製工程を示す図。
【図２】 画素部と駆動回路の作製工程を示す図。
【図３】 アクティブマトリクス基板の作製工程を示す図。
【図４】 アクティブマトリクス型液晶表示装置の斜視図。
【図５】 画素部と駆動回路の作製工程を示す図。
【図６】 画素部と駆動回路の作製工程を示す図。
【図７】 画素部の上面構造を示す図。
【図８】 画素部と駆動回路の作製工程を示す図。
【図９】 画素部の断面構造を示す図。
【図１０】 画素部の断面構造を示す図。
【図１１】 画素部の断面構造と上面構造を示す図。
【図１２】 電子装置の一例を示す図。
【符号の説明】
１０１ 基板
１０２a〜１０２f 遮光膜
１０３ 下地膜
１０４ ポリシリコン膜
１０５ ポリシリコン膜
１０６a〜１０６e レジスト
１０７a〜１０７f ｎ型不純物領域（ａ）
１０８ 保護膜
１０９a〜１０９f ｐ型不純物領域（ｂ）
１１０a〜１１０f レジスト
１１１a〜１１１f パターン化された保護膜
１１２a〜１１２k ｎ型不純物領域（ｂ）
１１５〜１１８ 活性層
１１９ ゲート絶縁膜
１２０ 導電膜パターン
１２１〜１２４、１２７ ゲート配線
１２５ 容量配線
１２６a、１２６b レジスト
１２８a、１２８b ｐ型不純物領域（ａ）
１２９ 第１層間絶縁膜
１３０ 第２層間絶縁膜
１３１ 画素電極
１３２〜１３５ ソース配線
１３６〜１３８ ドレイン配線
１３９、１４５ 配向膜
１４０ 基板
１４１ 対向側の遮光膜
１４２ カラーフィルター
１４３ 平坦化膜（オーバーコート剤）
１４４ 対向電極
１４６ 液晶
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴという）で構成された素子又は回路を有する電気光学装置の作製方法に関する。また、本願発明を用いた作製された電気光学装置を具備する電子装置に関する。
【０００２】
【従来の技術】
基板上にＴＦＴで形成した集積回路を有する電気光学装置の開発が進んでいる。液晶表示装置、ＥＬ表示装置、又は密着型イメージセンサはその代表例として知られている。特に、ポリシリコン膜（多結晶シリコン膜）を活性層にしたＴＦＴ（以下、poly-SiＴＦＴと記す）は従来のアモルファスシリコン膜を用いたＴＦＴ（以下、a-SiＴＦＴと記す）よりも電界効果移動度が高いことから注目されている。
【０００３】
poly-SiＴＦＴを用いた電気光学装置としては、現在液晶表示装置が非常に注目され、既に市場に現れ始めている。しかしながら、poly-SiＴＦＴは高性能ではあるが、a-SiＴＦＴに比べて製造コストが高い。従って、poly-SiＴＦＴの製造コストを低減することが、poly-SiＴＦＴを用いた液晶表示装置の市場を確保する上で重要な問題となってきている。
【０００４】
【発明が解決しようとする課題】
本願発明は、パターニングに必要とするマスク枚数を低減することによりＴＦＴの製造歩留まりを向上させ、ＴＦＴを用いた電気光学装置の製造コストを低減することを課題とする。そして、電気光学装置の製造コストを低減する技術を提供することにより、その電気光学装置を具備した電子装置の製造コストを低減することを課題とする。
【０００５】
【課題を解決するための手段】
本願発明では、ＴＦＴの製造過程で用いられるパターニング工程（フォトリソグラフィ工程）の回数を極力抑えることによりパターニング精度に影響されない歩留まりの高い製造プロセスを実現し、電気光学装置の製造コストの低減を図る。このマスク枚数の削減のために、ゲート配線及び活性層の各不純物領域（ソース領域、ドレイン領域又はＬＤＤ領域）を、活性層の下に設けた遮光膜を用いた裏面露光により自己整合的に形成する。
【０００６】
【発明の実施の形態】
本発明の実施の形態について、以下に示す実施例でもって詳細な説明を行うこととする。
【０００７】
[実施例１]
本発明の実施例について図１〜図４を用いて説明する。ここでは、画素部とその周辺に設けられる駆動回路を同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路に関しては、シフトレジスタ回路、バッファ回路等の基本回路であるＣＭＯＳ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴとを図示することとする。
【０００８】
図１（Ａ）において、基板１０１には、ガラス基板や石英基板を使用することが望ましいが、透光性であればどのような基板であっても良い。耐熱性が許せばプラスチック基板を用いることも可能である。
【０００９】
次に、基板１０１のＴＦＴが形成される側の表面に、遮光性を有する薄膜でなる遮光膜１０２a〜１０２fを形成する。遮光性を有する薄膜としては、アルミニウム膜、タンタル膜、タングステン膜、チタン膜又はそれらの合金膜やシリサイド膜などの導電膜や、顔料やカーボン系材料を分散させた絶縁膜などを用いることができる。
【００１０】
なお、遮光膜１０２a〜１０２fの膜厚はなるべく薄い方が良く、１００〜２００ｎｍが好ましい。また、遮光膜のエッジ部分はテーパー形状としておくことが好ましい。こうすることで、できるだけ遮光膜の上に形成される薄膜の平坦度を高める。
【００１１】
ここで１回目のパターニング工程が行われる。なお、このとき同時に、今後のパターニング時の位置合わせに用いるアライメントマーカーを、上記導電膜を用いて形成する。本実施例の場合、遮光膜の形成と同時にアライメントマーカーを形成することができるため、アライメントマーカーを別途形成する手間（パターニング工程の増加）を防ぐことができる。
【００１２】
次に、遮光膜１０２a〜１０２fを覆って珪素（シリコン）を含む絶縁膜（本明細書中では酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜の総称を指す）からなる下地膜１０３をプラズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さに形成する。
【００１３】
なお、本明細書中において窒化酸化シリコン膜とはＳｉＯxＮyで表される絶縁膜であり、珪素、酸素、窒素を所定の割合で含む絶縁膜を指す。本実施例では、下地膜１０２として、窒素を２０〜５０atomic％（典型的には２０〜３０atomic％）で含む１００ｎｍ厚の窒化酸化シリコン膜と、窒素を１〜２０atomic％（典型的には５〜１０atomic％）で含む２００ｎｍ厚の窒化酸化シリコン膜との積層膜を用いる。なお、厚さはこの値に限定する必要はない。また、窒化酸化シリコン膜に含まれる窒素と酸素の含有比（atomic％比）は３：１〜１：３（典型的には１：１）とすればよい。また、窒化酸化シリコン膜は、ＳｉＨ4とＮ2ＯとＮＨ3を原料ガスとして作製すればよい。
【００１４】
次に下地膜１０３の上に３０〜１２０ｎｍ（好ましくは５０〜７０ｎｍ）の厚さの、アモルファスシリコン膜（図示せず）を公知の成膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜であれば良い。非晶質構造を含む半導体膜としては、非晶質半導体膜、微結晶半導体膜があり、さらにアモルファス構造のシリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜も含まれる。また、上記膜厚で形成しておけば、最終的にＴＦＴが完成した時点の活性層の膜厚は１０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）となる。
【００１５】
そして、特開平７−１３０６５２号公報（ＵＳＰ５，６４３，８２６号に対応）に記載された技術に従って、ポリシリコン膜１０４を形成する。同公報記載の技術は、アモルファスシリコン膜の結晶化に際して、結晶化を助長する触媒元素（ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ばれた一種または複数種の元素、代表的にはニッケル）を用いる結晶化手段である。
【００１６】
具体的には、アモルファスシリコン膜表面に触媒元素を保持させた状態で加熱処理を行い、アモルファスシリコン膜をポリシリコン膜に変化させるものである。本実施例では同公報の実施例１に記載された技術を用いるが、実施例２に記載された技術を用いても良い。なお、本実施例ではポリシリコン膜を例にしているが、ポリシリコン膜に限定する必要はなく、結晶質構造を含む半導体膜（単結晶シリコン膜も含む）であれば良い。（図１（Ａ））
【００１７】
アモルファスシリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で数時間加熱して脱水素処理を行い、含有水素量を５atom％以下として、結晶化の工程を行うことが望ましい。また、アモルファスシリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【００１８】
ここでは、下地膜とアモルファスシリコン膜とは、同じ成膜法で形成することが可能であるので両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされないようにすることで表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バラツキを低減させることができる。
【００１９】
次に、ポリシリコン膜１０４に対してレーザー光源から発する光（レーザー光）を照射（以下、レーザーアニールという）して結晶性の改善されたポリシリコン膜１０５を形成する。レーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望ましいが、連続発振型のアルゴンレーザー光でも良い。また、レーザー光のビーム形状は線状であっても矩形状であっても構わない。（図１（Ｂ））
【００２０】
また、レーザー光の代わりにランプから発する光（以下、ランプ光という）を照射（以下、ランプアニールという）しても良い。ランプ光としては、ハロゲンランプ、赤外ランプ等から発するランプ光を用いることができる。また、電熱炉を用いたファーネスアニールを併用又は代用することもできる。
【００２１】
本実施例では、パルス発振型エキシマレーザー光を線状に加工してレーザーアニール工程を行う。レーザーアニール条件は、励起ガスとしてＸｅＣｌガスを用い、処理温度を室温、パルス発振周波数を３０Ｈｚとし、レーザーエネルギー密度を２５０〜５００mJ/cm2（代表的には３５０〜４００mJ/cm2）とする。
【００２２】
上記条件で行われたレーザーアニール工程は、熱結晶化後に残存した非晶質領域を完全に結晶化すると共に、既に結晶化された結晶質領域の欠陥等を低減する効果を有する。このような効果はランプアニールの条件を最適化することによっても得ることが可能である。
【００２３】
次に、遮光膜１０２a〜１０２fを用いた裏面露光法によりレジスト１０６a〜１０６fを形成する。このとき、遮光膜とレジストのパターン形状がほぼ一致するような条件とする。
【００２４】
そして、レジスト１０６a〜１０６fをマスクとしてｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加してｎ型を呈する不純物領域１０７a〜１０７fを形成する。なお、ｎ型不純物元素としては、代表的には１５族に属する元素、典型的にはリンまたは砒素を用いることができる。
【００２５】
本実施例では、フォスフィン（ＰＨ3）を用いたイオンドーピング法によりｎ型を呈する不純物領域１０７a〜１０７fを形成する。この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3（代表的には２×１０20〜５×１０21atoms/cm3）とする。なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ａ）と定義する。（図１（Ｃ））
【００２６】
なお、本明細書中で記載する濃度は全てＳＩＭＳ（質量二次イオン分析）による最低濃度領域で測定した時の測定値である。
【００２７】
次に、レジスト１０６a〜１０６fを除去した後、珪素を含む絶縁膜でなる保護膜１０８を形成する。この保護膜１０８は不純物添加時にポリシリコン膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするための意味がある。また、この保護膜１０８の膜厚は、後の裏面露光工程においてを行う際に光の回り込み量を制御する役割を担う。
【００２８】
この光の回り込み量はｎチャネル型ＴＦＴのＬＤＤ領域の幅（長さ）を決定する。本実施例では光の回り込み量を０．３〜１．０μmに設定するため、保護膜１０８の膜厚は０．２〜１．０μmとする。但し、露光条件によっても回り込み量を制御することは可能であるので、この膜厚に限定する必要はない。
【００２９】
次に、保護膜１０８を通してｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不純物元素としては、代表的には１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程（チャネルドープ工程という）はＴＦＴのしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ2Ｈ6）を用いたイオンドーピング法でボロンを添加する。
【００３０】
こうして１×１０15〜１×１０18atoms/cm3（代表的には５×１０16〜５×１０17atoms/cm3）の濃度でｐ型不純物元素（本実施例ではボロン）が添加された領域１０９a〜１０９fが形成される。なお、本明細書中では少なくとも上記濃度範囲でｐ型不純物元素を含む不純物領域（但し、１×１０16atoms/cm3の濃度でｎ型を付与する不純物元素、典型的にはリン又は砒素が添加された領域を除く）をｐ型不純物領域（ｂ）と定義する。（図１（Ｄ））
【００３１】
また、この工程では後にｐチャネル型ＴＦＴのチャネル形成領域となる領域（１０９aで示される領域）にもボロンが添加されているが、必要がなければレジスト等で隠して上記工程を行っても良い。また、全面にボロンを添加した後、１０９aで示される領域のみに１５族に属する元素（代表的にはリン又は砒素）を添加してさらにしきい値電圧を調節しても良い。
【００３２】
次に、遮光膜１０２a〜１０２fを用いた裏面露光法によりレジスト１１０a〜１１０fを形成する。このとき、遮光膜の内側に光が回り込むことによって遮光膜よりも内側に縮小されたパターンでレジスト１１０a〜１１０fが形成される。本実施例では、保護膜１０８の膜厚を０．３μmとし、光の回り込み量を０．３μmに調節する。即ち、各遮光膜上には、各々の遮光膜を内側に０．３μm縮小したパターンのレジストが形成されることになる。（図１（Ｅ））
【００３３】
次に、レジスト１１０a〜１１０fをマスクとして保護膜１０８をパターニングし、パターン化された保護膜１１１a〜１１１fを形成する。そして、そのままイオンドーピング法によりｎ型不純物元素を添加してｎ型を呈する不純物領域１１２a〜１１２kを形成する。なお、このときレジスト１１０a〜１１０fを除去した後で不純物元素を添加しても良い。（図２（Ａ））
【００３４】
この低濃度不純物領域１１２a〜１１２kは、後にｎチャネル型ＴＦＴのＬＤＤ領域となる不純物領域、若しくは保持容量の下部電極の一部となる領域である。なお、ここで形成された不純物領域にはｎ型不純物元素が２×１０16〜５×１０19atoms/cm3（代表的には５×１０17〜５×１０18atoms/cm3）の濃度で含まれている。本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ｂ）と定義する。
【００３５】
次に、ポリシリコン膜をパターニングして島状の半導体膜（以下、活性層という）１１４〜１１８を形成する。ここで２回目のパターニング工程が行われる。なお、１１４はｐチャネル型ＴＦＴの活性層、１１５〜１１７はｎチャネル型ＴＦＴの活性層、１１８は保持容量の下部電極となる。（図２（Ｂ））
【００３６】
なお、図２（Ｂ）のパターニング工程を行う前に、レーザーアニール、ファーネスアニール又は両者を併用して、添加したｎ型不純物元素又はｐ型不純物元素することも有効である。このような活性化工程を導入すると、ｎ型不純物領域（ｂ）１１２a〜１１２kの境界部、即ち、ｎ型不純物領域（ｂ）の周囲に存在する真性な領域（ｐ型不純物領域（ｂ）も実質的に真性とみなす）との接合部が明確になる。このことは、後にＴＦＴが完成した時点において、ＬＤＤ領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。
【００３７】
次に、図２（Ｃ）に示すように、活性層１１４〜１１８を覆ってゲート絶縁膜１１９を形成する。ゲート絶縁膜１１９は、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さに形成すれば良い。本実施例では、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を８０ｎｍの厚さに形成する。
【００３８】
次に、ゲート配線（ゲート電極も含む）となる導電膜（図示せず）を形成する。この導電膜は露光装置から照射される露光用の光を透過する材料で形成される。具体的には０．７１ｎｍ（エックス線）から４３６ｎｍ（ｇ線）までの波長域に含まれる光のうちいずれかの光を透過することが望ましい。
【００３９】
本実施例では、導電膜としてｎ型不純物元素を添加したシリコン膜を用いるため、波長３５０ｎｍ以上の光、代表的にはｉ線（３６５ｎｍ）、ｇ線（４３６ｎｍ）又はｈ線（４０５ｎｍ）を用いれば裏面露光が可能である。また、導電膜としてＩＴＯ（酸化インジウム・スズ）膜、酸化スズ膜、亜鉛を添加したＩＴＯ膜、又は亜鉛を添加した酸化スズ膜を用いる場合、波長４００ｎｍ以上の光（ｇ線又はｈ線）を用いることで裏面露光が可能となる。
【００４０】
なお、ＩＴＯ膜、酸化スズ膜、亜鉛を添加したＩＴＯ膜、又は亜鉛を添加した酸化スズ膜を用いる場合、成膜時にフッ素を添加すると抵抗率を下げることが可能である。
【００４１】
次に、上記導電膜を裏面露光法によりパターニングしてして４００ｎｍ厚の導電膜パターン１２０、ゲート配線１２０〜１２４及び保持容量の上部電極となる容量配線１２５を形成する。この時、ゲート配線１２１〜１２４はｎ型不純物領域（ｂ）１１２b〜１１２iの一部とゲート絶縁膜を介して重なるように形成する。この構造は露光条件によって調節しても良いし、ゲート絶縁膜１１９又はゲート配線となる導電膜の膜厚で調節しても良い。（図２（Ｃ））
【００４２】
次に、レジスト１２６a、１２６bを形成する。ここで３回目のパターニング工程が行われる。次にレジスト１２６a、１２６bをマスクとして導電膜パターン１２０のエッチングを行い、ｐチャネル型ＴＦＴのゲート配線１２７を形成する。
【００４３】
さらに、その状態でｐ型不純物元素（本実施例ではボロン）を添加し、高濃度にボロンを含む不純物領域１２８a、１２８bを形成する。ここではジボラン（Ｂ2Ｈ6）を用いたイオンドーピング法により３×１０20〜３×１０21atoms/cm3（代表的には５×１０20〜１×１０21atoms/cm3）濃度でボロンを添加する。なお、本明細書中では上記濃度範囲でｐ型不純物元素を含む不純物領域をｐ型不純物領域（ａ）と定義する。（図２（Ｄ））
【００４４】
なお、不純物領域１２８bの一部（前述のｎ型不純物領域（ｂ）１１２a）には既にリンが添加されているが、ここで添加されるボロンはその少なくとも３倍以上の濃度で添加される。そのため、予め形成されていたｎ型の不純物領域は完全にＰ型に反転し、Ｐ型の不純物領域として機能する。
【００４５】
次に、レジストマスク１２６a、１２６bを除去した後、第１層間絶縁膜１２９を形成する。第１層間絶縁膜１２９としては、珪素を含む絶縁膜、具体的には窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は５０〜４００ｎｍ（好ましくは１００〜２００ｎｍ）とすれば良い。
【００４６】
本実施例では、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3を原料ガスとし、２００ｎｍ厚の窒化酸化シリコン膜（但し窒素濃度が２５〜５０atomic%）を用いる。この第１層間絶縁膜１２９は次に行われる熱処理工程（活性化工程）において、シリコン膜でなるゲート配線１２１〜１２４、１２７及び容量配線１２５が酸化されるのを防ぐ効果を有する。
【００４７】
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化するために熱処理工程（活性化工程）を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネスアニール法で活性化工程を行う。この熱処理工程は、窒素雰囲気中において３００〜６５０℃、好ましくは４００〜５５０℃、ここでは５５０℃、４時間の熱処理を行う。
【００４８】
この時、本実施例においてアモルファスシリコン膜の結晶化に用いた触媒元素（本実施例ではニッケル）が移動して、リンを含む領域に捕獲（ゲッタリング）される。これはリンによる金属元素のゲッタリング効果に起因する現象であり、この結果、全てのＴＦＴにおいて、チャネル形成領域は前記触媒元素の濃度が１×１０17atoms/cm3以下となる。但し、ニッケルの場合、１×１０17atoms/cm3以下はＳＩＭＳの測定下限となるため、現状の技術では測定不能である。
【００４９】
また、逆に触媒元素がゲッタリングされた領域は高濃度に触媒元素が偏析して５×１０18atoms/cm3以上（代表的には１×１０19〜５×１０20atoms/cm3）濃度で存在するようになる。しかし、このゲッタリングサイトとなった領域はソース領域またはドレイン領域として機能すれば良いので、ニッケルの有無は問題とはならないと考えられる。
【００５０】
次に、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、活性層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００５１】
活性化工程を終えたら、第１層間絶縁膜１２９の上に５００ｎｍ〜２．０μm厚の第２層間絶縁膜１３０を形成する。本実施例では第２層間絶縁膜１３０として、樹脂材料（又は有機材料ともいう）でなる絶縁膜（以下、樹脂絶縁膜という）を用いる。樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。
【００５２】
樹脂絶縁膜を用いることの利点は、成膜方法（代表的にはスピンコート法）が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の樹脂絶縁膜や有機系SiO化合物などを用いることもできる。また、第２層間絶縁膜１３０を積層構造として一部の層を顔料等で着色し、カラーフィルターとして用いることも可能である。
【００５３】
次に、第２層間絶縁膜１３０上に透明導電膜（本実施例ではＩＴＯ膜）を形成し、４回目のパターニング工程を行って画素電極１３１を形成する。膜厚は１１０ｎｍとするが、フッ素を添加することにより膜厚を低減することもできる。
【００５４】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホールが形成される。ここで５回目のパターニング工程が行われる。そして、ソース配線１３２〜１３５と、ドレイン配線１３６〜１３８を形成する。ここで６回目のパターニング工程が行われる。本実施例ではこれらの配線を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とする。勿論、この構造に限定する必要はない。
【００５５】
また、本実施例では図示していないが、このあと樹脂材料でなる絶縁膜をソース配線及びドレイン配線上に設け、エッチングによる平坦化（エッチバック工程等と呼ばれる）を行い、ソース配線及びドレイン配線のパターンエッジにおける段差やコンタクトホールに起因する段差を緩和することも有効である。
【００５６】
こうして同一基板上に、駆動回路と画素部とを有した基板（以下、アクティブマトリクス基板という）が完成する。ここまで完成するのに要したパターニング回数は６回であり、poly-SiＴＦＴを用いたトップゲート構造のアクティブマトリクス基板の作製方法としては非常に少ない回数であると言える。
【００５７】
さらに、図３に示すように、アクティブマトリクス基板が完成したら、画素電極１３１上に配向膜１３９を形成し、ラビング処理を施す。なお、図示していないが、画素部の所定の位置に樹脂材料でなるスペーサーを形成した後に配向膜１３９を形成することも可能である。
【００５８】
次に、透光性基板１４０上に遮光膜１４１a、カラーフィルター１４２、平坦化膜（オーバーコート剤）１４３、透明導電膜でなる対向電極１４４、配向膜１４５を形成し、ラビング処理を施して対向基板を作製する。
【００５９】
そして、アクティブマトリクス基板上にシール剤（図示せず）を形成した後、アクティブマトリクス基板と対向基板とを貼り合わせ、シール剤で囲まれた領域に液晶１４６を封入する。こうして、図３に示すような構造の液晶表示装置が完成する。
【００６０】
なお、図３においては、駆動回路にはｐチャネル型ＴＦＴ３０１、ｎチャネル型ＴＦＴ３０２、３０３が形成され、画素部にはｎチャネル型ＴＦＴでなる画素ＴＦＴ３０４、保持容量３０５が形成される。
【００６１】
駆動回路のＣＭＯＳ回路を形成するｐチャネル型ＴＦＴ３０１には、チャネル形成領域２０１と、ｐ型不純物領域（ａ）でなるソース領域２０２及びドレイン領域２０３が形成される。これらの不純物領域は全て自己整合的に形成される。
【００６２】
また、駆動回路のＣＭＯＳ回路を形成するｎチャネル型ＴＦＴ３０２には、チャネル形成領域２０４、ソース領域２０５、ドレイン領域２０６、そしてチャネル形成領域を挟んで、ゲート配線と一部が重なったＬＤＤ領域２０７、２０８が形成される。この時、ＬＤＤ領域２０７、２０８は２×１０16〜５×１０19atoms/cm3の濃度でリンを含み、且つ、ゲート配線と一部が重なるように形成される。これらの不純物領域は全て自己整合的に形成される。
【００６３】
ＬＤＤ領域の一部がゲート配線と重なることで、ＬＤＤ領域にはゲート配線と重なった領域と重ならない領域とが存在することになる。ゲート配線に重なったＬＤＤ領域はホットキャリア注入による劣化を低減することができる。このことは一般的に知られているが、オフ電流（ＴＦＴがオフ動作の時に流れてしまうドレイン電流）が増加するという欠点をもつ。しかしながら、本実施例のように、ゲート配線に重なったＬＤＤ領域に隣接してゲート配線に重ならないＬＤＤ領域が設けてあると、オフ電流の増加を効果的に抑制することができる。
【００６４】
また、サンプリング回路を形成するｎチャネル型ＴＦＴ３０３には、チャネル形成領域２０９、ソース領域２１０、ドレイン領域２１１、そしてチャネル形成領域の両側にＬＤＤ領域２１２、２１３が形成される。この構造においてもＬＤＤ領域２１２、２１３の一部はゲート配線と重なるように配置される。その効果については、ｎチャネル型ＴＦＴ３０２と同様である。また、これらの不純物領域は全て自己整合的に形成される。
【００６５】
また、画素部に配置される画素ＴＦＴ３０４には、チャネル形成領域２１４、２１５、ソース領域２１６、ドレイン領域２１７、ＬＤＤ領域２１８〜２２１、ＬＤＤ領域２１９、２２０に接したｎ型不純物領域（ａ）２２２が形成される。この時、ソース領域２１６、ドレイン領域２１７はそれぞれｎ型不純物領域（ａ）で形成され、ＬＤＤ領域２１８〜２２１はｎ型不純物領域（ｂ）で形成される。また、ＬＤＤ領域２１８〜２２１はゲート配線と一部が重なる。その効果については、ｎチャネル型ＴＦＴ３０２と同様である。また、これらの不純物領域は全て自己整合的に形成される。
【００６６】
また、ドレイン領域２１７が延長されて半導体領域２２３に接続されている。そして、ゲート絶縁膜１１９を介して容量配線１２５が重なっている。このとき、半導体領域２２３、ゲート絶縁膜１１９及び容量配線１２５でなる保持容量３０５が形成される。
【００６７】
また、ｎチャネル型ＴＦＴ３０２、３０３及び３０４のＬＤＤ領域２０７、２０８、２１２、１２３及び２１８〜２２１のうち、ゲート配線と重なる領域の長さ（幅）は０．３〜１．０μｍとし、ゲート配線と重ならない領域の長さ（幅）は０．５〜１．５μｍとすれば良い。
【００６８】
[実施例２]
本実施例では、実施例１で作製した液晶表示装置の外観について説明する。説明には図４の斜視図を用いる。アクティブマトリクス基板は、基板４０１上に形成された、画素部４０２と、ゲート信号側駆動回路４０３と、ソース信号側駆動回路４０４で構成される。画素部の画素ＴＦＴ４０５には画素電極４０６及び保持容量４０７が接続される。実施例１に示した保持容量３０５は、この保持容量４０７に用いる。
【００６９】
また、周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。ゲート信号側駆動回路４０３と、ソース信号側駆動回路４０４はそれぞれゲート配線４０８とソース配線４０９で画素部４０２に接続されている。また、ＦＰＣ４１０には駆動回路まで信号を伝達するための入出力配線（接続配線）４１１、４１２が設けられている。また、４１３は対向基板である。
【００７０】
なお、本明細書中では図４に示した電気光学装置を液晶表示装置と呼んでいるが、図４に示すようにＦＰＣまで取り付けられた状態を一般的には液晶モジュールという。従って、本実施例でいう液晶表示装置を液晶モジュールと呼んでも差し支えない。
【００７１】
［実施例３］
本実施例では、実施例１と異なる作製工程によって液晶表示装置を作製した場合について説明する。説明には図５を用いる。
【００７２】
まず、実施例１に従って図１（Ｄ）の工程まで行う。但し、本実施例では保護膜１０８として、１５０ｎｍの酸化シリコン膜５０１aと１μm厚のポリイミド膜５０１bを形成する。その後、実施例１の図１（Ｅ）と同様にレジスト１１０a〜１１０fを形成する。（図５（Ａ））
【００７３】
なお、ここで重要なのは保護膜１０８が積層構造でなり、一部の層を残してその上の層を選択的に除去できる点である。従って、５０１aで示される膜として酸化シリコン膜を用いるのであれば、５０１bで示される膜としてポリイミド膜以外の樹脂材料を用いることも可能である。また、５０１aで示される膜として窒化シリコン膜を用いるのであれば、５０１bで示される膜として酸化シリコン膜を用いることも可能である。勿論、同一材料を用い、両者のエッチングレートの差を用いて本実施例の構成としても良い。
【００７４】
次に、レジスト１１０a〜１１０fをマスクとしてポリイミド膜５０１bのエッチングを行い、ポリイミドパターン５０２a〜５０２fを形成する。このとき、ポリイミド膜５０１bは酸素ガスを用いたドライエッチング法によりエッチングされるが、下地の酸化シリコン膜５０１aはエッチングされずに残る。
【００７５】
そして、この状態でｎ型不純物元素を添加する。添加条件は実施例１の図２（Ａ）の工程と同様に行い、ｎ型不純物領域（ｂ）１１２a〜１１２kを形成する。（図５（Ｂ））
【００７６】
本実施例の場合、ポリシリコン膜の上に保護膜が残った状態でｎ型不純物元素の添加工程が行われるので、不純物元素の濃度制御が容易となる。
【００７７】
その後、ポリイミドパターン５０２a〜５０２f及び酸化シリコン膜５０１aを除去してポリシリコン膜のパターニングを行い、活性層１１４〜１１８を形成する。（図５（Ｃ））
【００７８】
これ以降の工程は、実施例１の図２（Ｂ）以降の工程に従えば良い。本実施例の構成は、実施例１において一部の工程を改良したものであり、実施例２の液晶表示装置を作製するにあたって実施しても良いことは言うまでもない。
【００７９】
［実施例４］
本実施例では、実施例１と異なる作製工程によって液晶表示装置を作製した場合について説明する。説明には図６を用いる。
【００８０】
本実施例では、実施例１の図２（Ｄ）に示す工程の後に、図６に示す工程を加えることを特徴とする。即ち、図２（Ｄ）に示す工程の後、レジスト１２６a、１２６bを除去し、新たにレジスト６０１a、６０１bを形成する。
【００８１】
そして、その状態で、実施例１の図１（Ｃ）に示す工程と同様の条件でｎ型不純物元素の添加工程を行う。このとき、ｎ型不純物元素はゲート配線１２１をマスクとして自己整合的に添加され、ｎ型不純物領域（ａ）６０２、６０３が形成される。また、同時にｎ型不純物領域（ｂ）６０４、６０５が画定する。
【００８２】
このとき、ｎ型不純物領域（ｂ）６０４、６０５は完全にゲート配線１２１に重なったＬＤＤ領域となる。即ち、図４に示したアクティブマトリクス基板において、ｎチャネル型ＴＦＴ３０２のＬＤＤ領域が、本実施例のｎ型不純物領域（ｂ）６０４、６０５で形成されることになる。
【００８３】
ゲート配線に完全に重なったＬＤＤ領域は、抵抗成分が少ない分キャリアの移動が速く、高速動作させる必要のあるＴＦＴに適している。従って、シフトレジスタ等のように数ＭＨｚから数十ＭＨｚで動作させる必要がある回路を形成するＴＦＴに適している。
【００８４】
なお、図６以降の工程は、実施例１の図２（Ｅ）以降の工程に従えば良い。本実施例の構成は、実施例１において一部の工程を改良したものであり、実施例２の液晶表示装置を作製するにあたって実施しても良いことは言うまでもない。また、実施例３との組み合わせも容易である。
【００８５】
［実施例５］
本実施例では、実施例１と異なる作製工程によって液晶表示装置を作製した場合について説明する。説明には図７を用いる。なお、必要に応じて実施例１で用いた符号を引用する。
【００８６】
まず、実施例１に従って図２（Ｄ）の工程まで終了させる。但し、画素部に設けるゲート配線（以下、第１ゲート配線という）は、図７（Ａ）において７０１、７０２で示されるように、画素毎に独立したパターンとして形成しておく点に特徴がある。即ち、各画素に第１ゲート配線は形成されているが、画素間では電気的に孤立した状態にある。
【００８７】
図２（Ｄ）に示す工程の後、次にレジスト１２６a、１２６bを除去し、その状態で４５０〜５５０℃の温度で活性化工程を行う。実施例１の場合は第１ゲート配線の材料としてシリコン膜を用いているので、表面には酸化物又は窒化物が形成されることになる。
【００８８】
次に、上記酸化物又は窒化物をフッ酸系のエッチング溶液で除去する。なお、この場合、ゲート絶縁膜もエッチングされてしまうが、酸化物又は窒化物の膜厚が薄ければさほど問題とはならない。
【００８９】
こうして第１ゲート配線７０１、７０２の表面に形成された酸化物又は窒化物を除去したら、アルミニウム又は銅を主成分とする合金膜、又はそれらと他の金属膜との積層膜を形成する。導電膜であれば如何なる材料でも良いが、なるべく抵抗率の低い導電膜が好ましい。
【００９０】
そして、その導電膜をパターニングして第２ゲート配線７０３を形成する。この第２ゲート配線７０３は、画素毎に電気的に孤立して設けられた第１ゲート配線を直列に接続するためのバスラインとして用いる。
【００９１】
この様子を図７（Ｂ）に示す。図７（Ｂ）は図７（Ａ）の上面図をＡ−Ａ’で切断した断面図を示している。このように、第１ゲート配線７０１、７０２に接して設けられた第２ゲート配線７０３によって各第１ゲート配線が互いに電気的に接続される。
【００９２】
なお、第１ゲート配線としてＩＴＯ膜に代表される公知の透明導電膜を用いることも可能である。この場合、第２ゲート配線とのオーミックコンタクトさえ確保できるのであれば第１ゲート配線の表面処理も省略しうる。
【００９３】
こうして第２ゲート配線７０３を形成したら、第１層間絶縁膜１２９を形成し、実施例１に従って水素化処理を行う。勿論、第１層間絶縁膜１２９を形成する前に水素化処理を行っても良い。また、これ以降の工程は、実施例１に従えば良い。さらに、本実施例の構成は、実施例１において一部の工程を改良したものであり、実施例２の液晶表示装置を作製するにあたって実施しても良い。
【００９４】
本実施例の特徴は、シリコン膜やＩＴＯ膜など、抵抗率が他の金属膜に比べて高い導電膜をＴＦＴのゲート配線として用い、そのゲート配線を電気的に接続するバスラインとしてアルミニウムを主成分とする合金膜など、比較的抵抗率の低い金属膜を用いる点にある。
【００９５】
本願発明では、ＴＦＴのゲートとして機能する電極（又は配線）として３５０〜４５０ｎｍ付近の光を透過しうる材料を用いる必要があるため、抵抗率の低い金属材料を用いることが困難である。その場合、ＴＦＴのゲート部分だけそのような材料で形成しておき、後で低抵抗な材料で各ゲートを接続すれば良い。
【００９６】
なお、本実施例の構成は、実施例１において一部の工程を改良したものであり、実施例２の液晶表示装置を作製するにあたって実施しても良いことは言うまでもない。また、実施例３または実施例４との組み合わせも容易である。
【００９７】
［実施例６］
本実施例では、実施例１と異なる作製工程によって液晶表示装置を作製した場合について説明する。説明には図８を用いる。なお、必要に応じて実施例１で用いた符号を引用する。
【００９８】
まず、実施例１の工程に従って、図１（Ｅ）の工程までを終了させる。このとき、保護膜１０８上には裏面露光によりレジスト８０１a〜８０１fが形成される。（図８（Ａ））
【００９９】
次に、レジスト８０１a〜８０１fをマスクとして保護膜１０８をエッチングし、パターン化された保護膜８０２a〜８０２fを形成する。（図８（Ｂ））
【０１００】
次に、レジスト８０１a〜８０１fをマスクとして、パターン化された保護膜８０２a〜８０２fの等方的なエッチングを行う。この工程では保護膜８０２a〜８０２fが横方向からエッチングされ、レジスト８０１a〜８０１fよりも内側に幅の狭められたパターン化された保護膜８０３a〜８０３fが形成される。（図８（Ｃ））
【０１０１】
この後の工程は、実施例１の図２（Ａ）以降の工程に従えば良く、最終的には図３に示すようなアクティブマトリクス基板、さらには図４に示すような液晶表示装置が完成する。
【０１０２】
実施例１では裏面露光の光の回り込み量によってｎ型不純物領域（ｂ）１１２a〜１１２kの幅（長さ）が決まったのに対し、本実施例では保護膜８０２a〜８０２fの横方向からのエッチング量によってｎ型不純物領域（ｂ）１１２a〜１１２kの幅（長さ）が決まる点に特徴がある。
【０１０３】
なお、本実施例の構成は、実施例１において一部の工程を改良したものであり、実施例２の液晶表示装置を作製するにあたって実施しても良いことは言うまでもない。また、実施例３〜５のいずれの構成との組み合わせも容易である。
【０１０４】
［実施例７］
本実施例は、実施例１の図３に示したアクティブマトリクス基板において、画素部の構造を改良した実施例である。なお、画素構造は実施例１と殆ど変わらないので、変更点だけを符号を付して説明する。
【０１０５】
本実施例では、図９に示すように、ソース配線９０１及びドレイン配線９０２を形成した後で透明導電膜でなる画素電極９０３を形成する。
【０１０６】
なお、本実施例の構成は、実施例１において一部の工程を改良したものであり、実施例２の液晶表示装置を作製するにあたって実施しても良いことは言うまでもない。また、実施例３〜６のいずれの構成との組み合わせも容易である。
【０１０７】
［実施例８］
本実施例は、実施例１の図３に示したアクティブマトリクス基板において、画素部の構造を改良した実施例である。なお、画素構造は実施例１と殆ど変わらないので、変更点だけを符号を付して説明する。
【０１０８】
本実施例では、図１０に示すように、図２（Ｅ）の工程においてソース配線１３５を形成する際にドレイン配線１３８は形成せずにコンタクトホールを開けたままにしておく。その後、ドレイン領域２１７に接続するように透明導電膜でなる画素電極１００１を形成する。
【０１０９】
なお、本実施例の構成は、実施例１において一部の工程を改良したものであり、実施例２の液晶表示装置を作製するにあたって実施しても良いことは言うまでもない。また、実施例３〜６のいずれの構成との組み合わせも容易である。
【０１１０】
［実施例９］
本実施例では、本願発明を実施して反射型液晶表示装置を作製する場合について説明する。本実施例の場合、図２（Ｅ）において１３８で示されるドレイン配線を画素内に広く形成し、反射電極（画素電極として機能する）として用いれば良い。但し、ソース配線と同一層で画素電極が形成されるため、ソース配線と画素電極との間におけるショート（短絡）には注意が必要である。
【０１１１】
具体的には、図１１（Ａ）に示すように、ソース配線１１０１とドレイン配線１１０２が同一層に形成され、ドレイン配線１１０２が画素電極を兼ねている構造となる。なお、図１１は実施例５の構成と組み合わせた例を示しており、１１０３は第１ゲート配線のバスラインとして用いる低抵抗な材料で形成された第２ゲート配線（図７（Ａ）の第２ゲート配線７０３に相当する）である。
【０１１２】
図１１（Ａ）をＡ−Ａ’で切断した断面図を図１１（Ｂ）に示す。図１１（Ｂ）に示すように、ドレイン配線（画素電極）１１０２はソース配線１１０１及びゲート配線（ここでは第２ゲート配線１１０３に相当する）で囲まれた画素に形成され、且つ、画素が専有する面積の殆どを占めるように形成されている。ソース配線１１０１と接触しないようにマージンをとって設計する必要があるが、画素が専有する面積の７０〜９５％（典型的には８０〜９０％）をドレイン配線１１０２が占めることになる。従って、画像表示の可能な領域が透過型液晶表示装置に比べて大幅に増加する。
【０１１３】
また、本実施例によれば、実施例１における画素電極１３１の成膜工程及びパターニング工程が省略できるので、工程数が大幅に簡略化されるとともに、パターニングに必要なマスク数が５枚にまで低減される。
【０１１４】
なお、反射型液晶表示装置としても液晶モジュールの外観は図４に示した構造と変わらない。また、本実施例に対して実施例３〜８の構成を組み合わせて実施しても構わない。
【０１１５】
［実施例１０］
実施例１の作製工程では、結晶構造を含む半導体膜の形成方法として、結晶化を助長する触媒元素を用いる例を示したが、本実施例では、そのような触媒元素を用いずに熱結晶化またはレーザー結晶化によって結晶構造を含む半導体膜を形成する場合を示す。
【０１１６】
熱結晶化による場合、非晶質構造を含む半導体膜を形成した後、６００〜６５０℃の温度で１５〜２４時間の熱処理工程を行えば良い。即ち、６００℃を超える温度で熱処理を行うことにより自然核が発生し、結晶化が進行する。
【０１１７】
また、レーザー結晶化による場合、非晶質構造を含む半導体膜を形成した後、実施例１に示した第１アニール条件でレーザーアニール工程を行えば良い。これにより短時間で結晶構造を含む半導体膜を形成することができる。勿論、レーザーアニールの代わりにランプアニールを行っても良い。
【０１１８】
また、特願平１１−７６９６７号出願明細書の実施例１に記載された技術を用いても良い。同出願明細書の実施例１の作製工程によれば、特異な結晶構造のポリシリコン膜を得ることができる。なお、このポリシリコン膜に関する詳細は、本出願人による特願平１０−０４４６５９号、特願平１０−１５２３１６号、特願平１０−１５２３０８号または特願平１０−１５２３０５号の出願を参照すれば良い。
【０１１９】
以上のように、ＴＦＴに用いる結晶構造を含む半導体膜は、公知のあらゆる手段を用いて形成することができる。なお、本実施例は実施例１〜９のいずれの構成とも自由に組み合わせることができる。
【０１２０】
［実施例１１］
実施例１〜１０に示した構成は、アクティブマトリクス型のＥＬ（エレクトロルミネッセンス）表示装置を作製する場合においても適用することができる。
【０１２１】
通常のＥＬ表示装置では、画素内にスイッチング用のＴＦＴと電流制御用のＴＦＴの二つが形成されるが、図３に示したｎチャネル型ＴＦＴ３０４がスイッチング用のＴＦＴに適しており、ｎチャネル型ＴＦＴ３０２が電流制御用のＴＦＴに適している。
【０１２２】
従って、実施例１〜１０の構成を参照してＥＬ表示装置用のアクティブマトリクス基板を作製し、公知のＥＬ形成技術を用いて、アクティブマトリクス型のＥＬ表示装置を完成させれば良い。
【０１２３】
［実施例１２］
本願発明の実施によって得られた安価な電気光学装置はパーソナルコンピュータ等のような表示ディスプレイを組み込んだ電子装置（電子製品）全てに部品として組み込むことが可能である。
【０１２４】
その様な電子装置としては、ビデオカメラ、デジタルスチルカメラ、プロジェクター（リア型またはフロント型）、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはコンパクトディスク（ＣＤ）、レーザーディスク（ＬＤ）又はデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら半導体装置の例を図８に示す。
【０１２５】
図８（Ａ）はパーソナルコンピュータであり、本体２００１、受像部２００２、表示装置２００３、キーボード２００４等で構成される。本願発明は表示装置２００４に用いることができる。
【０１２６】
図８（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等で構成される。本願発明を表示装置２１０２に用いることができる。
【０１２７】
図８（Ｃ）はゴーグル型ディスプレイであり、本体２２０１、表示装置２２０２、アーム部２２０３等で構成される。本発明は表示装置２２０２に用いることができる。但し、実際には表示装置２２０２が視界を遮らないように光学系を組んで組み込まれる。
【０１２８】
図８（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２３０１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２３０２、操作スイッチ２３０３、表示装置（ａ）２３０４、表示装置（ｂ）２３０５等で構成される。表示装置（ａ）は主として画像情報を表示し、表示装置（ｂ）は主として文字情報を表示するが、本発明はこれら表示装置（ａ）、（ｂ）に用いることができる。なお、記録媒体を備えた画像再生装置としては、ＣＤ再生装置、ゲーム機器などに本発明を用いることができる。
【０１２９】
図８（Ｅ）はフロント型プロジェクターであり、本体２４０１、光源、光学系レンズ及び表示装置を含む光学エンジン２４０２等で構成され、スクリーン２４０３に画像を表示することができる。本発明は光学エンジン２４０２に内蔵される表示装置（図示せず）に用いることができる。なお、表示装置は３枚用いる方式でも１枚用いる方式でも良く、透過型表示装置であっても反射型表示装置であっても良い。
【０１３０】
図８（Ｆ）はリア型プロジェクターであり、本体２５０１、光源、光学系レンズ及び表示装置を含む光学エンジン２４０２、光源２５０２、リフレクター２５０３、２５０４、スクリーン２５０５等で構成される。本発明は光学エンジン２５０２に内蔵される表示装置（図示せず）に用いることができる。なお、表示装置は３枚用いる方式でも１枚用いる方式でも良く、透過型表示装置であっても反射型表示装置であっても良い。
【０１３１】
なお、本実施例における電気光学装置は実施例１〜１２のどのような組み合わせからなる構成を用いて作製されたものであっても良い。
【０１３２】
【発明の効果】
本願発明を実施することで液晶表示装置やＥＬ表示装置等の電気光学装置の製造工程が歩留まりの高いものとなり、製造コストを低減することが可能である。また、そのように低い製造コストで信頼性の高い電気光学装置を作製することができる。
【０１３３】
さらに、本願発明の実施によって得られた安価な電気光学装置を搭載することによって電子装置の製造コストも低減することができる。このように本願発明は産業上、非常に有用な技術である。
【図面の簡単な説明】
【図１】 画素部と駆動回路の作製工程を示す図。
【図２】 画素部と駆動回路の作製工程を示す図。
【図３】 アクティブマトリクス基板の作製工程を示す図。
【図４】 アクティブマトリクス型液晶表示装置の斜視図。
【図５】 画素部と駆動回路の作製工程を示す図。
【図６】 画素部と駆動回路の作製工程を示す図。
【図７】 画素部の上面構造を示す図。
【図８】 画素部と駆動回路の作製工程を示す図。
【図９】 画素部の断面構造を示す図。
【図１０】 画素部の断面構造を示す図。
【図１１】 画素部の断面構造と上面構造を示す図。
【図１２】 電子装置の一例を示す図。
【符号の説明】
１０１ 基板
１０２a〜１０２f 遮光膜
１０３ 下地膜
１０４ ポリシリコン膜
１０５ ポリシリコン膜
１０６a〜１０６e レジスト
１０７a〜１０７f ｎ型不純物領域（ａ）
１０８ 保護膜
１０９a〜１０９f ｐ型不純物領域（ｂ）
１１０a〜１１０f レジスト
１１１a〜１１１f パターン化された保護膜
１１２a〜１１２k ｎ型不純物領域（ｂ）
１１５〜１１８ 活性層
１１９ ゲート絶縁膜
１２０ 導電膜パターン
１２１〜１２４、１２７ ゲート配線
１２５ 容量配線
１２６a、１２６b レジスト
１２８a、１２８b ｐ型不純物領域（ａ）
１２９ 第１層間絶縁膜
１３０ 第２層間絶縁膜
１３１ 画素電極
１３２〜１３５ ソース配線
１３６〜１３８ ドレイン配線
１３９、１４５ 配向膜
１４０ 基板
１４１ 対向側の遮光膜
１４２ カラーフィルター
１４３ 平坦化膜（オーバーコート剤）
１４４ 対向電極
１４６ 液晶
Claims (6)
- 基板上に遮光膜を形成し、
前記遮光膜の上に珪素を含む絶縁膜を形成し、
前記珪素を含む絶縁膜の上に半導体膜を形成し、
前記遮光膜をマスクとした裏面露光により前記半導体膜の上に前記遮光膜と同じ大きさの第１のレジストを形成し、
前記第１のレジストをマスクとして、前記半導体膜のｎチャネル型ＴＦＴのソース領域及びドレイン領域となる領域に不純物元素を添加し、
前記半導体膜の上に保護膜を形成し、
前記遮光膜をマスクとした裏面露光により前記保護膜上に前記第１のレジストよりも小さい第２のレジストを形成し、
前記ｎチャネル型ＴＦＴのチャネル形成領域及び低濃度不純物領域を形成するために、前記第２のレジストをマスクとして前記保護膜の一部を残存させるようにエッチングし、
前記第２のレジスト及び前記残存させた保護膜をマスクとして、前記半導体膜の前記ｎチャネル型ＴＦＴの低濃度不純物領域となる領域に不純物元素を添加し、
前記残存させた保護膜を除去し、
前記半導体膜をパターニングして複数の活性層を形成し、
前記活性層に接してゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に所定の波長の光を透過する導電膜を形成し、
前記遮光膜をマスクとした裏面露光により前記導電膜の上に前記第２のレジストよりも大きい第３のレジストを形成し、
前記第３のレジストをマスクとして前記導電膜をエッチングして前記ｎチャネル型ＴＦＴのゲート配線を形成し、
ｐチャネル型ＴＦＴのソース領域及びドレイン領域となる領域以外を第４のレジストで覆い、前記導電膜をエッチングして前記ｐチャネル型ＴＦＴのゲート配線を形成し、
前記第４のレジストをマスクとして前記複数の活性層の前記ｐチャネル型ＴＦＴのソース領域及びドレイン領域となる領域に不純物元素を添加することを特徴とする電気光学装置の作製方法。 - 基板上に遮光膜を形成し、
前記遮光膜の上に珪素を含む絶縁膜を形成し、
前記珪素を含む絶縁膜の上に半導体膜を形成し、
前記遮光膜をマスクとした裏面露光により前記半導体膜の上に前記遮光膜と同じ大きさの第１のレジストを形成し、
前記第１のレジストをマスクとして、前記半導体膜のｎチャネル型ＴＦＴのソース領域及びドレイン領域となる領域に不純物元素を添加し、
前記半導体膜の上に保護膜を形成し、
前記遮光膜をマスクとした裏面露光により前記保護膜上に前記第１のレジストよりも小さい第２のレジストを形成し、
前記ｎチャネル型ＴＦＴのチャネル形成領域及び低濃度不純物領域を形成するために、前記第２のレジストをマスクとして前記保護膜の一部を残存させるようにエッチングし、
前記第２のレジスト及び前記残存させた保護膜をマスクとして、前記半導体膜の前記ｎチャネル型ＴＦＴの低濃度不純物領域となる領域に不純物元素を添加し、
前記残存させた保護膜を除去し、
前記半導体膜をパターニングして複数の活性層を形成し、
前記活性層に接してゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に所定の波長の光を透過する導電膜を形成し、
前記遮光膜をマスクとした裏面露光により前記導電膜の上に前記第２のレジストよりも大きい第３のレジストを形成し、
前記第３のレジストをマスクとして前記導電膜をエッチングして前記ｎチャネル型ＴＦＴのゲート配線を形成し、
ｐチャネル型ＴＦＴのソース領域及びドレイン領域となる領域以外を第４のレジストで覆い、前記導電膜をエッチングして前記ｐチャネル型ＴＦＴのゲート配線を形成し、
前記第４のレジストをマスクとして前記複数の活性層の前記ｐチャネル型ＴＦＴのソース領域及びドレイン領域となる領域に不純物元素を添加し、
前記ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴのゲート配線の上方に樹脂材料でなる絶縁膜を形成し、
前記樹脂材料でなる絶縁膜の上に透明導電膜でなる画素電極を形成し、
前記樹脂材料でなる絶縁膜にコンタクトホールを形成し、
ソース配線、及び画素部において画素電極に一部が重なるようにドレイン配線を形成することを特徴とする電気光学装置の作製方法。 - 基板上に遮光膜を形成し、
前記遮光膜の上に珪素を含む絶縁膜を形成し、
前記珪素を含む絶縁膜の上に半導体膜を形成し、
前記遮光膜をマスクとした裏面露光により前記半導体膜の上に前記遮光膜と同じ大きさの第１のレジストを形成し、
前記第１のレジストをマスクとして、前記半導体膜のｎチャネル型ＴＦＴのソース領域及びドレイン領域となる領域に不純物元素を添加し、
前記半導体膜の上に保護膜を形成し、
前記遮光膜をマスクとした裏面露光により前記保護膜上に前記第１のレジストよりも小さい第２のレジストを形成し、
前記ｎチャネル型ＴＦＴのチャネル形成領域及び低濃度不純物領域を形成するために、前記第２のレジストをマスクとして前記保護膜の一部を残存させるようにエッチングし、
前記第２のレジスト及び前記残存させた保護膜をマスクとして、前記半導体膜の前記ｎチャネル型ＴＦＴの低濃度不純物領域となる領域に不純物元素を添加し、
前記残存させた保護膜を除去し、
前記半導体膜をパターニングして複数の活性層を形成し、
前記活性層に接してゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に所定の波長の光を透過する導電膜を形成し、
前記遮光膜をマスクとした裏面露光により前記導電膜の上に前記第２のレジストよりも大きい第３のレジストを形成し、
前記第３のレジストをマスクとして前記導電膜をエッチングして前記ｎチャネル型ＴＦＴのゲート配線を形成し、
ｐチャネル型ＴＦＴのソース領域及びドレイン領域となる領域以外を第４のレジストで覆い、前記導電膜をエッチングして前記ｐチャネル型ＴＦＴのゲート配線を形成し、
前記第４のレジストをマスクとして前記複数の活性層の前記ｐチャネル型ＴＦＴのソース領域及びドレイン領域となる領域に不純物元素を添加し、
前記ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴのゲート配線の上方に樹脂材料でなる絶縁膜を形成し、
前記樹脂材料でなる絶縁膜にコンタクトホールを形成し、
ソース配線及びドレイン配線を形成し、
前記ドレイン配線に一部が重なるようにして透明導電膜でなる画素電極を形成することを特徴とする電気光学装置の作製方法。 - 基板上に遮光膜を形成し、
前記遮光膜の上に珪素を含む絶縁膜を形成し、
前記珪素を含む絶縁膜の上に半導体膜を形成し、
前記遮光膜をマスクとした裏面露光により前記半導体膜の上に前記遮光膜と同じ大きさ の第１のレジストを形成し、
前記第１のレジストをマスクとして、前記半導体膜のｎチャネル型ＴＦＴのソース領域及びドレイン領域となる領域に不純物元素を添加し、
前記半導体膜の上に保護膜を形成し、
前記遮光膜をマスクとした裏面露光により前記保護膜上に前記第１のレジストよりも小さい第２のレジストを形成し、
前記ｎチャネル型ＴＦＴのチャネル形成領域及び低濃度不純物領域を形成するために、前記第２のレジストをマスクとして前記保護膜の一部を残存させるようにエッチングし、
前記第２のレジスト及び前記残存させた保護膜をマスクとして、前記半導体膜の前記ｎチャネル型ＴＦＴの低濃度不純物領域となる領域に不純物元素を添加し、
前記残存させた保護膜を除去し、
前記半導体膜をパターニングして複数の活性層を形成し、
前記活性層に接してゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に所定の波長の光を透過する導電膜を形成し、
前記遮光膜をマスクとした裏面露光により前記導電膜の上に前記第２のレジストよりも大きい第３のレジストを形成し、
前記第３のレジストをマスクとして前記導電膜をエッチングして前記ｎチャネル型ＴＦＴのゲート配線を形成し、
ｐチャネル型ＴＦＴのソース領域及びドレイン領域となる領域以外を第４のレジストで覆い、前記導電膜をエッチングして前記ｐチャネル型ＴＦＴのゲート配線を形成し、
前記第４のレジストをマスクとして前記複数の活性層の前記ｐチャネル型ＴＦＴのソース領域及びドレイン領域となる領域に不純物元素を添加し、
前記ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴのゲート配線の上方に樹脂材料でなる絶縁膜を形成し、
前記樹脂材料でなる絶縁膜にコンタクトホールを形成し、ソース配線及びドレイン配線を形成する電気光学装置の作製方法であって、
画素部に形成されたドレイン配線は、前記ソース配線及び前記ゲート配線で囲まれた画素内に形成され、且つ、前記画素が有する面積の７０〜９５％を占めることを特徴とする電気光学装置の作製方法。 - 請求項１乃至請求項４において、前記保護膜は珪素を含む絶縁膜と、樹脂材料でなる絶縁膜と、を有する積層膜であることを特徴とする電気光学装置の作製方法。
- 請求項１乃至請求項４において、前記所定の波長とは、前記裏面露光によって前記ｎチャネル型ＴＦＴのゲート配線を形成する際に用いる光の波長であることを特徴とする電気光学装置の作製方法。
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