JP4243853B2 - 強誘電体キャパシタの製造方法、および強誘電体メモリの製造方法 - Google Patents
強誘電体キャパシタの製造方法、および強誘電体メモリの製造方法 Download PDFInfo
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Description
本発明は、強誘電体キャパシタの製造方法、強誘電体メモリの製造方法、強誘電体キャパシタ、および強誘電体メモリに関する。
強誘電体キャパシタは、下部電極層と上部電極層との間に強誘電体層が形成された構造をとる。このような強誘電体キャパシタは、ドライエッチングによりパターニングされることで形成される。
しかし、強誘電体層をドライエッチングするとき、プラズマ雰囲気に曝されるため、強誘電体キャパシタは、強誘電体層の側壁にダメージを受けやすい。このようにダメージを受けた強誘電体キャパシタは、リーク電流が増加する等のキャパシタ特性において欠陥が発生する場合がある。
本発明の目的は、強誘電体層をドライエッチングしたときに形成されたダメージ部分を補修することのできる、強誘電体キャパシタおよびその製造方法を提供することにある。また、本発明の目的は、上記強誘電体キャパシタの製造方法を用いた強誘電体メモリおよびその製造方法を提供することにある。
本発明に係る強誘電体キャパシタの製造方法は、
（ａ）基体の上方に下部電極層、強誘電体層、および上部電極層を順次積層することにより強誘電体積層体を形成する工程と、
（ｂ）少なくとも前記上部電極層および前記強誘電体層をドライエッチングすることによりパターニングする工程と、
（ｃ）前記強誘電体層を構成する元素を有する化合物を含む塗布用組成物を、少なくとも前記強誘電体層の側壁に塗布してリカバリー層を形成する工程と、
（ｄ）前記強誘電体層の側壁に塗布した前記塗布用組成物を熱処理する工程と、
を含む。
（ａ）基体の上方に下部電極層、強誘電体層、および上部電極層を順次積層することにより強誘電体積層体を形成する工程と、
（ｂ）少なくとも前記上部電極層および前記強誘電体層をドライエッチングすることによりパターニングする工程と、
（ｃ）前記強誘電体層を構成する元素を有する化合物を含む塗布用組成物を、少なくとも前記強誘電体層の側壁に塗布してリカバリー層を形成する工程と、
（ｄ）前記強誘電体層の側壁に塗布した前記塗布用組成物を熱処理する工程と、
を含む。
本発明に係る強誘電体キャパシタの製造方法において、
前記強誘電体層は、下記一般式（１）で表される化合物からなり、
前記塗布用組成物は、少なくともＡ元素を含む化合物を有する、強誘電体キャパシタの製造方法。
前記強誘電体層は、下記一般式（１）で表される化合物からなり、
前記塗布用組成物は、少なくともＡ元素を含む化合物を有する、強誘電体キャパシタの製造方法。
ＡＢＯ３ ・・・・（１）
（Ａは、Ｐｂ、Ｃａ、Ｓｒ、およびＢａのうち、１または２以上を示す。Ｂは、Ｔｉ、Ｚｒ、Ｓｎ、およびＨｆのうち、１または２以上を示す。）
本発明に係る強誘電体キャパシタの製造方法において、
前記強誘電体層は、Ｌａ、Ｎｂ、およびＳｉのうち少なくとも１つを含むことができる。
（Ａは、Ｐｂ、Ｃａ、Ｓｒ、およびＢａのうち、１または２以上を示す。Ｂは、Ｔｉ、Ｚｒ、Ｓｎ、およびＨｆのうち、１または２以上を示す。）
本発明に係る強誘電体キャパシタの製造方法において、
前記強誘電体層は、Ｌａ、Ｎｂ、およびＳｉのうち少なくとも１つを含むことができる。
本発明に係る強誘電体キャパシタの製造方法において、
前記強誘電体層は、Ｂｉ系層状ペロブスカイト構造を有する強誘電体からなり、
前記塗布用組成物は、少なくともＢｉを含む化合物を有することができる。
前記強誘電体層は、Ｂｉ系層状ペロブスカイト構造を有する強誘電体からなり、
前記塗布用組成物は、少なくともＢｉを含む化合物を有することができる。
本発明に係る強誘電体キャパシタの製造方法において、
前記Ｂｉ系層状ペロブスカイト構造を有する強誘電体は、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２、ＳｒＢｉ2Ｎｂ2Ｏ９、ＣａＢｉ2Ｔａ2Ｏ9、ＣａＢｉ2Ｎｂ2Ｏ9、ＰｂＢｉ2Ｔａ2Ｏ9、ＰｂＢｉ2Ｎｂ2Ｏ9、Ｂｉ3ＴｉＴａＯ9、（Ｂｉ，Ｎｄ）４Ｔｉ3Ｏ12、ＣａＢｉ4Ｔｉ4Ｏ15、Ｃａ2Ｂｉ4Ｔｉ5Ｏ18、Ｃａ3Ｂｉ4Ｔｉ6Ｏ21、ＰｂＢｉ4Ｔｉ4Ｏ15、Ｐｂ2Ｂｉ4Ｔｉ5Ｏ18、およびＰｂ3Ｂｉ4Ｔｉ6Ｏ21のいずれかを含むことができる。
前記Ｂｉ系層状ペロブスカイト構造を有する強誘電体は、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２、ＳｒＢｉ2Ｎｂ2Ｏ９、ＣａＢｉ2Ｔａ2Ｏ9、ＣａＢｉ2Ｎｂ2Ｏ9、ＰｂＢｉ2Ｔａ2Ｏ9、ＰｂＢｉ2Ｎｂ2Ｏ9、Ｂｉ3ＴｉＴａＯ9、（Ｂｉ，Ｎｄ）４Ｔｉ3Ｏ12、ＣａＢｉ4Ｔｉ4Ｏ15、Ｃａ2Ｂｉ4Ｔｉ5Ｏ18、Ｃａ3Ｂｉ4Ｔｉ6Ｏ21、ＰｂＢｉ4Ｔｉ4Ｏ15、Ｐｂ2Ｂｉ4Ｔｉ5Ｏ18、およびＰｂ3Ｂｉ4Ｔｉ6Ｏ21のいずれかを含むことができる。
本発明に係る強誘電体キャパシタの製造方法において、
前記Ｂｉ系層状ペロブスカイト構造を有する強誘電体は、Ｓｉを含むことができる。
前記Ｂｉ系層状ペロブスカイト構造を有する強誘電体は、Ｓｉを含むことができる。
本発明に係る強誘電体キャパシタの製造方法において、
前記工程（ｂ）では、前記上部電極層と前記強誘電体層とを塩素および酸素を含むガスでドライエッチングすることができる。
前記工程（ｂ）では、前記上部電極層と前記強誘電体層とを塩素および酸素を含むガスでドライエッチングすることができる。
本発明に係る強誘電体キャパシタの製造方法において、
前記工程（ｂ）の後に、
前記強誘電体積層体を、フッ素を含むプラズマによりドライエッチングする工程と、
酸素プラズマ処理する工程と、
を含むことができる。
前記工程（ｂ）の後に、
前記強誘電体積層体を、フッ素を含むプラズマによりドライエッチングする工程と、
酸素プラズマ処理する工程と、
を含むことができる。
本発明にかかる強誘電体メモリの製造方法は、上述した強誘電体キャパシタの製造方法を用いる。
本発明にかかる強誘電体キャパシタは、
基体の上方に形成された下部電極と、
前記下部電極の上方に形成された強誘電体と、
強誘電体の上方に形成された上部電極と、
少なくとも前記強誘電体の側壁に形成されたリカバリー層と、を含み、
前記リカバリー層は、前記強誘電体層を構成する元素を有する化合物を含む。
基体の上方に形成された下部電極と、
前記下部電極の上方に形成された強誘電体と、
強誘電体の上方に形成された上部電極と、
少なくとも前記強誘電体の側壁に形成されたリカバリー層と、を含み、
前記リカバリー層は、前記強誘電体層を構成する元素を有する化合物を含む。
本発明にかかる強誘電体メモリは、上述した強誘電体キャパシタを含む。
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
１．強誘電体キャパシタおよびその製造方法
図１は、本発明の実施形態に係る強誘電体キャパシタ１００を模式的に示す断面図である。強誘電体キャパシタ１００は、基体１０上に形成されている下部電極層２０と、下部電極層２０上に形成されている強誘電体層３０と、強誘電体層３０上に形成されている上部電極層４０と、上部電極層４０上に形成されているハードマスク層５０と、リカバリー層６０とを含む。基体１０は、例えば、シリコン基板とその上に形成された酸化シリコン膜から構成されていてもよい。さらに、基体１０には、トランジスタ等の機能デバイスが形成されてもよい。
図１は、本発明の実施形態に係る強誘電体キャパシタ１００を模式的に示す断面図である。強誘電体キャパシタ１００は、基体１０上に形成されている下部電極層２０と、下部電極層２０上に形成されている強誘電体層３０と、強誘電体層３０上に形成されている上部電極層４０と、上部電極層４０上に形成されているハードマスク層５０と、リカバリー層６０とを含む。基体１０は、例えば、シリコン基板とその上に形成された酸化シリコン膜から構成されていてもよい。さらに、基体１０には、トランジスタ等の機能デバイスが形成されてもよい。
ハードマスク層５０は、無機化合物からなるマスクであり、一般的なフォトリソグラフィ工程において用いられる有機化合物からなるレジストマスクとは異なるものである。
リカバリー層６０は、下部電極層２０、強誘電体層３０、上部電極層４０、およびハードマスク層５０を覆うようにして形成されている。リカバリー層６０は、強誘電体層３０を構成する元素を有する化合物を含む。
強誘電体キャパシタ１００は、リカバリー層６０を有することにより、ドライエッチングの際に強誘電体層３０がプラズマにより受けるダメージを補修することができる。
図２〜図６は、本発明の実施形態に係る強誘電体キャパシタ１００の製造方法を模式的に示す図である。
以下に、強誘電体キャパシタの製造方法を説明する。
まず、図２に示すように、基体１０の上に、下部電極のための導電層２０ａ、強誘電体層３０ａ、および上部電極のための導電層４０ａを順次積層して、強誘電体積層体２００を形成する。強誘電体積層体２００の上に、ハードマスク層５０を積層する。
下部電極層２０ａは、強誘電体キャパシタの電極と成り得るものであれば、特に限定されない。下部電極層２０aは、例えば、Ｐｔ又はＩｒ等の貴金属や、その酸化物（例えば、ＩｒＯx等）を材料として用いることができる。また、下部電極層２０ａは、これらの材料の単層でもよいし、複数の材料からなる層を積層した多層構造であってもよい。下部電極層２０ａの成膜方法は、スパッタ法、真空蒸着、ＣＶＤ等の公知の方法である。
強誘電体層３０ａは、下記一般式（１）で表されるペロブスカイト型構造を有する強誘電体または、下記一般式（２）で表されるビスマス系層状ペロブスカイト型構造を有する強誘電体からなる。
ＡＢＯ３ ・・・・（１）
Ａは、Ｐｂ、Ｂｉ、Ｃａ、Ｓｒ、およびＢａのいずれかを示す。Ｂは、Ｔｉ、Ｚｒ、Ｓｎ、およびＨｆのうち、一または二以上を示す。上記一般式（１）で表される強誘電体の例としては、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）などを挙げることができる。また、Ｌａ、Ｎｂ、Ｓｉなどを添加しても良い。
Ａは、Ｐｂ、Ｂｉ、Ｃａ、Ｓｒ、およびＢａのいずれかを示す。Ｂは、Ｔｉ、Ｚｒ、Ｓｎ、およびＨｆのうち、一または二以上を示す。上記一般式（１）で表される強誘電体の例としては、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）などを挙げることができる。また、Ｌａ、Ｎｂ、Ｓｉなどを添加しても良い。
（Ｂｉ２Ｏ２）２＋（Ａｍ−１ＢｍＯ３ｍ＋１）２− ・・・・（２）
ｍは、１以上の自然数を示す。
ｍは、１以上の自然数を示す。
上記一般式（２）で表される強誘電体の例としては、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）、ＢＬＴ（（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）、ＳｒＢｉ2Ｎｂ2Ｏ９、ＣａＢｉ2Ｔａ2Ｏ9、ＣａＢｉ2Ｎｂ2Ｏ9、ＰｂＢｉ2Ｔａ2Ｏ9、ＰｂＢｉ2Ｎｂ2Ｏ9、Ｂｉ3ＴｉＴａＯ9、（Ｂｉ，Ｎｄ）４Ｔｉ3Ｏ12、ＣａＢｉ4Ｔｉ4Ｏ15、Ｃａ2Ｂｉ4Ｔｉ5Ｏ18、Ｃａ3Ｂｉ4Ｔｉ6Ｏ21、ＰｂＢｉ4Ｔｉ4Ｏ15、Ｐｂ2Ｂｉ4Ｔｉ5Ｏ18、Ｐｂ3Ｂｉ4Ｔｉ6Ｏ21などを挙げることができる。また、これらにＳｉなどを添加しても良い。
成膜方法としては、溶液塗布法（ゾル・ゲル法、ＭＯＤ（Metal Organic Decomposition）法などを含む）、スパッタ法またはＣＶＤ（Chemical Vapor Deposition）法（ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を含む）などがある。
上部電極層４０ａは、下部電極層２０ａと同様の材料、及び成膜方法を用いることができる。
次に、ハードマスク層５０を上部電極層４０の上に形成する。ハードマスク層５０の材質としては、例えば、酸化シリコン、窒化チタン、酸化チタン、酸化アルミニウム、窒化シリコン、およびタングステンを挙げることができる。ハードマスク層５０は、単層であってもよいし、複数の層の積層体であってもよい。
次に図３に示すように、レジスト層Ｒ１を形成する。具体的には、ハードマスク層５０上に、レジストを塗布した後、公知のフォトリソグラフィ法により該レジストをパターニングすることにより、所定のパターンのレジスト層Ｒ１が形成される。
次いで、図４に示すように、ハードマスク層５０をエッチングする。具体的には、レジスト層Ｒ１をマスクとして、たとえばＩＣＰ（Induction coupled plasma）プラズマを用いたドライエッチングにより、ハードマスク層５０をエッチングする。
次に図５に示すように、上部電極層４０ａ、強誘電体層３０ａ、および下部電極層２０ａをドライエッチングすることによりパターニングする。下部電極層２０ａ、強誘電体層３０ａ、および上部電極層４０ａのエッチング方法としては、その材質によって、適宜選択することができ、スパッタエッチング、プラズマエッチング等を挙げることができる。たとえば、ＩＣＰプラズマ等の高密度プラズマを用いる場合には、エッチングガスとして塩素と酸素の混合ガスを用いて、下部電極層２０ａ、強誘電体層３０ａ、および上部電極層４０ａをドライエッチングする。ここで、良好な形状の強誘電体層３０および上部電極層４０を得るためには、塩素と酸素の混合ガスの酸素濃度は４０〜８０％、圧力は１．０Ｐａ以下の圧力、バイアス電力は５００Ｗであることができる。
本実施の形態では、下部電極層２０、強誘電体層３０、および上部電極層４０を一括でエッチングすることにより形成しているが、所望の強誘電体キャパシタの形状に応じて、１層ずつエッチングしてもよいし、１層と２層にわけてエッチングしてもよい。
次にフッ化炭素などを用いたフッ素を含むプラズマにより、強誘電体積層体の表面をライトエッチングしてもよい。これにより、上述した塩素と酸素の混合ガスを用いたパターニング工程において、強誘電体層３０の側壁に残留した塩素を除去することができる。
以上のライトエッチング工程の後に、強誘電体積層体を酸素プラズマにさらしてもよい。たとえば酸素の流量１５００ｓｃｃｍ、基板温度２５０℃、プラズマパワー１０００Ｗのアッシング装置を用いて、強誘電体積層体を酸素プラズマ処理する。これにより、上述したライトエッチング工程で残留したフッ素を除去することができる。
上述した下部電極層２０ａ、強誘電体層３０ａ、および上部電極層４０ａのパターニング工程では、図５に示すように、強誘電体層３０の側壁にプラズマによるダメージ層３２が形成される。ダメージ層３２は、アモルファスを含む。たとえば強誘電体層３０が、ＰＺＴからなる場合には、強誘電体層３０は、例えば、Ｐｂ原子が欠損したアモルファス状態のダメージ層３２を有する。
次に、図６に示すように、リカバリー層６０を形成する。リカバリー層６０は、強誘電体層３０を構成する元素を有する化合物を有する塗布用組成物を、少なくとも強誘電体層３０の側壁に塗布することにより形成される。
強誘電体層３０の材質が上記一般式（１）で表されるペロブスカイト型強誘電体である場合には、塗布用組成物は、一般式（１）中のＡ元素を含む化合物を有する。強誘電体層３０の材質が上記一般式（２）で表されるビスマス系層状強誘電体である場合には、塗布用組成物は、ビスマス元素を含む化合物を有する。塗布用組成物としては、有機金属や金属アルコキシドを溶質とする溶液を挙げることができる。強誘電体層３０の材質がＰＺＴの場合には、Ｐｂを含む有機金属あるいは金属アルコキシド、たとえば酢酸鉛、オクチル酸鉛、ジ−ｉ−プロポキシ鉛のアルコール溶液等を挙げることができる。
リカバリー層６０の成膜方法としては、ゾルゲル材料やＭＯＤ材料を用いたスピンコート法、ＣＶＤ（Chemical Vapor Deposition）法、またはＬＳＭＣＤ（Liquid Source Mist Chemical Deposition）などがある。
一般に、強誘電体層３０に含まれる原子の中で、蒸気圧の低い原子がドライエッチングによって欠損しやすい。即ち、強誘電体層３０の材質が上記一般式（１）で表されるペロブスカイト型強誘電体である場合には、Ａ原子が欠損しやすく、強誘電体層３０の材質が上記一般式（２）で表されるビスマス系層状強誘電体である場合には、ビスマス原子が欠損しやすい。よって、Ａ原子またはビスマス原子を含む塗布用組成物を塗布することにより、強誘電体層３０のダメージ層３２において、欠損したＡ原子またはビスマス原子を補填することができる。
図６では、リカバリー層６０は、強誘電体積層体を覆うようにして形成されているが、これに限定されず、少なくとも強誘電体層３０の側壁に形成されていればよい。
次に、熱処理することにより、図１に示すように、強誘電体層３０、ダメージ層３２、およびリカバリー層６０を結晶化する。ダメージ層３２に欠損した原子を補填した後、熱処理することによって、良好に配列された結晶が形成され、ダメージ層３２を補修することができる。
強誘電体層３０がＰＺＴからなる場合には、ダメージ層３２は、熱処理されることによりリカバリー層６０からＰｂが拡散され、ＰＺＴの結晶が形成される。リカバリー層６０は、熱処理されることにより、ＰｂＯ、ＰＺＴ、ＰｂＳｉＯ３、ＰｂＴｉＯ３等の結晶が形成されるが、これはキャパシタ部ではないため電気特性に影響しない。
２．強誘電体メモリ
本発明に係る強誘電体メモリは、上記強誘電体キャパシタ１００を含む。また、かかる強誘電体メモリは、上記強誘電体キャパシタ１００の製造方法を用いて製造することができる。
本発明に係る強誘電体メモリは、上記強誘電体キャパシタ１００を含む。また、かかる強誘電体メモリは、上記強誘電体キャパシタ１００の製造方法を用いて製造することができる。
図７は、本発明を適用して形成された強誘電体メモリ１０００の一例を模式的に示す図である。強誘電体メモリ１０００は、強誘電体キャパシタ１００を有する。また強誘電体メモリ１０００は、基体１０内に、トランジスタ１６を含む。
トランジスタ１６は、基板１９上に形成されたソースおよびドレイン１２、１５、ゲート絶縁膜１３、ゲート１４を含んで構成される。なお、トランジスタ１６は、公知の手法で形成することができる。
また、この強誘電体メモリ１０００は、強誘電体キャパシタ１００の上に絶縁層２３を有する。強誘電体キャパシタ１００を覆うようにして水素バリア膜２５が形成されている。強誘電体キャパシタ１００は、配線層２４によりトランジスタ１６と接続される。
また、かかる強誘電体メモリ１０００は、素子分離領域１７を形成することによって他の強誘電体メモリ１０００と素子分離される。また、強誘電体キャパシタ１００とトランジスタ１６とは、基体１０に形成された例えば、酸化シリコン等から成る層間絶縁膜１８によって配線層２４以外では絶縁される。
なお、本実施例では、いわゆる１Ｔ１Ｃ型の強誘電体メモリの製造工程について説明したが、本実施の形態の強誘電体薄膜の形成方法は、この他に、いわゆる２Ｔ２Ｃ型や単純マトリクス型（クロスポイント型）などの各種のセル方式を用いた強誘電体メモリの製造工程にも適用することが可能である。
また、上述した強誘電体キャパシタの製造方法は、圧電素子の製造方法に用いることもできる。
３．実験例
図８は、本実施の形態に係る強誘電体キャパシタのリーク特性を示す。図８に示すグラフの縦軸は、電流の値を示し、横軸は電圧を示す。測定値ａは、本実施の形態にかかる強誘電体キャパシタを用いた強誘電体メモリのリーク特性を示し、測定値ｂは、従来の強誘電体キャパシタを用いた強誘電体メモリのリーク特性を示す。従来の強誘電体キャパシタは、リカバリー層を有さない。
図８は、本実施の形態に係る強誘電体キャパシタのリーク特性を示す。図８に示すグラフの縦軸は、電流の値を示し、横軸は電圧を示す。測定値ａは、本実施の形態にかかる強誘電体キャパシタを用いた強誘電体メモリのリーク特性を示し、測定値ｂは、従来の強誘電体キャパシタを用いた強誘電体メモリのリーク特性を示す。従来の強誘電体キャパシタは、リカバリー層を有さない。
以下に、測定に用いた本実施の形態に係る強誘電体キャパシタの詳細について説明する。
下部電極層２０および上部電極層４０は、Ｐｔからなり、それぞれ２００ｎｍの膜厚を有する。強誘電体層３０は、ＰＺＴを材料として、１５０ｎｍの膜厚を有する。ハードマスク層５０は、窒化チタンからなり、２００ｎｍの膜厚を有する。リカバリー層６０は、ＰｂＯからなり、２０ｎｍの膜厚を有する。
下部電極層２０および上部電極層４０は、スパッタ法により成膜する。強誘電体層３０は、ＰＺＴ膜をスピンコートにより成膜し、熱処理することにより形成される。ハードマスク層５０は、スパッタ法により形成される。
リカバリー層６０は、ＰｂＯを含むゾルゲル材料をスピンコート法を用いて成膜し、６００℃、酸素ガス雰囲気中で、５分間アニール処理することにより形成される。
従来の強誘電体キャパシタは、リカバリー層６０を有さない点で、上述の強誘電体キャパシタ１００と異なる。
図８に示すように、リカバリー層６０を有することにより、強誘電体キャパシタ１００は、従来の強誘電体キャパシタと比較して良好なリーク特性の強誘電体キャパシタ１００を得ることができた。
以上、本発明に好適な実施の形態について述べたが、本発明はこれらに限定されるものではなく、本発明の要旨の範囲内で各種の態様を取り得る。
１０ 基体、１３ ゲート絶縁膜、１４ ゲート、１２、１５ ドレイン、１６ トランジスタ、１９ 基板、２０ 下部電極層、３０ 強誘電体層、３２ ダメージ層、４０ 上部電極層、５０ ハードマスク層、６０ リカバリー層、１００ 強誘電体キャパシタ、１０００ 強誘電体メモリ
Claims (7)
- （ａ）基体の上方に下部電極層、強誘電体層、および上部電極層を順次積層することにより強誘電体積層体を形成する工程と、
（ｂ）少なくとも前記上部電極層および前記強誘電体層をドライエッチングすることによりパターニングする工程と、
（ｃ）前記強誘電体層を構成する元素を有する化合物を含む塗布用組成物を、少なくとも前記強誘電体層の側壁に塗布してリカバリー層のための塗膜を形成する工程と、
（ｄ）前記塗膜が前記強誘電体層を覆った状態で熱処理することによりダメージ層および前記塗膜を結晶化する工程と、を含み、
前記工程（ｂ）では、前記ドライエッチングは塩素および酸素を含むガスで行われ、
さらに、前記工程（ｂ）の後であって、前記工程（ｃ）の前に、前記強誘電体積層体を、フッ素を含むプラズマによりドライエッチングした後、酸素プラズマ処理する工程を有する、強誘電体キャパシタの製造方法。 - 請求項１において、
前記強誘電体層は、下記一般式（１）で表される化合物からなり、
前記塗布用組成物は、少なくともＡ元素を含む化合物を有する、強誘電体キャパシタの製造方法。
ＡＢＯ３ ・・・・（１）
（Ａは、Ｐｂ、Ｃａ、Ｓｒ、およびＢａのうち、１または２以上を示す。Ｂは、Ｔｉ、Ｚｒ、Ｓｎ、およびＨｆのうち、１または２以上を示す。） - 請求項２において、
前記強誘電体層は、Ｌａ、Ｎｂ、およびＳｉのうち少なくとも１つを含む、強誘電体キャパシタの製造方法。 - 請求項１において、
前記強誘電体層は、Ｂｉ系層状ペロブスカイト構造を有する強誘電体からなり、
前記塗布用組成物は、少なくともＢｉを含む化合物を有する、強誘電体キャパシタの製造方法。 - 請求項４において、
前記Ｂｉ系層状ペロブスカイト構造を有する強誘電体は、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２、ＳｒＢｉ2Ｎｂ2Ｏ９、ＣａＢｉ2Ｔａ2Ｏ9、ＣａＢｉ2Ｎｂ2Ｏ9、ＰｂＢｉ2Ｔａ2Ｏ9、ＰｂＢｉ2Ｎｂ2Ｏ9、Ｂｉ3ＴｉＴａＯ9、（Ｂｉ，Ｎｄ）４Ｔｉ3Ｏ12、ＣａＢｉ4Ｔｉ4Ｏ15、Ｃａ2Ｂｉ4Ｔｉ5Ｏ18、Ｃａ3Ｂｉ4Ｔｉ6Ｏ21、ＰｂＢｉ4Ｔｉ4Ｏ15、Ｐｂ2Ｂｉ4Ｔｉ5Ｏ18、およびＰｂ3Ｂｉ4Ｔｉ6Ｏ21のいずれかを含む、強誘電体キャパシタの製造方法。 - 請求項４又は５において、
前記Ｂｉ系層状ペロブスカイト構造を有する強誘電体は、Ｓｉを含む、強誘電体キャパシタの製造方法。 - 請求項１ないし６のいずれかに記載の強誘電体キャパシタの製造方法を用いた、強誘電体メモリの製造方法。
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