JP4243318B2 - ソフトウェアとハードウエアで同時にキャッシュフィルする方法と装置 - Google Patents
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Description
(i)与えられたキャッシュライン166が有効であるかどうかを示すビット(V)、
(ii)ページテーブルキャッシュ164のページ番号を示すビット(NPPT)、
(iii)ページテーブルキャッシュ164のページサイズを示すビット(PS)、および/または
(iv)ページテーブルキャッシュ164の複数のキャッシュラインへの参照を与えるビット(IOPTベースRPN)
を含む。
(i)当該キャッシュライン168が有効であるかどうかを示すビット(V)、
(ii)当該キャッシュライン168がロックされているかどうかを示す「ヒント」ビット(H)(詳細は以下で議論される)、
(iii)与えられた外部アドレス120と関連づけられた、メモリ空間110の物理アドレス122の少なくとも一部を表すビット(RPN)、
(iv)I/Oデバイス識別番号(たとえば、外部システムID)を表すビット(IOID)、
(v)キャッシュコヒーレンシー情報を与えるビット(M)(たとえば、M=1であれば、コヒーレンシーが要求される)とストレージオーダリング情報を示すビット(SO)(たとえば、SO=1であれば、厳密なオーダリング(順序付け)が要求される)、および/または
(iv)物理アドレス122によってアドレスが指定されたメモリ位置がリードオンリー(read only)、ライトオンリー(write only)、リード/ライトのいずれであるかを示すビット(PP)
を含む。
Claims (30)
- 外部アドレスをプロセッシングシステムの物理アドレスに変換するために使われるデータを格納したアドレス変換テーブルキャッシュを管理するための、ハードウェアで実装されたキャッシュリフィル回路を動作させるステップと、
キャッシュミスの前に前記アドレス変換テーブルキャッシュを事前にロードする機能を有する、ソフトウェアで実装されたキャッシュリフィル機能を動作させるステップとを含むことを特徴とする方法。 - 前記事前にロードする機能により、前記アドレス変換テーブルキャッシュのキャッシュラインと、それに関連づけられた、前記プロセッシングシステムのメモリにおける、前記物理アドレスでアドレス指定された物理メモリ位置とを予約することを特徴とする請求項1に記載の方法。
- 前記事前にロードする機能により、前記ハードウェアで実装されたキャッシュリフィル回路によるリフィルに対抗して、前記アドレス変換テーブルキャッシュのキャッシュラインをロックすることを含むことを特徴とする請求項1に記載の方法。
- キャッシュミスの後、
前記ハードウェアで実装されたキャッシュリフィル回路を用いて、前記アドレス変換テーブルキャッシュのキャッシュラインを検索して、無効であり、かつ/またはロックされていないキャッシュラインを探すステップと、
前記ハードウェアで実装されたキャッシュリフィル回路を用いて、前記無効であり、かつ/またはロックされていないキャッシュラインをリフィルするステップと
をさらに含むことを特徴とする請求項3に記載の方法。 - 無効であり、かつ/またはロックされていないキャッシュラインが一つも利用可能でないとき、フォールト通知のための割り込みを発行するステップをさらに含むことを特徴とする請求項4に記載の方法。
- 前記アドレス変換テーブルキャッシュを管理する際、前記ハードウェアで実装されたキャッシュリフィル回路または前記ソフトウェアで実装されたキャッシュリフィル機能のどちらが動作するかを前記プロセッシングシステム上で動作するアプリケーションソフトウェアに基づいて前記プロセッシングシステムが決定することを許可するステップをさらに含むことを特徴とする請求項1に記載の方法。
- 前記アドレス変換テーブルキャッシュを管理する際、前記ハードウェアで実装されたキャッシュリフィル回路または前記ソフトウェアで実装されたキャッシュリフィル機能のどちらが動作するかを制御するための前記プロセッシングシステムのオペレーティングシステムソフトウェアに対して前記アプリケーションソフトウェアに基づいてコールすることを許可するステップをさらに含むことを特徴とする請求項6に記載の方法。
- 前記アドレス変換テーブルキャッシュを管理する際、前記ハードウェアで実装されたキャッシュリフィル回路および前記ソフトウェアで実装されたキャッシュリフィル機能が同時に動作することを前記プロセッシングシステム上で動作するアプリケーションソフトウェアに基づいて前記プロセッシングシステムが決定することを許可するステップをさらに含むことを特徴とする請求項1に記載の方法。
- 前記アドレス変換テーブルキャッシュを管理する際、前記ハードウェアで実装されたキャッシュリフィル回路および前記ソフトウェアで実装されたキャッシュリフィル機能が同時に動作するように制御するための前記プロセッシングシステムのオペレーティングシステムソフトウェアに対してアプリケーションソフトウェアに基づいてコールすることを許可するステップをさらに含むことを特徴とする請求項1に記載の方法。
- 外部アドレスをプロセッシングシステムの物理アドレスに変換するために使われるデータを格納したアドレス変換テーブルキャッシュを管理するための、ハードウェアで実装されたキャッシュリフィル回路を動作させるステップと、
前記アドレス変換テーブルキャッシュを管理するための、ソフトウェアで実装されたキャッシュリフィル機能も動作させるステップと、
前記ハードウェアで実装されたキャッシュリフィル回路および前記ソフトウェアで実装されたキャッシュリフィル機能を利用して、前記アドレス変換テーブルキャッシュを同時にリフィルするステップとを含むことを特徴とする方法。 - 外部アドレスをプロセッシングシステムの物理アドレスに変換するために使われるデータを格納したアドレス変換テーブルキャッシュを管理するための、ハードウェアで実装されたキャッシュリフィル回路を動作させるステップと、
前記アドレス変換テーブルキャッシュを管理し、かつ、キャッシュミスの前に前記アドレス変換テーブルキャッシュを事前にロードするための、ソフトウェアで実装されたキャッシュリフィル機能も動作させるステップと、
前記ハードウェアで実装されたキャッシュリフィル回路および前記ソフトウェアで実装されたキャッシュリフィル機能を利用して、前記アドレス変換テーブルキャッシュを同時にリフィルするステップとを含むことを特徴とする方法。 - 前記アドレス変換テーブルキャッシュはセグメントテーブルキャッシュを含み、前記セグメントテーブルキャッシュの各キャッシュラインは前記プロセッシングシステムのメモリの異なるセグメントを表し、
前記アドレス変換テーブルキャッシュはページテーブルキャッシュを含み、前記ページテーブルキャッシュの各エントリは、前記メモリにおける物理アドレスの少なくとも一部を含み、前記メモリの選択されたセグメント内のページを表すエントリのグループに属することを特徴とする請求項11に記載の方法。 - 前記アドレス変換テーブルキャッシュのキャッシュラインと、それに関連づけられた、前記プロセッシングシステムの前記メモリにおける、前記物理アドレスによってアドレス指定された物理メモリ位置とを予約することを前記ソフトウェアで実装されたキャッシュリフィル機能に許可するステップをさらに含むことを特徴とする請求項12に記載の方法。
- 前記ハードウェアで実装されたキャッシュリフィル回路によるリフィルに対抗して、前記アドレス変換テーブルキャッシュのキャッシュラインをロックすることを前記ソフトウェアで実装されたキャッシュリフィル機能に許可するステップをさらに含むことを特徴とする請求項13に記載の方法。
- 前記外部アドレスにベースアドレスを追加して、中間アドレスの少なくとも一部を生成するステップと、
前記中間アドレスの第1の部分を、前記セグメントテーブルキャッシュの前記キャッシュラインの一つを選択するためのポインタとして用いるステップと、
前記セグメントテーブルキャッシュの前記選択されたキャッシュラインの少なくとも一部を、前記ページテーブルキャッシュの複数のキャッシュラインへの参照として用いるステップと、
前記中間アドレスの別の部分を、前記ページテーブルキャッシュ内の参照されるエントリの一つへのポインタとして利用して、前記外部アドレスに対して少なくとも部分的に変換された物理アドレスを得るステップとをさらに含むことを特徴とする請求項12に記載の方法。 - 前記セグメントテーブルキャッシュのキャッシュラインは、
当該キャッシュラインが有効であるかどうかを示すビット、
前記ページテーブルキャッシュのページ番号を示すビット、
前記ページテーブルキャッシュのページサイズを示すビット、および
前記ページテーブルキャッシュの前記複数のキャッシュラインへの前記参照を与えるビット
の少なくとも一つを含むことを特徴とする請求項15に記載の方法。 - 前記ページテーブルキャッシュのキャッシュラインは、
当該キャッシュラインが有効であるかどうかを示すビット、
前記ハードウェアで実装されたキャッシュリフィル回路によるリフィルに対抗して前記ソフトウェアで実装されたキャッシュリフィル機能によって、キャッシュミス前に、当該キャッシュラインがロックされたかどうかを示すビット、および
前記メモリの前記物理アドレスの少なくとも一部を表すビット
の少なくとも一つを含むことを特徴とする請求項15に記載の方法。 - 前記物理アドレスの少なくとも一部を表す前記ページテーブルキャッシュの選択されたキャッシュラインのビットを前記中間アドレスの最下位ビットまたは最下位ビット群で拡張して、前記外部アドレスに対する変換後の物理アドレスを生成するステップをさらに含むことを特徴とする請求項15の方法。
- メモリに結合可能な少なくとも一つのプロセッサと、
外部デバイスから受け取った仮想アドレスを前記メモリの物理アドレスに変換する機能を有するアドレス変換回路とを含み、
前記アドレス変換回路は、
前記仮想アドレスを前記物理アドレスに変換するために使われるデータを格納したアドレス変換テーブルキャッシュを管理するための、ハードウェアで実装されたキャッシュリフィル回路と、
前記アドレス変換テーブルキャッシュを管理するためのソフトウェアで実装されたキャッシュリフィル機能とを含み、
(i)前記ハードウェアで実装されたキャッシュリフィル回路および前記ソフトウェアで実装されたキャッシュリフィル機能は、前記アドレス変換テーブルキャッシュを同時にリフィルする機能を有するか、または
(ii)前記ソフトウェアで実装されたキャッシュリフィル機能が、キャッシュミスの前に前記アドレス変換テーブルキャッシュを事前にロードする機能を有するか
のいずれかまたはその両方であることを特徴とする装置。 - 前記ソフトウェアで実装されたキャッシュリフィル機能は、前記アドレス変換テーブルキャッシュのキャッシュラインと、それに関連づけられた、前記プロセッサの前記メモリにおける、前記物理アドレスによってアドレス指定される物理メモリ位置とを予約する機能を有することを特徴とする請求項19に記載の装置。
- 前記ソフトウェアで実装されたキャッシュリフィル機能は、前記ハードウェアで実装されたキャッシュリフィル回路によるリフィルに対抗して、前記アドレス変換テーブルキャッシュのキャッシュラインをロックする機能を有することを特徴とする請求項20に記載の装置。
- 前記アドレス変換テーブルキャッシュを管理する際、前記ハードウェアで実装されたキャッシュリフィル回路または前記ソフトウェアで実装されたキャッシュリフィル機能のどちらが動作するかを制御する機能を前記プロセッサに実現させるためのアプリケーションソフトウェアをさらに含むことを特徴とする請求項19に記載の装置。
- 前記アドレス変換テーブルキャッシュを管理する際、前記ハードウェアで実装されたキャッシュリフィル回路または前記ソフトウェアで実装されたキャッシュリフィル機能のどちらが動作するかを、単独であるいはアプリケーションソフトウェアに応答して、制御する機能を前記プロセッサに実現させるためのオペレーティングシステムソフトウェアをさらに含むことを特徴とする請求項19に記載の装置。
- 前記アドレス変換テーブルキャッシュを管理する際、前記ハードウェアで実装されたキャッシュリフィル回路および前記ソフトウェアで実装されたキャッシュリフィル機能が同時に動作することを決定する機能を前記プロセッサに実現させるためのアプリケーションソフトウェアをさらに含むことを特徴とする請求項19に記載の装置。
- 前記アドレス変換テーブルキャッシュを管理する際、前記ハードウェアで実装されたキャッシュリフィル回路および前記ソフトウェアで実装されたキャッシュリフィル機能が同時に動作するように、単独であるいはアプリケーションソフトウェアに応答して、制御する機能を前記プロセッサに実現させるためのオペレーティングシステムソフトウェアをさらに含むことを特徴とする請求項19に記載の装置。
- 外部アドレスをメモリ空間の物理アドレスに変換するために使われるデータを格納したアドレス変換テーブルキャッシュを管理するための、ハードウェアで実装されたキャッシュリフィル回路と、
前記アドレス変換テーブルキャッシュを管理するためのソフトウェアで実装されたキャッシュリフィル機能とを含み、
前記ハードウェアで実装されたキャッシュリフィル回路および前記ソフトウェアで実装されたキャッシュリフィル機能は、前記アドレス変換テーブルキャッシュを同時にリフィルする機能を有することを特徴とするアドレス変換回路。 - 前記アドレス変換テーブルキャッシュはセグメントテーブルキャッシュを含み、前記セグメントテーブルキャッシュの各キャッシュラインはプロセッシングシステムの前記メモリ空間の異なるセグメントを表し、
前記アドレス変換テーブルキャッシュはページテーブルキャッシュを含み、前記ページテーブルキャッシュの各エントリは、前記メモリ空間における物理アドレスの少なくとも一部を含み、前記メモリ空間の与えられたセグメント内のページを表すエントリのグループに属することを特徴とする請求項26に記載のアドレス変換回路。 - 前記ソフトウェアで実装されたキャッシュリフィル機能は、前記アドレス変換テーブルキャッシュのキャッシュラインと、それに関連づけられた、前記メモリ空間における、前記物理アドレスによってアドレス指定された物理メモリ位置とを予約する機能を有することを特徴とする請求項27に記載のアドレス変換回路。
- 前記ソフトウェアで実装されたキャッシュリフィル機能は、キャッシュミスの後、前記ハードウェアで実装されたキャッシュリフィル回路によるリフィルに対抗して、前記アドレス変換テーブルキャッシュのキャッシュラインをロックする機能を有することを特徴とする請求項28に記載のアドレス変換回路。
- 内部メモリ空間と、
前記メモリ空間に機能的に接続された少なくとも一つのプロセッサと、
各キャッシュラインが前記メモリ空間の異なるセグメントを表すセグメントテーブルキャッシュと、
キャッシュの各エントリが、前記メモリ空間における物理アドレスの少なくとも一部を含み、前記メモリ空間の与えられたセグメント内のページを表すエントリのグループに属する、ページテーブルキャッシュと、
前記セグメントテーブルキャッシュおよび前記ページテーブルキャッシュを管理するための、ハードウェアで実装されたキャッシュリフィル回路と、
前記セグメントテーブルキャッシュおよび前記ページテーブルキャッシュを管理するためのソフトウェアで実装されたキャッシュリフィル機能とを含み、
(i)前記ハードウェアで実装されたキャッシュリフィル回路および前記ソフトウェアで実装されたキャッシュリフィル機能は同時に動作するよう構成されているか、または、
(ii)前記ソフトウェアで実装されたキャッシュリフィル機能が、キャッシュミスの前に前記セグメントテーブルキャッシュおよび前記ページテーブルキャッシュを事前にロードする機能を有するか
のいずれかまたはその両方であることを特徴とするシステム。
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