JP4235624B2 - メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 - Google Patents
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Description
起動時に、前記フラッシュメモリのブロックサイズ、データバスのビット数及びセル構造を示す情報を前記フラッシュメモリとは異なる記憶媒体から取得する外部情報取得ステップと、前記外部情報取得ステップにより取得された情報に基づいて、前記フラッシュメモリの仕様を示すデバイス情報を設定するデバイス情報設定ステップと、前記デバイス情報設定ステップで設定された前記デバイス情報に基づいて、前記フラッシュメモリへのアクセスを実行するアクセスステップと、
前記アクセスステップにより前記フラッシュメモリから読み出された情報に基づいて前記デバイス情報として設定されている前記フラッシュメモリの仕様を更新するデバイス情報更新ステップとを備え、前記デバイス情報設定ステップでは、前記外部情報取得ステップにより取得された情報に基づいて前記フラッシュメモリのブロックサイズ、データバスのビット数及びセル構造を前記デバイス情報として設定すると共に、予め定められている最低速度の読出しスピード及び最小の記憶容量を前記デバイス情報として設定する、ことを特徴とする。
以下、図面を参照して、本発明の第1の実施の形態について詳細に説明する。
ブロックサイズは、フラッシュメモリ2におけるデータの消去単位であるブロックのサイズを定義するデバイス情報で、例えば、スモールブロック(S)とラージブロック(L)とが設定可能とされる。
データ幅は、フラッシュメモリ2が内部バス14を介して送受信できるデータのビット数を定義するデバイス情報で、例えば、8ビットと16ビットとが設定可能とされる。
セル構造は、フラッシュメモリ2を構成するメモリセルの構造を定義するデバイス情報で、例えば、シングルレベルセル(SL)とマルチレベルセル(ML)とが設定可能とされる。
読み出しスピードは、フラッシュメモリ2に書き込まれているデータを読み出す際のスピード(より具体的にはリードイネーブル信号のパルス周期)を定義するデバイス情報である。読み出しスピードは、例えば、30ns、50ns等が設定可能とされる。
記録容量は、フラッシュメモリ2の記録容量を定義するデバイス情報で、例えば、32Mb、64Mb、128Mb等が設定可能とされる。
なお、フラッシュメモリ2には、通常、デバイスIDが書き込まれている。このデバイスIDは、1バイト目のメーカーコード、2バイト目のデバイスコード、3バイト目以降の拡張コードで構成されている。拡張コードには、上述のブロックサイズ、データ幅、アクセス時間等が含まれているが、拡張コードの記述方法はメーカーや品種によって異なっている。従って、上述のデバイス情報の設定では、通常、この拡張コードは用いられない。
デバイス情報設定処理は、フラッシュメモリシステム1に電源が投入されることにより開始される。
上記第1の実施の形態では、外部ROM5に予め記録された必須デバイス情報を、外部ROMインターフェースブロック15を介して起動時に読み出した。
2 フラッシュメモリ
3 コントローラ
4 ホストシステム
5 外部ROM
6 マイクロプロセッサ
7 ホストインターフェースブロック
8 ワークエリア
9 バッファ
10 フラッシュメモリインターフェースブロック
11 ECCブロック
12 内部ROM
13 外部バス
14 内部バス
15 外部ROMインターフェースブロック
16 設定端子部
25 ユーザ領域
26 冗長領域
Claims (7)
- フラッシュメモリを記憶媒体として利用するホストシステムからの命令に応答して前記フラッシュメモリを制御することにより、前記フラッシュメモリへのアクセスを実行するメモリコントローラであって、
前記メモリコントローラの起動時に、前記フラッシュメモリのブロックサイズ、データバスのビット数及びセル構造を示す情報を前記メモリコントローラの外部から取得する外部情報取得手段と、
前記外部情報取得手段により取得された情報に基づいて、前記フラッシュメモリの仕様を示すデバイス情報を設定するデバイス情報設定手段と、
前記デバイス情報設定手段で設定された前記デバイス情報に基づいて、前記フラッシュメモリへのアクセスを実行するフラッシュメモリインターフェース手段と、
前記フラッシュメモリインターフェース手段により前記フラッシュメモリから読み出された情報に基づいて前記デバイス情報として設定されている前記フラッシュメモリの仕様を更新するデバイス情報更新手段とを備え、
前記デバイス情報設定手段は、前記外部情報取得手段により取得された情報に基づいて前記フラッシュメモリのブロックサイズ、データバスのビット数及びセル構造を前記デバイス情報として設定すると共に、予め定められている最低速度の読出しスピード及び最小の記憶容量を前記デバイス情報として設定する、
ことを特徴とするメモリコントローラ。 - 前記外部情報取得手段は、複数の入力端子を備え、当該入力端子に供給される設定信号により定義される情報であって、前記フラッシュメモリのブロックサイズ、データバスのビット数及びセル構造を示す情報を取得する、
ことを特徴とする請求項1に記載のメモリコントローラ。 - 前記外部情報取得手段は、前記フラッシュメモリの仕様に関する情報が格納されている外部記憶媒体から前記フラッシュメモリのブロックサイズ、データバスのビット数及びセル構造を示す情報を取得する、
ことを特徴とする請求項1に記載のメモリコントローラ。 - フラッシュメモリを記憶媒体として利用するホストシステムからの命令に応答して前記フラッシュメモリを制御することにより、前記フラッシュメモリへのアクセスを実行するメモリコントローラであって、
前記メモリコントローラの起動時に、前記フラッシュメモリのブロックサイズ、データバスのビット数及びセル構造を示す情報を前記ホストシステムから取得する情報取得手段と、
前記情報取得手段により取得された情報に基づいて、前記フラッシュメモリの仕様を示すデバイス情報を設定するデバイス情報設定手段と、
前記デバイス情報設定手段で設定された前記デバイス情報に基づいて、前記フラッシュメモリへのアクセスを実行するフラッシュメモリインターフェース手段と、
前記フラッシュメモリインターフェース手段により前記フラッシュメモリから読み出された情報に基づいて前記デバイス情報として設定されている前記フラッシュメモリの仕様を更新するデバイス情報更新手段とを備え、
前記デバイス情報設定手段は、前記情報取得手段により取得された情報に基づいて前記フラッシュメモリのブロックサイズ、データバスのビット数及びセル構造を前記デバイス情報として設定すると共に、予め定められている最低速度の読出しスピード及び最小の記憶容量を前記デバイス情報として設定する、
ことを特徴とするメモリコントローラ。 - 請求項1乃至4のいずれか1項に記載のメモリコントローラと、フラッシュメモリと、を備えることを特徴とするフラッシュメモリシステム。
- フラッシュメモリを記憶媒体として利用するホストシステムからの命令に応答して、前記フラッシュメモリに対するアクセスを制御するフラッシュメモリの制御方法であって、
起動時に、前記フラッシュメモリのブロックサイズ、データバスのビット数及びセル構造を示す情報を前記フラッシュメモリとは異なる記憶媒体から取得する外部情報取得ステップと、
前記外部情報取得ステップにより取得された情報に基づいて、前記フラッシュメモリの仕様を示すデバイス情報を設定するデバイス情報設定ステップと、
前記デバイス情報設定ステップで設定された前記デバイス情報に基づいて、前記フラッシュメモリへのアクセスを実行するアクセスステップと、
前記アクセスステップにより前記フラッシュメモリから読み出された情報に基づいて前記デバイス情報として設定されている前記フラッシュメモリの仕様を更新するデバイス情報更新ステップとを備え、
前記デバイス情報設定ステップでは、前記外部情報取得ステップにより取得された情報に基づいて前記フラッシュメモリのブロックサイズ、データバスのビット数及びセル構造を前記デバイス情報として設定すると共に、予め定められている最低速度の読出しスピード及び最小の記憶容量を前記デバイス情報として設定する、
ことを特徴とするフラッシュメモリの制御方法。 - フラッシュメモリを記憶媒体として利用するホストシステムからの命令に応答して、前記フラッシュメモリに対するアクセスを制御するフラッシュメモリの制御方法であって、
起動時に、前記フラッシュメモリに関する情報であるデバイス情報として、前記フラッシュメモリのブロックサイズ、データバスのビット数及びセル構造を示す情報を前記ホストシステムから取得する情報取得ステップと、
前記情報取得ステップにより取得された情報に基づいて、前記フラッシュメモリの仕様を示すデバイス情報を設定するデバイス情報設定ステップと、
前記デバイス情報に基づいて、前記フラッシュメモリへのアクセスを実行するアクセスステップと、
前記アクセスステップにより前記フラッシュメモリから読み出された情報に基づいて前記デバイス情報として設定されている前記フラッシュメモリの仕様を更新するデバイス情報更新ステップとを備え、
前記デバイス情報設定ステップでは、前記情報取得ステップにより取得された情報に基づいて前記フラッシュメモリのブロックサイズ、データバスのビット数及びセル構造を前記デバイス情報として設定すると共に、予め定められている最低速度の読出しスピード及び最小の記憶容量を前記デバイス情報として設定する、
ことを特徴とするフラッシュメモリの制御方法。
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